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JP6844176B2 - 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置および炭化珪素半導体装置の製造方法 Download PDF

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Description

この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。
炭化珪素（ＳｉＣ）は優れた物性値を有するため、その特性を生かして高耐圧で低損失なパワーデバイスへの適用が期待されている。炭化珪素を炭化珪素半導体装置の一種である炭化珪素縦型金属−酸化膜−半導体電界効果型トランジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）に適用する場合、炭化珪素の上に二酸化珪素（ＳｉＯ2）などのゲート絶縁膜を形成する。
炭化珪素の上に二酸化珪素を形成するには、炭化珪素を熱酸化する方法と炭化珪素上に二酸化珪素の膜をデポジション（堆積）する方法とがあるが、いずれの方法を用いても、炭化珪素と二酸化珪素との界面に界面準位ができる。この界面準位がＭＯＳＦＥＴの電界効果移動度（チャネル移動度）を炭化珪素バルク中の移動度より低下させることによりＭＯＳＦＥＴのオン動作時の抵抗値を増加させ、損失が増大してしまうことがある。
ここで、炭化珪素と二酸化珪素の界面特性を評価する指標として、界面準位密度がある。一般的には、伝導帯近傍の界面準位密度の小さい程、界面特性が良好となり、チャネル移動度が増大する傾向がある。
上述した界面準位密度に関して、例えば炭化珪素の一方の主表面上に熱酸化により二酸化珪素の薄膜を形成させる場合には、酸化過程において余剰な炭素（Ｃ）原子や、ダングリングボンドと呼ばれる未結合の原子が、炭化珪素と二酸化珪素との界面付近の領域において形成されることがある。このダングリングボンド等が、界面準位として多数存在し得るため、界面準位密度が高くなることがある。この界面準位は、炭化珪素を用いた半導体装置のチャネル移動度を低下させ、損失が増大する要因となっていることがわかっている。
そこで、例えば、通常の熱酸化処理により二酸化珪素の薄膜を形成させ、一酸化窒素（ＮＯ）雰囲気中で熱処理を行なうことにより、界面準位密度を低減させる技術がある（例えば、非特許文献１参照）。
また、ダングリングボンドの終端や炭素化合物の除去効果を持つハロゲン元素の導入も検討されている。例えば、フッ素（Ｆ）や塩素（Ｃｌ）などのハロゲン雰囲気中で熱処理を行なうことにより、炭化珪素と絶縁膜との界面付近や絶縁膜中から炭素原子を除去したり、炭化珪素半導体基板と絶縁膜との界面付近から炭素原子を遠ざけたりすることで、炭化珪素半導体基板と絶縁膜との界面における界面準位密度を低減する技術がある（例えば、特許文献１参照）。
また、熱処理以外の手法を用いた酸化膜界面への元素導入手法も検討されており、例えば、加速エネルギーを５０ｋｅＶ以上、ドーズ量を５×１０14／ｃｍ2以上の条件で注入後、熱酸化処理を行うことで、素子分離などに用いられる増速酸化の効果を得る技術がある（例えば、特許文献２参照）。
特開２０１４−１０３１７５号公報 特開平７−２４０４０９号公報
Ｇ．Ｙ．Ｃｈｕｎｇ ｅｔ ａｌ、「Ｅｆｆｅｃｔ ｏｆ ｎｉｔｒｉｃ ｏｘｉｄｅ ａｎｎｅａｌｉｎｇ ｏｎ ｔｈｅ ｉｎｔｅｒｆａｃｅ ｔｒａｐ ｄｅｎｓｉｔｉｅｓ ｎｅａｒ ｔｈｅ ｂａｎｄ ｅｄｇｅｓ ｉｎ ｔｈｅ ４Ｈ ｐｏｌｙｔｙｐｅ ｏｆ ｓｉｌｉｃｏｎ ｃａｒｂｉｄｅ」、ＡＰＰＬＩＥＤ ＰＨＹＳＩＣ Ｓ ＬＥＴＴＥＲＳ、第７６巻、（米国）、２０００年３月２７日、ｐ．１７１
上述した非特許文献１に示す、ＮＯ雰囲気中で熱処理を行なうことにより、炭化珪素と二酸化珪素薄膜との界面付近の領域における界面準位密度を低減させようとする方法は、例えば、炭化珪素の余剰なＣ原子によるダングリングボンドが、炭素と原子半径が近いＮＯガスの窒素（Ｎ）原子により終端されることにより、ダングリングボンドの密度を低減させることに基づく。例えば、炭化珪素の伝導帯付近のエネルギー領域については、特許文献１に示すように、ＮＯ雰囲気中での熱処理を行なうことにより、ＮＯ雰囲気中での熱処理を行なわない場合に比べて界面準位密度を大幅に低減させることができる。
しかしながら、非特許文献１では、価電子帯付近のエネルギー領域については、逆にＮＯ雰囲気中での熱処理を行なうことにより、ＮＯ雰囲気中での熱処理を行なわない場合に比べて界面準位密度が増加する結果となっている。非特許文献１においては、１気圧中でＮＯガスを１分間に０．５リットルずつ流入させながら１１５０℃で熱処理を行なった結果が示されているが、上述したように界面準位密度は十分に低減できていない。それゆえ、窒素以外の元素を酸化膜界面へ導入する方法が必要である。
また、上述した特許文献１の場合、ハロゲン化合物雰囲気中の濃度が０．０２％と低いため、改善効果が不十分であり、伝導帯付近のエネルギー領域の界面準位密度は改善できるものの、価電子帯付近のエネルギー領域の界面準位密度は改善できないことが、発明者によって確認された。
さらに、上述した特許文献２の場合、注入エネルギーが高く、かつ高密度のドーパントを注入するために酸化膜界面に注入時のダメージを与え、伝導帯・価電子帯付近のエネルギー領域の界面準位密度が悪化する影響がある。
ここで、価電子帯付近のエネルギー領域の界面準位密度はホールトラップとして作用し、このホールトラップが多量に存在すると、トラップされたホールによってしきい値電圧が変動する。特に５×１０12／ｃｍ2より多くのホールトラップがあると、顕著に半導体デバイスの動作が不安定となる。
この発明は、上述した従来技術による問題点を解消するため、炭化珪素と二酸化珪素ゲート絶縁膜との界面準位密度をより低減させた、キャリアの移動度が高くかつ閾値電圧の変動が少ない炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。炭化珪素半導体装置は、第１導電型の炭化珪素半導体基板と、前記炭化珪素半導体基板のおもて面に設けられた絶縁膜と、を備える。また、前記炭化珪素半導体基板中のフッ素の濃度が、２×１０17／ｃｍ3〜４×１０18／ｃｍ3である。前記炭化珪素半導体基板と前記絶縁膜との界面でのフッ素の濃度が、１×１０ 18 ／ｃｍ 3 より小さい。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、炭化珪素半導体基板のおもて面に、酸化膜を形成する第１工程を行う。次に、前記炭化珪素半導体基板の、前記酸化膜が形成された面にフッ素をイオン注入する第２工程を行う。次に、前記フッ素をイオン注入後、前記酸化膜を除去する第３工程を行う。次に、前記酸化膜を除去後、前記炭化珪素半導体基板のおもて面に、絶縁膜を形成する第４工程を行う。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第１工程は、前記炭化珪素半導体基板のおもて面に、膜厚が５ｎｍ以上１５ｎｍ未満である二酸化珪素膜を形成する工程であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第２工程において、前記イオン注入は、前記炭化珪素半導体基板中のフッ素の濃度を、２×１０17／ｃｍ3〜４×１０18／ｃｍ3にすることを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第４工程は、前記酸化膜を除去後、前記炭化珪素半導体基板のおもて面に、二酸化珪素膜を形成することを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第４工程において、前記二酸化珪素膜は水分を含まない乾燥酸素中で熱酸化することにより形成されることを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第４工程において、前記二酸化珪素膜は少なくとも水分を含むガス中で熱酸化することにより形成されることを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第４工程において、前記二酸化珪素膜は一酸化窒素ガス、一酸化二窒素ガス、二酸化窒化ガスのうちの少なくとも１種類のガスを含んだ雰囲気中で熱酸窒化することにより形成されることを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第４工程において、前記二酸化珪素膜は化学的気相成長法により堆積することにより形成されることを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第４工程は、前記二酸化珪素膜を堆積後、水分を含まない乾燥酸素ガス中で、前記炭化珪素半導体基板を熱処理する工程をさらに含むことを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第４工程は、前記二酸化珪素膜を堆積後、少なくとも水分を含むガスで、前記炭化珪素半導体基板を熱処理する工程をさらに含むことを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第４工程は、前記二酸化珪素膜を堆積後、一酸化窒素ガス、一酸化二窒素ガス、二酸化窒化ガスのうちの少なくとも１種のガスを含んだ雰囲気で、前記炭化珪素半導体基板を熱処理する工程をさらに含むことを特徴とする。
上述した発明によれば、炭化珪素基板にフッ素がイオン注入されている。このフッ素により、界面準位の原因と報告されている界面のダングリングボンドが終端され、さらに界面に偏析している炭素化合物が除去される。これにより、炭化珪素層と二酸化珪素ゲート絶縁膜との界面準位を低減することができる。このため、本発明にかかる炭化珪素半導体装置は、キャリアの移動度を高くかつ閾値電圧の変動を少なくすることができる。
また、炭化珪素基板におけるフッ素の濃度は２×１０17〜４×１０18／ｃｍ3である。このフッ素の濃度により、炭化珪素層と二酸化珪素ゲート絶縁膜の界面を改善でき、チャネル移動度の改善とホールトラップ量の低減が可能になる。
本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、炭化珪素と二酸化珪素ゲート絶縁膜との界面準位密度をより低減させ、キャリアの移動度を高くかつ閾値電圧の変動を少なくするという効果を奏する。
実施の形態にかかるＭＯＳキャパシタの構成を示す断面図である。 実施の形態にかかるＭＯＳキャパシタの製造途中の状態を示す断面図である（その１）。 実施の形態にかかるＭＯＳキャパシタの製造途中の状態を示す断面図である（その２）。 ＭＯＳキャパシタの界面準位密度の測定を示す図である。 実施の形態にかかるＭＯＳキャパシタと、比較するために作製されたＭＯＳキャパシタそれぞれの測定結果から得られた界面準位密度を示す図である。 実施例１にかかるＭＯＳＦＥＴの製造途中の状態を示す断面図である（その１）。 実施例１にかかるＭＯＳＦＥＴの製造途中の状態を示す断面図である（その２）。 実施例１にかかるＭＯＳＦＥＴの製造途中の状態を示す断面図である（その３）。 実施例１にかかるＭＯＳＦＥＴの製造途中の状態を示す断面図である（その４）。 実施例１にかかるＭＯＳＦＥＴの製造途中の状態を示す断面図である（その５）。 実施例１にかかるＭＯＳＦＥＴの製造途中の状態を示す断面図である（その６）。 実施例１にかかるＭＯＳＦＥＴの製造途中の状態を示す断面図である（その７）。 実施例１にかかるＭＯＳＦＥＴの製造途中の状態を示す断面図である（その８）。 実施例１にかかるＭＯＳＦＥＴの製造途中の状態を示す断面図である（その９）。 実施例１にかかるＭＯＳＦＥＴの製造途中の状態を示す断面図である（その１０）。 実施例１にかかるＭＯＳＦＥＴと、比較するために作製されたＭＯＳＦＥＴそれぞれの測定結果から得られたチャネル移動度とホールトラップ量を示す図である。 実施例１にかかる製造方法と既存の製造方法との違いを示す表である。 本発明のフッ素の注入プロファイルをシミュレーションにより算出した結果を示す図である。 本発明にかかる縦型のＭＯＳＦＥＴの一例を示す断面図である。
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および−を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。なお、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数をあらわしている。
（実施の形態）
実施の形態においては、炭化珪素半導体装置について、ＭＯＳキャパシタの構造を例に説明する。図１は、実施の形態にかかるＭＯＳキャパシタの構成を示す断面図である。図１に示すように、実施の形態にかかるＭＯＳキャパシタは、ｎ型炭化珪素基板（第１導電型の炭化珪素半導体基板）１の第１主面（おもて面）にｎ型エピタキシャル膜２が堆積されている。
ｎ型炭化珪素基板１は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ型エピタキシャル膜２は、ｎ型炭化珪素基板１よりも低い不純物濃度で、例えば窒素がドーピングされている低濃度ｎ型ドリフト層である。以下、ｎ型炭化珪素基板１とｎ型エピタキシャル膜２とを併せて炭化珪素半導体基体とする。
ｎ型炭化珪素基板１には、フッ素（Ｆ）がイオン注入されており、例えば、フッ素の濃度は、２×１０17／ｃｍ3〜４×１０18／ｃｍ3である。このフッ素により、界面準位の原因と報告されている界面のダングリングボンドが終端され、さらに界面に偏析している炭素化合物が除去される。これにより、炭化珪素層とゲート絶縁膜との界面準位を低減することができる。
また、絶縁膜３の、ｎ型炭化珪素基板１と反対側の表面の一部に、アルミニウム（Ａｌ）で形成されたアルミゲート電極４が設けられている。また、ｎ型炭化珪素基板１の第２主面（裏面）には、アルミニウムを蒸着したアルミ裏面電極５が設けられている。
（実施の形態にかかるＭＯＳキャパシタの製造方法）
次に、実施の形態にかかるＭＯＳキャパシタの製造方法について説明する。図２および図３は、実施の形態にかかるＭＯＳキャパシタの製造途中の状態を示す断面図である。
（１）工程１
まず、ｎ型炭化珪素基板１として、ｎ型４Ｈ−ＳｉＣ（四層周期六方晶の炭化珪素）基板を用意する。ｎ型４Ｈ−ＳｉＣ（０００−１）基板（（０００−１）面から０〜８度オフ基板）上に、ドナー密度１．０×１０16／ｃｍ3程度のｎ型エピタキシャル膜２を５〜１０μｍ成長させる。ここまでの状態が図２に記載されている。なお、４Ｈ−ＳｉＣ基板単体、あるいは４Ｈ−ＳｉＣ基板とｎ型エピタキシャル膜２を併せて４Ｈ−ＳｉＣ半導体と呼ぶ。
（２）工程２
次に、４Ｈ−ＳｉＣ半導体を洗浄した後に、フッ素をイオン注入する。注入条件は、加速エネルギーを３０ｋｅＶ、ドーズ量を５．０×１０12／ｃｍ2または２．０×１０13／ｃｍ2とする。なお、フッ素をイオン注入する前に、犠牲酸化膜（不図示）を、例えば、５ｎｍ以上１５ｎｍ未満の二酸化珪素膜で形成し、フッ素をイオン注入後、この犠牲酸化膜を除去してもよい。
（３）工程３
次に、４Ｈ−ＳｉＣ半導体の再度洗浄を行った後、乾燥酸素（Ｏ2）雰囲気にて熱酸化処理を行い厚さ１０、４０または７０ｎｍの絶縁膜３を形成する。この際、酸化温度は８００℃以上であればよい。特に、酸化速度の制御が容易である１０００℃〜１３００℃が最も好ましい。また、絶縁膜３は、一酸化窒素ガス、一酸化二窒素（Ｎ2Ｏ）ガス、二酸化窒化（ＮＯ2）ガスのうちの少なくとも１種類のガスを含んだ雰囲気中で熱酸窒化することにより形成してもよい。ここまでの状態が図３に記載されている。
（４）工程４
次に、絶縁膜３上に、室温でドット状のアルミゲート電極４を蒸着し、裏面全面にアルミニウムを蒸着したアルミ裏面電極５からなるＭＯＳキャパシタを作製した。これにより、図１に示すＭＯＳキャパシタが作製（製造）される。
（界面準位密度の測定例）
次に、本発明により、界面準位密度がどのように低減されるかを検証した。本発明によるＭＯＳ界面の制御効果を検証するため、比較例として、工程２を実施しないＭＯＳキャパシタを作製した。図４は、ＭＯＳキャパシタの界面準位密度の測定を示す図である。図４に示すように、完成したＭＯＳキャパシタをＣ−Ｖ（Ｃａｐａｃｉｔａｎｃｅ−Ｖｏｌｔａｇｅ）メーター６で測定し、界面準位密度を算出し比較した。
図５は、実施の形態にかかるＭＯＳキャパシタと、比較するために作製されたＭＯＳキャパシタそれぞれの測定結果から得られた界面準位密度を示す図である。
図５において、「なし」はフッ素が注入されていない比較例の界面準位密度であり、（ａ）はフッ素がドーズ量５．０×１０12／ｃｍ2で注入された実施例の界面準位密度であり、（ｂ）はフッ素がドーズ量２．０×１０13／ｃｍ2で注入された実施例の界面準位密度である。（ａ）、（ｂ）それぞれにおいて、絶縁膜３の厚さ１０、４０または７０ｎｍの場合において界面準位密度を測定した。
図５に示すように、フッ素注入を実施した場合は、フッ素注入をしていない場合より界面準位密度が大幅に低減していることが分かる。この理由としては、フッ素にて界面に存在するダングリングボンドを終端したこと、フッ素にて界面に存在する炭素化合物を分解したこと、および犠牲酸化膜により注入ダメージを低減したことによる効果と推測される。
次に、本発明の実施例として、炭化珪素ＭＯＳＦＥＴを作製し、炭化珪素ＭＯＳＦＥＴの特性として、チャネル移動度とホールトラップ量を評価した。
（実施例１）
次に、本発明の実施例を図６〜図１５を用いて説明する。図６〜図１５は、実施例１にかかるＭＯＳＦＥＴの製造途中の状態を示す断面図である。図６〜図１５は、炭化珪素（０００−１）面上へＭＯＳＦＥＴを製造する際の工程１〜１０を説明するための工程毎の断面図である。
（１）工程１
まず、図６に示すように、ｐ+型４Ｈ−ＳｉＣ（０００−１）基板７（（０００−１）面から０〜８度オフ基板、好ましくは０〜４度オフ基板）上に、アクセプター密度１×１０16／ｃｍ3のｐ型エピタキシャル膜８を成長させる。
（２）工程２
次に、図７に示すように、ｐ型エピタキシャル膜８の表面上に減圧ＣＶＤ（化学気相蒸着：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により厚さ１μｍの二酸化珪素膜を堆積し、フォトリソグラフィによりパターン加工してマスク９を形成する。その後、例えば、リン（Ｐ）イオン１０を基板温度５００℃、加速エネルギー４０ｋｅＶ〜２５０ｋｅＶで、不純物濃度が２×１０20／ｃｍ3となるように多段イオン注入する。図７において、リンがイオン注入された領域はハッチングされた領域である。
（３）工程３
次に、図８に示すように、マスク９を除去し表面上に減圧ＣＶＤ法により、厚さ１μｍのＳｉＯ2膜を堆積し、フォトリソグラフィによりパターン加工してマスク１１を形成する。その後、例えば、アルミニウム（Ａｌ）イオン１２を基板温度５００℃、加速エネルギー４０ｋｅＶ〜２００ｋｅＶで、不純物濃度が２×１０20／ｃｍ3となるように多段イオン注入する。図８において、アルミニウムがイオン注入された領域は、リンがイオン注入された領域より薄くハッチングされた領域である。
（４）工程４
次に、図９に示すように、マスク１１を除去しアルゴン（Ａｒ）雰囲気中にて１６００℃で５分間にわたる活性化アニールを行ってｎ+型ドレイン領域１３、ｎ+型ソース領域１４、およびｐ+型グラウンド領域１５を形成する。
（５）工程５
次に、図１０に示すように、減圧ＣＶＤ法により厚さ０．５μｍのフィールド酸化膜１６を堆積し、フォトリソグラフィとウェットエッチングによりフィールド酸化膜１６の一部を除去してアクティブ領域１７を形成する。
（６）工程６
次に、図１１に示すように、乾燥酸素雰囲気中の熱処理により犠牲酸化膜１８を１５ｎｍ形成した後、フッ素イオン１９を注入する。注入条件は、加速エネルギーを３０ｋｅＶ、ドーズ量を５．０×１０12／ｃｍ2または２．０×１０13／ｃｍ2とする。
（７）工程７
次に、図１２に示すように、フッ化水素（ＨＦ）により犠牲酸化膜１８を除去し、再度洗浄を行った後、乾燥酸素雰囲気中にて熱酸化を行い厚さ１０、４０または７０ｎｍのゲート絶縁膜２０を形成する。この際、酸化温度は８００℃以上であればよい。特に、酸化速度の制御が容易である１０００℃〜１３００℃が最も好ましい。その後、ゲート絶縁膜２０上には、減圧ＣＶＤ法によって多結晶シリコンを０．３μｍの厚さで堆積し、フォトリソグラフィによりパターン加工してゲート電極２１を形成する。
（８）工程８
次に、図１３に示すように、フォトリソグラフィとフッ酸（ＨＦ）エッチングによりｎ+型ドレイン領域１３、ｎ+型ソース領域１４、およびｐ+型グラウンド領域１５上にコンタクトホールを形成し、その上から厚さ１０ｎｍのアルミニウムとさらに６０ｎｍのニッケル（Ｎｉ）を蒸着し、リフトオフによりパターン加工してコンタクトメタル２２を形成する。
（９）工程９
次に、図１４に示すように、オーミックコンタクトアニールとして不活性ガスの雰囲気で９５０℃、２分間保持でアニールし、コンタクトメタル２２とＳｉＣの反応層２３を形成する。不活性ガスは窒素、ヘリウム（Ｈｅ）、アルゴンの何れかである。
（１０）工程１０
次に、図１５に示すように、表面にアルミニウムを３００ｎｍ蒸着し、フォトリソグラフィとリン酸（Ｈ3ＰＯ4）エッチングによりゲート電極２１および反応層２３上にパッド電極２４を形成し、裏面にアルミニウムを１００ｎｍ蒸着し裏面電極２５を形成する。
（比較例）
ここで、比較例として、実施例１の工程６において、フッ素のイオン注入をせず乾燥酸素を含んだ雰囲気にて酸化のみを行ったＳｉＣＭＯＳＦＥＴと、注入条件を加速エネルギー５０ｋｅＶ、ドーズ量を５×１０14／ｃｍ2としたＳｉＣＭＯＳＦＥＴを作製した。図１６は、実施例１にかかるＭＯＳＦＥＴと、比較するために作製されたＭＯＳＦＥＴそれぞれの測定結果から得られたチャネル移動度とホールトラップ量を示す図である。
図１６において、「なし」はフッ素が注入されていない比較例のチャネル移動度とホールトラップ量である。（ａ）はフッ素がドーズ量５．０×１０12／ｃｍ2で注入された実施例のチャネル移動度とホールトラップ量であり、（ｂ）はフッ素がドーズ量２．０×１０13／ｃｍ2で注入された実施例のチャネル移動度とホールトラップ量であり、（ｃ）はフッ素がドーズ量５．０×１０14／ｃｍ2で注入された実施例のチャネル移動度とホールトラップ量である。また、（ａ）、（ｂ）それぞれにおいて、絶縁膜３の厚さ１０、４０または７０ｎｍの場合においてチャネル移動度とホールトラップ量を測定し、（ｃ）において、絶縁膜３の厚さ１０、７０ｎｍの場合においてチャネル移動度とホールトラップ量を測定した。
図１６に示すように、実施例１の（ａ）、（ｂ）の条件でフッ素注入を実施した場合は、フッ素注入をしていない場合よりチャネル移動度が最大で約４０ｃｍ2／Ｖｓと増加し、ホールトラップ量が最大で１．９×１０12／ｃｍ2まで大幅に低減していることが分かる。この理由としては、ＭＯＳキャパシタの場合と同様に、フッ素にて界面に存在するダングリングボンドを終端したこと、フッ素にて界面に存在する炭素化合物を分解したこと、犠牲酸化膜により注入ダメージを低減したことの効果によると推測される。
また、特許文献２に示されている（ｃ）の条件でフッ素を注入したＭＯＳＦＥＴのチャネル移動度とホールトラップ量は、フッ素注入なしの条件とほぼ同等となった。これは、イオン注入によるダメージにより伝導帯・価電子帯付近のエネルギー領域の界面準位密度が悪化したためと推測される。
ここで、図１７は、実施例１にかかる製造方法と既存の製造方法との違いを示す表である。既存の製造方法においては、加速エネルギーは５０ｋｅＶ以上、ドーズ量５×１０14／ｃｍ2以上の条件で注入後、熱酸化処理を行うことで、素子分離などに用いられる増速酸化の効果が得られている。本実施例においては、加速エネルギーは３０ｋｅＶ以下、ドーズ量は２×１０13／ｃｍ2未満の条件で注入後、熱酸化処理をした場合、増速酸化ではなく界面改善の効果が得られた。しかしながら、加速エネルギーは５０ｋｅＶ以上、ドーズ量５×１０14／ｃｍ2未満の条件で注入後、熱酸化処理をした場合、界面改善の効果は得られなかった。
このように、イオン注入を加速エネルギーは３０ｋｅＶ以下、ドーズ量は２×１０13／ｃｍ2未満の条件で行った後、熱酸化にてゲート酸化膜を形成することで、チャネル移動度の改善とホールトラップ量の低減が可能である。
図１８は、本発明のフッ素の注入プロファイルをシミュレーションにより算出した結果を示す図である。図１８において、縦軸はフッ素濃度を示し単位は／ｃｍ3であり、横軸は炭化珪素基板のおもて面からの深さを示し単位はｎｍである。図１８において、（ａ）はドーズ量５×１０12／ｃｍ2でイオン注入を行った場合の結果であり、（ｂ）はドーズ量２×１０13／ｃｍ2でイオン注入を行った場合の結果である。例えば、（ｂ）の場合で、厚さ１０ｎｍのゲート絶縁膜２０を形成した場合は、フッ素の濃度は、図１８のｂ１の位置になり、厚さ４０ｎｍのゲート絶縁膜２０を形成した場合は、フッ素の濃度は、図１８のｂ２の位置になり、厚さ７０ｎｍのゲート絶縁膜２０を形成した場合は、フッ素の濃度は、図１８のｂ３の位置になる。このように実施例１で行った条件では、炭化珪素基板中に２×１０17〜４×１０18／ｃｍ3のフッ素イオンが存在していることが図１８からわかる。
（実施例２）
実施例２は、実施例１における工程７において、図１２に示すゲート絶縁膜２０の形成方法が実施例１と異なる。フッ素の注入条件は実施例１と同じであるが、その後、１０００℃で少なくとも水分を含むガス中にて厚さ５０ｎｍのゲート絶縁膜２０を形成する。この際、酸化温度は８００℃以上であればよい。特に、酸化速度の制御が容易である８００℃〜１１００℃が最も好ましい。その他の工程は実施例１と同様である。このような製造方法によって作製されたＳｉＣＭＯＳＦＥＴも実施例１と同様の特性を示した。
（実施例３）
実施例３は、実施例１の工程７において、図１２に示すゲート絶縁膜２０の形成方法が実施例１と異なる。フッ素の注入条件は実施例１と同じであるが、その後、１３００℃で一酸化二窒素と窒素の流量比が１：５の雰囲気で酸窒化を１００分行うことで厚さ５０ｎｍのゲート絶縁膜２０を形成する。この際、酸化温度は１０００℃以上であればよい。特に、酸化速度の制御が容易である１２００℃〜１３５０℃が最も好ましい。その他の工程は実施例１と同様である。このような製造方法によって作製されたＳｉＣＭＯＳＦＥＴも実施例１と同様の特性を示した。
（実施例４）
実施例４は、実施例１の工程７において、図１２に示すゲート絶縁膜２０の形成方法が実施例１と異なる。フッ素の注入条件は実施例１と同じであるが、その後、１２００℃で一酸化窒素と窒素の流量比が１：１０の雰囲気で酸窒化を２００分行うことで厚さ５０ｎｍのゲート絶縁膜２０を形成する。この際、酸窒化温度は１０００℃以上であればよい。特に、酸化速度の制御が容易である１２００℃〜１３５０℃が最も好ましい。その他の工程は実施例１と同様である。このような製造方法によって作製されたＳｉＣＭＯＳＦＥＴも実施例１と同様の特性を示した。
（実施例５）
実施例５は、実施例１の工程７において、図１２に示すゲート絶縁膜２０の形成方法が実施例１と異なる。４０ｎｍ弱の膜厚の絶縁膜を堆積法により形成した後、１２００℃の乾燥酸素を含んだ雰囲気で１０分の熱処理を行うことで合計５０ｎｍ程度のゲート絶縁膜２０を形成する。絶縁膜の堆積方法は、ＣＶＤ法によってシラン（ＳｉＨ4）やＴＥＯＳ（テトラエトキシシラン）（Ｃ8Ｈ20Ｏ4Ｓｉ）を用いた方法があるが、特に限定されない。また、堆積後の熱処理雰囲気、その他の工程は実施例１と同様である。このような製造方法によって作製されたＳｉＣＭＯＳＦＥＴも実施例１と同様の特性を示した。
（実施例６）
実施例６は、実施例１の工程７において、図１２に示すゲート絶縁膜２０の形成方法が実施例１と異なる。４０ｎｍ弱の膜厚の絶縁膜を堆積法により形成した後、１０００℃の少なくとも水分を含んだ雰囲気で５分の熱処理を行うことで合計５０ｎｍ程度のゲート絶縁膜２０を形成する。絶縁膜の堆積方法は、ＣＶＤ法によってシランやＴＥＯＳ（テトラエトキシシラン）を用いた方法があるが、特に限定されない。また、堆積後の熱処理雰囲気、その他の工程は実施例１と同様である。このような製造方法によって作製されたＳｉＣＭＯＳＦＥＴも実施例１と同様の特性を示した。
（実施例７）
実施例７は、実施例１の工程７において、図１２に示すゲート絶縁膜２０の形成方法が実施例１と異なる。４０ｎｍ弱の膜厚の絶縁膜を堆積法により形成した後、１３００℃の一酸化二窒素と窒素を含んだ雰囲気で２０分の熱処理を行うことで合計５０ｎｍ程度のゲート絶縁膜２０を形成する。絶縁膜の堆積方法は、ＣＶＤ法によってシランやＴＥＯＳ（テトラエトキシシラン）を用いた方法があるが、特に限定されない。また、堆積後の熱処理雰囲気、その他の工程は実施例１と同様である。このような製造方法によって作製されたＳｉＣＭＯＳＦＥＴも実施例１と同様の特性を示した。
（実施例８）
実施例８は、実施例１の工程７において、図１２に示すゲート絶縁膜２０の形成方法が実施例１と異なる。４０ｎｍ弱の膜厚の絶縁膜を堆積法により形成した後、１３００℃の一酸化二窒素と窒素を含んだ雰囲気で４０分の熱処理を行うことで合計５０ｎｍ程度のゲート絶縁膜２０を形成する。絶縁膜の堆積方法は、ＣＶＤ法によってシランやＴＥＯＳ（テトラエトキシシラン）を用いた方法があるが、特に限定されない。また、堆積後の熱処理雰囲気、その他の工程は実施例１と同様である。このような製造方法によって作製されたＳｉＣＭＯＳＦＥＴも実施例１と同様の特性を示した。
（実施例９）
図１９は、本発明にかかる縦型のＭＯＳＦＥＴの一例を示す断面図である。図１９に示すように、縦型のＭＯＳＦＥＴにおいて、ｎ+型炭化珪素基板３１のおもて面にはｎ型エピタキシャル層３２が形成される。
ｎ型エピタキシャル層３２の不純物濃度は、ｎ+型炭化珪素基板３１の不純物濃度よりも低い。ｎ型エピタキシャル層３２の内部には、複数のｐ型領域３６が選択的に形成される。ｐ型領域３６は、ｎ型エピタキシャル層３２のｎ+型炭化珪素基板３１側に対して反対側の面に露出する。ｎ型エピタキシャル層３２およびｐ型領域３６の表面にわたってｐ型領域３６より低濃度のｐ型ＳｉＣ層３７が形成される。ｐ型領域３６が形成されていないｎ型エピタキシャル層３２上のｐ型ＳｉＣ層３７に、深さ方向にｐ型ＳｉＣ層３７を貫通しｎ型エピタキシャル層３２に達するｎ型領域３３が形成される。ｎ型エピタキシャル層３２およびｎ型領域３３は、ｎ型ドリフト領域である。ｎ型領域３３の不純物濃度は、ｎ型エピタキシャル層３２よりも高いのが望ましい。
ｐ型ＳｉＣ層３７の内部には、互いに接するようにｎ+型ソース領域３４およびｐ+型コンタクト領域３５が形成される。ｎ+型ソース領域３４およびｐ+型コンタクト領域３５は、ｐ型ＳｉＣ層３７のｐ型領域３６側に対して反対側の面に露出する。ｎ+型ソース領域３４は、ｎ型領域３３と離れて形成される。ｐ+型コンタクト領域３５は、ｎ+型ソース領域３４のｎ型領域３３側に対して反対側に位置する。ｐ+型コンタクト領域３５の不純物濃度は、ｐ型ＳｉＣ層３７の不純物濃度よりも高い。ｐ型ＳｉＣ層３７のｎ+型ソース領域３４、ｐ+型コンタクト領域３５およびｎ型領域３３を除く部分は、ｐ型領域３６と共にｐ型ベース領域となる。
ｎ+型ソース領域３４とｐ+型コンタクト領域３５との表面には、ソース電極３８が形成される。隣り合うｎ+型ソース領域３４の間のｐ型ＳｉＣ層３７とｎ型領域３３との表面には、ゲート絶縁膜２０を介してゲート電極２１が形成される。ゲート電極２１は、図示省略する層間絶縁膜によって、ソース電極３８と電気的に絶縁される。また、ｎ+型炭化珪素基板３１の裏面には、ｎ+型炭化珪素基板３１に接するドレイン電極３９が形成される。このような、縦型のＭＯＳＦＥＴにおいて、実施例１〜８と同様なゲート絶縁膜を形成したが、実施例１〜８と同様な界面準位密度の結果を得ることができた。
なお、上記の実施例では、結晶構造が４Ｈ−ＳｉＣの（０００−１）基板（０〜８度オフ基板）を使用したが、結晶構造が４Ｈ−ＳｉＣの（１１−２０）基板でも同様の効果が得られる。
以上、説明したように、実施の形態にかかる炭化珪素半導体装置によれば、炭化珪素基板にフッ素がイオン注入されている。このフッ素により、界面準位の原因と報告されている界面のダングリングボンドが終端され、さらに界面に偏析している炭素化合物が除去される。これにより、炭化珪素層と二酸化珪素ゲート絶縁膜との界面準位を低減することができる。このため、実施の形態にかかる炭化珪素半導体装置は、キャリアの移動度を高くかつ閾値電圧の変動を少なくすることができる。
また、炭化珪素基板におけるフッ素の濃度は２×１０17〜４×１０18／ｃｍ3である。このフッ素の濃度により、炭化珪素層と二酸化珪素ゲート絶縁膜の界面を改善でき、チャネル移動度の改善とホールトラップ量の低減が可能になる。
このように、本発明は、炭化珪素ＭＯＳＦＥＴとしてｐ+型半導体基板を用いたＭＯＳキャパシタ、横型ＭＯＳＦＥＴおよび縦型ＭＯＳＦＥＴを例にして説明したが、これに限定されるものではなく、他の高耐圧化構造を有する半導体装置、トレンチゲートや複雑なＭＯＳゲート構造を有する半導体装置にも適用可能であり、同様の効果を奏することができる。したがって、特許請求の範囲に記載された本発明を逸脱しない範囲で、種々の半導体装置の製造方法に適用可能である。
以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。
１ ｎ型炭化珪素基板
２ ｎ型エピタキシャル膜
３ 絶縁膜
４ アルミゲート電極
５ アルミ裏面電極
６ Ｃ−Ｖメーター
７ ｐ型炭化珪素基板
８ ｐ型エピタキシャル膜
９ マスク
１０ リンイオン
１１ マスク
１２ アルミニウムイオン
１３ ｎ+型ドレイン領域
１４ ｎ+型ソース領域
１５ ｐ+型グラウンド領域
１６ フィールド酸化膜
１７ アクティブ領域
１８ 犠牲酸化膜
１９ フッ素イオン
２０ ゲート絶縁膜
２１ ゲート電極
２２ コンタクトメタル
２３ 反応層
２４ パッド電極
２５ 裏面電極
３１ ｎ+型炭化珪素基板
３２ ｎ型エピタキシャル層
３３ ｎ型領域
３４ ｎ+型ソース領域
３５ ｐ+型コンタクト領域
３６ ｐ型領域
３７ ｐ型ＳｉＣ層
３８ ソース電極
３９ ドレイン電極

Claims (12)

  1. 第１導電型の炭化珪素半導体基板と、
    前記炭化珪素半導体基板のおもて面に設けられた絶縁膜と、
    を備え、
    前記炭化珪素半導体基板中のフッ素の濃度が、２×１０17／ｃｍ3〜４×１０18／ｃｍ3であり、前記炭化珪素半導体基板と前記絶縁膜との界面でのフッ素の濃度が、１×１０ 18 ／ｃｍ 3 より小さいことを特徴とする炭化珪素半導体装置。
  2. 炭化珪素半導体基板のおもて面に、酸化膜を形成する第１工程と、
    前記炭化珪素半導体基板の、前記酸化膜が形成された面にフッ素をイオン注入する第２工程と、
    前記フッ素をイオン注入後、前記酸化膜を除去する第３工程と、
    前記酸化膜を除去後、前記炭化珪素半導体基板のおもて面に、絶縁膜を形成する第４工程と、
    を含むことを特徴とする炭化珪素半導体装置の製造方法。
  3. 前記第１工程は、前記炭化珪素半導体基板のおもて面に、膜厚が５ｎｍ以上１５ｎｍ未満である二酸化珪素膜を形成する工程であることを特徴とする請求項２に記載の炭化珪素半導体装置の製造方法。
  4. 前記第２工程において、前記イオン注入は、前記炭化珪素半導体基板中のフッ素の濃度を、２×１０17／ｃｍ3〜４×１０18／ｃｍ3にすることを特徴とする請求項２または３に記載の炭化珪素半導体装置の製造方法。
  5. 前記第４工程は、前記酸化膜を除去後、前記炭化珪素半導体基板のおもて面に、二酸化珪素膜を形成することを特徴とする請求項２〜４のいずれか一つに記載の炭化珪素半導体装置の製造方法。
  6. 前記第４工程において、前記二酸化珪素膜は水分を含まない乾燥酸素中で熱酸化することにより形成されることを特徴とする請求項５に記載の炭化珪素半導体装置の製造方法。
  7. 前記第４工程において、前記二酸化珪素膜は少なくとも水分を含むガス中で熱酸化することにより形成されることを特徴とする請求項５に記載の炭化珪素半導体装置の製造方法。
  8. 前記第４工程において、前記二酸化珪素膜は一酸化窒素ガス、一酸化二窒素ガス、二酸化窒化ガスのうちの少なくとも１種類のガスを含んだ雰囲気中で熱酸窒化することにより形成されることを特徴とする請求項５に記載の炭化珪素半導体装置の製造方法。
  9. 前記第４工程において、前記二酸化珪素膜は化学的気相成長法により堆積することにより形成されることを特徴とする請求項５に記載の炭化珪素半導体装置の製造方法。
  10. 前記第４工程は、前記二酸化珪素膜を堆積後、水分を含まない乾燥酸素ガス中で、前記炭化珪素半導体基板を熱処理する工程をさらに含むことを特徴とする請求項９に記載の炭化珪素半導体装置の製造方法。
  11. 前記第４工程は、前記二酸化珪素膜を堆積後、少なくとも水分を含むガスで、前記炭化珪素半導体基板を熱処理する工程をさらに含むことを特徴とする請求項９に記載の炭化珪素半導体装置の製造方法。
  12. 前記第４工程は、前記二酸化珪素膜を堆積後、一酸化窒素ガス、一酸化二窒素ガス、二酸化窒化ガスのうちの少なくとも１種のガスを含んだ雰囲気で、前記炭化珪素半導体基板を熱処理する工程をさらに含むことを特徴とする請求項９に記載の炭化珪素半導体装置の製造方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111192926B (zh) * 2020-01-07 2021-09-03 中国电子科技集团公司第十三研究所 氧化镓肖特基二极管及其制备方法
CN115295407B (zh) * 2022-09-29 2023-07-07 浙江大学杭州国际科创中心 一种SiC功率器件的栅氧结构制备方法和栅氧结构

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4978483A (ja) * 1972-11-30 1974-07-29
JPH0383332A (ja) * 1989-08-28 1991-04-09 Sharp Corp 炭化珪素半導体装置の製造方法
JPH07240409A (ja) 1994-02-28 1995-09-12 Fuji Electric Co Ltd 炭化珪素半導体素子の製造方法
JPH1197439A (ja) * 1997-09-17 1999-04-09 Toshiba Corp 半導体装置及びその製造方法
JP3194370B2 (ja) * 1998-05-11 2001-07-30 日本電気株式会社 半導体装置とその製造方法
JP3523151B2 (ja) * 1999-09-17 2004-04-26 Ｎｅｃエレクトロニクス株式会社 Ｍｏｓトランジスタの製造方法
JP4986420B2 (ja) * 2005-07-05 2012-07-25 三菱電機株式会社 トランジスタ
EP1981076B1 (en) * 2006-01-30 2012-05-23 Sumitomo Electric Industries, Ltd. Method for manufacturing silicon carbide semiconductor device
JP2008305950A (ja) * 2007-06-07 2008-12-18 Renesas Technology Corp 半導体装置の製造方法および半導体装置
JP5090968B2 (ja) * 2008-03-05 2012-12-05 三菱電機株式会社 炭化珪素半導体装置の製造方法
KR20130045834A (ko) * 2010-03-12 2013-05-06 스미토모덴키고교가부시키가이샤 탄화규소 반도체 장치 및 그 제조 방법
JP5605005B2 (ja) * 2010-06-16 2014-10-15 住友電気工業株式会社 炭化珪素半導体装置の製造方法および炭化珪素半導体装置の製造装置
JP6088804B2 (ja) * 2012-11-16 2017-03-01 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2015142034A (ja) * 2014-01-29 2015-08-03 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6305294B2 (ja) * 2014-09-19 2018-04-04 株式会社東芝 半導体装置及びその製造方法
US9777378B2 (en) * 2015-01-07 2017-10-03 Applied Materials, Inc. Advanced process flow for high quality FCVD films
JP2016157762A (ja) * 2015-02-24 2016-09-01 株式会社東芝 半導体装置及びその製造方法

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