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JP6813314B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

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Description

本発明は、合成樹脂から構成され、かつ微細加工された基板に半導体素子を搭載した半導体装置およびその製造方法に関する。
近年、ＬＳＩ製造技術を応用することで、微細加工したＳｉ基板（シリコンウエハ）に様々な半導体素子を搭載した、いわゆるマイクロマシン（ＭＥＭＳ：Micro Electro Mechanical Systems）が普及しつつある。このようなマイクロマシンの製造にあたっては、Ｓｉ基板の微細加工手法としてアルカリ溶液を用いた異方性エッチングが適用されている。異方性エッチングによって、半導体素子を搭載する微細な凹部がＳｉ基板に精度良く形成することができる。
たとえば特許文献１に、先述のマイクロマシンの製造技術に基づくＬＥＤパッケージが開示されている。当該ＬＥＤパッケージは、底面および側面を有するホーン（凹部）をＳｉ基板に形成し、ホーンの底面にＬＥＤチップが搭載されたものである。ホーンは、Ｓｉ基板の（１００）面から異方性エッチングにより形成される。このため、ホーンの側面は、ホーンの底面に対して傾斜し、かつ（１１１）面から構成される。また、ホーンの底面および側面には、ＬＥＤチップに導通する電極（配線部）が形成されている。電極は、ホーンを含むＳｉ基板にスパッタリング法などにより成膜されたＴｉ層およびＣｕ層に対し、フォトリソグラフィおよびエッチングによりパターニングされたものである。電極を形成した後、ホーンの底面にＬＥＤチップが搭載し、ホーンに充填された樹脂モールド（封止樹脂）を形成することによって、当該ＬＥＤパッケージが製造される。
ここで、当該ＬＥＤパッケージの樹脂モールドの形成においては、樹脂モールドの硬化のためにＳｉ基板も加熱されると、Ｓｉ基板および樹脂モールドの双方に温度ひずみが発生する。このとき、樹脂モールドを構成するエポキシ樹脂の熱膨張率の方がＳｉ基板を構成するＳｉの熱膨張率よりも高いため、Ｓｉ基板に生じる温度ひずみよりも樹脂モールドに生じる温度ひずみの方が大きくなる。このため、Ｓｉ基板と樹脂モールドの各々に生じる温度ひずみの差異によってパッケージに反りが発生し、反りの状態によってはパッケージに不具合が発生するおそれがある。
特開２００５−２７７３８０号公報
本発明は上記事情に鑑み、半導体装置の製造過程において、温度ひずみの差異に起因した製品の反りを抑制することが可能な半導体装置およびその製造方法を提供することをその課題とする。
本発明の第１の側面によって提供される半導体装置は、半導体素子と厚さ方向において互いに反対側を向く主面および裏面を有するとともに、前記主面から窪み、かつ前記半導体素子を収容する凹部が形成された基板と、前記基板に接して形成され、かつ前記半導体素子に導通する配線部と、前記半導体素子を覆い、かつ前記凹部に充填された封止樹脂と、を備え、前記基板は、電気絶縁性を有する合成樹脂から構成され、前記凹部は、前記半導体素子を搭載する底面と、前記底面および前記主面につながる連絡面と、を有し、前記連絡面は、一端が前記底面につながり、かつ前記底面に対して傾斜した第１傾斜面と、一端が前記主面につながり、かつ前記主面に対して傾斜した第２傾斜面と、前記第１傾斜面の他端および前記第２傾斜面の他端につながる中間面と、を含むことを特徴としている。
本発明の実施において好ましくは、前記合成樹脂は、フィラーが含有されたエポキシ樹脂である。
本発明の実施において好ましくは、前記フィラーは、ＳｉＯ2から構成される。
本発明の実施において好ましくは、平面視における前記凹部の前記底面の形状は、矩形状である。
本発明の実施において好ましくは、前記凹部の前記連絡面は、前記基板の厚さ方向に対して直角である第１方向に沿って互いに離間した一対の面から構成され、前記凹部は、前記基板の厚さ方向および前記第１方向の双方に対して直角である第２方向に沿って互いに離間した一対の開口部を有し、各々の前記開口部から前記封止樹脂が露出している。
本発明の実施において好ましくは、前記配線部は、互いに積層された下地層およびめっき層から構成され、前記下地層は、前記基板に接している。
本発明の実施において好ましくは、本発明の実施において好ましくは、前記めっき層の厚さは、前記下地層よりも厚い。
本発明の実施において好ましくは、前記下地層は、互いに積層されたＴｉ層およびＣｕ層から構成される。
本発明の実施において好ましくは、前記めっき層は、Ｃｕから構成される。
本発明の実施において好ましくは、前記配線部は、前記凹部の前記底面に接して形成された底面配線部と、前記凹部の前記連絡面に接して形成された連絡面配線部と、を含み、前記半導体素子は、前記底面配線部に接続されている。
本発明の実施において好ましくは、前記配線部と外部とを相互に導通させる端子部を備え、前記端子部は、一端が前記配線部に接する柱状体と、前記柱状体の他端に接するパッド層と、を有する。
本発明の実施において好ましくは、前記柱状体は、Ｃｕから構成される。
本発明の実施において好ましくは、前記パッド層は、互いに積層されたＮｉ層、Ｐｄ層およびＡｕ層から構成される。
本発明の実施において好ましくは、前記柱状体は、前記凹部の前記底面と前記裏面とからそれぞれ露出するように前記基板の内部に形成され、前記底面から露出する前記柱状体の一端は、前記底面配線部に接し、前記裏面から露出する前記柱状体の他端は、前記パッド層に接している。
本発明の実施において好ましくは、前記凹部の前記連絡面の前記中間面に搭載されたインダクタを備える。
本発明の実施において好ましくは、前記配線部は、前記主面に接して形成された主面配線部を含み、前記柱状体は、一端が前記主面配線部に接し、かつ他端が前記パッド層に接するとともに、側面が前記封止樹脂に覆われている。
本発明の実施において好ましくは、前記半導体素子は、ホール素子である。
本発明の実施において好ましくは、前記半導体素子と前記底面配線部との間に介在する接合層をさらに備える。
本発明の実施において好ましくは、前記接合層は、互いに積層されたＮｉ層およびＳｎを含む合金層から構成される。
本発明の実施において好ましくは、前記封止樹脂は、前記基板と同一の材料から構成される。
本発明の第２の側面によって提供される半導体装置の製造方法は、主面を有するとともに、前記主面から窪み、かつ底面を有する溝部が形成された基材を金型により成形する工程と、前記溝部を含む前記基材に接する導電層を形成する工程と、前記溝部に収容されるように、前記溝部の前記底面に半導体素子を搭載する工程と、前記半導体素子を覆い、かつ前記溝部に充填された封止樹脂を形成する工程と、を備え、前記基材は、電気絶縁性を有する合成樹脂から構成され、前記溝部は、前記主面および前記底面につながる一対の連絡面を有し、各々の前記連絡面は、一端が前記底面につながり、かつ前記底面に対して傾斜した第１傾斜面と、一端が前記主面につながり、かつ前記主面に対して傾斜した第２傾斜面と、前記第１傾斜面の他端および前記第２傾斜面の他端につながる中間面と、を含み、前記基材を成形する工程では、前記金型がコアとなり前記第１傾斜面、前記第２傾斜面および前記中間面が形成されることを特徴としている。
本発明の実施において好ましくは、前記金型は、単結晶の真性半導体材料の酸化膜から構成される。
本発明の実施において好ましくは、前記酸化膜は、ＳｉＯ2である。
本発明の実施において好ましくは、前記金型は、等方性エッチングにより形成される。
本発明の実施において好ましくは、前記導電層を形成する工程では、スパッタリング法により前記基材に接する下地層を形成する工程と、フォトリソグラフィによりめっき層を形成するためのマスクを前記下地層に対して形成する工程と、電解めっきにより前記下地層に接する前記めっき層を形成する工程と、を含む。
本発明の実施において好ましくは、前記基材を成形する工程では、前記溝部の前記底面から窪み、かつ前記基材を貫通しない孔が前記金型により形成され、前記導電層を形成する工程では、前記孔に充填された柱状導電体を形成する工程を含む。
本発明の実施において好ましくは、前記封止樹脂を形成する工程の後に、前記主面とは反対側に位置する前記基材の一部を除去し、前記基材から前記柱状導電体の一部を露出させる工程を備える。
本発明の実施において好ましくは、前記導電層を形成する工程では、前記主面に接して形成された前記導電層に接し、かつ前記主面に対して前記底面とは反対側に突出する柱状導電体を形成する工程を含む。
本発明の実施において好ましくは、前記柱状導電体を形成する工程では、電解めっきにより前記柱状導電体が形成される。
本発明の実施において好ましくは、前記封止樹脂を形成する工程の後に、前記基材から外部に露出した前記柱状導電体の部分に接するパッド層を無電解めっきにより形成する工程を備える。
本発明の実施において好ましくは、前記導電層を形成する工程では、前記溝部に接して形成された前記導電層に接する接合層を電解めっきにより形成する工程を含む。
本発明にかかる半導体装置は、電気絶縁性を有する合成樹脂から構成されるとともに、主面から窪み、かつ半導体素子を収容する凹部が形成された基板を備える。凹部は、半導体素子を搭載する底面と、底面および主面につながる連絡面を有する。連絡面は、ともに傾斜面である第１傾斜面および第２傾斜面と、両者の面につながる中間面を含む。このような構成をとることによって、基板の熱膨張率は封止樹脂の熱膨張率に近似した値となるため、半導体装置の厚さ方向における温度ひずみの分布が略一様となる。また、第１方向において基板および封止樹脂は互いに噛み合った構造となるため、半導体装置の製造過程において、基材および封止樹脂は一体となって一様に熱膨張し、基材と封止樹脂との温度ひずみの差が微小なものとなる。したがって、半導体装置の製造過程において、温度ひずみの差異に起因した製品の反りを抑制することが可能となる。
本発明のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。
本発明の第１実施形態にかかる半導体装置の平面図（封止樹脂を透過）である。 図１に示す半導体装置の底面図である。 図１に示す半導体装置の右側面図である。 図１のＩＶ−ＩＶ線に沿う断面図である。 図１のＶ−Ｖ線に沿う断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する平面図である。 図８のＩＸ−ＩＸ線に沿う断面図である。 図８のＸ−Ｘ線に沿う断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造方法を説明する平面図である。 本発明の第２実施形態にかかる半導体装置の平面図（封止樹脂を透過）である。 図２４のＸＸＶ−ＸＸＶ線に沿う断面図である。 図２４のＸＸＶＩ−ＸＸＶＩ線に沿う断面図である。 図２４に示す半導体装置の製造工程を説明する断面図である。 図２４に示す半導体装置の製造工程を説明する断面図である。 図２４に示す半導体装置の製造工程を説明する平面図である。 図２９のＸＸＸ−ＸＸＸ線に沿う断面図である。 図２４に示す半導体装置の製造工程を説明する断面図である。 図２４に示す半導体装置の製造工程を説明する断面図である。 図２４に示す半導体装置の製造工程を説明する断面図である。 図２４に示す半導体装置の製造工程を説明する断面図である。 図２４に示す半導体装置の製造工程を説明する断面図である。 図２４に示す半導体装置の製造工程を説明する断面図である。 図２４に示す半導体装置の製造工程を説明する断面図である。 図２４に示す半導体装置の製造工程を説明する断面図である。 図２４に示す半導体装置の製造工程を説明する断面図である。 図２４に示す半導体装置の製造工程を説明する断面図である。 図２４に示す半導体装置の製造工程を説明する断面図である。 図２４に示す半導体装置の製造方法を説明する平面図である。
本発明を実施するための形態（以下「実施形態」という。）について、添付図面に基づいて説明する。
〔第１実施形態〕
図１〜図５に基づき、本発明の第１実施形態にかかる半導体装置Ａ１０について説明する。半導体装置Ａ１０は、基板１、配線部２０、端子部２９、半導体素子３１、接合層３２、インダクタ３３および封止樹脂４を備える。
図１は、半導体装置Ａ１０の平面図であり、理解の便宜上、封止樹脂４を透過している。また、図１においてインダクタ３３は、理解の便宜上、その外形を想像線（二点鎖線）で示している。図２は、半導体装置Ａ１０の底面図である。図３は、半導体装置Ａ１０の右側面図である。図４は、図１のＩＶ−ＩＶ線に沿う断面図である。図５は、図１のＶ−Ｖ線に沿う断面図である。
これらの図に示す半導体装置Ａ１０は、たとえばＤＣ−ＤＣコンバータのモジュールの回路基板に表面実装される装置である。図１に示すように、半導体装置Ａ１０の基板１の厚さ方向Ｚ視（以下「平面視」という。）の形状は矩形状である。ここで、説明の便宜上、基板１の厚さ方向Ｚに対して直角である半導体装置Ａ１０の長辺方向（平面図の左右方向）を第１方向Ｘと呼ぶ。また、基板１の厚さ方向Ｚおよび第１方向Ｘに対していずれも直角である半導体装置Ａ１０の短辺方向（平面図の上下方向）を第２方向Ｙと呼ぶ。
基板１は、図１〜図５に示すように、半導体素子３１を収容し、かつ半導体装置Ａ１０を回路基板に実装するための部材である。基板１は、電気絶縁性を有する黒色の合成樹脂から構成される。本実施形態にかかる当該合成樹脂は、フィラーが含有されたエポキシ樹脂である。当該フィラーはＳｉＯ2から構成され、エポキシ樹脂に対する当該フィラーの含有率は８０〜９０％である。基板１の平面視の形状は、長辺が第１方向Ｘに沿った矩形状である。基板１は、主面１１、裏面１２、第１側面１３１、第２側面１３２および凹部１４を有する。
図１〜図３に示すように、主面１１および裏面１２は、基板１の厚さ方向Ｚにおいて互いに反対側を向く面である。また、主面１１および裏面１２は、ともに基板１の厚さ方向Ｚに対して直交する平坦面である。主面１１は、図３に示す基板１の上面であり、かつ第１方向Ｘに沿って互いに離間した一対の面から構成される。各々の主面１１の形状は矩形状である。平面視の基板１において、一対の主面１１の間に凹部１４が位置している。また、主面１１から凹部１４に充填された封止樹脂４が露出している。裏面１２は、図３に示す基板１の下面である。裏面１２から、半導体装置Ａ１０を回路基板に実装するための端子部２９が露出している。裏面１２の形状は矩形状である。
図１〜図３に示すように、第１側面１３１は、主面１１および裏面１２の双方に挟まれ、かつ直交するとともに、第１方向Ｘに沿って互いに離間した一対の面から構成される。各々の第１側面１３１は、形状が矩形状で、かつ平坦面である。また、図１〜図３に示すように、第２側面１３２は、主面１１および裏面１２の双方に挟まれ、かつ直交するとともに、第２方向Ｙに沿って互いに離間した一対の面から構成される。各々の第２側面１３２は平坦面である。第１方向Ｘにおける各々の第２側面１３２の両端は、一対の第１側面１３１につながっている。
図１および図３〜図５に示すように、凹部１４は、基板１に形成された部分であり、主面１１から窪み、かつ半導体素子３１を収容する。凹部１４の平面視の形状は矩形状である。本実施形態においては、配線部２０が凹部１４に接して形成されている。凹部１４は、底面１４１、連絡面１４２および一対の開口部１４３を有する。
図１、図４および図５に示すように、底面１４１は、基板１の厚さ方向Ｚにおいて主面１１と裏面１２との間に位置し、かつ基板１の厚さ方向Ｚに対して直交するとともに、半導体素子３１を搭載する平坦面である。底面１４１の平面視の形状は矩形状である。また、底面１４１に接して配線部２０が形成されている。
図１および図４に示すように、連絡面１４２は、底面１４１および主面１１につながる面である。本実施形態にかかる連絡面１４２は、第１方向Ｘに沿って互いに離間した一対の面から構成される。各々の連絡面１４２は、第１傾斜面１４２ａ、第２傾斜面１４２ｂおよび中間面１４２ｃを含む。第１傾斜面１４２ａは、一端が底面１４１につながり、かつ底面１４１に対して傾斜した平坦面である。第２傾斜面１４２ｂは、一端が主面１１につながり、かつ主面１１に対して傾斜した平坦面である。中間面１４２ｃは、第１傾斜面１４２ａの他端および第２傾斜面１４２ｂの他端につながる平坦面である。中間面１４２ｃは、基板１の厚さ方向Ｚにおいて第１傾斜面１４２ａと第２傾斜面１４２ｂとの間に位置し、かつ基板１の厚さ方向Ｚに対して直交する。本実施形態においては、第１傾斜面１４２ａおよび中間面１４２ｃに接して配線部２０が形成され、中間面１４２ｃにインダクタ３３が搭載されている。
図３に示すように、一対の開口部１４３は、第２方向Ｙに沿って互いに離間した凹部１４の開口部分である。各々の開口部１４３は、第２側面１３２に沿って形成されている。本実施形態においては、各々の開口部１４３から封止樹脂４が露出している。
配線部２０は、図１、図４および図５に示すように、基板１に接して形成され、かつ半導体素子３１に導通する導電体である。本実施形態においては、配線部２０はインダクタ３３にも導通する。このため、配線部２０は、半導体素子３１およびインダクタ３３と半導体装置Ａ１０が実装される回路基板との導電経路を構成する。配線部２０は、互いに積層された下地層２０１およびめっき層２０２から構成される。下地層２０１は基板１に接している。本実施形態においては、下地層２０１の厚さは２００〜３００ｎｍであり、めっき層２０２の厚さは３〜１０μｍである。このため、めっき層２０２の厚さは、下地層２０１の厚さよりも厚く設定されている。下地層２０１は、互いに積層されたＴｉ層およびＣｕから構成される。また、めっき層２０２はＣｕから構成される。本実施形態にかかる配線部２０は、底面配線部２１および連絡面配線部２２を含む。
図１、図４および図５に示すように、底面配線部２１は、凹部１４の底面１４１に接して形成された配線部２０の一部である。半導体素子３１は、底面配線部２１に接続されている。また、図１および図４に示すように、連絡面配線部２２は、凹部１４の連絡面１４２に接して形成された配線部２０の一部である。本実施形態にかかる連絡面配線部２２は、連絡面１４２のうち第１傾斜面１４２ａおよび中間面１４２ｃに接して形成されている。インダクタ３３は、連絡面配線部２２に接続されている。また、連絡面配線部２２は、底面配線部２１の一部につながっている。
端子部２９は、配線部２０と、半導体装置Ａ１０の外部に該当する回路基板とを相互に導通させる導電体であり、配線部２０とともに半導体素子３１およびインダクタ３３と半導体装置Ａ１０が実装される回路基板との導電経路を構成する。端子部２９は、柱状体２９１およびパッド層２９２を有する。
図１、図２および図５に示すように、柱状体２９１は、一端が配線部２０に接する導電体である。柱状体２９１はＣｕから構成される。本実施形態にかかる柱状体２９１は、凹部１４の底面１４１と裏面１２からそれぞれ露出するように基板１の内部に形成されている。底面１４１から露出する柱状体２９１の一端は、底面配線部２１に接している。また、裏面１２から露出する柱状体２９１の他端は、パッド層２９２に接している。このため、本実施形態にかかる柱状体２９１は、底面配線部２１およびパッド層２９２の双方に挟まれている。なお、柱状体２９１の形状は円柱状である。
図２および図５に示すように、パッド層２９２は、柱状体２９１の他端に接する導電体である。パッド層２９２は、互いに積層されたＮｉ層、Ｐｄ層およびＡｕ層から構成される。本実施形態にかかるパッド層２９２は、裏面１２から露出する柱状体２９１を覆っているため外部から視認される。
なお、図１、図２、図４および図５に示す配線部２０および端子部２９の配置形態は一例であり、実際の半導体装置Ａ１０における配線部２０および端子部２９の配置形態はこれに限定されない。
半導体素子３１は、図１、図４および図５に示すように、底面配線部２１に接合層３２を介して接続されることによって、凹部１４の底面１４１に搭載されている。本実施形態にかかる半導体素子３１は、たとえばパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などを作動させるためのゲートドライバなどの回路が形成された集積回路（ＩＣ）である。また、本実施形態にかかる半導体素子３１は、いわゆるフリップチップ型の素子である。図４に示す半導体素子３１の下端には、電極バンプ３１１が形成されている。電極バンプ３１１は、たとえばＡｌから構成される。電極バンプ３３１は、底面配線部２１に接する接合層３２に接している。
接合層３２は、図４および図５に示すように、半導体素子３１の電極バンプ３１１と底面配線部２１との間に介在する導電体である。接合層３２によって、半導体素子３１は底面配線部２１に固着により接続され、かつ半導体素子３１と底面配線部２１との導通が確保される。本実施形態にかかる接合層３２は、互いに積層されたＮｉ層およびＳｎを含む合金層から構成される。当該合金層は、たとえばＳｎ−Ｓｂ系合金またはＳｎ−Ａｇ系合金などの鉛フリーはんだである。また、本実施形態かかる接合層３２は、後述するインダクタ３３の電極バンプ３３１と連絡面１４２の中間面１４２ｃに接して形成された連絡面配線部２２との間にも介在している。
インダクタ３３は、図４に示すように、連絡面配線部２２に接合層３２を介して接続されることによって、凹部１４の連絡面１４２の中間面１４２ｃに搭載されている。本実施形態にかかるインダクタ３３は、フリップチップ型のチョークコイルである。図４に示すインダクタ３３の下端には、電極バンプ３３１が形成されている。電極バンプ３３１は、たとえばＡｌから構成される。電極バンプ３３１は、連絡面配線部２２に接する接合層３２に接している。
封止樹脂４は、図３〜図５に示すように、半導体素子３１を覆い、かつ凹部１４に充填されている部材である。本実施形態にかかる封止樹脂４は、半導体素子３１に加え、配線部２０およびインダクタ３３も覆っている。また、封止樹脂４は、基板１と同一の材料から構成される。このため、本実施形態にかかる封止樹脂４は、電気絶縁性を有し、かつＳｉＯ2から構成されるフィラーが含有された黒色のエポキシ樹脂である。封止樹脂４は、樹脂主面４１および樹脂側面４３を有する。
図３〜図５に示すように、樹脂主面４１は、基板１の主面１１から露出する封止樹脂４の表面の一部である。本実施形態にかかる樹脂主面４１は主面１１と面一である。また、図３に示すように、樹脂側面４３は、凹部１４の開口部１４３から露出する封止樹脂４の表面の一部である。本実施形態にかかる樹脂側面４３は、第２方向Ｙに沿って互いに離間した一対の面から構成され、各々の樹脂側面４３は基板１の第２側面１３２と面一である。
次に、図６〜図２３に基づき、半導体装置Ａ１０の製造方法の一例について説明する。
図６、図７および図１１〜図２２は、半導体装置Ａ１０の製造工程を説明する断面図である。図８および図２３は、半導体装置Ａ１０の製造工程を説明する平面図である。図９は、図８のＩＸ−ＩＸ線に沿う断面図である。図１０は、図８のＸ−Ｘ線に沿う断面図である。ここで、図６、図７、図１１〜図１５、図２１および図２２の断面位置は、図９の断面位置と同一である。また、図１６〜図２０の断面位置は、図１０の断面位置と同一である。なお、図６〜図２３において示される後述する基材８０の厚さ方向Ｚ、第１方向Ｘおよび第２方向Ｙは、図１〜図５に示される基板１の厚さ方向Ｚ、第１方向Ｘおよび第２方向Ｙが示す方向と同一である。
最初に、図６に示すように、金型８６を用意する。図６は、第２方向Ｙに対する金型８６の横断面を示している。金型８６は、図６の下方を向く頂面８６１および基準面８６２と、頂面８６１および基準面８６２につながる連絡面８６３を有する。頂面８６１は、基準面８６２よりも図６の下方に位置する。連絡面８６３は、第１傾斜面８６３ａ、第２傾斜面８６３ｂおよび中間面８６３ｃを含む。第１傾斜面８６３ａは、一端が基準面８６２につながり、かつ基準面８６２に対して傾斜している。第２傾斜面８６３ｂは、一端が頂面８６１につながり、かつ頂面８６１に対して傾斜している。中間面８６３ｃは、第１傾斜面８６３ａの他端および第２傾斜面８６３ｂの他端につながる面である。中間面８６３ｃは、頂面８６１と基準面８６２との間に位置し、かつ図６の下方を向いている。また、本実施形態にかかる金型８６には、頂面８６１から図６の下方に向かって突出する突起８６１ａが複数形成されている。各々の突起８６１ａは形状が円柱状（図示略）であり、かつ相互に離間している。第２方向Ｙに対する突起８６１ａを除いた金型８６の横断面の形状は、第２方向Ｙにわたって一様である。
金型８６は、単結晶の真性半導体材料の酸化膜から構成される。本実施形態にかかる当該酸化膜はＳｉＯ2である。たとえば、熱酸化法により表面を酸化膜に変質させたシリコンウエハが金型８６の材料となる。金型８６は等方性エッチングにより形成される。本実施形態にかかる当該等方性エッチングは、たとえばドライエッチングの代表例である反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）である。金型８６は、以下の手順により形成される。まず、シリコンウエハに形成されたＳｉＯ2である酸化膜に対して、フォトリソグラフィによりマスクを形成する。次いで、当該マスクから露出した酸化膜の一部を反応性イオンエッチングにより除去する。このとき、エッチングガスとして、たとえばＣＦ4を用いる。次いで、酸化膜に対して形成されたマスクを全て除去する。この手順を繰り返し行うことによって、金型８６が形成される。
次いで、図７に示すように、基材８０を金型８６により成形する。基材８０は、半導体装置Ａ１０の基板１の集合体である。基材８０は、電気絶縁性を有する合成樹脂から構成される。本実施形態にかかる当該合成樹脂は、ＳｉＯ2から構成されるフィラーが含有された黒色のエポキシ樹脂である。基材８０は、金型８６をコアとした樹脂成形により成形され、成形時は金型８６と表面が平坦面である下部金型８７との双方に挟まれた状態となる。基材８０の成形にあたっては、金型８６の表面にたとえばフッ素系離型剤を塗布した後、金型８６および下部金型８７により形成された空洞部に当該合成樹脂を充填させ、かつ熱硬化させる。
次いで、図８に示すように、成形された基材８０を金型８６から取り出す。基材８０は主面８０１を有する。基材８０には、主面８０１から窪み、かつ底面８１１を有する溝部８１が形成されている。溝部８１は、半導体装置Ａ１０の基板１の凹部１４に対応する部分である。本実施形態にかかる基材８０には、複数の溝部８１が第１方向Ｘに沿って等間隔に、かつ主面８０１から窪んで形成されている。また、各々の溝部８１は第２方向Ｙに沿って延出している。図８に示される基材８０において、半導体装置Ａ１０の基板１に対応する範囲を想像線で示す。
図９および図１０は、ともに基材８０の第２方向Ｙに対する横断面を示している。主面８０１は、金型８６の基準面８６２により形成される部分である。溝部８１は、金型８６の頂面８６１および連絡面８６３により形成される部分である。また、溝部８１は、主面８０１および底面８１１につながり、かつ第１方向Ｘに沿って互いに離間した一対の連絡面８１２を有する。各々の連絡面８１２は、第１傾斜面８１２ａ、第２傾斜面８１２ｂおよび中間面８１２ｃを含む。第１傾斜面８１２ａは、一端が底面８１１につながり、かつ底面８１１に対して傾斜した面である。第２傾斜面８１２ｂは、一端が主面８０１につながり、かつ主面８０１に対して傾斜した面である。中間面８１２ｃは、第１傾斜面８１２ａの他端および第２傾斜面８１２ｂの他端につながる面である。基材８０を成形する工程では、金型８６がコアとなり第１傾斜面８１２ａ、第２傾斜面８１２ｂおよび中間面８１２ｃが形成される。
また、図９に示すように、本実施形態にかかる基材８０を成形する工程では、溝部８１の底面８１１から窪み、かつ基材８０を貫通しない孔８１１ａが金型８６の突起８６１ａにより形成される。孔８１１ａの形状は円柱状（図示略）である。
次いで、図１１〜図１８に示すように、溝部８１を含む基材８０に接する導電層８２を形成する。導電層８２が半導体装置Ａ１０の配線部２０に対応する。導電層８２を形成する工程では、基材８０に接する下地層８２１を形成する工程と、めっき層８２２を形成するためのマスクを下地層８２１に対して形成する工程と、下地層８２１に接するめっき層８２２を形成する工程とを含む。また、本実施形態にかかる導電層８２を形成する工程では、溝部８１の底面８１１から窪む孔８１１ａに充填された柱状導電体８２３を形成する工程と、溝部８１に接して形成された導電層８２に接する接合層８３２を形成する工程とを含む。導電層８２、柱状導電体８２３および接合層８３２は、次の工程により形成される。
まず、図１１に示すように、基材８０に接する下地層８２１を形成する。下地層８２１が半導体装置Ａ１０の配線部２０の下地層２０１に対応する。下地層８２１の形成範囲は、基材８０の主面８０１の全部と、溝部８１の底面８１１および連絡面８１２の全部とである。下地層８２１はスパッタリング法により形成される。本実施形態にかかる下地層８２１は互いに積層されたＴｉ層およびＣｕ層から構成され、その厚さは２００〜３００ｎｍである。下地層８２１の形成にあたっては、基材８０に接するＴｉ層を形成した後に当該Ｔｉ層に接するＣｕ層を形成する。このとき、主面８０１の全面と、溝部８１の底面８１１および連絡面８１２の全面に加え、底面８１１から窪む孔８１１ａの内面の全部が下地層８２１により覆われる。
次いで、柱状導電体８２３を形成するためのマスクを、下地層８２１に対してフォトリソグラフィにより形成する。図１２に示すように、下地層８２１を覆うように第１マスク層８８１を基材８０に形成した後、第１マスク層８８１に対して露光・現像を行うことによって、下地層８２１に対して当該マスクが形成される。第１マスク層８８１は、たとえばスピンコータ（回転式塗布装置）を用いて感光性レジストを基材８０に塗布することにより形成される。本実施形態にかかる第１マスク層８８１はポジ型であるため、露光された第１マスク層８８１の部分が現像液により除去される。露光により除去された第１マスク層８８１の部分から下地層８２１が露出する。
次いで、図１３に示すように、溝部８１の底面８１１から窪む孔８１１ａに充填された柱状導電体８２３を形成する。柱状導電体８２３が半導体装置Ａ１０の端子部２９の柱状体２９１に対応する。本実施形態にかかる柱状導電体８２３はＣｕから構成され、かつ下地層８２１を導電経路とした電解めっきにより形成される。このとき、溝部８１の底面８１１から柱状導電体８２３の一部が露出する。柱状導電体８２３を形成した後、基材８０に形成された第１マスク層８８１を全て除去する。
次いで、めっき層８２２を形成するためのマスクを、下地層８２１に対してフォトリソグラフィにより形成する。図１４に示すように、下地層８２１と柱状導電体８２３の一部とを覆うように第２マスク層８８２を基材８０に形成した後、第２マスク層８８２に対して露光・現像を行うことによって、下地層８２１に対して当該マスクが形成される。第２マスク層８８２の構成および形成方法は、第１マスク層８８１と同一である。このとき、露光により除去された第２マスク層８８２の部分から下地層８２１と柱状導電体８２３の一部とが露出する。
次いで、図１５に示すように、第２マスク層８８２から露出した下地層８２１に接するめっき層８２２を形成する。めっき層８２２が半導体装置Ａ１０の配線部２０のめっき層２０２に対応する。本実施形態にかかるめっき層８２２は、下地層８２１を導電経路とした電解めっきにより形成される。また、本実施形態にかかるめっき層８２２はＣｕから構成され、その厚さは３〜１０μｍである。このとき、溝部８１の底面８１１から露出した柱状導電体８２３の一部がめっき層８２２に接する。めっき層８２２を形成した後、基材８０に形成された第２マスク層８８２を全て除去する。
次いで、接合層８３２を形成するためのマスクを、下地層８２１およびめっき層８２２に対してフォトリソグラフィにより形成する。図１６に示すように、下地層８２１およびめっき層８２２を覆うように第３マスク層８８３を基材８０に形成した後、第３マスク層８８３に対して露光・現像を行うことによって、下地層８２１およびめっき層８２２に対して当該マスクが形成される。第３マスク層８８３の構成および形成方法は、第１マスク層８８１と同一である。このとき、露光により第３マスク層８８３に開口部８８３ａが形成される。本実施形態にかかる開口部８８３ａは、溝部８１の底面８１１に接して形成された導電層８２と、溝部８１の中間面８１２ｃに接して形成された導電層８２とにおいて形成される。また、本実施形態にかかる開口部８８３ａの形状は直方体状（図示略）である。
次いで、図１７に示すように、溝部８１に接して形成された導電層８２に接する接合層８３２を形成する。接合層８３２が半導体装置Ａ１０の接合層３２に対応する。本実施形態にかかる接合層８３２は、第３マスク層８８３の開口部８８３ａが形成された導電層８２に接して形成される。接合層８３２は、下地層８２１およびめっき層８２２を導電経路とした電解めっきによって、第３マスク層８８３の開口部８８３ａを埋めるように形成される。また、本実施形態にかかる接合層８３２は、互いに積層されたＮｉ層およびＳｎを含む合金層から構成される。当該合金層は、たとえばＳｎ−Ｓｂ系合金またはＳｎ−Ａｇ系合金などの鉛フリーはんだである。接合層８３２を形成した後、基材８０に形成された第３マスク層８８３を全て除去する。
次いで、図１８に示すように、基材８０においてめっき層８２２に覆われていない不要な下地層８２１を全て除去する。下地層８２１は、たとえばウェットエッチングにより除去される。当該ウェットエッチングでは、たとえばＨ2ＳＯ4（硫酸）およびＨ2Ｏ2（過酸化水素）の混合溶液が用いられる。下地層８２１が除去された部分から、溝部８１の底面８１１および連絡面８１２が露出する。この状態において互いに積層された下地層８２１およびめっき層８２２が導電層８２である。以上の工程により導電層８２、柱状導電体８２３および接合層８３２が形成される。
次いで、図１９に示すように、溝部８１に収容されるように、溝部８１の底面８１１に半導体素子８３１を搭載する。本実施形態においては、底面８１１に半導体素子８３１を搭載した後、溝部８１の連絡面８１２の中間面８１２ｃにインダクタ８３３を搭載する。半導体素子８３１が半導体装置Ａ１０の半導体素子３１に対応し、インダクタ８３３が半導体装置Ａ１０のインダクタ３３に対応する。半導体素子８３１の搭載は、ＦＣＢ（Flip Chip Bonding）により行う。半導体素子８３１の電極バンプ８３１ａにフラックスを塗布した後、フリップチップボンダを用いて半導体素子８３１を底面８１１に接して形成された導電層８２に接する接合層８３２に仮付けする。このとき、接合層８３２は、導電層８２と半導体素子８３１との双方に挟まれた状態となる。次いで、リフローにより接合層８３２を溶融させた後、冷却により接合層８３２を固化させることによって、半導体素子８３１の搭載が完了する。また、インダクタ８３３の搭載にあたっても、半導体素子８３１と同じくＦＣＢにより行う。この場合においては、インダクタ８３３の電極バンプ８３３ａにフラックスを塗布した後、フリップチップボンダを用いてインダクタ８３３を連絡面８１２の中間面８１２ｃに接して形成された導電層８２に接する接合層８３２に仮付けする。これより後のインダクタ３３の搭載方法は、半導体素子３１の搭載方法と同一である。
次いで、図２０に示すように、半導体素子８３１を覆い、かつ溝部８１に充填された封止樹脂８４を形成する。本実施形態においては、導電層８２およびインダクタ８３３も封止樹脂８４により覆われる。封止樹脂８４が半導体装置Ａ１０の封止樹脂４に対応する。本実施形態にかかる封止樹脂８４は、電気絶縁性を有する合成樹脂、かつ基材８０と同一の材料から構成される。したがって、当該合成樹脂は、ＳｉＯ2から構成されるフィラーが含有された黒色のエポキシ樹脂である。封止樹脂８４は、図２０に示す封止樹脂８４の上面である樹脂主面８４１が基材８０の主面８０１と面一となるように形成される。
次いで、図２１に示すように、基材８０の厚さ方向Ｚにおいて主面８０１とは反対側に位置する基材８０の一部を除去し、基材８０から柱状導電体８２３の一部を露出させる。当該除去は、たとえば機械研削により行われる。
次いで、図２２に示すように、基材８０から外部に露出した柱状導電体８２３の部分に接するパッド層８５を形成する。パッド層８５が半導体装置Ａ１０の端子部２９のパッド層２９２に相当する。本実施形態にかかるパッド層８５は、互いに積層されたＮｉ層、Ｐｄ層およびＡｕ層から構成される。パッド層８５は、無電解めっきによりＮｉ層、Ｐｄ層、Ａｕ層の順に各々を析出させることにより形成される。
次いで、第１方向Ｘに沿って基材８０および封止樹脂８４を切断し、第２方向Ｙに沿って基材８０を切断することによって、半導体装置Ａ１０の基板１に対応する範囲ごとの個片に分割する。切断にあたっては、たとえばプラズマダイシングにより図２３に示す切断線ＣＬに沿って基材８０および封止樹脂８４を切断する。当該工程において分割された個片が半導体装置Ａ１０となる。以上の工程を経ることによって、半導体装置Ａ１０が製造される。
次に、半導体装置Ａ１０およびその製造方法の作用効果について説明する。
半導体装置Ａ１０は、電気絶縁性を有する合成樹脂から構成されるとともに、主面１１から窪み、かつ半導体素子３１を収容する凹部１４が形成された基板１を備える。凹部１４は、半導体素子３１を搭載する底面１４１と、底面１４１および主面１１につながる連絡面１４２を有する。連絡面１４２は、一端が底面１４１につながり、かつ底面１４１に対して傾斜した第１傾斜面１４２ａと、一端が主面１１につながり、かつ主面１１に対して傾斜した第２傾斜面１４２ｂとを含む。さらに連絡面１４２は、第１傾斜面１４２ａの他端および第２傾斜面１４２ｂの他端につながる中間面１４２ｃを含む。このような構成をとることによって、基板１の熱膨張率は封止樹脂４の熱膨張率に近似した値となるため、基板１の厚さ方向Ｚにおける温度ひずみの分布が略一様となる。また、基板１に形成された凹部１４の連絡面１４２によって、第１方向Ｘにおいて基板１および封止樹脂４は互いに噛み合った構造となる。このため、半導体装置Ａ１０の製造過程にかかる封止樹脂８４の形成において、基材８０および封止樹脂８４は一体となって一様に熱膨張し、基材８０と封止樹脂８４との温度ひずみの差が微小なものとなる。したがって、半導体装置Ａ１０の製造過程において、温度ひずみの差異に起因した製品の反りを抑制することが可能となる。
また、半導体装置Ａ１０を製造過程にかかる基材８０の成形において、金型８６がコアとなり溝部８１の第１傾斜面８１２ａ、第２傾斜面８１２ｂおよび中間面８１２ｃが形成される。金型８６は、単結晶の真性半導体材料の酸化膜であるＳｉＯ２から構成され、かつ等方性エッチングにより形成される。このため、金型８６を微細に加工することができるため、複数種類の連絡面８１２を有する溝部８１が形成された基材８０を金型８６により成形することができる。
基板１の構成をＳｉＯ2から構成されるフィラーが含有されたエポキシ樹脂とすることによって、基板１の熱膨張率の低減を図ることができる。このため、半導体装置Ａ１０の製造過程にかかる基材８０の成形において、加熱・冷却に伴う基材８０の温度ひずみがより小さくなり、基材８０の寸法誤差をより小さく抑えることができる。この場合、封止樹脂４の構成を基板１と同一の材料とすることによって、半導体装置Ａ１０の製造過程にかかる封止樹脂８４の形成において、温度ひずみの差異に起因した製品の反りをさらに抑制することができる。なお、ＳｉＯ2から構成されるフィラーは、含有された合成樹脂の硬度増加や、樹脂成形の際の合成樹脂の流動改善にも寄与する。
凹部１４の連絡面１４２は、ともに傾斜面である第１傾斜面１４２ａおよび第２傾斜面１４２ｂにつながる中間面１４２ｃを含む。中間面１４２ｃに接する配線部２０（連絡面配線部２２）を形成することによって、半導体素子３１とは異なる素子（本実施形態ではインダクタ３３）を中間面１４２ｃに搭載することができる。このため、中間面１４２ｃは、素子の収容スペースの創出に寄与する。
配線部２０は、互いに積層された下地層２０１およびめっき層２０２から構成され、下地層２０１が基板１に接している。また、下地層２０１は、互いに積層されたＴｉ層およびＣｕ層から構成される。Ｔｉ層は、合成樹脂から構成される基板１との付着が良好であるため、基板１に対するＣｕ層の剥離防止の効果がある。下地層２０１によって、半導体装置Ａ１０の製造過程にかかる導電層８２の形成において、めっき層８２２を電解めっきにより効率よく形成することができる。
半導体装置Ａ１０の製造過程にかかる半導体素子８３１の搭載において、接合層３２によって、半導体素子８３１をＦＣＢにより基材８０の溝部８１に精度よく搭載することができる。このため、半導体素子８３１をワイヤボンディングにより溝部８１に搭載する場合と比較して、溝部８１の大きさを縮小することができる。このことは、半導体装置Ａ１０の小型化に寄与する。
〔第２実施形態〕
図２４〜図２６に基づき、本発明の第２実施形態にかかる半導体装置Ａ２０について説明する。これらの図において、先述した半導体装置Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。
図２４は、半導体装置Ａ２０の平面図であり、理解の便宜上、封止樹脂４を透過している。図２５は、図２４のＸＸＶ−ＸＸＶ線（図２４に示す一点鎖線）に沿う断面図である。図２６は、図２４のＸＸＶＩ−ＸＸＶＩ線に沿う断面図である。
本実施形態にかかる半導体装置Ａ２０は、配線部２０、端子部２９および半導体素子３１の構成が半導体装置Ａ１０と異なる。また、半導体装置Ａ２０は、インダクタ３３を備えない。半導体装置Ａ２０は、様々な電子機器の回路基板に表面実装される磁気センサである。図２４に示すように、半導体装置Ａ２０の平面視の形状は矩形状である。
図２４および図２５に示すように、本実施形態にかかる配線部２０は、底面配線部２１および連絡面配線部２２に加えて、基板１の主面１１に接して形成された主面配線部２３を含む。主面配線部２３の構成は、底面配線部２１および連絡面配線部２２と同じく、互いに積層された下地層２０１およびめっき層２０２から構成される。また、本実施形態においては、主面配線部２３に接して柱状体２９１が配置されるとともに、主面配線部２３は封止樹脂４に覆われている。
図２４および図２５に示すように、本実施形態にかかる端子部２９の柱状体２９１は、一端が主面配線部２３に接し、かつ他端が端子部２９のパッド層２９２に接している。また、柱状体２９１の側面は封止樹脂４に覆われているとともに、柱状体２９１の一部が封止樹脂４の樹脂主面４１から露出している。このため、本実施形態にかかる柱状体２９１は、主面配線部２３およびパッド層２９２の双方に挟まれている。なお、柱状体２９１は形状が円柱状であり、かつＣｕから構成される。
図２４〜図２６に示すように、本実施形態にかかる半導体素子３１は、半導体装置Ａ１０の半導体素子３１と同じく底面配線部２１に接合層３２を介して接続されることによって、凹部１４の底面１４１に搭載されている。また、本実施形態にかかる半導体素子３１は、ホール素子であり、たとえばＧａＡｓ型ホール素子である。ＧａＡｓ型ホール素子は、磁束密度の変化に対するホール電圧の直線性に優れるとともに、温度変化の影響を受けにくいという利点を有する。図２５および図２６に示す半導体素子３１の下面には、磁束密度の変化を検出する感磁面（図示略）が設けられている。なお、半導体素子３１は、半導体装置Ａ１０の半導体素子３１と同じくフリップチップ型の素子である。
次に、図２７〜図４２に基づき、半導体装置Ａ２０の製造方法の一例について説明する。
図２７、図２８および図３１〜図４１は、半導体装置Ａ２０の製造工程を説明する断面図である。図２９および図４２は、半導体装置Ａ２０の製造工程を説明する平面図である。図３０は、図２９のＸＸＸ−ＸＸＸ線に沿う断面図である。ここで、図２７、図２８および図３１〜図４１の断面位置は、図３０の断面位置と同一である。
最初に、図２７に示すように、金型８６を用意する。本実施形態にかかる金型８６には、半導体装置Ａ１０の製造に用いる金型８６と異なり、頂面８６１から突出する突起８６１ａが形成されていない。突起８６１ａ以外についての金型８６の形状は、半導体装置Ａ１０の製造に用いる金型８６と同一である。
次いで、図２８に示すように、基材８０を金型８６により成形する。基材８０を構成する材料や基材８０の成形方法は、半導体装置Ａ１０の製造にかかる基材８０と同一である。基材８０を成形した後、図２９および図３０に示すように、成形された基材８０を金型８６から取り出す。本実施形態にかかる基材８０には、半導体装置Ａ１０の製造にかかる基材８０と同じく底面８１１および一対の連絡面８１２を有する溝部８１が形成される。また、基材８０を形成する工程では、金型８６がコアとなり連絡面８１２を構成する第１傾斜面８１２ａ、第２傾斜面８１２ｂおよび中間面８１２ｃが形成される。ただし、本実施形態にかかる基材８０には、溝部８１の底面８１１から窪み、かつ基材８０を貫通しない孔８１１ａが形成されない。
次いで、図３１〜図３８に示すように、導電層８２を形成する。本実施形態にかかる導電層８２を形成する工程では、接合層８３２を形成する工程と、基材８０の主面８０１に接して形成された導電層８２に接し、かつ主面８０１に対して溝部８１の底面８１１とは反対側に突出する柱状導電体８２３を形成する工程とを含む。なお、導電層８２を形成する工程では、半導体装置Ａ１０の製造にかかる導電層８２と同じく、下地層８２１を形成する工程と、めっき層８２２を形成するためのマスクを下地層８２１に対して形成する工程と、めっき層８２２を形成する工程とを含む。
まず、図３１に示すように、基材８０に接する下地層８２１を形成する。下地層８２１の構成および形成方法は、半導体装置Ａ１０の製造にかかる下地層８２１と同一である。
次いで、めっき層８２２を形成するためのマスクを、下地層８２１に対してフォトリソグラフィにより形成する。図３２に示すように、下地層８２１を覆うように第１マスク層８８１を基材８０に形成した後、第１マスク層８８１に対して露光・現像を行うことによって、下地層８２１に対して当該マスクが形成される。第１マスク層８８１の構成および形成方法は、半導体装置Ａ１０の製造にかかる第１マスク層８８１と同一である。露光により除去された第１マスク層８８１の部分から下地層８２１が露出する。
次いで、図３３に示すように、第１マスク層８８１から露出した下地層８２１に接するめっき層８２２を形成する。めっき層８２２の構成および形成方法は、半導体装置Ａ１０の製造にかかるめっき層８２２と同一である。めっき層８２２を形成した後、基材８０に形成された第１マスク層８８１を全て除去する。
次いで、接合層８３２を形成するためのマスクを、下地層８２１およびめっき層８２２に対してフォトリソグラフィにより形成する。図３４に示すように、下地層８２１およびめっき層８２２を覆うように第２マスク層８８２を基材８０に形成した後、第２マスク層８８２に対して露光・現像を行うことによって、下地層８２１およびめっき層８２２に対して当該マスクが形成される。このとき、露光により第２マスク層８８２に開口部８８２ａが形成される。本実施形態にかかる開口部８８２ａは、溝部８１の底面８１１に接して形成された導電層８２において形成される。また、本実施形態にかかる開口部８８２ａの形状は直方体状（図示略）である。
次いで、図３５に示すように、溝部８１に接して形成された導電層８２に接する接合層８３２を形成する。本実施形態にかかる接合層８３２は、第２マスク層８８２の開口部８８２ａが形成された導電層８２に接して形成される。接合層８３２の構成および形成方法は、半導体装置Ａ１０の製造にかかる接合層８３２と同一である。このとき、接合層８３２は、第２マスク層８８２の開口部８８２ａを埋めるように形成される。接合層８３２を形成した後、基材８０に形成された第３マスク層８８３を全て除去する。
次いで、柱状導電体８２３を形成するためのマスクを、下地層８２１およびめっき層８２２に対してフォトリソグラフィにより形成する。図３６に示すように、下地層８２１およびめっき層８２２を覆うように第３マスク層８８３を基材８０に形成した後、第３マスク層８８３に対して露光・現像を行うことによって、下地層８２１およびめっき層８２２に対して当該マスクが形成される。このとき、露光により第３マスク層８８３に開口部８８３ａが形成される。本実施形態にかかる開口部８８３ａは、基材８０の主面８０１に接して形成された導電層８２において形成される。また、本実施形態にかかる開口部８８３ａの形状は円柱状（図示略）である。
次いで、図３７に示すように、基材８０の主面８０１に接して形成された導電層８２に接し、かつ主面８０１に対して溝部８１の底面８１１とは反対側に突出する柱状導電体８２３を形成する。本実施形態にかかる柱状導電体８２３はＣｕから構成され、かつ下地層８２１およびめっき層８２２を導電経路とした電解めっきにより形成される。このとき、柱状導電体８２３は、第３マスク層８８３の開口部８８３ａを埋めるように形成される。柱状導電体８２３を形成した後、図３８に示すように、基材８０に形成された第３マスク層８８３と、基材８０においてめっき層８２２に覆われていない不要な下地層８２１とを全て除去する。下地層８２１の除去方法は、半導体装置Ａ１０の製造方法にかかる下地層８２１の除去方法と同一である。以上の工程により導電層８２、柱状導電体８２３および接合層８３２が形成される。
次いで、図３９に示すように、溝部８１に収容されるように、溝部８１の底面８１１に半導体素子８３１を搭載する。半導体素子８３１の搭載方法は、半導体装置Ａ１０の製造にかかる半導体素子３１と同じくＦＣＢである。
次いで、図４０に示すように、半導体素子８３１を覆い、かつ溝部８１に充填された封止樹脂８４を形成する。本実施形態においては、導電層８２および柱状導電体８２３も封止樹脂８４により覆われる。封止樹脂８４の構成は、半導体装置Ａ１０の製造にかかる封止樹脂８４と同一である。封止樹脂８４は、樹脂主面８４１から柱状導電体８２３が露出するように形成される。あわせて、基材８０の厚さ方向Ｚにおいて主面８０１とは反対側に位置する基材８０の一部を除去する。当該除去は、たとえば機械研削により行われる。
次いで、図４１に示すように、基材８０から外部に露出した柱状導電体８２３の部分に接するパッド層８５を形成する。パッド層８５の構成および形成方法は、半導体装置Ａ１０の製造にかかるパッド層８５と同一である。
次いで、第１方向Ｘに沿って基材８０および封止樹脂８４を切断し、第２方向Ｙに沿って基材８０を切断することによって、半導体装置Ａ２０の基板１に対応する範囲ごとの個片に分割する。切断にあたっては、たとえばプラズマダイシングにより図４２に示す切断線ＣＬに沿って基材８０および封止樹脂８４を切断する。当該工程において分割された個片が半導体装置Ａ２０となる。以上の工程を経ることによって、半導体装置Ａ２０が製造される。
次に、半導体装置Ａ２０およびその製造方法の作用効果について説明する。
半導体装置Ａ２０は、半導体装置Ａ１０と同様に、電気絶縁性を有する合成樹脂から構成されるとともに、主面１１から窪み、かつ半導体素子３１を収容する凹部１４が形成された基板１を備える。凹部１４は、底面１４１および連絡面１４２を有する。連絡面１４２は、第１傾斜面１４２ａ、第２傾斜面１４２ｂおよび中間面１４２ｃを含む。したがって、したがって、半導体装置Ａ２０の製造過程において、温度ひずみの差異に起因した製品の反りを抑制することが可能となる。
本実施形態にかかる柱状体２９１は、一端が配線部２０の主面配線部２３に接し、かつ他端がパッド層２９２に接するとともに、側面が封止樹脂４に覆われている。このため、封止樹脂４の一部は、主面１１から基板１の厚さ方向Ｚに突出した構成となっている。また、本実施形態にかかる半導体素子３１はホール素子であり、図２５および図２６に示す半導体素子３１の下面には感磁面が設けられている。このような構成をとることによって、半導体装置Ａ２０の外部に配置された磁石と当該感磁面との間の距離を短く設定できるため、磁束密度の変化に対する半導体素子３１の感度の向上を図ることが可能となる。
第１傾斜面１４２ａ、第２傾斜面１４２ｂおよび中間面１４２ｃを含む連絡面１４２とすることによって、半導体装置Ａ２０の製造過程にかかる基材８０の成形において、等方性エッチングによる金型８６の形成に要する時間を短縮することができる。また、このような連絡面１４２とすることによって、基板１の厚さ方向Ｚにおける凹部１４の長さ（深さ）をより長く確保できるため、半導体装置Ａ２０の外部に配置された磁石と半導体素子３１の感磁面との間の距離をより短く設定できる。
本発明にかかる半導体装置は、先述した実施形態に限定されるものではない。本発明にかかる半導体装置の各部の具体的な構成は、種々に設計変更自在である。
Ａ１０，Ａ２０：半導体装置
１：基板
１１：主面
１２：裏面
１３１：第１側面
１３２：第２側面
１４：凹部
１４１：底面
１４２：連絡面
１４２ａ：第１傾斜面
１４２ｂ：第２傾斜面
１４２ｃ：中間面
１４３：開口部
２０：配線部
２０１：下地層
２０２：めっき層
２１：底面配線部
２２：連絡面配線部
２３：主面配線部
２９：端子部
２９１：柱状体
２９２：パッド層
３１：半導体素子
３１１：電極バンプ
３２：接合層
３３：インダクタ
３３１：電極バンプ
４：封止樹脂
４１：樹脂主面
４３：樹脂側面
８０：基材
８０１：主面
８１：溝部
８１１：底面
８１１ａ：孔
８１２：連絡面
８１２ａ：第１傾斜面
８１２ｂ：第２傾斜面
８１２ｃ：中間面
８２：導電層
８２１：下地層
８２２：めっき層
８２３：柱状導電体
８３１：半導体素子
８３１ａ：電極バンプ
８３２：接合層
８３３：インダクタ
８３３ａ：電極バンプ
８４：封止樹脂
８４１：樹脂主面
８５：パッド層
８６：金型
８６１：頂面
８６１ａ：突起
８６２：基準面
８６３：傾斜面
８６３ａ：第１傾斜面
８６３ｂ：第２傾斜面
８６３ｃ：中間面
８７：下部金型
８８１：第１マスク層
８８２：第２マスク層
８８２ａ：開口部
８８３：第３マスク層
８８３ａ：開口部
Ｘ：第１方向
Ｙ：第２方向
Ｚ：厚さ方向
ＣＬ：切断線

Claims (15)

  1. 半導体素子と、
    厚さ方向において互いに反対側を向く主面および裏面を有するとともに、前記主面から窪み、かつ前記半導体素子を収容する凹部が形成された基板と、
    前記基板に接して形成され、かつ前記半導体素子に導通する配線部と、
    前記半導体素子を覆い、かつ前記凹部に充填された封止樹脂と、を備え、
    前記基板は、電気絶縁性を有する合成樹脂から構成され、
    前記凹部は、前記半導体素子を搭載する底面と、前記底面および前記主面につながる連絡面と、を有し、
    前記連絡面は、一端が前記底面につながり、かつ前記底面に対して傾斜した第１傾斜面と、一端が前記主面につながり、かつ前記主面に対して傾斜した第２傾斜面と、前記第１傾斜面の他端および前記第２傾斜面の他端につながる中間面と、を含み、
    前記配線部は、前記底面に接して形成された底面配線部と、前記連絡面に接して形成された連絡面配線部と、を含み、
    前記半導体素子は、前記底面配線部に接続され、
    前記配線部と外部とを相互に導通させる端子部をさらに備え、
    前記端子部は、前記底面および前記裏面の各々から露出するように前記基板の内部に形成され、かつ前記配線部に接する柱状体と、前記柱状体に接するパッド層と、を有し、
    前記底面から露出する前記柱状体の一端は、前記底面配線部に接し、
    前記裏面から露出する前記柱状体の他端は、前記パッド層に接していることを特徴とする、半導体装置。
  2. 前記中間面に搭載されたインダクタをさらに備える、請求項１に記載の半導体装置。
  3. 半導体素子と、
    厚さ方向において互いに反対側を向く主面および裏面を有するとともに、前記主面から窪み、かつ前記半導体素子を収容する凹部が形成された基板と、
    前記基板に接して形成され、かつ前記半導体素子に導通する配線部と、
    前記半導体素子を覆い、かつ前記凹部に充填された封止樹脂と、を備え、
    前記半導体素子は、ホール素子であり、
    前記基板は、電気絶縁性を有する合成樹脂から構成され、
    前記凹部は、前記半導体素子を搭載する底面と、前記底面および前記主面につながる連絡面と、を有し、
    前記連絡面は、一端が前記底面につながり、かつ前記底面に対して傾斜した第１傾斜面と、一端が前記主面につながり、かつ前記主面に対して傾斜した第２傾斜面と、前記第１傾斜面の他端および前記第２傾斜面の他端につながる中間面と、を含み、
    前記配線部は、前記底面に接して形成された底面配線部と、前記連絡面に接して形成された連絡面配線部と、前記主面に接して形成された主面配線部と、を含み、
    前記半導体素子は、前記底面配線部に接続され、
    前記配線部と外部とを相互に導通させる端子部をさらに備え、
    前記端子部は、前記配線部に接する柱状体と、前記柱状体に接するパッド層と、を有し、
    前記柱状体は、一端が前記主面配線部に接し、かつ他端が前記パッド層に接するとともに、側面が前記封止樹脂に覆われていることを特徴とする、半導体装置。
  4. 半導体素子と、
    厚さ方向において互いに反対側を向く主面および裏面を有するとともに、前記主面から窪み、かつ前記半導体素子を収容する凹部が形成された基板と、
    前記基板に接して形成され、かつ前記半導体素子に導通する配線部と、
    前記半導体素子を覆い、かつ前記凹部に充填された封止樹脂と、を備え、
    前記基板は、電気絶縁性を有する合成樹脂から構成され、
    前記凹部は、前記半導体素子を搭載する底面と、前記底面および前記主面につながる連絡面と、を有し、
    前記連絡面は、一端が前記底面につながり、かつ前記底面に対して傾斜した第１傾斜面と、一端が前記主面につながり、かつ前記主面に対して傾斜した第２傾斜面と、前記第１傾斜面の他端および前記第２傾斜面の他端につながる中間面と、を含み、
    前記封止樹脂は、前記基板と同一の材料から構成されることを特徴とする、半導体装置。
  5. 主面を有するとともに、前記主面から窪み、かつ底面を有する溝部が形成された基材を金型により成形する工程と、
    前記溝部を含む前記基材に接する導電層を形成する工程と、
    前記溝部に収容されるように、前記溝部の前記底面に半導体素子を搭載する工程と、
    前記半導体素子を覆い、かつ前記溝部に充填された封止樹脂を形成する工程と、を備え、
    前記基材は、電気絶縁性を有する合成樹脂から構成され、
    前記溝部は、前記主面および前記底面につながる一対の連絡面を有し、
    各々の前記連絡面は、一端が前記底面につながり、かつ前記底面に対して傾斜した第１傾斜面と、一端が前記主面につながり、かつ前記主面に対して傾斜した第２傾斜面と、前記第１傾斜面の他端および前記第２傾斜面の他端につながる中間面と、を含み、
    前記基材を成形する工程では、前記金型がコアとなり前記第１傾斜面、前記第２傾斜面および前記中間面が形成されることを特徴とする、半導体装置の製造方法。
  6. 前記金型は、単結晶の真性半導体材料の酸化膜から構成される、請求項５に記載の半導体装置の製造方法。
  7. 前記酸化膜は、ＳｉＯ 2 である、請求項６に記載の半導体装置の製造方法。
  8. 前記金型は、等方性エッチングにより形成される、請求項６または７に記載の半導体装置の製造方法。
  9. 前記導電層を形成する工程では、スパッタリング法により前記基材に接する下地層を形成する工程と、フォトリソグラフィによりめっき層を形成するためのマスクを前記下地層に対して形成する工程と、電解めっきにより前記下地層に接する前記めっき層を形成する工程と、を含む、請求項５ないし８のいずれかに記載の半導体装置の製造方法。
  10. 前記基材を成形する工程では、前記溝部の前記底面から窪み、かつ前記基材を貫通しない孔が前記金型により形成され、
    前記導電層を形成する工程では、前記孔に充填された柱状導電体を形成する工程を含む、請求項９に記載の半導体装置の製造方法。
  11. 前記封止樹脂を形成する工程の後に、前記主面とは反対側に位置する前記基材の一部を除去し、前記基材から前記柱状導電体の一部を露出させる工程を備える、請求項１０に記載の半導体装置の製造方法。
  12. 前記導電層を形成する工程では、前記主面に接して形成された前記導電層に接し、かつ前記主面に対して前記底面とは反対側に突出する柱状導電体を形成する工程を含む、請求項９に記載の半導体装置の製造方法。
  13. 前記柱状導電体を形成する工程では、電解めっきにより前記柱状導電体が形成される、請求項１１または１２に記載の半導体装置の製造方法。
  14. 前記封止樹脂を形成する工程の後に、前記基材から外部に露出した前記柱状導電体の部分に接するパッド層を無電解めっきにより形成する工程を備える、請求項１１ないし１３のいずれかに記載の半導体装置の製造方法。
  15. 前記導電層を形成する工程では、前記溝部に接して形成された前記導電層に接する接合層を電解めっきにより形成する工程を含む、請求項５ないし１４のいずれかに記載の半導体装置の製造方法。
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