JP6808647B2 - 取得速度が速いアナログデジタル変換を用いて、画素マトリクスを有するセンサを読み出すための回路、およびこのような回路を含む画像センサ - Google Patents

Description

本発明は、画素マトリクスアレイを含むセンサを読み出し、読み出した信号をアナログからデジタルに変換するための回路、およびこのような読み出し回路を備える画像センサに関する。本発明は、変換解像度、すなわち取得したデジタル画像の輝度レベルの数値を犠牲にせずに画像の取得速度を高めること、言いかえると、取得速度を低下させずに変換解像度を向上させることを目的とする。

本発明は、アクティブ画素、とりわけＣＭＯＳ型のマトリクスアレイの場合に特に適用するが、概して、「列の最下部で」読み出される任意のマトリクスアレイセンサに適用することができる。

図１は、アクティブ画素のマトリクスアレイを含むセンサ、および先行技術による読み出し回路を図示する。

マトリクスアレイＭＰＡは、複数の（図の例では９個だが、実際のほとんどの場合には、数千個の）、概してＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補型金属酸化膜半導体）技術で製造されるアクティブ画素ＰＸを備え、前記画素は、列と行に配列されている。列は参照符号Ｃ１、Ｃ２およびＣ３によって識別されている。画素はそれぞれ、光によって照らされると、電荷を生成する光ダイオードを備え、フォトダイオードは、いわゆる積分時間と呼ばれる期間の間に、生成された電荷を蓄積し、このとき直接、または中間蓄積ノードを介して読み出すことが可能である。

マトリクスアレイは、ランダムアクセスメモリと同様に読み出される。すなわち、所与の列の画素はすべて、同一の読み出し導体（Ｃ１列についてはＬＣ１、Ｃ２列についてはＬＣ２、Ｃ３列についてはＬＣ３）に接続されており、行選択信号（図示せず）は、列ごとに単一の画素を選択し、蓄積された電荷を表す電圧を該当する列の読み出し導体に転送する。

各列の最下部では、それぞれのサンプルアンドホールド回路（図１には示されていないが、図３ＡでＳＨの参照符号が付されている）は、読み出し導体の電圧を取得し、それをランプ型変換器でデジタル形式に変換する。最も単純な実施形態では、サンプルアンドホールド回路によって取得した電圧信号は、アナログ比較器の第１の入力（Ｃ１列についてはＣＭＰ１、Ｃ２列についてはＣＭＰ２、Ｃ３列についてはＣＭＰ３）に送達され、アナログ比較器は、第２の入力で、複数の列に共通であり、かつ、変換終了時には、導体ＬＣ１、ＬＣ２、ＬＣ３、等々でサンプリングされた電圧を上回る電圧ランプＳＲを受信する。比較器（ＳＢＣ１、ＳＢＣ２、ＳＢＣ３）の２進出力信号は、ランプＳＲが比較器の第１の入力に存在する電圧に等しい場合に、切り替わる。このように、電圧遅延変換が得られる。他にも電圧遅延変換のアーキテクチャが存在し、マトリクスアレイセンサによって生成された信号のアナログデジタル変換に適用することができる。

この構成では、電圧ランプと同時に、または既知の制御可能な一時的なオフセットで開始する計数（図１では、両矢印が、ランプ波発生器ＧＲと、グレイコードカウンタＣＣＧとの間の同期を記号で表している）を実行するために、クロック信号Ｈが、すべての列に共通のグレイコードカウンタＣＣＧを駆動する（グレイコードの方が、過渡状態の出現に起因する誤差に対してロバストであるので、自然２進符号よりも好まれるが、自然２進符号、または任意の他の型の２進符号を用いることもまた可能である）。それ自体は既知のやり方で、同期は、同時に（または予め設定されたオフセットで）ランプ波発生器およびカウンタに開始信号を送信するデジタルシーケンサを介して実現することができる。カウンタＣＣＧによって生成されたグレイコードは、並列入力および直列出力、Ｒ１、Ｒ２、Ｒ３を有するレジスタのバンク−１列当たり１つのバンクに伝搬される。比較器−ＳＢＣ１、ＳＢＣ２、ＳＢＣ３−の各出力信号が切り替わることで、対応するレジスタに対するカウンタの値のサンプリングがトリガされる。こうして、各レジスタは、すべての比較器に共通の電圧ランプが、各レジスタに関連付けされている画素の列に対応する電圧信号に等しくなった瞬間に生成されたグレイコードを記憶する。

サンプルアンドホールド回路、比較器、レジスタ、任意選択でランプ波発生器、グレイコードカウンタ、および／またはクロック信号発生器で構成された部品の集合は、読み出し回路ＣＬと呼ばれる。

図１の画像センサの読み出し回路は、電力をほとんど消費せず、しかも実装が容易な単純な構造を有する。アナログデジタル変換の結果は単調であり、線形性にすぐれ、列によるばらつきが少ない。その欠点は、優れた変換解像度（例えば、１４ビット）、および速い取得速度（１０μｓよりも高速）の両方を得ることが困難である点である。具体的には、１４ビットの解像度については、１６３８４まで計数することが必要である。クロック信号の周波数が４００ＭＨｚであるとすると、これには約４１μｓ必要である。変換時間を８分の１に短縮すれば、約１画像／５μｓの取得速度が可能になるが、クロック周波数を８倍（３．２ＧＨｚ）にすることが必要になり、これは不可能であるか、いずれにせよ、アクティブマトリクスアレイセンサの製造に用いられるエレクトロニクス技術では可能なことではない。加えて、クロック周波数が大きくなると、マトリクスの列の数が大きい場合には、大きくなり得る（数ミリメートル）必要距離にわたって、グレイコードを同期して伝搬することが困難になる。

代替的な構造は、列ごとに別個の（グレイまたは自然２進）カウンタを使用している。これでは、画像の取得速度を大幅に高めることが可能ではない。その理由は、高クロック周波数を生成し、それを長い距離にわたって同期して伝搬することが、依然として必要であるからである。

これらのアーキテクチャは、特許文献米国特許第７，８８０，６６２号明細書に記載されている。

特許文献欧州特許第２ ２２１ ９７５号明細書は、アクティブ画素のマトリクスアレイを含むセンサを読む出すための回路について記載しており、前記回路は、列ごとにローカルクロックを備える。クロック信号を伝搬する必要がないので、その周波数を高くすることができる。対照的に、様々なローカルクロックの同期中の同期誤差を防ぐために、この回路は複雑な機構を実装している。

米国特許第７，８８０，６６２号明細書 欧州特許第２ ２２１ ９７５号明細書

本発明は、先行技術の欠点を克服することを目的とする。より詳細には、本発明は、変換解像度を犠牲にせずに、前述の特許文献欧州特許第２ ２２１ ９７５号明細書に記載の回路において使用されているものよりも単純な手段を介して、速い画像取得速度の実現を可能にする読み出し回路を提供することを目的とする。

本発明によれば、この目的は、様々な列に共通のクロック、すなわち一次クロックまたは基準クロックと呼ばれる相対的に低周波のクロックと、各列の最下部にあり、それぞれのカウンタを駆動する、いわゆる二次クロック信号またはローカルクロック信号と呼ばれる信号を生成する局部周波数逓倍器と、を使用することにより実現される。一次クロックだけは伝搬しなければならないが、相対的に低周波であるので、これにより特別な困難が生じることはない。共通一次クロックによって駆動される周波数逓倍器を使用することにより、二次クロック信号を必ず同期させることが可能になる。さらに、本発明の１つの有利な実施形態によれば、各立ち下がりまたは立ち上りエッジで切り替えるかわりに、二次クロックの後に最小有効ビットが続く修正後の自然２進カウンタによって計数を行うことができ、クロック周波数の２倍の計数率が実現可能になる。これにより、画像の取得速度、または所与の速度についての１ビットの変換解像度を２倍に向上させることが可能になる。

したがって、本発明の１つの主題は、画素マトリクスアレイを含むセンサを読み出すための回路であって、前記回路は、
− 入力において、前記マトリクスアレイの画素の、それぞれの列の読み出し導体の電圧を表す電圧値を受信するように構成され、かつ、いわゆる比較信号と呼ばれる２進信号であって、入力電圧値に依存して一度に切り替えられるこの信号を出力として送達するように構成された複数の電圧遅延変換回路を備えるとともに、
− それぞれが少なくとも１つの前記電圧遅延変換回路の群に関連付けされた複数の周波数逓倍回路であって、いわゆる一次クロック信号と呼ばれる信号を伝搬するように意図された共通クロック伝送線に接続されたそれぞれの入力と、前記一次クロック信号の逓倍の周波数である、いわゆる二次クロック信号と呼ばれる信号のためのそれぞれの出力と、を有し、かつ、入力に存在する一次クロック信号の周波数を同じ逓倍係数で逓倍するように構成された、これらの回路と、
− 前記電圧遅延変換回路のそれぞれに１つの、複数の２進カウンタであって、所与の数の計数ビットを有するとともに、第１の入力において、前記二次クロック信号を受信し、第２の入力において、対応する電圧遅延変換回路によって送達された２進比較信号を受信するように構成され、かつ、前記２進比較信号が切り替わるまで、前記二次クロック信号によって指示された速度で計数するようにそれぞれが構成されたカウンタと、
もまた備えることを特徴とする。

このような読み出し回路の有利な諸実施形態によれば、
− 前記電圧遅延変換回路はそれぞれ、単一のランプ型とすることができ、かつ、線形電圧ランプの発生器と、定電圧を前記線形電圧ランプと比較するように構成されたアナログ比較器と、を備えることができる。
− 前記周波数逓倍回路はそれぞれ、ただ１つの電圧遅延変換回路だけに関連付けすることができる。
− 前記２進カウンタはそれぞれ、
− 前記二次クロック信号を受信するように構成され、かつ、自然２進カウンタの前記第１の入力を形成している第１の入力と、対応する電圧遅延変換回路によって送達された２進比較信号を受信するように構成された第２の入力と、出力と、を有するラッチ型メモリ素子であって、その第２の入力に存在する信号が第１の値をとる場合に、その第１の入力に存在する信号を、その出力に送信するように構成され、かつ、その第２の入力に存在する信号が、第１の値に相補的な第２の値をとる場合に、その出力に存在する信号を不変のまま維持するように構成された前記メモリ素子と、
− カスケード接続された複数の２分周フリップフロップであって、これらのうちの第１のフリッププロップのクロック入力が、前記メモリ素子の出力に接続されているフリップフロップと、
を備える自然２進カウンタとすることができる。
− 前記周波数逓倍回路はそれぞれ、そのフィードバックループに分周器を含むデジタル位相ロックループを備えることができる。
− 前記電圧遅延変換回路のそれぞれの入力にサンプルアンドホールド回路を配置することができる。
− 読み出し回路は、前記共通クロック伝送線に接続された、前記一次クロック信号の発生器もまた含むことができる。
− 前記周波数逓倍回路は、２〜１６の間に含まれる逓倍係数を有することができる。

本発明の別の主題は、列と行に配列された複数の画素を備える画素マトリクスアレイを含むセンサを備える画像センサであって、前記列がそれぞれ、それぞれの読み出し導体と、先行する請求項のうちのいずれか一項に記載の前記マトリクスアレイを読み出すための回路と、を有し、前記読み出し回路の電圧遅延変換回路の前記入力が、マトリクスアレイの画素の列の、それぞれの読み出し導体に接続されている画像センサである。

前記読み出し回路、および画素マトリクスアレイを含む前記センサは、モノリシックに共集積化することができる。

前記画素は、特に、アクティブ画素とすることができる。

本発明の他の特徴、詳細および利点が、例として与えられている添付の図面を参照しながら説明を読めば、明らかになるであろう。これらの図面は、それぞれ次の通りである。

上述した図１は、アクティブ画素のマトリクスアレイを含む画像センサ、および既知の先行技術の読み出し回路の機能図である。 アクティブ画素のマトリクスアレイを含む画像センサ、および本発明の１つの実施形態による読み出し回路の機能図である。 図２の読み出し回路の様々な区分を単純化した回路図である。 図２の読み出し回路の様々な区分を単純化した回路図である。 図２の読み出し回路の様々な区分を単純化した回路図である。 この読み出し回路の動作を図示するタイミング図である。

各図において、同じ参照符号は、同一または同等な素子を指す。

図２の図面では、２進符号の伝搬がもはやそこにはなく、自然２進カウンタＣＢＮ１、ＣＢＮ２、ＣＢＮ３（グレイカウンタ、または任意の他の型の２進カウンタを想定することもまた可能である）によって各列の最下部で、計数が局部的に生成されていることに留意されたい。これらのカウンタは、局部的に生成された（ローカル）二次クロック信号ＨＳ１、ＨＳ２、ＨＳ３によって、駆動される。しかしながら、前述した特許文献欧州特許第２ ２２１ ９７５号明細書の場合とは逆に、二次クロック信号は、独立したローカル発生器によって生成されるのではなく、発生器ＧＨによって生成され、かつ、読み出し回路を通してクロック線ＬＨ上を伝搬された一次クロック信号、または基準クロック信号ＨＰの周波数を逓倍することによって得られる。

図２の実施形態では、位相比較器ＰＦＤと、電圧制御発振器ＶＣＯと、固定または可変の係数による周波数の分周器と、を備えるデジタル位相ロックループによって、必ず周波数が逓倍されるようになっている。図の例では、この係数は４で、周波数を２で割る（記号「／２」）ように取り付けられた２つのフリップフロップをカスケード接続することにより得られる。

一次クロックおよび二次クロックはいずれも、方形波の波形を有する。しかしながら、本例の場合におけるように、これらの波形が５０％のデューティサイクルを有することは必須ではない。

図１の回路におけるように、比較器ＣＭＰ１、ＣＭＰ２、ＣＭＰ３の信号ＳＢＣ１、ＳＢＣ２、ＳＢＣ３を切り替えて、対応するカウンタＣＢＮ１、ＣＢＮ２、ＣＢＮ３による計数を停止させる。

図３Ａ〜図３Ｃは、本発明の１つの有利な実施形態によるカウンタＣＢＮの構造を図示する。

２分周フリップフロップ（図３ＡのＢ１、Ｂ２、Ｂ３）をカスケード接続することにより、自然２進カウンタが獲得され得ることが知られている。例えば、次のようなＤフリップフロップを検討することができる。
− 相補出力Ｑ^＊は、入力Ｄに戻るループ状になっている。
− 出力Ｑは、（カスケードの最後のフリップフロップを除いて）後続のフリップフロップのクロック入力ＣＬＫに接続されている。

ＣＢＮカウンタはこの構造を用いているが、最小有効計数ビットに対応する第１のフリップフロップが、クロック信号ＨＳを自身の出力にコピーするラッチ型メモリ素子Ｂ０に置き換えられている場合を除く。ただし、これは、比較信号ＳＢＣが第１の値（例えば低い値）を有し、ＳＢＣが第１の値に相補的な第２の値（本検討例では高い値）をとる場合に、その出力をフリーズすることが前提である。したがって、図３Ａの自然２進カウンタＣＢＮは、クロックサイクルごとに２度切り替わり、一方、Ｄフリップフロップを単にカスケード接続することにより形成されたカウンタの場合には、立ち上りまたは立ち下りエッジでのみ切り替わり、計数値は受信したクロックパルスの数に等しい。フリップフロップの代わりにこのようなラッチ型メモリ素子を最小有効ビットに使用することにより、所与のクロック周波数について、Ｎが計数ビットの数である場合に、２^Ｎ−１まで計数するのに要する時間を２分割することが可能になる。これにより、本例で検討されるアプリケーションでは、変換解像度を代えずに（すなわち同じ数Ｎ個のビットに対して）、２倍の画像取得速度が可能になり、すなわち、速度を変えずにある解像度のビットを向上させることが可能になる。

図３Ｂは、素子Ｂ０の構造および動作を図示する。２進比較信号ＳＢＣは、オン／オフスイッチＩ１およびＩ２を駆動するが、後者はインバータＮ４を経由して駆動する。本検討例では、もしＳＢＣが低レベルにあるならば（これは、電圧ランプＳＲが、列読み出し導体ＬＣに接続されたサンプルアンドホールド回路ＳＨ（図３Ａを参照）の端子の両端の電圧未満であることを意味する）、オン／オフスイッチＩ１は開いており、オン／オフスイッチＩ２は閉じている。クロック信号ＨＳは、２つのインバータＮ１、Ｎ２を介して出力Ｑに送達される。したがって、素子は透過性である。素子Ｂ０の出力を単に反転することが可能である限りにおいて、インバータＮ１は任意選択である。電圧ランプＳＲがサンプルアンドホールド回路ＳＨの端子の両端の電圧に等しい場合、比較信号ＳＢＣは、高レベルとなり、Ｉ２が開いて、Ｉ１が閉じる。したがって、クロックＨＳは、ループから遮断され、出力Ｑは、切り替えが生じたときの値を保つが、この値が、インバータＮ２およびＮ３によって形成されたメモリセルに記憶される。Ｎ１が存在する場合、オン／オフスイッチＩ１は、切り替え時の電流変動（不具合）という代償を払って省略することができる。

図３Ｃは、フリップフロップＢｉ（ｉは、１〜Ｎの間に含まれる）の構造を図示する。フリップフロップのクロック入力ＣＬＫに存在する信号は、フリップフロップＢ（ｉ−１）−このときｉ＝１ならばメモリ素子Ｂ０である−の出力Ｑによって送達される。反転された出力Ｑ^＊は、入力Ｄに戻るループ状になっている。オン／オフスイッチＩ１０、Ｉ２０およびＩ３０は、信号ＣＬＫによって駆動されるが、Ｉ３０は、インバータＮ３０を経由して駆動される。回路は、（第１のメモリセルを形成している）インバータＮ１０、Ｎ２０と、（第２のメモリセルを形成している）Ｎ４０、Ｎ５０と、（反転された出力Ｑ^＊の獲得を可能にしている）Ｎ６０と、もまた備えるが、その動作は、従来のＤフリップフロップの動作である。

図３Ｂおよび図３Ｃの図面は、単に説明の目的で、単純化して表現されていることが理解されよう。

図４のタイミング図は、読み出し回路の動作を図示する。

一番上の第１のタイミング図は、時間ｔ_０で開始している電圧ランプＳＲを図示している。

２進比較信号ＳＢＣ（第２のタイミング図）は、当初は低い値を取っており、その後、時間ｔ_ｃにおいて高い値に切り替わる。

第３のタイミング図は、二次クロック信号ＨＳを図示する。

第４のタイミング図は、（Ｑ_Ｂ０で示された）メモリ素子Ｂ０の出力信号を図示するが、これは最小有効ビットを表し、ｔ_０〜ｔ_ｃの間の二次クロックの後に続いている。

その他のタイミング図は、フリップフロップＢ１〜Ｂ７（Ｑ_Ｂ１〜Ｑ_Ｂ７）の出力信号を図示しており、それぞれ、先行するタイミング図の周波数に対して周波数が２分割されている。

一次クロック信号は示されていないが、その周波数は、ＨＳの周波数の４の分の１の低さであること、すなわちＱ_Ｂ２と同じ周波数であることが留意されるであろう。

本発明によれば、４００ＭＨｚの一次クロックで、最小有効ビットに直接対応する、１．６ＧＨｚで二次クロックを生成することが可能であり、これにより、１４ビットの解像度で約５μｓごとに１行の取得速度が可能になる。図１の読み出し回路を用いれば、これらの性能水準を得るには、３．２ＧＨｚのカウンタクロックが必要となり、カウンタを同期して伝搬することは不可能であろう。所与の伝搬された（一次）クロック周波数について、図２のアーキテクチャにより、画像取得速度が８倍になる。すなわち、周波数逓倍回路ＣＭＦ１〜ＣＭＦ３により４倍、および図３Ａ〜図３Ｃの自然２進カウンタを使用することによってさらに２倍が得られる。

１つの特定の実施形態を参照して本発明を説明してきたが、多数の変形例を想定することもまた可能である。例えば、
− 上述したように、マトリクスアレイの画素がアクティブであることは必須ではない。「列の最下部での」読み出しが可能であれば十分である。
− さらに上述したように、説明した以外の型の電圧遅延変換回路を使用してもよい。このような回路は、たいてい、アナログ比較器とランプ波発生器と、を備え、少なくとも１つのサンプルアンドホールド回路を備えると有利であるが、これらの素子は図２の例以外の方法で配置してもよい。例えば、電圧遅延変換回路は、線形電圧ランプに加えられた入力信号を基準電圧と比較することも可能であろう。
− 単一の周波数逓倍回路が、複数の（ただし、すべてではない）電圧遅延変換回路に二次クロックを送達してもよい。その場合でも、二次クロックはやはり「ローカル」信号であることが必要である。したがって、周波数逓倍回路は、１６個以下の数の電圧遅延変換回路に関連付けされていることが好ましい。
− 電力消費量を最小限に抑えるために、電圧遅延変換回路を切り替えることによって、関連付けされた周波数逓倍回路を停止させてもよい。複数の電圧遅延変換回路が所与の周波数逓倍回路に関連付けされている場合には、関連付けされた変換器がすべて切り替えられたときにのみ、周波数逓倍回路が停止される。
− 一次クロック信号と二次クロック信号との間の周波数逓倍係数は、必ずしも４に等しい必要はない。係数は２よりも大きく、例えば２〜１６の間に含まれると有利である。係数が２の累乗であるという事実は、単純さの観点から見て有利であるが、必須ではない。
− 周波数逓倍回路は、必ずしも位相ロックループに基づいている必要はない。具体的に言えば、同期はここでは必要ではない。したがって、アナログ回路であれ、純粋なデジタル回路であれ、ハイブリッド回路であれ、任意の周波数逓倍回路を使用することが可能であろう。
− 他の自然２進カウンタまたはグレイ２進カウンタを使用してもよい。計数は、カウントダウンとすることも可能であろう。

本発明による読み出し回路が、モジュラー構造と、電圧遅延変換回路と、周波数逓倍回路と、互いに同一であるアクティブ画素のマトリクスアレイの様々な列に関連付けされたカウンタと、を有していると有利である。しかしながら、単に機能的に同一であれば十分であるかもしれない。

読み出し回路（任意選択で一次クロック発生器を含み、適宜ランプ波発生器を含む）、およびアクティブ画素のマトリクスアレイは、典型的にはＣＭＯＳ技術で共集積化されていると有利であるが、これは必須ではない。

Claims (11)

1. 画素マトリクスアレイ（ＭＰＡ）を含むセンサを読み出すための回路（ＣＬ）であって、
   − 入力（Ｅ１）において、前記マトリクスアレイの画素（ＰＸ）の、それぞれの列（Ｃ１〜Ｃ３）の読み出し導体（ＬＣ、ＬＣ１〜ＬＣ３）の電圧を表す電圧値を受信するように構成され、かつ、比較信号（ＳＢＣ）と呼ばれる２進信号であって、前記入力（Ｅ１）において受信された電圧値に依存して一度に切り替えられるこの信号を出力として送達するように構成された複数の電圧遅延変換回路を備えるとともに、
   − それぞれが少なくとも１つの前記電圧遅延変換回路の群に関連付けされた複数の周波数逓倍回路（ＣＭＦ１〜ＣＭＦ３）であって、一次クロック信号と呼ばれるクロック信号（ＨＰ）を伝搬するように意図された共通クロック伝送線（ＬＨ）に接続されたそれぞれの入力と、前記一次クロック信号の逓倍の周波数である二次クロック信号と呼ばれるクロック信号（ＨＳ、ＨＳ１〜ＨＳ３）のためのそれぞれの出力と、を有し、かつ、入力に存在する前記一次クロック信号の前記周波数を同じ逓倍係数で逓倍するように構成された複数の周波数逓倍回路と、
   − 前記電圧遅延変換回路のそれぞれに１つの、複数の２進カウンタ（ＣＢＮ、ＣＢＮ１〜ＣＢＮ３）であって、所与の数の計数ビットを有するとともに、第１の入力（Ｄ）において、前記二次クロック信号を受信し、第２の入力（ＣＬＫ）において、対応する前記電圧遅延変換回路によって送達された前記比較信号（ＳＢＣ）を受信するように構成され、かつ、前記比較信号（ＳＢＣ）が切り替わるまで、前記二次クロック信号によって指示された速度で計数するようにそれぞれが構成された前記カウンタと、
   もまた備えることを特徴とする前記回路。
2. 前記電圧遅延変換回路がそれぞれ、単一のランプ型であり、かつ、線形電圧ランプの発生器と、定電圧を前記線形電圧ランプと比較するように構成されたアナログ比較器と、を備える請求項１に記載の読み出し回路。
3. 前記周波数逓倍回路がそれぞれ、ただ１つの電圧遅延変換回路だけに関連付けされている、請求項１または２に記載の読み出し回路。
4. 前記２進カウンタのそれぞれが、自然２進カウンタであり、前記２進カウンタのそれぞれが、
   − 前記二次クロック信号を受信するように構成され、かつ、前記自然２進カウンタの第１の入力を形成している前記第１の入力と、対応する前記電圧遅延変換回路によって送達された前記比較信号（ＳＢＣ）を受信するように構成された第２の入力と、出力と、を有するラッチ型メモリ素子（Ｂ０）であって、その第２の入力に存在する前記比較信号（ＳＢＣ）が第１の値をとる場合に、その第１の入力に存在する前記二次クロック信号を、その出力に送信するように構成され、かつ、その第２の入力に存在する前記比較信号（ＳＢＣ）が、前記第１の値に相補的な第２の値をとる場合に、その出力に存在する前記二次クロック信号を不変のまま維持するように構成された前記メモリ素子と、
   − カスケード接続された複数の２分周フリップフロップ（Ｂ１、Ｂ２、Ｂ３）であって、これらのうちの第１のフリップフロップのクロック入力が、前記メモリ素子の前記出力に接続されているフリップフロップと、
   を備える、請求項１〜３のいずれか一項に記載の読み出し回路。
5. 前記周波数逓倍回路がそれぞれ、そのフィードバックループに分周器を含むデジタル位相ロックループを備える、請求項１〜４のいずれか一項に記載の読み出し回路。
6. サンプルアンドホールド回路（ＳＨ）が、前記電圧遅延変換回路のそれぞれの前記入力（Ｅ１）に配置されている、請求項１〜５のいずれか一項に記載の読み出し回路。
7. 前記共通クロック伝送線に接続された、前記一次クロック信号の発生器（ＧＨ）もまた備える、請求項１〜６のいずれか一項に記載の読み出し回路。
8. 前記周波数逓倍回路が、２〜１６の間に含まれる逓倍係数を有する、請求項１〜７のいずれか一項に記載の読み出し回路。
9. 列と行に配列された複数の画素（ＰＸ）を備える画素マトリクスアレイ（ＭＰＡ）を含むセンサを備える画像センサであって、前記列（Ｃ１、Ｃ２、Ｃ３）がそれぞれ、それぞれの読み出し導体（ＬＣ、ＬＣ１〜ＬＣ３）と、請求項１〜８のいずれか一項に記載の前記マトリクスアレイを読み出すための回路（ＣＬ）と、を有し、前記読み出し回路の前記電圧遅延変換回路の前記入力が、前記マトリクスアレイの画素の前記列の、それぞれの読み出し導体に接続されている画像センサ。
10. 前記読み出し回路、および画素マトリクスアレイを含む前記センサが、モノリシックに共集積化されている、請求項９に記載の画像センサ。
11. 前記画素が、アクティブ画素である、請求項９または１０に記載の画像センサ。

Images