以下、図面を参照し、本発明の表示装置および表示装置の駆動方法を説明する。なお、以下に説明される実施形態における各構成要素の材質、形状、および、それらの相対的な位置関係、ならびに、各タイミングチャートにおける電圧の大きさおよびその変化のタイミングなどは、あくまで例示に過ぎない。本発明の表示装置および表示装置の駆動方法は、これらによって限定的に解釈されるものではない。
Hereinafter, a display device and a driving method of the display device of the present invention will be described with reference to the drawings. In addition, the materials and shapes of the respective constituent elements in the embodiments described below, and their relative positional relationship, and the magnitude of the voltage and the timing of its change in each timing chart are merely examples. Absent. The display device and the driving method of the display device of the present invention are not limited to these.
＜実施形態１＞
図１には、実施形態１の表示装置１における全体的な駆動回路の構成の例が概略的に示されている。また、図２には、表示装置１が備える複数の画素３の１つの断面の一例が示されており、図３には、複数の画素３の各々が備える駆動回路１０の一例が示されている。図１〜３に示されるように、本実施形態の表示装置１は、複数のバスラインを備える基板２（図２参照）と、基板２の上にマトリクス状に設けられている複数の画素３と、を備えている。複数の画素３の各々は液晶表示素子５０および有機ＥＬ表示素子６０を備えている。複数のバスラインは、複数の画素３における列毎に設けられる第一バスライン４１、および、複数の画素３における行毎に設けられる第二バスライン４２、ならびに、第三バスライン４３および第四バスライン４４を含んでいる。
<Embodiment 1>
FIG. 1 schematically shows an example of the configuration of the entire drive circuit in the display device 1 of the first embodiment. Further, FIG. 2 illustrates an example of one cross section of the plurality of pixels 3 included in the display device 1, and FIG. 3 illustrates an example of the drive circuit 10 included in each of the plurality of pixels 3. There is. As shown in FIGS. 1 to 3, the display device 1 according to the present embodiment includes a substrate 2 (see FIG. 2) having a plurality of bus lines, and a plurality of pixels 3 provided in a matrix on the substrate 2. And are equipped with. Each of the plurality of pixels 3 includes a liquid crystal display element 50 and an organic EL display element 60. The plurality of bus lines are a first bus line 41 provided for each column of the plurality of pixels 3, a second bus line 42 provided for each row of the plurality of pixels 3, and a third bus line 43 and a fourth bus line 43. The bus line 44 is included.
表示装置１は、データ線ドライバ１３と走査線ドライバ１２と、を備えている。データ線ドライバ１３は、複数の画素３各々が表示画像において有すべき明度もしくは輝度に基づいて、複数の画素３各々についての表示データを生成する。走査線ドライバ１２は、複数の画素３各々の駆動回路１０のオン／オフを切り替える走査信号を生成する。画素３の列毎に設けられた複数の第一バスライン（ソースバスライン）４１は、データ線ドライバ１３にそれぞれ接続されている。画素３の行毎に設けられた複数の第二バスライン（ゲートバスライン）４２は、走査線ドライバ１２にそれぞれ接続されている。また、図１の例では、第四バスライン４４はデータ線ドライバ１３に接続されている。第三バスライン４３は走査線ドライバ１２に接続されている。なお、第三バスライン４３がデータ線ドライバ１３に接続されていてもよく、第四バスライン４４が走査線ドライバ１２に接続されていてもよい。また、複数の第三バスライン４３は、図１のように１つの基幹のバスラインから分岐したものでなくてもよく、走査線ドライバ１２にそれぞれ接続されていてもよい。同様に、複数の第四バスライン４４が、それぞれデータ線ドライバ１３に接続されていてもよい。
The display device 1 includes a data line driver 13 and a scanning line driver 12. The data line driver 13 generates display data for each of the plurality of pixels 3 based on the brightness or the brightness that each of the plurality of pixels 3 should have in the display image. The scanning line driver 12 generates a scanning signal for switching on/off the drive circuit 10 of each of the plurality of pixels 3. A plurality of first bus lines (source bus lines) 41 provided for each column of the pixels 3 are connected to the data line driver 13, respectively. The plurality of second bus lines (gate bus lines) 42 provided for each row of the pixels 3 are connected to the scanning line driver 12, respectively. Further, in the example of FIG. 1, the fourth bus line 44 is connected to the data line driver 13. The third bus line 43 is connected to the scanning line driver 12. The third bus line 43 may be connected to the data line driver 13, and the fourth bus line 44 may be connected to the scanning line driver 12. Further, the plurality of third bus lines 43 may not be branched from one main bus line as shown in FIG. 1 and may be connected to the scanning line driver 12, respectively. Similarly, the plurality of fourth bus lines 44 may be connected to the data line driver 13, respectively.
第三バスライン（スイッチバスライン）４３は、液晶表示素子５０が駆動されるときに所定の電位に設定される。たとえば、第三バスライン４３は、液晶表示素子５０が駆動されるときには、所望の閾値（たとえば後述の第二トランジスタ２２がオン状態となる電位）よりも高いハイレベル電位と、その閾値よりも低いロウレベル電位のうちの事前に定められたいずれか一方の電位に設定され、液晶表示素子５０が駆動されないときは、もう一方の電位に設定される。図３の例では、第三バスライン４３に繋がる第二トランジスタ２２がｎチャネル電界効果型トランジスタなので、液晶表示素子５０が駆動されるときは、この閾値電圧よりも高い電位に第三バスライン４３は設定される。これにより、第二トランジスタ２２はオン状態となり、液晶表示素子５０が第一バスライン４１と接続されて駆動状態となる。同様に、仮に第三バスライン４３に繋がる第二トランジスタ２２がｐチャネル電界効果型トランジスタの場合は、この閾値電圧よりも低い電位（絶対値が大きいマイナスの電位）に第三バスライン４３は設定される。これにより、第二トランジスタ２２はオン状態となり、液晶表示素子５０が第一バスライン４１と接続されて駆動状態となる。第四バスライン（カレントバスライン）４４は、有機ＥＬ表示素子６０に駆動電流を供給する。なお、図１には示されていないが、複数のバスラインは、第一から第四のバスライン４１〜４４の他に、後述の第五バスライン４５（図１２参照）のようなバスラインをさらに含んでいてもよい。また、表示装置１は、図１に示されるように、走査線ドライバ１２とは独立して動作可能な第二走査線ドライバ１２ａを含んでいてもよい。図１の例では、第二走査線ドライバ１２ａには、複数の第九バスライン４９が接続されている。第九バスライン４９は画素マトリクスの行ごとに設けられている。
The third bus line (switch bus line) 43 is set to a predetermined potential when the liquid crystal display element 50 is driven. For example, when the liquid crystal display element 50 is driven, the third bus line 43 has a high-level potential higher than a desired threshold value (for example, a potential at which a second transistor 22 described later is turned on) and a lower level potential than the threshold value. It is set to one of the predetermined low-level potentials, and is set to the other potential when the liquid crystal display element 50 is not driven. In the example of FIG. 3, since the second transistor 22 connected to the third bus line 43 is an n-channel field effect transistor, when the liquid crystal display element 50 is driven, the third bus line 43 is brought to a potential higher than this threshold voltage. Is set. As a result, the second transistor 22 is turned on, the liquid crystal display element 50 is connected to the first bus line 41, and is brought into a driving state. Similarly, if the second transistor 22 connected to the third bus line 43 is a p-channel field effect transistor, the third bus line 43 is set to a potential lower than this threshold voltage (negative potential having a large absolute value). To be done. As a result, the second transistor 22 is turned on, the liquid crystal display element 50 is connected to the first bus line 41, and is brought into a driving state. The fourth bus line (current bus line) 44 supplies a drive current to the organic EL display element 60. Although not shown in FIG. 1, the plurality of bus lines include bus lines such as a fifth bus line 45 (see FIG. 12) described later, in addition to the first to fourth bus lines 41 to 44. May be further included. Further, the display device 1 may include a second scanning line driver 12a that can operate independently of the scanning line driver 12 as shown in FIG. In the example of FIG. 1, a plurality of ninth bus lines 49 are connected to the second scanning line driver 12a. The ninth bus line 49 is provided for each row of the pixel matrix.
図２に示されるように、液晶表示素子５０は、液晶組成物を含む液晶層５２を挟んで対向する画素電極５１と対向電極５３とを備え、有機ＥＬ表示素子６０は、陽極６１および陰極６３、ならびに、陽極６１と陰極６３との間に介在する有機層６２を備えている。陽極６１および陰極６３は、液晶表示素子５０の画素電極５１および対向電極５３と電気的に分離してそれぞれ形成されている。すなわち、表示装置１は、たとえば、液晶表示素子および有機ＥＬ表示素子のうちのいずれか一方の上に他方が積層されていて液晶表示素子および有機ＥＬ表示素子のいずれかの電極がこれら２つの素子の間で共用される構造の表示装置とは全く異なっている。本実施形態では、液晶表示素子５０および有機ＥＬ表示素子６０のいずれかだけに印加されるべき電圧が、本来印加されるべきではない方の表示素子に直接印加されることはない。従って、いずれの表示素子の駆動においても、駆動電圧に対する制約は原理的にないと考えられる。
As shown in FIG. 2, the liquid crystal display element 50 includes a pixel electrode 51 and a counter electrode 53 which are opposed to each other with a liquid crystal layer 52 containing a liquid crystal composition interposed therebetween. The organic EL display element 60 includes an anode 61 and a cathode 63. , And an organic layer 62 interposed between the anode 61 and the cathode 63. The anode 61 and the cathode 63 are formed separately from the pixel electrode 51 and the counter electrode 53 of the liquid crystal display element 50, respectively. That is, in the display device 1, for example, one of the liquid crystal display element and the organic EL display element is laminated on the other, and any one of the electrodes of the liquid crystal display element and the organic EL display element has these two elements. It is completely different from the display device of the structure shared between the two. In the present embodiment, the voltage that should be applied to only the liquid crystal display element 50 or the organic EL display element 60 is not directly applied to the display element that should not be applied. Therefore, in driving any of the display elements, it is considered that there is no restriction on the driving voltage in principle.
図３に示されるように、複数の画素３（図１参照）の各々は、駆動回路１０を備え、駆動回路１０は、第一トランジスタ２１、第二トランジスタ２２、および第三トランジスタ２３を備えている。図３の例では、第一から第三のトランジスタ２１〜２３は、ｎチャネル電界効果型トランジスタ（ｎ−ＦＥＴ）である。第一トランジスタ２１のドレインが第四バスライン４４に接続され、第一トランジスタ２１のソースはＥＬ素子６０の陽極６１に接続され、第一トランジスタ２１のゲートとソース間には、ＥＬ素子用補助容量Ｃ１が接続されている。また、第二トランジスタ２２のゲートは、第三バスライン４３に接続され、第二トランジスタ２２のソースがＬＣ素子５０の画素電極５１に接続され、ＬＣ素子５０の対向電極５３は、各画素３に共通のＣＯＭラインＣＭに接続されている。ＬＣ素子５０の画素電極５１に一端が接続されるようにＬＣ素子用補助容量Ｃ２が形成されており、その他端は容量ラインＣＬに接続されている。第三トランジスタ２３のドレインは第一バスライン４１に、ゲートは第二バスライン４２にそれぞれ接続されており、第三トランジスタ２３のソースは、第一トランジスタ２１のゲートおよび第二トランジスタ２２のドレインに接続されている。従って、第三トランジスタ２３は、第二バスライン４２の電位に基づいて、第一トランジスタ２１および第二トランジスタ２２と、第一バスライン４１とを電気的に接続する。第一トランジスタ２１は、第三トランジスタ２３がオン状態にある場合、有機ＥＬ表示素子６０に供給される電流の大きさを第一バスライン４１の電位に基づいて変化させる。従って、本実施形態では、第二および第三のバスライン４２、４３に適切な電位を設定することによって、第一バスライン４１の電位に基づく電圧をＬＣ素子５０に印加することができ、ＥＬ素子６０には、第一バスライン４１の電位に基づく電流を流すことができる。
As shown in FIG. 3, each of the plurality of pixels 3 (see FIG. 1) includes a drive circuit 10, and the drive circuit 10 includes a first transistor 21, a second transistor 22, and a third transistor 23. There is. In the example of FIG. 3, the first to third transistors 21 to 23 are n-channel field effect transistors (n-FET). The drain of the first transistor 21 is connected to the fourth bus line 44, the source of the first transistor 21 is connected to the anode 61 of the EL element 60, and the auxiliary capacitance for the EL element is provided between the gate and the source of the first transistor 21. C1 is connected. The gate of the second transistor 22 is connected to the third bus line 43, the source of the second transistor 22 is connected to the pixel electrode 51 of the LC element 50, and the counter electrode 53 of the LC element 50 is connected to each pixel 3. It is connected to a common COM line CM. The LC element auxiliary capacitance C2 is formed so that one end is connected to the pixel electrode 51 of the LC element 50, and the other end is connected to the capacitance line CL. The drain of the third transistor 23 is connected to the first bus line 41, and the gate thereof is connected to the second bus line 42. The source of the third transistor 23 is connected to the gate of the first transistor 21 and the drain of the second transistor 22. It is connected. Therefore, the third transistor 23 electrically connects the first transistor 21 and the second transistor 22 to the first bus line 41 based on the potential of the second bus line 42. When the third transistor 23 is in the ON state, the first transistor 21 changes the magnitude of the current supplied to the organic EL display element 60 based on the potential of the first bus line 41. Therefore, in this embodiment, a voltage based on the potential of the first bus line 41 can be applied to the LC element 50 by setting appropriate potentials on the second and third bus lines 42, 43, and EL A current based on the potential of the first bus line 41 can flow through the element 60.
そして、本実施形態では、第二トランジスタ２２は、第三バスライン４３の電位に基づいて、第一バスライン４１と、液晶表示素子５０の画素電極５１とを電気的に分離する。従って、たとえばＥＬ素子６０による表示中に、第二トランジスタ２２がオフ状態となる電位を第三バスライン４３に設定することによって、ＬＣ素子５０への電圧の印加を遮断することができる。そのため、電圧無印加のときに黒表示となるノーマリブラックモードの液晶表示素子をＬＣ素子５０に用いることが可能となり、その場合、ＬＣ素子５０への電圧の印加は、ＬＣ素子５０による表示期間中だけで足りる。従って、表示装置１の消費電力を低減できることがある。
Then, in the present embodiment, the second transistor 22 electrically separates the first bus line 41 and the pixel electrode 51 of the liquid crystal display element 50 based on the potential of the third bus line 43. Therefore, for example, during the display by the EL element 60, the application of the voltage to the LC element 50 can be interrupted by setting the potential at which the second transistor 22 is turned off in the third bus line 43. Therefore, it is possible to use a normally black mode liquid crystal display element that displays black when no voltage is applied to the LC element 50. In that case, the voltage is applied to the LC element 50 during the display period by the LC element 50. Just inside is enough. Therefore, the power consumption of the display device 1 may be reduced.
また、ＬＣ素子５０が第一バスライン４１およびＥＬ素子６０から電気的に分離され得るので、ＬＣ素子５０への影響の回避の観点から課される駆動電圧に対する制約を無くす、または少なくできることがある。従って、ＥＬ素子６０を広い範囲の電流を用いて駆動できることがある。また、ＥＬ素子６０と共にＬＣ素子５０が表示動作を行うと、室内など周囲光が比較的暗い環境下では、色再現性範囲の広いＥＬ素子６０の色に、色再現性範囲の狭い反射表示のＬＣ素子５０の色が混ざり、色再現範囲の広いＥＬ素子６０の性能が十分に生かされないことがあるが、そのような事態を防ぐことができる。
Further, since the LC element 50 can be electrically separated from the first bus line 41 and the EL element 60, it may be possible to eliminate or reduce the constraint on the drive voltage imposed from the viewpoint of avoiding the influence on the LC element 50. .. Therefore, the EL element 60 may be driven using a wide range of current. Further, when the LC element 50 performs the display operation together with the EL element 60, in an environment where the ambient light is relatively dark such as indoors, the color of the EL element 60 having a wide color reproducibility range is reflected by the reflective display having a narrow color reproducibility range. Although the colors of the LC element 50 may be mixed and the performance of the EL element 60 having a wide color reproduction range may not be fully utilized, such a situation can be prevented.
さらに、本実施形態の表示装置１は、図４に示されるように、第四バスライン４４からの有機ＥＬ表示素子６０への電流の供給を停止させるべく構成された電流遮断回路１１をさらに備えていてもよい。電流遮断回路１１を備えることによって、たとえば、ＬＣ素子５０による表示中に第一トランジスタ２１をオン状態にし得る電位が第一バスライン４１に設定される場合でも、ＥＬ素子６０への通電を防いで不要な電力消費を防止することができる。また、ＥＬ素子６０の意図せぬ発光などの懸念無く、ＬＣ素子５０に広範な範囲の電圧を印加することができる。たとえば、ＬＣ素子５０の、所謂「焼き付き」を防ぐフレーム反転駆動なども容易に行うことができる。
Further, as shown in FIG. 4, the display device 1 of the present embodiment further includes a current cutoff circuit 11 configured to stop the supply of current from the fourth bus line 44 to the organic EL display element 60. It may be. The provision of the current cutoff circuit 11 prevents the EL element 60 from being energized even when the first bus line 41 is set to a potential that can turn on the first transistor 21 during display by the LC element 50. It is possible to prevent unnecessary power consumption. In addition, a wide range of voltage can be applied to the LC element 50 without concern about unintended light emission of the EL element 60. For example, the frame inversion drive for preventing so-called “burn-in” of the LC element 50 can be easily performed.
図４の例では、電流遮断回路１１は、第四バスライン４４からＥＬ素子６０への駆動電流の供給ラインＬの途中に配置され、電流遮断回路１１によって供給ラインＬが分断されている。図４は、電流遮断回路１１が、ｐチャネル電界効果型トランジスタ（ｐ−ＦＥＴ）である例であり、そのソースおよびドレインに、分断された駆動電流の供給ラインＬが接続されている。そして、電流遮断回路１１であるｐ−ＦＥＴのゲートが、第二トランジスタ２２のゲートと共に第三バスライン４３に接続されている。たとえば、図４の例ではｎチャネル電界効果型トランジスタ（ｎ−ＦＥＴ）である第二トランジスタ２２の閾値以上であって電流遮断回路１１のｐ−ＦＥＴの閾値以上の電位が第三バスライン４３に設定される。そうすることで、第二トランジスタ２２をオン状態にすると共に、電流遮断回路１１を遮断状態にすることができる。このように、電流遮断回路１１は、好ましくは、第二トランジスタ２２によって第一バスライン４１と液晶表示素子５０の画素電極５１とが電気的に接続されるときに有機ＥＬ表示素子６０への電流の供給を停止させるように構成される。図４に示される駆動回路１０の例は、電流遮断回路１１を備えている点以外は図３に示される例と同じであるため、電流遮断回路１１以外の構成要素についての説明は省略される。
In the example of FIG. 4, the current cutoff circuit 11 is arranged in the middle of the drive current supply line L from the fourth bus line 44 to the EL element 60, and the supply line L is divided by the current cutoff circuit 11. FIG. 4 is an example in which the current cutoff circuit 11 is a p-channel field effect transistor (p-FET), and the supply line L of the divided drive current is connected to the source and drain thereof. The gate of the p-FET that is the current cutoff circuit 11 is connected to the third bus line 43 together with the gate of the second transistor 22. For example, in the example of FIG. 4, a potential equal to or higher than the threshold value of the second transistor 22 which is an n-channel field effect transistor (n-FET) and higher than or equal to the threshold value of the p-FET of the current cutoff circuit 11 is applied to the third bus line 43. Is set. By doing so, the second transistor 22 can be turned on and the current cutoff circuit 11 can be turned off. Thus, the current cutoff circuit 11 preferably supplies the current to the organic EL display element 60 when the first bus line 41 and the pixel electrode 51 of the liquid crystal display element 50 are electrically connected by the second transistor 22. Is configured to stop the supply of. Since the example of the drive circuit 10 shown in FIG. 4 is the same as the example shown in FIG. 3 except that the current cutoff circuit 11 is provided, the description of the components other than the current cutoff circuit 11 is omitted. ..
なお、電流遮断回路１１は、ＥＬ素子６０への電流の供給を遮断できるものであれば特に限定されず、ｐ−ＦＥＴ以外のトランジスタや半導体スイッチであってもよい。また、電流遮断回路１１は、必ずしも第三バスライン４３の電位によって制御されなくてもよい。たとえば、電流遮断回路１１は、第一から第四のバスライン４１〜４４とは別の信号線を介して、走査線ドライバ１２（図１参照）やデータ線ドライバ１３（図１参照）に接続されていてもよい。また、電流遮断回路１１は、複数の画素３ごとに設けられなくてもよく、たとえば、複数の画素３の列毎に分岐する前の第四バスライン４４の基幹のバスラインの途中（たとえば図１における点Ｎ）に設けられてもよい。或いは、電流遮断回路１１は、第四バスライン４４に電流を供給する図示されない電源の動作を停止させる半導体スイッチやメカニカルスイッチなどの任意のスイッチや、そのような電源内の任意の出力停止（ディスイネーブル）機構などであってもよい。
The current cutoff circuit 11 is not particularly limited as long as it can cut off the current supply to the EL element 60, and may be a transistor other than p-FET or a semiconductor switch. Further, the current cutoff circuit 11 does not necessarily have to be controlled by the potential of the third bus line 43. For example, the current cutoff circuit 11 is connected to the scanning line driver 12 (see FIG. 1) or the data line driver 13 (see FIG. 1) via a signal line different from the first to fourth bus lines 41 to 44. It may have been done. Further, the current cutoff circuit 11 may not be provided for each of the plurality of pixels 3, and for example, the middle of the main bus line of the fourth bus line 44 before branching for each column of the plurality of pixels 3 (for example, in the figure. It may be provided at point N) in 1. Alternatively, the current cutoff circuit 11 may be an arbitrary switch such as a semiconductor switch or a mechanical switch that stops the operation of a power supply (not shown) that supplies a current to the fourth bus line 44, or an arbitrary output stop (disconnect) in such a power supply. Enable) mechanism or the like.
つぎに、図１〜４に示される表示装置１の駆動回路１０を例に、図５、６、および７Ａ〜７Ｃを参照して実施形態１の表示装置の駆動方法を説明する。実施形態１の表示装置の駆動方法は、有機ＥＬ表示素子６０による表示を行うときに、複数の画素３各々における表示についてのデータである表示データに基づく電圧を、有機ＥＬ表示素子６０に流れる電流を変化させる第一トランジスタ２１のゲートとソースとの間に印加し、かつ、表示データに基づく電位に設定される第一バスライン４１と液晶表示素子５０とを、液晶表示素子５０の画素電極５１に接続された第二トランジスタ２２を用いて電気的に分離することを特徴としている。また、実施形態１の表示装置の駆動方法は、液晶表示素子５０による表示を行うときに、第二トランジスタ２２、および、第二トランジスタ２２と第一バスライン４１との間に設けられた第三トランジスタ２３をオン状態にすることによって第一バスライン４１と画素電極５１とを電気的に接続することを特徴としている。さらに、実施形態１の表示装置の駆動方法は、液晶表示素子５０による表示から有機ＥＬ表示素子６０による表示への切り換えにおいて、第二トランジスタ２２をオン状態からオフ状態にする前に液晶表示素子５０の画素電極５１と対向電極５３との間の電位差を減少させる、ことを特徴としている。まず、ＬＣ素子５０による表示からＥＬ素子６０による表示への切り替え時の動作が図５および前述の図４を参照して説明される。
Next, taking the drive circuit 10 of the display device 1 shown in FIGS. 1 to 4 as an example, the drive method of the display device of the first embodiment will be described with reference to FIGS. 5, 6 and 7A to 7C. The display device driving method according to the first embodiment is configured such that, when a display is performed by the organic EL display element 60, a voltage based on display data which is data about display in each of the plurality of pixels 3 is applied to the organic EL display element 60 as a current. The first bus line 41 and the liquid crystal display element 50, which are applied between the gate and the source of the first transistor 21 for changing the voltage and are set to the potential based on the display data, are connected to the pixel electrode 51 of the liquid crystal display element 50. It is characterized in that it is electrically separated by using the second transistor 22 connected to. In addition, according to the driving method of the display device of the first embodiment, the second transistor 22 and the third transistor provided between the second transistor 22 and the first bus line 41 are used when displaying by the liquid crystal display element 50. The first bus line 41 and the pixel electrode 51 are electrically connected by turning on the transistor 23. Furthermore, in the method for driving the display device according to the first embodiment, in switching from the display by the liquid crystal display element 50 to the display by the organic EL display element 60, the liquid crystal display element 50 is turned on before the second transistor 22 is turned on. It is characterized in that the potential difference between the pixel electrode 51 and the counter electrode 53 is reduced. First, the operation at the time of switching from the display by the LC element 50 to the display by the EL element 60 will be described with reference to FIG. 5 and FIG. 4 described above.
図５には、本実施形態の表示装置の駆動方法における、ＬＣ素子５０による表示期間Ｐ２からＥＬ素子６０による表示への切り替わり期間Ｐ２１（以下、単に「切り替わり期間Ｐ２１」とも称される）中の動作が示されている。図５に示されるように、ＬＣ素子５０の画素電極５１は、ＬＣ素子５０による表示期間Ｐ２中に、対向電極５３（図４参照）の電位（すなわちＣＯＭラインの電位Ｖｃｍ）と異なる任意の電位を保持しており、両者の電位差によってＬＣ素子５０の表示動作が行われている。次の切り替わり期間Ｐ２１において、画素電極５１と対向電極５３の電位差がＬＣ素子５０による表示期間Ｐ２中よりも小さくされる。画素電極５１の電位は、たとえば、対向電極５３の電位、すなわちＣＯＭラインの電位Ｖｃｍと略同じ電位にされる。好ましくは、これら電極間の電位差は略ゼロにされる。
FIG. 5 shows a switching period P21 (hereinafter, also simply referred to as “switching period P21”) during which the LC element 50 switches from the display period P2 to the EL element 60 in the driving method of the display device of the present embodiment. The operation is shown. As shown in FIG. 5, the pixel electrode 51 of the LC element 50 has an arbitrary potential different from the potential of the counter electrode 53 (see FIG. 4) (that is, the potential Vcm of the COM line) during the display period P2 by the LC element 50. , And the display operation of the LC element 50 is performed by the potential difference between the two. In the next switching period P21, the potential difference between the pixel electrode 51 and the counter electrode 53 is made smaller than during the display period P2 by the LC element 50. The potential of the pixel electrode 51 is set to, for example, approximately the same potential as the potential of the counter electrode 53, that is, the potential Vcm of the COM line. Preferably, the potential difference between these electrodes is made substantially zero.
図５に示されるように、この画素電極５１と対向電極５３との電位差の低減は、第三バスライン４３をロウレベルにする前に行われる。なお、図５において、第二および第三バスライン４２、４３のハイレベルは、それぞれ、第三トランジスタ２３および第二トランジスタ２２がオン状態となる閾値よりも高い電位であり、ロウレベルは、その閾値よりも低い電位である。また図５では、電流遮断回路１１（図４参照）によるＥＬ素子６０への電流の供給と停止が、第四バスライン４４のハイレベルおよびロウレベルとして示されている（ただし、図４の例と異なり、電流遮断回路１１は第三バスライン４３以外の信号線を介して制御されている）。図５以外のタイミングチャートにおいても、同様の記載方法が用いられている。
As shown in FIG. 5, the reduction of the potential difference between the pixel electrode 51 and the counter electrode 53 is performed before the third bus line 43 is set to the low level. In FIG. 5, the high level of the second and third bus lines 42 and 43 is higher than the threshold value at which the third transistor 23 and the second transistor 22 are turned on, and the low level is the threshold value thereof. Lower potential. Further, in FIG. 5, the supply and stop of the current to the EL element 60 by the current cutoff circuit 11 (see FIG. 4) are shown as a high level and a low level of the fourth bus line 44 (however, with the example of FIG. 4). In contrast, the current interruption circuit 11 is controlled via a signal line other than the third bus line 43). Similar description methods are used in timing charts other than FIG.
前述のように、ＬＣ素子５０による表示期間Ｐ２においては、ＬＣ素子５０の画素電極５１と対向電極５３の電位差に基づいて、ＬＣ素子５０による表示動作が行われている。従って、その状態で、表示装置１がＥＬ素子６０による表示期間Ｐ１に移行すると、ＬＣ素子５０が表示動作を継続してしまい、ＥＬ素子６０による表示に影響を及ぼすおそれがある。そこで、本実施形態の表示装置の駆動方法では、ＥＬ素子６０による表示期間Ｐ１に移行する前に、画素電極５１と対向電極５３との電位差が小さくなるようにされる。好ましくはその電位差は略ゼロにされる。そうすることで、ＥＬ素子６０による表示期間中に、ＬＣ素子５０を黒表示にすることができる。
As described above, in the display period P2 by the LC element 50, the display operation by the LC element 50 is performed based on the potential difference between the pixel electrode 51 and the counter electrode 53 of the LC element 50. Therefore, in that state, when the display device 1 shifts to the display period P1 by the EL element 60, the LC element 50 continues the display operation, which may affect the display by the EL element 60. Therefore, in the method for driving the display device of the present embodiment, the potential difference between the pixel electrode 51 and the counter electrode 53 is made small before the transition to the display period P1 by the EL element 60. Preferably, the potential difference is substantially zero. By doing so, the LC element 50 can display black during the display period of the EL element 60.
図５および図６の例では、切り替わり期間Ｐ２１において、一旦、第一バスライン４１の電位を対向電極５３の電位、すなわちＣＯＭラインの電位Ｖｃｍと略同じ電位に設定することによって画素電極５１と対向電極５３との電位差を小さくしている。具体的には、第三バスライン４３がハイレベル（第二トランジスタ２２がオン状態）にあるうちに、マトリクス状に配置される複数の画素３からなる画素マトリクスの全列の第一バスライン４１の電位がＣＯＭラインの電位Ｖｃｍと略同じ電位に設定される。なお、ＬＣ素子５０による表示期間Ｐ２では、第一バスライン４１、第一トランジスタ２１のゲート電位ＶＧ１１および画素電極５１の電位は任意の値であり得るため、ＣＯＭラインの電位Ｖｃｍの高位側と低位側の両方にそれぞれの電位を示す線が描画されている。
In the example of FIGS. 5 and 6, in the switching period P21, once the potential of the first bus line 41 is set to the potential of the counter electrode 53, that is, the potential Vcm of the COM line, the potential is substantially the same as the potential of the counter line 53. The potential difference with the electrode 53 is reduced. Specifically, while the third bus line 43 is at the high level (the second transistor 22 is in the ON state), the first bus lines 41 in all columns of the pixel matrix including the plurality of pixels 3 arranged in a matrix. Is set to approximately the same potential as the COM line potential Vcm. In the display period P2 by the LC element 50, since the potentials of the first bus line 41, the gate potential VG11 of the first transistor 21, and the pixel electrode 51 can be arbitrary values, the high potential side and the low potential of the potential Vcm of the COM line are low. A line indicating each potential is drawn on both sides.
ついで、画素マトリクスの全行の第二バスライン４２がハイレベルにされることによって第三トランジスタ２３がオン状態となり、その結果、画素電極５１の電位が、第一トランジスタ２１のゲート電位ＶＧ１１と共に、第一バスライン４１の電位、すなわち、ＣＯＭラインの電位Ｖｃｍと略同電位となる。
Then, the second bus lines 42 of all the rows of the pixel matrix are set to the high level to turn on the third transistor 23, and as a result, the potential of the pixel electrode 51 becomes, together with the gate potential VG11 of the first transistor 21, The potential is approximately the same as the potential of the first bus line 41, that is, the potential Vcm of the COM line.
その後、第三バスライン４３および第二バスライン４２がロウレベルに設定される。第一バスライン４１も必要に応じて任意の電位に設定され得る。図５および図６の例では、第三バスライン４３がロウレベルにされた後に第一バスライン４１が電位Ｖｃｍから他の電位に変更されているので、画素電極５１は、そのままＶｃｍと略同じ電位を維持している。一方、第一トランジスタ２１のゲート電位ＶＧ１１は、第一バスライン４１の電位の変化に伴って変化している。この時、第一バスライン４１の電位（および、第一トランジスタ２１のゲート電位ＶＧ１１）は、第一トランジスタ２１の閾値電圧よりも絶対値が大きい値に設定されることが望ましい。そうすると、次に第四バスライン４４がハイレベルになり電源電圧が供給されると、駆動トランジスタである第一トランジスタ２１を介してＥＬ素子６０に電流が流れ、ＥＬ素子６０の寄生容量に蓄えられた電荷は放電され、第一トランジスタ２１のソース電位ＶＳ１１はゆっくりとゼロ電位に達する。なお、図５および図６の例と異なり、第二バスライン４２が第三バスライン４３よりも先にロウレベルにされてもよい。なお、画素電極５１は、画素電極５１と対向電極５３との電位差の低減のためにＣＯＭラインの電位Ｖｃｍ以外の電位にされてもよい。画素電極５１は、ＥＬ素子６０による表示に影響しない程度の黒表示をＬＣ素子５０が呈し得る任意の電位にされてもよい。
After that, the third bus line 43 and the second bus line 42 are set to the low level. The first bus line 41 can also be set to an arbitrary potential as needed. In the example of FIGS. 5 and 6, since the first bus line 41 is changed from the potential Vcm to another potential after the third bus line 43 is set to the low level, the pixel electrode 51 remains at the same potential as Vcm. Is maintained. On the other hand, the gate potential VG11 of the first transistor 21 changes with the change of the potential of the first bus line 41. At this time, the potential of the first bus line 41 (and the gate potential VG11 of the first transistor 21) is preferably set to a value whose absolute value is larger than the threshold voltage of the first transistor 21. Then, when the fourth bus line 44 next becomes high level and the power supply voltage is supplied, a current flows through the EL element 60 via the first transistor 21 which is a drive transistor, and is stored in the parasitic capacitance of the EL element 60. And the source potential VS11 of the first transistor 21 slowly reaches zero potential. Note that, unlike the examples of FIGS. 5 and 6, the second bus line 42 may be set to the low level before the third bus line 43. The pixel electrode 51 may be set to a potential other than the COM line potential Vcm in order to reduce the potential difference between the pixel electrode 51 and the counter electrode 53. The pixel electrode 51 may be set to an arbitrary potential at which the LC element 50 can exhibit black display that does not affect the display by the EL element 60.
第四バスライン４４がハイレベルとなり、ＥＬ素子６０への電流の供給が開始され、第一トランジスタ２１のソース電位ＶＳ１１がゼロ電位に十分達すると、切り替わり期間Ｐ２１は終了する。
When the fourth bus line 44 becomes high level, the supply of the current to the EL element 60 is started, and the source potential VS11 of the first transistor 21 reaches the zero potential sufficiently, the switching period P21 ends.
つぎに、ＥＬ素子６０による表示期間中の駆動回路１０の動作が、図６および前述の図４を参照して説明される。図６には、ＥＬ素子６０による表示期間Ｐ１中において、複数の画素３各々の表示データに基づく電圧が第一トランジスタ２１のゲート−ソース間に印加される動作の一例が示されている。図６に示されるように、ＥＬ素子６０による表示期間Ｐ１においては、第三バスライン４３がロウレベルに設定され、第二トランジスタ２２によって第一バスライン４１とＬＣ素子５０とが電気的に分離されている。ＥＬ素子６０には第四バスライン４４から電流が供給されている。
Next, the operation of the drive circuit 10 during the display period of the EL element 60 will be described with reference to FIG. 6 and FIG. 4 described above. FIG. 6 shows an example of an operation in which the voltage based on the display data of each of the plurality of pixels 3 is applied between the gate and the source of the first transistor 21 during the display period P1 by the EL element 60. As shown in FIG. 6, during the display period P1 by the EL element 60, the third bus line 43 is set to the low level, and the second transistor 22 electrically separates the first bus line 41 and the LC element 50. ing. A current is supplied to the EL element 60 from the fourth bus line 44.
図６に示されるように、ＥＬ素子６０による表示期間Ｐ１では、まず画素マトリクスの各列の第一バスライン４１が、ゼロ電位（たとえば、ＥＬ素子６０の陰極６３（図４参照）の電位と同じ接地電位）に設定され、そして、第１行の第二バスライン４２がハイレベル（第三トランジスタ２３がオン状態）に設定される（時期ｔ０）。ＥＬ素子用補助容量Ｃ１およびＥＬ素子６０の図示されない寄生容量が放電し、第１行の第一トランジスタ２１のゲート電位ＶＧ１１とソース電位ＶＳ１１が共にゼロ電位となる。
As shown in FIG. 6, in the display period P1 by the EL element 60, first, the first bus line 41 of each column of the pixel matrix is set to zero potential (for example, the potential of the cathode 63 (see FIG. 4) of the EL element 60). The second bus line 42 of the first row is set to the high level (the third transistor 23 is in the ON state) (time t0). The parasitic capacitance (not shown) of the EL element auxiliary capacitance C1 and the EL element 60 is discharged, and the gate potential VG11 and the source potential VS11 of the first transistor 21 in the first row both become zero potential.
つぎに、第一バスライン４１が電位ＶＡ（ＶＡ＞第一トランジスタ２１のスレッシュホルド電圧ＶＴ１、かつ、（ＶＡ−ＶＴ１）＜ＥＬ素子６０の順方向電圧Ｖｆ）に設定される（時期ｔ１）。第一トランジスタ２１のゲート電位ＶＧ１１が電位ＶＡと略同じ電位まで上昇する。また、ＶＡ＞ＶＴ１のため、第一トランジスタ２１のドレイン−ソース間に電流が流れ、ＥＬ素子６０の寄生容量（図示せず）が充電され、第一トランジスタ２１のソース電位ＶＳ１１がＶＡ−ＶＴ１まで上昇する（なお（ＶＡ−ＶＴ１）＜Ｖｆであるため、ＥＬ素子６０は発光しない）。従って、第一トランジスタ２１のゲート−ソース間電圧ＶＧＳはＶＴ１となる。続いて、第一バスライン４１が、電位ＶＡより大きい電位ＶＢに設定される（時期ｔ２）。第一トランジスタ２１のゲート電位ＶＧ１１は略電位ＶＢまで上昇し、ＶＧＳは、ＶＢ−（ＶＡ−ＶＴ１）となる。このように、図６の例では、表示データに基づく電位に設定される第一バスライン４１の電位ＶＡ、ＶＢに基づいた電圧（ＶＢ−ＶＡ＋ＶＴ１）が第一トランジスタ２１のゲートとソースとの間に印加される。
Next, the first bus line 41 is set to the potential VA (VA>threshold voltage VT1 of the first transistor 21 and (VA-VT1)<forward voltage Vf of the EL element 60) (time t1). The gate potential VG11 of the first transistor 21 rises to almost the same potential as the potential VA. Further, since VA>VT1, a current flows between the drain and source of the first transistor 21, the parasitic capacitance (not shown) of the EL element 60 is charged, and the source potential VS11 of the first transistor 21 reaches VA-VT1. It rises (note that (VA-VT1)<Vf, so the EL element 60 does not emit light). Therefore, the gate-source voltage VGS of the first transistor 21 becomes VT1. Then, the first bus line 41 is set to the potential VB larger than the potential VA (timing t2). The gate potential VG11 of the first transistor 21 rises to approximately the potential VB, and VGS becomes VB-(VA-VT1). As described above, in the example of FIG. 6, the voltage (VB-VA+VT1) based on the potentials VA and VB of the first bus line 41 set to the potential based on the display data is between the gate and the source of the first transistor 21. Applied to.
そして、第二バスライン４２がロウレベルに設定され（時期ｔ３）、第三トランジスタ２３がオフ状態になると、第一トランジスタ２１のゲート−ソース間電圧ＶＧＳは、ＥＬ素子用補助容量Ｃ１によって維持される。一方、ＥＬ素子６０の図示されない寄生容量の充電の進行と共に第一トランジスタ２１のソース電位ＶＳ１１が上昇し、ＶＳ１１がＶｆを超えたところでＥＬ素子６０が発光する。ＥＬ素子６０にはＶＧＳ＝ＶＢ−ＶＡ＋ＶＴ１によって定まる大きさの第一トランジスタ２１のドレイン電流が流れ、その電流値に応じた輝度の光が放射される。ここで、ＶＧＳ−ＶＴ１がＶＢ−ＶＡによって定まるため、第一トランジスタ２１のスレッシュホルド電圧ＶＴ１のばらつきが補正され、ＥＬ素子６０に流れる電流を電位ＶＡおよびＶＢの適切な選択によって制御することができる。
Then, when the second bus line 42 is set to the low level (time t3) and the third transistor 23 is turned off, the gate-source voltage VGS of the first transistor 21 is maintained by the EL element auxiliary capacitance C1. .. On the other hand, the source potential VS11 of the first transistor 21 rises with the progress of charging of the parasitic capacitance (not shown) of the EL element 60, and the EL element 60 emits light when VS11 exceeds Vf. A drain current of the first transistor 21 having a size determined by VGS=VB-VA+VT1 flows through the EL element 60, and light having a brightness corresponding to the current value is emitted. Here, since VGS-VT1 is determined by VB-VA, variations in the threshold voltage VT1 of the first transistor 21 are corrected, and the current flowing through the EL element 60 can be controlled by appropriate selection of the potentials VA and VB. ..
第１行の第一トランジスタ２１への電圧の印加が終了すると、第２行以降の第一トランジスタ２１への電圧の印加が行われ第１フレーム表示期間Ｆ１が終了する。そして、第２フレーム以降でも同様に第一トランジスタ２１のゲート−ソース間に電圧が印加される。本実施形態の表示装置の駆動方法では、第一バスライン４１とＬＣ素子５０とが電気的に分離されるので、ＬＣ素子５０への影響を懸念することなく、このように第一トランジスタ２１のばらつき補正の観点で有利な制御方法を用いることができる。なお、ＬＣ素子５０の画素電極５１は、ＥＬ素子６０による表示期間中、切り替わり期間Ｐ２１において設定された電位を維持している。たとえば、画素電極５１の電位は、対向電極５３の電位と略同じである。
When the application of the voltage to the first transistor 21 in the first row is completed, the application of the voltage to the first transistor 21 in the second and subsequent rows is performed and the first frame display period F1 ends. Then, the voltage is similarly applied between the gate and the source of the first transistor 21 after the second frame. In the method for driving the display device of the present embodiment, the first bus line 41 and the LC element 50 are electrically separated from each other. A control method that is advantageous from the viewpoint of correction of variations can be used. The pixel electrode 51 of the LC element 50 maintains the potential set in the switching period P21 during the display period of the EL element 60. For example, the potential of the pixel electrode 51 is substantially the same as the potential of the counter electrode 53.
つぎに、液晶表示素子（ＬＣ素子）５０による表示期間中の動作が、図７Ａ〜７Ｃおよび前述の図４を参照して説明される。図７Ａ〜７Ｃには、ＬＣ素子５０による表示期間中における各ＬＣ素子５０への駆動電圧の書き込み動作が示されている。また、図７Ａは、フレームごとに全画素のＬＣ素子５０への印加電圧の極性を切り換えるフレーム反転方式による動作の例であり、図７Ｂは、隣接する画素のＬＣ素子５０への印加電圧の極性をフレームごとに互い違いに切り替えるドット反転方式による動作の例である。また、図７Ｃは、対向電極５３の電位をフレームごとに２つの電位の間で変化させながら行われるフレーム反転方式による動作の例である。電流遮断回路１１を設けることによってＥＬ素子６０の発光が停止され得るため、ＬＣ素子５０による表示においてこのような反転駆動方式を容易に用いることができる。
Next, the operation of the liquid crystal display element (LC element) 50 during the display period will be described with reference to FIGS. 7A to 7C and FIG. 4 described above. 7A to 7C show the write operation of the drive voltage to each LC element 50 during the display period by the LC element 50. Further, FIG. 7A is an example of the operation by the frame inversion method in which the polarities of the voltages applied to the LC elements 50 of all the pixels are switched for each frame, and FIG. 7B is the polarities of the voltages applied to the LC elements 50 of the adjacent pixels. This is an example of the operation based on the dot inversion method in which is switched alternately for each frame. Further, FIG. 7C is an example of the operation by the frame inversion method performed while changing the potential of the counter electrode 53 between two potentials for each frame. Since the emission of the EL element 60 can be stopped by providing the current cutoff circuit 11, such an inversion driving method can be easily used in the display by the LC element 50.
図７Ａに示されるように、まず、電流遮断回路１１によって第四バスライン４４からのＥＬ素子６０への電流の供給が停止される（図７Ａ〜７Ｃは、第三バスライン４３以外の信号線を介して電流遮断回路１１が制御される例である）。また、第三バスライン４３がハイレベルにされることによってＬＣ素子５０と第三トランジスタ２３とが電気的に接続される。期間Ｐ１２は、ＥＬ素子６０による表示からＬＣ素子５０による表示への切り替わり期間を示し、期間Ｆ１は、第１フレーム（第１画面）の表示期間であり期間Ｆ２は、第１フレームに続く第２フレームの表示期間である。
As shown in FIG. 7A, first, the current cutoff circuit 11 stops the supply of current from the fourth bus line 44 to the EL element 60 (in FIGS. This is an example in which the current cutoff circuit 11 is controlled via (4). Further, the LC element 50 and the third transistor 23 are electrically connected by setting the third bus line 43 to the high level. A period P12 indicates a switching period from display by the EL element 60 to display by the LC element 50, a period F1 is a display period of the first frame (first screen), and a period F2 is a second period following the first frame. This is the display period of the frame.
ＬＣ素子５０による表示期間Ｐ２において、第一バスライン４１が、ＬＣ素子５０に印加する電圧に基づく所望の電位に設定される。期間Ｆ１では、第一バスライン４１は、ＣＯＭラインＣＭの電位Ｖｃｍよりも高い電位に設定される。図７Ａでは、第一バスライン４１は、電位Ｖ１に設定されている。続いて、画素マトリクスの第１行に配置されている第二バスライン４２がハイレベルにされ、それぞれオン状態の第二トランジスタ２２と第三トランジスタ２３を介して各列の第一バスライン４１と各列の第１行のＬＣ素子５０の画素電極５１とが電気的に接続され、画素電極５１の電位が第一バスライン４１の電位と略同じ電位に変化する。その後、第二バスライン４２がロウレベルにされ、第三トランジスタ２３がオフ状態になると、画素電極５１の電位は、寄生容量の影響によって低下するものの、ＬＣ素子５０の容量成分およびＬＣ素子用補助容量Ｃ２の作用によって少なくとも期間Ｆ１の間電位Ｖ２に維持される。このようにして、第１行のＬＣ素子５０にＶ２とＶｃｍの差電圧が書き込まれる。続いて、第２行の第二バスライン４２の電位がハイレベルにされ、同様の手順で第２行のＬＣ素子５０への書き込みが行われる。順次、全てのＬＣ素子５０への書き込みが行われ、第１フレームが終了する。なお、第一バスライン４１は、書き込み対象の行が遷移するのに応じて当然所望の電位に変えられ得るが、図７Ａの例では、第一バスライン４１は、１フレーム中全て同電位に設定されている。
In the display period P2 by the LC element 50, the first bus line 41 is set to a desired potential based on the voltage applied to the LC element 50. In the period F1, the first bus line 41 is set to a potential higher than the potential Vcm of the COM line CM. In FIG. 7A, the first bus line 41 is set to the potential V1. Subsequently, the second bus line 42 arranged in the first row of the pixel matrix is set to the high level, and the second bus line 42 of each column is connected to the first bus line 41 of each column via the second transistor 22 and the third transistor 23 which are in the ON state. The pixel electrode 51 of the LC element 50 in the first row of each column is electrically connected, and the potential of the pixel electrode 51 changes to substantially the same potential as the potential of the first bus line 41. After that, when the second bus line 42 is set to the low level and the third transistor 23 is turned off, the potential of the pixel electrode 51 decreases due to the influence of the parasitic capacitance, but the capacitance component of the LC element 50 and the auxiliary capacitance for the LC element are reduced. The action of C2 maintains the potential V2 for at least the period F1. In this way, the difference voltage between V2 and Vcm is written in the LC element 50 of the first row. Then, the potential of the second bus line 42 in the second row is set to the high level, and writing to the LC element 50 in the second row is performed by the same procedure. Writing to all the LC elements 50 is sequentially performed, and the first frame ends. It should be noted that the first bus line 41 can be naturally changed to a desired potential in response to the transition of the row to be written, but in the example of FIG. 7A, all the first bus lines 41 have the same potential in one frame. It is set.
第２フレームにおいても同様にＬＣ素子５０に書き込みが行われるが、第２フレームでは、第一バスライン４１には、Ｖｃｍよりも低い電位Ｖ３が設定され、画素電極５１の電位はＶ３よりもさらに低い電位Ｖ４に維持される。従って、各ＬＣ素子５０には、第１フレームとは、逆極性であるＶ４とＶｃｍの差電圧が書き込まれる。このようにして、フレーム反転方式を用いたＬＣ素子５０による表示が行われる。なお、電位Ｖ１およびＶ３は、それぞれ、ＬＣ素子５０による表示期間中に第一バスライン４１に設定され得る最大電位および最低電位であってもよく、その場合、電位Ｖ１は略６Ｖであってもよく、電位Ｖ３は略０Ｖであってもよい。また、その場合、電位Ｖ２は略５Ｖであってもよく、電位Ｖ４は略−１Ｖであってもよく、Ｖｃｍは、略２Ｖであってもよい。
Similarly, in the second frame, writing is performed in the LC element 50, but in the second frame, the potential V3 lower than Vcm is set in the first bus line 41, and the potential of the pixel electrode 51 is further higher than V3. The low potential V4 is maintained. Therefore, a difference voltage between V4 and Vcm, which has a polarity opposite to that of the first frame, is written in each LC element 50. In this way, the display by the LC element 50 using the frame inversion method is performed. The potentials V1 and V3 may be the maximum potential and the minimum potential that can be set in the first bus line 41 during the display period by the LC element 50, respectively. In that case, the potential V1 may be approximately 6V. Of course, the potential V3 may be approximately 0V. In that case, the potential V2 may be approximately 5V, the potential V4 may be approximately -1V, and Vcm may be approximately 2V.
図７Ｂに示されるように、ドット反転方式では、画素マトリクスの１つの列において、奇数行と偶数行とでＣＯＭラインの電位Ｖｃｍに対する極性が切り換わるように第一バスライン４１の電位が設定される。さらに、１つの行においても奇数列と偶数列とでＣＯＭラインの電位Ｖｃｍに対する極性が切り換わるように、各列に配線される第一バスライン４１の電位が設定される。そして、連続する２つのフレーム間で、同一のＬＣ素子５０の画素電極５１に印加される電位の電位Ｖｃｍに対する極性が反転するように各第一バスライン４１の電位が設定される。このようなドット反転方式を用いることによって、たとえば、反転駆動によって生じ得る画面のちらつき（フリッカ）などを小さくできることがある。第二から第四のバスライン４２〜４４の切り替わりのタイミングや、画素電極５１の電位は、図７Ａと同様であるため、その説明は省略される。
As shown in FIG. 7B, in the dot inversion method, in one column of the pixel matrix, the potential of the first bus line 41 is set so that the polarity with respect to the potential Vcm of the COM line is switched between odd rows and even rows. It Further, the potential of the first bus line 41 wired in each column is set so that the polarity with respect to the potential Vcm of the COM line is switched between the odd column and the even column in one row. Then, the potential of each first bus line 41 is set such that the polarity of the potential applied to the pixel electrode 51 of the same LC element 50 is inverted with respect to the potential Vcm between two consecutive frames. By using such a dot inversion method, for example, screen flicker that may occur due to inversion driving may be reduced. The switching timing of the second to fourth bus lines 42 to 44 and the electric potential of the pixel electrode 51 are the same as those in FIG. 7A, and thus the description thereof will be omitted.
図７Ｃに示されるように、対向電極５３の電位をフレームごとに２つの電位の間で変化させながら行われるフレーム反転方式では、第一バスライン４１の電位は前述の図７Ａの例と同様に設定されるが、電位Ｖｃｍがフレームごとに変更される。図７Ｃの例では、電位Ｖｃｍは第１フレームにおいて電位Ｖ５に設定され、第２フレームでは電位Ｖ６に設定されている。一方、第一バスライン４１の電位は、第１フレームにおいて電位Ｖ５よりも高い所望の電位Ｖ７に設定され、第２フレームでは、電位Ｖ６よりも低い所望の電位Ｖ９に設定されている。ＬＣ素子５０には、第１フレームにおいて、電位Ｖｃｍよりも高い電位Ｖ８（電位Ｖ７から寄生容量の影響で低下した後の電位）と電位Ｖｃｍとの差電圧が書き込まれる。また、第２フレームでは、電位Ｖｃｍよりも低い電位Ｖ１０（電位Ｖ９から寄生容量の影響で低下した後の電位）と電位Ｖｃｍとの差電圧がＬＣ素子５０に書き込まれる。このような駆動方式を用いることによって、第一バスライン４１に設定し得る電位の範囲が狭い場合でも、ＬＣ素子５０への大きな書き込み電圧を得ることができる。従って、第一バスライン４１の電位の生成手段（たとえばデータ線ドライバ１３（図１参照））として汎用的で安価なデバイスを用い得ることがある。なお、電位Ｖ５は略−１Ｖであってもよく、電位Ｖ６は略２Ｖであってもよい。また、電位Ｖ７およびＶ９は、それぞれ、図７Ｃの例の駆動方式において、ＬＣ素子５０による表示期間中に第一バスライン４１に設定され得る最大電位および最低電位であってもよく、その場合、電位Ｖ７は略３Ｖであってもよく、電位Ｖ９は略０Ｖであってもよい。また、その場合、電位Ｖ８は略２Ｖであってもよく、電位Ｖ１０は略−１Ｖであってもよい。第二から第四のバスライン４２〜４４の切り替わりのタイミングは図７Ａと同様であるため、その説明は省略される。
As shown in FIG. 7C, in the frame inversion method that is performed while changing the potential of the counter electrode 53 between two potentials for each frame, the potential of the first bus line 41 is the same as in the example of FIG. 7A described above. Although set, the potential Vcm is changed for each frame. In the example of FIG. 7C, the potential Vcm is set to the potential V5 in the first frame and is set to the potential V6 in the second frame. On the other hand, the potential of the first bus line 41 is set to a desired potential V7 higher than the potential V5 in the first frame and set to a desired potential V9 lower than the potential V6 in the second frame. In the first frame, a difference voltage between a potential Vcm higher than the potential Vcm (potential after being reduced from the potential V7 due to the influence of parasitic capacitance) and the potential Vcm is written in the LC element 50. In the second frame, the difference voltage between the potential V10 (potential after reduction from the potential V9 due to the influence of parasitic capacitance) and the potential Vcm lower than the potential Vcm is written in the LC element 50. By using such a driving method, a large write voltage to the LC element 50 can be obtained even when the potential range that can be set in the first bus line 41 is narrow. Therefore, a general-purpose and inexpensive device may be used as the means for generating the potential of the first bus line 41 (for example, the data line driver 13 (see FIG. 1)). The potential V5 may be approximately -1V and the potential V6 may be approximately 2V. Further, the potentials V7 and V9 may be the maximum potential and the minimum potential that can be set in the first bus line 41 during the display period by the LC element 50 in the driving method of the example of FIG. 7C, respectively, in which case, The potential V7 may be approximately 3V and the potential V9 may be approximately 0V. In that case, the potential V8 may be approximately 2V and the potential V10 may be approximately -1V. Since the switching timing of the second to fourth bus lines 42 to 44 is the same as that in FIG. 7A, its description is omitted.
本実施形態では、電流遮断回路１１を設けることによってＥＬ素子６０の発光が停止され得るため、ＬＣ素子５０による表示において、このように多様な反転駆動方式を容易に用いることができる。各フレーム間で行ごとにＬＣ素子５０に書き込む電圧の極性を反転させる所謂１Ｈ反転方式や、列ごとに反転させる所謂カラム反転方式が用いられてもよい。表示装置１の用途などに応じて適切な反転駆動方式を用いてＬＣ素子５０の焼き付きを防止することができる。
In the present embodiment, the emission of the EL element 60 can be stopped by providing the current cutoff circuit 11. Therefore, in the display by the LC element 50, such various inversion driving methods can be easily used. A so-called 1H inversion method of inverting the polarity of the voltage written in the LC element 50 for each row between each frame or a so-called column inversion method of inverting each column may be used. The burn-in of the LC element 50 can be prevented by using an inversion driving method suitable for the application of the display device 1.
つぎに、本実施形態の表示装置１の変形例について、図面を参照しながら説明する。図８Ａには、本実施形態の表示装置１の駆動回路１０の第一変形例が示されている。図８Ａに示されるように、第一変形例の駆動回路１０では、複数の画素３（図１参照）の各々は、有機ＥＬ表示素子６０に並列に接続された第四トランジスタ２４をさらに備えている。図８Ａの例では、第四トランジスタ２４は、ｎチャネル電界効果型トランジスタ（ｎ−ＦＥＴ）であり、そのドレインは、ｎ−ＦＥＴである第一トランジスタ２１のソース、有機ＥＬ表示素子６０の陽極６１、およびＥＬ素子用補助容量Ｃ１の一端に接続されている。また、第四トランジスタのソースはＥＬ素子６０の陰極６３と共に接地線Ｅに接続され、ゲートは第六バスライン４６に接続されている。第六バスライン４６は、たとえば走査線ドライバ１２（図１参照）に接続されている。第四トランジスタ２４を備える点を除いて図８Ａに示される第一変形例は、図３に示される駆動回路１０の例と同じである。図３の例と同様の構成要素には同一の符号が付され、その説明は省略される。
Next, a modified example of the display device 1 of the present embodiment will be described with reference to the drawings. FIG. 8A shows a first modified example of the drive circuit 10 of the display device 1 of the present embodiment. As shown in FIG. 8A, in the drive circuit 10 of the first modified example, each of the plurality of pixels 3 (see FIG. 1) further includes a fourth transistor 24 connected in parallel to the organic EL display element 60. There is. In the example of FIG. 8A, the fourth transistor 24 is an n-channel field effect transistor (n-FET), and its drain is the source of the first transistor 21 which is an n-FET and the anode 61 of the organic EL display element 60. , And one end of the EL element auxiliary capacitance C1. The source of the fourth transistor is connected to the ground line E together with the cathode 63 of the EL element 60, and the gate is connected to the sixth bus line 46. The sixth bus line 46 is connected to the scanning line driver 12 (see FIG. 1), for example. The first modified example shown in FIG. 8A except that the fourth transistor 24 is provided is the same as the example of the drive circuit 10 shown in FIG. The same components as those in the example of FIG. 3 are designated by the same reference numerals, and the description thereof will be omitted.
図８Ｂに示されるように、図８Ａに示される第一変形例では、切り替わり期間Ｐ２１において、第六バスライン４６がハイレベルになり、第四トランジスタ２４がオン状態となって、第一トランジスタ２１のソースが第四トランジスタ２４を介して接地線Ｅと接続される点が、前述の図３および図６の例と異なる。
As shown in FIG. 8B, in the first modified example shown in FIG. 8A, during the switching period P21, the sixth bus line 46 becomes high level, the fourth transistor 24 is turned on, and the first transistor 21 is turned on. Is connected to the ground line E via the fourth transistor 24, which is different from the examples of FIGS. 3 and 6 described above.
まず、第三バスライン４３がハイレベルの間に、第六バスライン４６は、第二バスライン４２と共にハイレベルにされ、第三トランジスタ２３および第四トランジスタ２４はオン状態となって、第一トランジスタ２１のソースは第四トランジスタ２４を介して接地線Ｅと接続される。従って、ＥＬ素子６０の図示されない寄生容量に蓄えられた電荷は放電され、第一トランジスタ２１のソース電位ＶＳ１１はゼロ電位になる。この時、第一バスライン４１の電位はＶｃｍと略同じ電位にされており、第一トランジスタ２１のゲート電位ＶＧ１１およびＬＣ素子５０の画素電極５１の電位はＶｃｍと略同じ電位になってＬＣ素子５０の残留電荷は放電される。その後、第三バスライン４３はロウレベルとなり、ＬＣ素子５０は他の構成要素と電気的に分離され、画素電極５１の電位は略Ｖｃｍに保たれる。
First, while the third bus line 43 is at the high level, the sixth bus line 46 is set to the high level together with the second bus line 42, the third transistor 23 and the fourth transistor 24 are turned on, and The source of the transistor 21 is connected to the ground line E via the fourth transistor 24. Therefore, the electric charge stored in the parasitic capacitance (not shown) of the EL element 60 is discharged, and the source potential VS11 of the first transistor 21 becomes zero potential. At this time, the potential of the first bus line 41 is set to substantially the same potential as Vcm, and the potential of the gate potential VG11 of the first transistor 21 and the pixel electrode 51 of the LC element 50 becomes substantially the same potential as Vcm. The residual charge of 50 is discharged. After that, the third bus line 43 becomes low level, the LC element 50 is electrically separated from other constituent elements, and the potential of the pixel electrode 51 is maintained at about Vcm.
さらにその後、第一バスライン４１の電位は必要に応じて任意の電位に設定され、第一トランジスタ２１のゲート電位ＶＧ１１もそれに追随した電位になる。この時、前述の図３および図６の例では、第一バスライン４１の電位が、好ましくは第一トランジスタ２１の閾値電圧よりもわずかに大きい値に設定され、第一トランジスタ２１に電流を流すことによって、そのソース電位ＶＳ１１がゼロ電位に落とされた。一方、図８Ａおよび図８Ｂの例では、最初に第六バスライン４６によってソース電位ＶＳ１１が接地線Ｅの電位（ゼロ電位）に落とされるので、第一トランジスタ２１の閾値電圧よりも絶対値が小さい値に第一バスライン４１の電位を設定することができる。そうすることで第一トランジスタ２１がオフ状態となるため、切り替わり期間Ｐ２１において第四バスライン４４がハイレベルになって電源電圧が印加された瞬間に、ＥＬ素子６０が余計な発光をしないように抑制することができる。このように、有機ＥＬ表示素子６０に並列に接続された第四トランジスタ２４をさらに備えることで、第一トランジスタ２１のソース電位ＶＳ１１を、より確実に、かつ、短い時間でゼロ電位にすることができ、ＥＬ素子６０の駆動電流を正確に制御することができる。また、ＥＬ素子６０による表示への切り替わりの瞬間にＥＬ素子６０が余計な発光をすることを防ぐことができる。図８Ｂに示されるタイミングチャートは、この点を除いて図６に示されるタイミングチャートと同じであるため、その他の動作についての説明は省略される。
After that, the potential of the first bus line 41 is set to an arbitrary potential as needed, and the gate potential VG11 of the first transistor 21 also follows the potential. At this time, in the above-described examples of FIGS. 3 and 6, the potential of the first bus line 41 is preferably set to a value slightly larger than the threshold voltage of the first transistor 21, and a current flows through the first transistor 21. As a result, the source potential VS11 was dropped to zero potential. On the other hand, in the example of FIGS. 8A and 8B, the source potential VS11 is first dropped to the potential of the ground line E (zero potential) by the sixth bus line 46, so that the absolute value is smaller than the threshold voltage of the first transistor 21. The potential of the first bus line 41 can be set to the value. By doing so, the first transistor 21 is turned off, so that the EL element 60 does not emit extra light at the moment when the fourth bus line 44 becomes high level and the power supply voltage is applied in the switching period P21. Can be suppressed. As described above, by further including the fourth transistor 24 connected in parallel to the organic EL display element 60, the source potential VS11 of the first transistor 21 can be set to zero potential more reliably and in a short time. Therefore, the drive current of the EL element 60 can be accurately controlled. Further, it is possible to prevent the EL element 60 from emitting extra light at the moment of switching to the display by the EL element 60. The timing chart shown in FIG. 8B is the same as the timing chart shown in FIG. 6 except for this point, and therefore description of other operations is omitted.
図９Ａには、本実施形態の表示装置１の駆動回路１０の第二変形例が示されている。図９Ａに示されるように、第二変形例の駆動回路１０では、複数の画素３（図１参照）の各々は、第四バスライン４４と第一トランジスタ２１との間に接続された第十トランジスタ３０をさらに備えている。図９Ａの例では、第十トランジスタ３０は、ｎチャネル電界効果型トランジスタ（ｎ−ＦＥＴ）であり、そのドレインは、第四バスライン４４に接続され、ソースが第一トランジスタ２１のドレインに接続されている。そして、第十トランジスタ３０のゲートは第七バスライン４７に接続されている。第七バスライン４７は、たとえば走査線ドライバ１２（図１参照）に接続されている。なお、第十トランジスタ３０は、前述の電流遮断回路１１（図４参照）を構成する電界効果型トランジスタであってもよい。第十トランジスタ３０を備える点を除いて図９Ａに示される第二変形例は、図３に示される駆動回路１０の例と同じである。図３の例と同様の構成要素には同一の符号が付され、その説明は省略される。
FIG. 9A shows a second modified example of the drive circuit 10 of the display device 1 of the present embodiment. As shown in FIG. 9A, in the drive circuit 10 of the second modified example, each of the plurality of pixels 3 (see FIG. 1) is connected to the fourth bus line 44 and the first transistor 21 to form a tenth pixel. The transistor 30 is further provided. In the example of FIG. 9A, the tenth transistor 30 is an n-channel field effect transistor (n-FET), its drain is connected to the fourth bus line 44, and its source is connected to the drain of the first transistor 21. ing. The gate of the tenth transistor 30 is connected to the seventh bus line 47. The seventh bus line 47 is connected to the scanning line driver 12 (see FIG. 1), for example. The tenth transistor 30 may be a field effect transistor that constitutes the current cutoff circuit 11 (see FIG. 4). The second modified example shown in FIG. 9A except that the tenth transistor 30 is provided is the same as the example of the drive circuit 10 shown in FIG. The same components as those in the example of FIG. 3 are designated by the same reference numerals, and the description thereof will be omitted.
図９Ｂに示されるように、図９Ａに示される第二変形例では、切り替わり期間Ｐ２１において、第七バスライン４７がハイレベルになり、第十トランジスタ３０がオン状態となって第四バスライン４４の電源電圧が第一トランジスタ２１のドレインに印加される点が、前述の図３および図４の例と異なる。
As shown in FIG. 9B, in the second modified example shown in FIG. 9A, during the switching period P21, the seventh bus line 47 becomes high level, the tenth transistor 30 is turned on, and the fourth bus line 44 is turned on. The point that the power supply voltage is applied to the drain of the first transistor 21 is different from the examples of FIGS. 3 and 4 described above.
まず、第三バスライン４３がハイレベルの間に、第二バスライン４２が全段ハイレベルになり、ＣＯＭラインの電位Ｖｃｍと略同じ電位に設定されている第一バスライン４１の電位が、第一トランジスタ２１のゲートに印加される。第一トランジスタ２１のゲート電位ＶＧ１１およびＬＣ素子５０の画素電極５１の電位はＶｃｍと略同じ電位になり、ＬＣ素子５０の残留電荷が放電される。その後、第三バスライン４３はロウレベルとなり第二トランジスタ２２がオフとなって、ＬＣ素子５０は他の構成要素と電気的に分離され、画素電極５１の電位はＶｃｍに保たれる。
First, while the third bus line 43 is at the high level, the second bus line 42 is at the high level in all stages, and the potential of the first bus line 41 set to the same potential as the potential Vcm of the COM line is It is applied to the gate of the first transistor 21. The gate potential VG11 of the first transistor 21 and the potential of the pixel electrode 51 of the LC element 50 become substantially the same potential as Vcm, and the residual charge of the LC element 50 is discharged. After that, the third bus line 43 becomes low level, the second transistor 22 is turned off, the LC element 50 is electrically separated from other components, and the potential of the pixel electrode 51 is maintained at Vcm.
さらにその後、第一バスライン４１の電位は必要に応じて任意の電位に設定され、第一トランジスタ２１のゲート電位ＶＧ１１もそれに追随した電位になる。この時、第一バスライン４１の電位（および、第一トランジスタ２１のゲート電位ＶＧ１１）は、第一トランジスタ２１の閾値電圧よりも絶対値が大きい値に設定されることが望ましい。そうすると、次に第七バスライン４７及び第四バスライン４４がハイレベルになり電源電圧が供給されると、駆動トランジスタである第一トランジスタ２１を介してＥＬ素子６０に電流が流れ、ＥＬ素子６０の寄生容量に蓄えられた電荷は放電され、第一トランジスタ２１のソース電位ＶＳ１１はゆっくりとゼロ電位に達する。このように、電源電圧との接続を制御する第十トランジスタ３０をさらに備えることで、ＥＬ素子６０の発光状態（オン/オフ）を自由に制御することができ、任意の階調をより精度良く表現することができる。図９Ｂに示されるタイミングチャートは、上記の点を除いて図６に示されるタイミングチャートと同じであるため、その他の動作についての説明は省略される。
After that, the potential of the first bus line 41 is set to an arbitrary potential as needed, and the gate potential VG11 of the first transistor 21 also follows the potential. At this time, the potential of the first bus line 41 (and the gate potential VG11 of the first transistor 21) is preferably set to a value whose absolute value is larger than the threshold voltage of the first transistor 21. Then, when the seventh bus line 47 and the fourth bus line 44 become high level next and the power supply voltage is supplied, a current flows through the EL element 60 via the first transistor 21 which is a drive transistor, and the EL element 60. The electric charge stored in the parasitic capacitance is discharged, and the source potential VS11 of the first transistor 21 slowly reaches zero potential. As described above, by further including the tenth transistor 30 for controlling the connection with the power supply voltage, the light emitting state (ON/OFF) of the EL element 60 can be freely controlled, and an arbitrary gradation can be more accurately measured. Can be expressed. The timing chart shown in FIG. 9B is the same as the timing chart shown in FIG. 6 except for the above points, and therefore description of other operations is omitted.
図１０Ａには、本実施形態の表示装置１の駆動回路１０の第三変形例が示されている。図１０Ａに示されるように、第三変形例の駆動回路１０では、第一トランジスタ２１、第二トランジスタ２２および第三トランジスタ２３がｐチャネル電界効果型トランジスタ（ｐ−ＦＥＴ）である点が、図３に示される例と異なっている。そのため、第三トランジスタ２３のドレインが、第一トランジスタ２１のゲートおよび第二トランジスタ２２のソースに接続されている。第三トランジスタ２３のソースが第一バスライン４１に接続され、第二トランジスタ２２のドレインがＬＣ素子５０の画素電極５１に接続されている。また、第一トランジスタ２１のソースが第四バスライン４４に接続され、そのドレインがＥＬ素子６０の陽極６１に接続されている。従って、ＥＬ素子用補助容量Ｃ１の一端は、第一トランジスタ２１のソースと共に第四バスライン４４に接続されている。第一から第三のトランジスタ２１〜２３がｐ−ＦＥＴである点を除いて図１０Ａに示される第三変形例は、図３に示される駆動回路１０の例と同じである。図３の例と同様の構成要素には同一の符号が付され、その説明は省略される。
FIG. 10A shows a third modification of the drive circuit 10 of the display device 1 according to the present embodiment. As shown in FIG. 10A, in the drive circuit 10 of the third modification, the first transistor 21, the second transistor 22, and the third transistor 23 are p-channel field effect transistors (p-FET). 3 is different from the example shown in FIG. Therefore, the drain of the third transistor 23 is connected to the gate of the first transistor 21 and the source of the second transistor 22. The source of the third transistor 23 is connected to the first bus line 41, and the drain of the second transistor 22 is connected to the pixel electrode 51 of the LC element 50. Further, the source of the first transistor 21 is connected to the fourth bus line 44, and the drain thereof is connected to the anode 61 of the EL element 60. Therefore, one end of the EL element auxiliary capacitance C1 is connected to the fourth bus line 44 together with the source of the first transistor 21. The third modification shown in FIG. 10A is the same as the example of the drive circuit 10 shown in FIG. 3 except that the first to third transistors 21 to 23 are p-FETs. The same components as those in the example of FIG. 3 are designated by the same reference numerals, and the description thereof will be omitted.
図１０Ｂには、図１０Ａに示される第三変形例の駆動回路１０におけるＥＬ素子６０による表示期間中の動作が示されている。第一トランジスタ２１が図１０Ａのようにｐ−ＦＥＴであり、そのソースが第四バスライン４４に接続される場合、ソース電位が安定するため、前述の図６に示される第一トランジスタ２１への電圧の印加方法と異なるシンプルな方法を用いることができる。すなわち、図１０Ｂに示されるように、第一バスライン４１は、画素マトリクスの各行の第一トランジスタ２１への電圧印加の際に、単に、第一トランジスタ２１のゲートにセットされるべき電位に設定される。図１０Ｂの第一バスライン４１の電位を示す段には、画素マトリクスの行ごとに、第一バスライン４１がハイレベル（ＶＨ）からロウレベル（ＶＬ）、および、ロウレベルからハイレベルに設定される場合の電位の変化が重ねて示されている（図１０Ｂでは、第一バスライン４１から第一トランジスタ２１のゲートまでの間の容量成分の影響で電位が緩やかに変化するように描かれている）。同様に、各行の第一トランジスタ２１のゲート電位ＶＧ１１、ＶＧ１２を示す段には、各ゲート電位がハイレベルからロウレベル、および、ロウレベルからハイレベルに設定される場合の電位の変化が重ねて示されている。また、第二トランジスタ２２および第三トランジスタ２３はｐ−ＦＥＴであるため、第三バスライン４３および第二バスライン４２がそれぞれロウレベルのときに、第二トランジスタ２２および第三トランジスタ２３は、それぞれオン状態となる。
FIG. 10B shows an operation during the display period by the EL element 60 in the drive circuit 10 of the third modified example shown in FIG. 10A. When the first transistor 21 is a p-FET as shown in FIG. 10A and its source is connected to the fourth bus line 44, the source potential is stable, so that the first transistor 21 shown in FIG. A simple method different from the voltage application method can be used. That is, as shown in FIG. 10B, the first bus line 41 is simply set to a potential that should be set to the gate of the first transistor 21 when the voltage is applied to the first transistor 21 in each row of the pixel matrix. To be done. In the stage showing the potential of the first bus line 41 of FIG. 10B, the first bus line 41 is set from high level (VH) to low level (VL) and from low level to high level for each row of the pixel matrix. The potential changes in the above case are shown in a superposed manner (in FIG. 10B, the potential is drawn so as to change gently due to the influence of the capacitance component between the first bus line 41 and the gate of the first transistor 21. ). Similarly, in the stages showing the gate potentials VG11 and VG12 of the first transistor 21 in each row, changes in the potential when the gate potentials are set from the high level to the low level and from the low level to the high level are overlapped. ing. Further, since the second transistor 22 and the third transistor 23 are p-FETs, when the third bus line 43 and the second bus line 42 are low level, respectively, the second transistor 22 and the third transistor 23 are turned on. It becomes a state.
図１１Ａには、本実施形態の表示装置１の駆動回路１０の第四変形例が示されている。図１１Ａに示されるように、第四変形例の駆動回路１０では、第一トランジスタ２１がｐチャネル電界効果型トランジスタ（ｐ−ＦＥＴ）である点が図３に示される例と異なっている。従って、第一トランジスタ２１のソースが、ＥＬ素子用補助容量Ｃ１の一端と共に、第四バスライン４４に接続され、そのドレインがＥＬ素子６０の陽極６１に接続されている。前述の図１０Ａの例と同様に、第一トランジスタ２１がｐ−ＦＥＴであるため、第一トランジスタ２１への電圧の印加の際にシンプルな方法を用いることができる。一方、第二および第三のトランジスタ２２、２３は、キャリアの移動度が高いｎチャネル電界効果型トランジスタであるため、ＬＣ素子５０への駆動電圧の書き込みを短い時間で行うことができる。第一トランジスタ２１がｐ−ＦＥＴである点を除いて図１１Ａに示される第四変形例は、図３に示される駆動回路１０の例と同じである。図３の例と同様の構成要素には同一の符号が付され、その説明は省略される。
FIG. 11A shows a fourth modified example of the drive circuit 10 of the display device 1 of the present embodiment. As shown in FIG. 11A, the drive circuit 10 of the fourth modified example is different from the example shown in FIG. 3 in that the first transistor 21 is a p-channel field effect transistor (p-FET). Therefore, the source of the first transistor 21 is connected to the fourth bus line 44 together with one end of the EL element auxiliary capacitance C1, and the drain thereof is connected to the anode 61 of the EL element 60. Since the first transistor 21 is a p-FET as in the example of FIG. 10A described above, a simple method can be used when applying a voltage to the first transistor 21. On the other hand, since the second and third transistors 22 and 23 are n-channel field effect transistors having high carrier mobility, the driving voltage can be written in the LC element 50 in a short time. The fourth modification shown in FIG. 11A is the same as the example of the drive circuit 10 shown in FIG. 3 except that the first transistor 21 is a p-FET. The same components as those in the example of FIG. 3 are designated by the same reference numerals, and the description thereof will be omitted.
図１１Ｂに示されるように、図１１Ａに示される第四変形例においても、前述の図１０Ａに示される第三変形例と同様に、第一バスライン４１には、画素マトリクスの各行の第一トランジスタ２１への電圧印加の際に、単に、第一トランジスタ２１のゲートにセットされるべき電位が設定される。第四変形例においても、このようにシンプルな印加方法を用いることができる。なお、図１１Ｂにおいて、第三バスライン４３および第二バスライン４２がそれぞれハイレベルのときに、ｎチャネル電界効果型トランジスタである第二トランジスタ２２および第三トランジスタ２３が、それぞれオン状態となる。
As shown in FIG. 11B, also in the fourth modified example shown in FIG. 11A, similar to the third modified example shown in FIG. 10A described above, the first bus line 41 includes the first of each row of the pixel matrix. When the voltage is applied to the transistor 21, the potential to be set in the gate of the first transistor 21 is simply set. Also in the fourth modification, such a simple application method can be used. In FIG. 11B, when the third bus line 43 and the second bus line 42 are at the high level, the second transistor 22 and the third transistor 23, which are n-channel field effect transistors, are turned on.
＜実施形態２＞
つぎに実施形態２の表示装置について、図面を参照しながら説明する。なお、実施形態２の表示装置は、主に、各画素３の駆動回路に関して、実施形態１の表示装置と異なる。一方、実施形態２の表示装置の構造や、複数の画素３の配列などは、図２および図１に例示される実施形態１の表示装置１の構造や画素３の配列と同様である。従って、主に、実施形態２に係る駆動回路１０ａが説明され、実施形態１と同様の構成要素についての説明は省略される。図１２には駆動回路１０ａの一例が示されている。
<Embodiment 2>
Next, the display device of Embodiment 2 will be described with reference to the drawings. The display device of the second embodiment is different from the display device of the first embodiment mainly in the drive circuit of each pixel 3. On the other hand, the structure of the display device of Embodiment 2 and the arrangement of the plurality of pixels 3 are similar to the structure of the display device 1 of Embodiment 1 and the arrangement of the pixels 3 illustrated in FIGS. 2 and 1. Therefore, the drive circuit 10a according to the second embodiment will be mainly described, and description of the same components as those of the first embodiment will be omitted. FIG. 12 shows an example of the drive circuit 10a.
図１２に示されるように、本実施形態に係る駆動回路１０ａは、前述の実施形態１に係る駆動回路１０と同様に、第一バスライン４１と、第二バスライン４２と、第三バスライン４３と、有機ＥＬ表示素子６０に電流を供給する第四バスライン４４と、を少なくとも含み、有機ＥＬ表示素子（ＥＬ素子）６０は、液晶表示素子（ＬＣ素子）５０の画素電極５１および対向電極５３と電気的に分離してそれぞれ形成された陽極６１および陰極６３を備えている。さらに、駆動回路１０ａは、前述の駆動回路１０と同様に、ＥＬ素子６０に供給される電流の大きさを第一バスライン４１の電位に基づいて変化させる第一トランジスタ２１と、第二トランジスタ２２と、第二バスライン４２の電位に基づいて第一トランジスタ２１および第二トランジスタ２２と第一バスライン４１とを電気的に接続する第三トランジスタ２３と、を備えている。そして、本実施形態では、第一トランジスタ２１、第二トランジスタ２２および第三トランジスタ２３がｐチャネル電界効果型トランジスタ（ｐ−ＦＥＴ）であり、第一トランジスタ２１のソースと第三トランジスタ２３のドレインとが接続されると共に、第三トランジスタ２３のソースが第一バスライン４１に接続されている。また、第一トランジスタ２１のゲートと第二トランジスタ２２のソースとが接続されると共に、第二トランジスタ２２のドレインが液晶表示素子５０の画素電極５１に接続されている。そして、駆動回路１０ａは、さらに、第二バスライン４２の電位に基づいて第一トランジスタ２１のゲートと第一トランジスタ２１のドレインとを略短絡すべく設けられた第五トランジスタ２５を備えている。さらに、駆動回路１０ａは、第一トランジスタ２１のソースと第四バスライン４４とを電気的に接続するかまたは分離する第六トランジスタ２６と、第一トランジスタ２１のドレインと有機ＥＬ表示素子６０の陽極６１とを電気的に接続するかまたは分離する第七トランジスタ２７と、を備えている。
As shown in FIG. 12, the drive circuit 10a according to the present embodiment includes a first bus line 41, a second bus line 42, and a third bus line, as in the drive circuit 10 according to the first embodiment described above. 43 and at least a fourth bus line 44 that supplies a current to the organic EL display element 60. The organic EL display element (EL element) 60 is a pixel electrode 51 and a counter electrode of a liquid crystal display element (LC element) 50. It has an anode 61 and a cathode 63 which are electrically separated from each other and formed. Further, the drive circuit 10 a, like the drive circuit 10 described above, changes the magnitude of the current supplied to the EL element 60 based on the potential of the first bus line 41, and the second transistor 22. And a third transistor 23 electrically connecting the first transistor 21 and the second transistor 22 to the first bus line 41 based on the potential of the second bus line 42. In the present embodiment, the first transistor 21, the second transistor 22 and the third transistor 23 are p-channel field effect transistors (p-FET), and the source of the first transistor 21 and the drain of the third transistor 23 are And the source of the third transistor 23 is connected to the first bus line 41. The gate of the first transistor 21 and the source of the second transistor 22 are connected, and the drain of the second transistor 22 is connected to the pixel electrode 51 of the liquid crystal display element 50. The drive circuit 10a further includes a fifth transistor 25 provided to substantially short-circuit the gate of the first transistor 21 and the drain of the first transistor 21 based on the potential of the second bus line 42. Further, the drive circuit 10a includes a sixth transistor 26 that electrically connects or disconnects the source of the first transistor 21 and the fourth bus line 44, a drain of the first transistor 21, and an anode of the organic EL display element 60. And a seventh transistor 27 that electrically connects or disconnects 61.
第五トランジスタ２５のドレインは第一トランジスタ２１のゲートに接続され、第五トランジスタ２５のソースは第一トランジスタのドレインに接続され、第五トランジスタ２５のゲートが、第二バスライン４２に接続されている。また、第六トランジスタ２６のソースが第四バスライン４４に接続され、第六トランジスタ２６のドレインが第三トランジスタ２３のドレインと共に第一トランジスタ２１のソースに接続されている。ＥＬ素子用補助容量Ｃ１は、第一トランジスタ２１のゲートと第四バスライン４４との間に接続されている。また、第七トランジスタ２７のソースが第一トランジスタ２１のドレインおよび第五トランジスタ２５のソースに接続され、第七トランジスタ２７のドレインがＥＬ素子６０の陽極６１に接続されている。そして、図１２の例では、第六トランジスタ２６のゲートおよび第七トランジスタ２７のゲートは共に第八バスライン４８に接続されている。
The drain of the fifth transistor 25 is connected to the gate of the first transistor 21, the source of the fifth transistor 25 is connected to the drain of the first transistor 25, and the gate of the fifth transistor 25 is connected to the second bus line 42. There is. The source of the sixth transistor 26 is connected to the fourth bus line 44, and the drain of the sixth transistor 26 is connected to the source of the first transistor 21 together with the drain of the third transistor 23. The EL element auxiliary capacitance C1 is connected between the gate of the first transistor 21 and the fourth bus line 44. The source of the seventh transistor 27 is connected to the drain of the first transistor 21 and the source of the fifth transistor 25, and the drain of the seventh transistor 27 is connected to the anode 61 of the EL element 60. In the example of FIG. 12, the gate of the sixth transistor 26 and the gate of the seventh transistor 27 are both connected to the eighth bus line 48.
なお、第一トランジスタ２１のゲートは、第五トランジスタ２５がオン状態となって、第一トランジスタ２１のゲートとドレインとが短絡されると、そのソースとの間で所謂ダイオード接続された状態となる。その場合、第一トランジスタ２１のゲートには、第三トランジスタ２３を介して、第一バスライン４１に基づく電位（具体的にはスレッシュホルド電圧の大きさだけソース電位よりも低下した電位）が設定される。従って第一トランジスタ２１は、ＥＬ素子６０に供給される電流の大きさを第一バスライン４１の電位に基づいて変化させ得る。また、そのように、第一トランジスタ２１のソースとドレインとがダイオード接続され得るため、第三トランジスタ２３は、第二バスライン４２の電位に基づいて、第二トランジスタ２２のソースを第一バスライン４１に電気的に接続し得る。図１２に示される駆動回路を用いることによって、第一トランジスタ２１のゲート−ソース間の電圧においてスレッシュホルド電圧を補償することができるので、スレッシュホルド電圧のばらつきの影響を小さくすることができ、ＥＬ素子６０に流れる電流を精緻に制御することができる。
The gate of the first transistor 21 is in a so-called diode-connected state with its source when the fifth transistor 25 is turned on and the gate and drain of the first transistor 21 are short-circuited. .. In that case, a potential based on the first bus line 41 (specifically, a potential lower than the source potential by the magnitude of the threshold voltage) is set to the gate of the first transistor 21 via the third transistor 23. To be done. Therefore, the first transistor 21 can change the magnitude of the current supplied to the EL element 60 based on the potential of the first bus line 41. Further, since the source and the drain of the first transistor 21 can be diode-connected as described above, the third transistor 23 sets the source of the second transistor 22 to the first bus line based on the potential of the second bus line 42. 41 may be electrically connected. By using the driving circuit shown in FIG. 12, the threshold voltage can be compensated for in the voltage between the gate and the source of the first transistor 21, so that the influence of variations in the threshold voltage can be reduced, and the EL The current flowing through the element 60 can be precisely controlled.
また、図１２の例では、実施形態２の表示装置に備えられる複数のバスラインは、複数の画素３（図１参照）における行毎に設けられていて後述の第一トランジスタ２１のゲート電位の初期化の際に第一トランジスタ２１のゲートに電気的に接続される第五バスライン４５をさらに含んでいる。また、図１２の例では、複数の画素３の各々の駆動回路１０ａは、第五バスライン４５と第一トランジスタ２１のゲートとを電気的に接続するかまたは分離する第八トランジスタ２８と、第二バスライン４２の電位に基づいて有機ＥＬ表示素子６０を放電させるべく設けられた第九トランジスタ２９とを備えている。
In addition, in the example of FIG. 12, the plurality of bus lines included in the display device of the second embodiment are provided for each row in the plurality of pixels 3 (see FIG. 1) and have a gate potential of the first transistor 21 described later. It further includes a fifth bus line 45 electrically connected to the gate of the first transistor 21 during initialization. Further, in the example of FIG. 12, the drive circuit 10a of each of the plurality of pixels 3 includes an eighth transistor 28 that electrically connects or disconnects the fifth bus line 45 and the gate of the first transistor 21, and And a ninth transistor 29 provided to discharge the organic EL display element 60 based on the potential of the second bus line 42.
すなわち、第八トランジスタ２８のソースは第一トランジスタ２１のゲートおよび第二トランジスタ２２のソースに接続され、第八トランジスタ２８のドレインは第五バスライン４５に接続されている。図１２の例では、第八トランジスタ２８のゲートは、第九バスライン４９に接続されている。また、第九トランジスタ２９のソースはＥＬ素子６０の陽極６１に接続され、ドレインは第五バスライン４５に接続されている。第九トランジスタ２９を備えることによって、有機ＥＬ表示素子６０の残留電荷による表示ムラの発生などを防ぐことができる。図１２の例では、第九トランジスタ２９のゲートは第二バスライン４２に接続されている。なお、図１２の例では、第五から第九のトランジスタ２５〜２９は、全てｐチャネル電界効果型トランジスタであり、第五および第八のバスライン４５、４８は、たとえば走査線ドライバ１２（図１参照）に接続されている。第九バスライン４９は、走査線ドライバ１２に接続されていてもよいが、本実施形態では、走査線ドライバ１２に対して独立して動作し得る第二走査線ドライバ１２ａ（図１参照）に接続されている。
That is, the source of the eighth transistor 28 is connected to the gate of the first transistor 21 and the source of the second transistor 22, and the drain of the eighth transistor 28 is connected to the fifth bus line 45. In the example of FIG. 12, the gate of the eighth transistor 28 is connected to the ninth bus line 49. The source of the ninth transistor 29 is connected to the anode 61 of the EL element 60, and the drain thereof is connected to the fifth bus line 45. By providing the ninth transistor 29, it is possible to prevent display unevenness due to residual charges of the organic EL display element 60. In the example of FIG. 12, the gate of the ninth transistor 29 is connected to the second bus line 42. In the example of FIG. 12, the fifth to ninth transistors 25 to 29 are all p-channel field effect transistors, and the fifth and eighth bus lines 45 and 48 are, for example, the scanning line driver 12 (see FIG. 1)). The ninth bus line 49 may be connected to the scanning line driver 12, but in the present embodiment, it is a second scanning line driver 12a (see FIG. 1) that can operate independently of the scanning line driver 12. It is connected.
なお、第一トランジスタ２１のゲート電位の「初期化」は、第一トランジスタ２１のゲート−ソース間に表示データに基づく電圧を印加する前に、第一トランジスタ２１のゲート電位を予め定められた初期電位に設定することを意味している。たとえば、第一トランジスタ２１のゲート電位は、初期化の際に、第五バスライン４５の電位に設定される。初期化の際に、ＥＬ素子用補助容量Ｃ１が充電または放電される。
The “initialization” of the gate potential of the first transistor 21 means that the gate potential of the first transistor 21 is set to a predetermined initial value before the voltage based on the display data is applied between the gate and the source of the first transistor 21. It means setting to a potential. For example, the gate potential of the first transistor 21 is set to the potential of the fifth bus line 45 at the time of initialization. At the time of initialization, the EL element auxiliary capacitance C1 is charged or discharged.
図１２に示される駆動回路１０ａを例に、図１３および図１４を参照して実施形態２の表示装置の駆動方法を説明する。図１３および図１４には、本発明の実施形態２の表示装置の駆動方法における、ＬＣ素子による表示期間Ｐ２からＥＬ素子による表示への切り替わり期間Ｐ２１、およびＥＬ素子による表示期間Ｐ１中の動作の例が示されている。実施形態２の表示装置の駆動方法は、前述の実施形態１の表示装置の駆動方法と同様に、ＥＬ素子６０による表示を行うときに、表示データに基づく電圧を第一トランジスタ２１のゲートとソースとの間に印加し、かつ、第一バスライン４１と液晶表示素子５０とを、第二トランジスタ２２を用いて電気的に分離することを特徴としている。また、実施形態２の表示装置の駆動方法は、ＬＣ素子５０による表示を行うときに、第三トランジスタ２３をオン状態にすることによって第一バスライン４１とＬＣ素子５０の画素電極５１とを電気的に接続し、さらに、ＥＬ素子６０による表示への切り換えにおいて、第二トランジスタ２２をオフ状態にする前に画素電極５１と対向電極５３との間の電位差を減少させる、ことを特徴としている。
A driving method of the display device according to the second embodiment will be described with reference to FIGS. 13 and 14 by taking the driving circuit 10a shown in FIG. 12 as an example. FIG. 13 and FIG. 14 show the operation during the switching period P21 from the display period P2 by the LC element to the display by the EL element and the display period P1 by the EL element in the driving method for the display device according to the second embodiment of the present invention. An example is shown. The driving method of the display device of the second embodiment is similar to the driving method of the display device of the above-described first embodiment, when the display by the EL element 60 is performed, the voltage based on the display data is applied to the gate and the source of the first transistor 21. And the first bus line 41 and the liquid crystal display element 50 are electrically separated by using the second transistor 22. In addition, in the display device driving method according to the second embodiment, when the display is performed by the LC element 50, the third transistor 23 is turned on to electrically connect the first bus line 41 and the pixel electrode 51 of the LC element 50. In addition, the potential difference between the pixel electrode 51 and the counter electrode 53 is reduced before the second transistor 22 is turned off when switching to display by the EL element 60.
そして、実施形態２の表示装置の駆動方法は、さらに、図１３および図１４に示されるように、切り替わり期間Ｐ２１において、ＬＣ素子５０の画素電極５１と対向電極５３との間の電位差を減少させることに加えて、第二トランジスタ２２をオフ状態（第三バスライン４３をハイレベル）にした後に、第一トランジスタ２１のゲート電位を初期電位Ｖｉｎｉに設定することを含んでいる。このゲート電位の初期化は、表示データに基づく電圧を第一トランジスタ２１のゲートとソースとの間に印加する前に行われる。
Then, the driving method of the display device of the second embodiment further reduces the potential difference between the pixel electrode 51 and the counter electrode 53 of the LC element 50 in the switching period P21 as shown in FIGS. 13 and 14. In addition, it includes setting the gate potential of the first transistor 21 to the initial potential Vini after the second transistor 22 is turned off (the third bus line 43 is at the high level). The initialization of the gate potential is performed before the voltage based on the display data is applied between the gate and the source of the first transistor 21.
まず、切り替わり期間Ｐ２１においてＬＣ素子５０の画素電極５１と対向電極５３との間の電位差を減少させる方法について説明する。この電位差の低減は、図１３および図１４に示されるように、後述の初期化期間Ｐｉｎｉの前の残留電荷解消期間Ｐｄｉｓに行われる。
First, a method of reducing the potential difference between the pixel electrode 51 of the LC element 50 and the counter electrode 53 in the switching period P21 will be described. As shown in FIGS. 13 and 14, the reduction of the potential difference is performed in the residual charge elimination period Pdis before the initialization period Pini described later.
図１３に示される電位差の低減方法の一例では、第三バスライン４３がロウレベルの状態（第二トランジスタ２２がオンの状態）で、第五バスライン４５の電位がＬＣ素子５０の対向電極５３の電位、すなわちＣＯＭラインの電位Ｖｃｍと略同じ電位に設定される。そして、画素マトリクスの全行の第九バスライン４９がロウレベルにされる。そうすることによって、第八トランジスタ２８がオン状態にされ、第二トランジスタ２２および第八トランジスタ２８を介して画素電極５１と第五バスライン４５とが電気的に接続される。その結果、画素電極５１の電位は、ＣＯＭラインの電位Ｖｃｍ、すなわち、対向電極５３の電位と略同じ電位になる。このようにして、第二トランジスタ２２をオン状態からオフ状態にする前に画素電極５１と対向電極５３との間の電位差を減少させることができる。その後、全行の第九バスライン４９がハイレベルにされ、その前または後に、第三バスライン４３がハイレベル（第二トランンジスタ２２がオフ）にされる。第五バスライン４５の電位は、第九バスライン４９および第三バスライン４３の少なくともいずれかがハイレベルにされた後、電位Ｖｃｍ以外の任意の電位に変更され得るが、好ましくは、次の初期化期間Ｐｉｎｉにおいて設定される初期電位Ｖｉｎｉに設定される。また、第一トラジスタ２１のゲートは、第九バスライン４９がロウレベルになるのに伴って電位Ｖｃｍと略同じ電位に設定されている。なお、図１３では、第一バスライン４１の電位は、第三バスライン４３がロウレベルの間、電位Ｖｃｍと略同じ電位に設定され、その後、初期電位Ｖｉｎｉに設定されている。しかし、図１３に示される電位差の低減方法の例では、第九バスライン４９が第二走査線ドライバ１２ａに接続されて他のバスライン（たとえば第二バスライン４２）と独立して制御される場合、残留電荷解消期間Ｐｄｉｓ中、第一バスライン４１は任意の電位に設定され得る。第二バスライン４２がハイレベルである限り、第一バスライン４１は、第一トランジスタ２１のゲートや画素電極５１と電気的に分離されるからである。
In the example of the method of reducing the potential difference shown in FIG. 13, the third bus line 43 is in the low level state (the second transistor 22 is in the on state), and the potential of the fifth bus line 45 is equal to that of the counter electrode 53 of the LC element 50. The electric potential, that is, the electric potential Vcm of the COM line is set to substantially the same electric potential. Then, the ninth bus lines 49 of all rows of the pixel matrix are set to low level. By doing so, the eighth transistor 28 is turned on, and the pixel electrode 51 and the fifth bus line 45 are electrically connected via the second transistor 22 and the eighth transistor 28. As a result, the potential of the pixel electrode 51 becomes substantially the same as the potential Vcm of the COM line, that is, the potential of the counter electrode 53. In this way, the potential difference between the pixel electrode 51 and the counter electrode 53 can be reduced before turning the second transistor 22 from the ON state to the OFF state. After that, the ninth bus lines 49 of all the rows are set to the high level, and before or after that, the third bus lines 43 are set to the high level (the second transistor 22 is turned off). The potential of the fifth bus line 45 can be changed to any potential other than the potential Vcm after at least one of the ninth bus line 49 and the third bus line 43 is set to the high level, but the following potential is preferable. The initial potential Vini is set in the initialization period Pini. The gate of the first transistor 21 is set to a potential substantially the same as the potential Vcm as the ninth bus line 49 goes low. In FIG. 13, the potential of the first bus line 41 is set to the same potential as the potential Vcm while the third bus line 43 is at the low level, and then set to the initial potential Vini. However, in the example of the method of reducing the potential difference shown in FIG. 13, the ninth bus line 49 is connected to the second scanning line driver 12a and controlled independently of other bus lines (for example, the second bus line 42). In this case, the first bus line 41 can be set to an arbitrary potential during the residual charge elimination period Pdis. This is because the first bus line 41 is electrically separated from the gate of the first transistor 21 and the pixel electrode 51 as long as the second bus line 42 is at the high level.
図１４に示される画素電極５１と対向電極５３との間の電位差の低減方法の他の例では、第三バスライン４３がロウレベルの状態（第二トランジスタ２２がオンの状態）で、まず、第一トランジスタ２１のゲート電位が初期電位Ｖｉｎｉに設定される。この設定は、後述の初期化期間Ｐｉｎｉ中の第一トランジスタ２１のゲート電位の初期化と同様の方法で行われ得る。すなわち、第五バスライン４５が初期電位Ｖｉｎｉに設定された状態で、全行の第九バスライン４９がロウレベルにされる。この際、図１４に示されるように、第二バスライン４２がハイレベルであれば、第一バスライン４１は任意の電位に設定され得る。なお、図１４において初期電位Ｖｉｎｉは、ＣＯＭラインの電位Ｖｃｍ（次に第一バスライン４１に設定される電位）よりも低い電位であって、電位Ｖｃｍとの電位差の絶対値が第一トランジスタ２１のスレッシュホルド電圧ＶＴ１の絶対値以上である電位である。
In another example of the method of reducing the potential difference between the pixel electrode 51 and the counter electrode 53 shown in FIG. 14, the third bus line 43 is at a low level (the second transistor 22 is on), and The gate potential of the one transistor 21 is set to the initial potential Vini. This setting can be performed by the same method as the initialization of the gate potential of the first transistor 21 during the initialization period Pini described later. That is, the ninth bus lines 49 of all the rows are set to the low level while the fifth bus lines 45 are set to the initial potential Vini. At this time, as shown in FIG. 14, if the second bus line 42 is at the high level, the first bus line 41 can be set to an arbitrary potential. Note that, in FIG. 14, the initial potential Vini is lower than the potential Vcm of the COM line (potential set in the first bus line 41 next), and the absolute value of the potential difference from the potential Vcm is the first transistor 21. Is a potential equal to or higher than the absolute value of the threshold voltage VT1 of.
全行の第九バスライン４９がハイレベルに戻された後、第一バスライン４１の電位が、対向電極５３の電位、すなわちＣＯＭラインの電位Ｖｃｍと略同じ電位に設定される（時期ｔ４）。さらに、画素電極５１と対向電極５３との間の電位差低減の対象である行の第二バスライン４２がロウレベルにされ（時期ｔ５）、第三トランジスタ２３および第五トランジスタ２５がオン状態にされる。第五トランジスタ２５がオン状態となることによって、第一トランジスタ２１のドレインとゲートとが電気的に接続される。すなわち、第一トランジスタ２１のソースとゲートとが所謂ダイオード接続の状態となり、第一バスライン４１と画素電極５１とが、第三、第一、第五および第二のトランジスタ２３、２１、２５、２２を介して電気的に接続される。その結果、画素電極５１の電位が、第一バスライン４１に設定された電位Ｖｃｍに近い電位（たとえば、Ｖｃｍよりも第一トランジスタ２１のスレッシュホルド電圧ＶＴ１だけ低い電位）となり得る。このようにして、画素電極５１と対向電極５３との間の電位差が減少されてもよい。あるいは、時期ｔ５における第一バスライン４１の設定電位を、予め、第一トランジスタ２１のスレッシュホルド電圧ＶＴ１の分だけＶｃｍよりも高い電位に設定し、ダイオード接続状態の第一トランジスタ２１を介して画素電極５１に印加される電位が略Ｖｃｍになるようにしてもよい。このようにして、画素電極５１と対向電極５３との間の電位差を略ゼロにしてもよい。
After the ninth bus lines 49 in all the rows are returned to the high level, the potential of the first bus line 41 is set to the potential of the counter electrode 53, that is, the potential Vcm of the COM line, approximately the same potential (timing t4). .. Furthermore, the second bus line 42 of the row for which the potential difference between the pixel electrode 51 and the counter electrode 53 is reduced is set to low level (timing t5), and the third transistor 23 and the fifth transistor 25 are turned on. .. When the fifth transistor 25 is turned on, the drain and gate of the first transistor 21 are electrically connected. That is, the source and gate of the first transistor 21 are in a so-called diode-connected state, and the first bus line 41 and the pixel electrode 51 are connected to the third, first, fifth, and second transistors 23, 21, 25, It is electrically connected via 22. As a result, the potential of the pixel electrode 51 can be a potential close to the potential Vcm set in the first bus line 41 (for example, a potential lower than Vcm by the threshold voltage VT1 of the first transistor 21). In this way, the potential difference between the pixel electrode 51 and the counter electrode 53 may be reduced. Alternatively, the set potential of the first bus line 41 at time t5 is set in advance to a potential higher than Vcm by the threshold voltage VT1 of the first transistor 21, and the pixel is connected via the first transistor 21 in the diode connection state. The potential applied to the electrode 51 may be approximately Vcm. In this way, the potential difference between the pixel electrode 51 and the counter electrode 53 may be substantially zero.
続いて、画素マトリクスの各行の第二バスライン４２が順にロウレベルにされ、各行のＬＣ素子５０の画素電極５１と対向電極５３との電位差が順に減少される。全ての行のＬＣ素子５０について、画素電極５１と対向電極５３との電位差が減少されると、第三バスライン４３はハイレベルにされる（時期ｔ６）。なお、各行の第二バスライン４２は、各行の画素電極５１の電位が対向電極５３の電位に近い電位になり次第、ハイレベルに戻される。第一バスライン４１は、このように全ての行の第二バスライン４２がハイレベルにされた後、電位Ｖｃｍ以外の任意の電位に変更され得るが、次の初期化期間Ｐｉｎｉにおいて書き込まれる電位に相当する初期電位Ｖｉｎｉに設定されることが好ましい。なお、第一トラジスタ２１のゲートは、初期電位Ｖｉｎｉに設定された後、第二バスライン４２がロウレベルになるのに伴ってＶｃｍに近い電位に遷移している。第五バスライン４５の電位は、初期電位Ｖｉｎｉで一定であってもよく、第一トランジスタ２１のゲート電位が初期電位Ｖｉｎｉに設定された後に任意の電位に変更されてもよい。図１４に示される方法では、第五バスライン４５が例えば電位Ｖｉｎｉで一定の状態で、画素電極５１と対向電極５３との間の電位差を減少させることができる。なお、本実施形態の表示装置の駆動方法においても、前述の実施形態１の方法と同様に、画素電極５１は、対向電極５３との間の電位差の低減のためにＣＯＭラインの電位Ｖｃｍ以外の電位にされてもよい。
Then, the second bus line 42 in each row of the pixel matrix is sequentially set to the low level, and the potential difference between the pixel electrode 51 and the counter electrode 53 of the LC element 50 in each row is sequentially reduced. When the potential difference between the pixel electrode 51 and the counter electrode 53 is reduced in the LC elements 50 in all rows, the third bus line 43 is set to the high level (time t6). The second bus line 42 of each row is returned to the high level as soon as the potential of the pixel electrode 51 of each row becomes close to the potential of the counter electrode 53. The first bus line 41 can be changed to any potential other than the potential Vcm after the second bus lines 42 of all rows are set to the high level in this way, but the potential written in the next initialization period Pini. It is preferable to set the initial potential Vini corresponding to The gate of the first transistor 21 is set to the initial potential Vini, and then transitions to a potential close to Vcm as the second bus line 42 becomes low level. The potential of the fifth bus line 45 may be constant at the initial potential Vini, or may be changed to any potential after the gate potential of the first transistor 21 is set to the initial potential Vini. In the method shown in FIG. 14, the potential difference between the pixel electrode 51 and the counter electrode 53 can be reduced while the fifth bus line 45 is constant at the potential Vini, for example. In the driving method of the display device according to the present embodiment, the pixel electrode 51 has a voltage other than the COM line potential Vcm in order to reduce the potential difference between the pixel electrode 51 and the counter electrode 53, as in the method according to the first embodiment. It may be brought to a potential.
つぎに、切り替わり期間Ｐ２１のうち、第一トランジスタ２１のゲート電位が初期電位Ｖｉｎｉに設定される初期化期間Ｐｉｎｉについて説明する。初期電位Ｖｉｎｉは、有機ＥＬ表示素子６０による表示に切り替えた後に最初に第一バスライン４１に設定すべき第一電位よりも低い電位であって第一電位との電位差の絶対値が第一トランジスタ２１のスレッシュホルド電圧（ＶＴ１）の絶対値以上である電位である。第一電位は、図１３および図１４の例では、電位Ｖ１Ｌから電位Ｖ１Ｈまでの範囲内の電位であり、電位Ｖ１Ｈは、最初に第一バスライン４１に設定され得る電位のうちの最高電位を示しており、Ｖ１Ｌは最低電位を示している。従って、第一トランジスタ２１のゲートは、切り替わり期間Ｐ２１において、電位Ｖ１Ｌから電位Ｖ１Ｈまでの範囲内にある第一電位を、ＶＴ１の絶対値以上の差を持って下回る初期電位Ｖｉｎｉに設定される。なお、図１３および図１４は、初期化期間ＰｉｎｉおよびＥＬ素子６０による表示期間Ｐ１に関して同様のチャートを示しているため、以下の設明では、主に図１３が参照される。
Next, of the switching period P21, the initialization period Pini in which the gate potential of the first transistor 21 is set to the initial potential Vini will be described. The initial potential Vini is a potential lower than the first potential to be first set in the first bus line 41 after switching to the display by the organic EL display element 60, and the absolute value of the potential difference from the first potential is the first transistor. 21 is a potential that is equal to or higher than the absolute value of the threshold voltage (VT1) of 21. In the example of FIGS. 13 and 14, the first potential is a potential within the range from the potential V1L to the potential V1H, and the potential V1H is the highest potential of the potentials that can be set in the first bus line 41 first. V1L indicates the lowest potential. Therefore, the gate of the first transistor 21 is set to the initial potential Vini which is lower than the first potential within the range from the potential V1L to the potential V1H in the switching period P21 by a difference of at least the absolute value of VT1. 13 and 14 show similar charts regarding the initialization period Pini and the display period P1 by the EL element 60, therefore, FIG. 13 will be mainly referred to in the following description.
初期化期間Ｐｉｎｉでは、第八バスライン４８がハイレベル（第六トランジスタ２６および第七トランジスタ２７がオフ状態）にされ、第五バスライン４５の電位が初期電位Ｖｉｎｉに設定される。なお、Ｖｉｎｉは固定電源に接続された定電圧であってもよいし、走査線回路に接続された電圧信号であってもよい。そして、画素マトリクスの全行の第九バスライン４９がロウレベルにされる。すなわち、全行の第八トランジスタ２８がオン状態にされ、その結果、全行の第一トランジスタ２１のゲート電位ＶＧ１１が、第五バスライン４５の電位Ｖｉｎｉに設定される。第一トランジスタ２１のゲート電位ＶＧ１１が初期電位Ｖｉｎｉに設定されると、全行の第九バスライン４９がハイレベルに設定され、初期化期間Ｐｉｎｉが終了する。初期化期間Ｐｉｎｉの終了後、第五バスライン４５の電位は、初期電位Ｖｉｎｉ以外の任意の電位に変更されてもよい。また、初期化期間Ｐｉｎｉ中の第一バスライン４１の電位は、第二バスライン４２がハイレベルである限り、任意の電位に設定されてもよいが、好ましくは初期電位Ｖｉｎｉと略同じ電位に設定される。
In the initialization period Pini, the eighth bus line 48 is set to the high level (the sixth transistor 26 and the seventh transistor 27 are in the off state), and the potential of the fifth bus line 45 is set to the initial potential Vini. Note that Vini may be a constant voltage connected to a fixed power source or a voltage signal connected to a scanning line circuit. Then, the ninth bus lines 49 of all rows of the pixel matrix are set to low level. That is, the eighth transistors 28 in all rows are turned on, and as a result, the gate potential VG11 of the first transistors 21 in all rows is set to the potential Vini of the fifth bus line 45. When the gate potential VG11 of the first transistor 21 is set to the initial potential Vini, the ninth bus lines 49 of all rows are set to the high level, and the initialization period Pini ends. After the end of the initialization period Pini, the potential of the fifth bus line 45 may be changed to any potential other than the initial potential Vini. Further, the potential of the first bus line 41 during the initialization period Pini may be set to any potential as long as the second bus line 42 is at the high level, but it is preferably approximately the same potential as the initial potential Vini. Is set.
ＥＬ素子６０による表示に切り替わる前のＬＣ素子５０による表示期間中には、ＬＣ素子５０の画素電極５１は表示データに基づく任意の電位に設定されており、第一トランジスタ２１のゲートも略同じ電位を維持している。その状態でＥＬ素子６０による表示期間に移行した場合、最初に第一バスライン４１に設定される第一電位が、第一トランジスタ２１のゲート電位よりも低い電位であると、第一トランジスタ２１のソース−ゲート間が逆バイアスの状態になる。その場合、第一トランジスタ２１のゲート−ソース間に、ＥＬ素子６０による表示のための所望の電圧を印加できないことがある。なお、前述のように、本実施形態では、切り替わり期間Ｐ２１中に、第一トランジスタ２１のゲートは、対向電極５３と略同じ電位となり得る。しかし、その場合でも、第一電位の大きさ次第で、第一トランジスタ２１のソース−ゲート間は逆バイアスの状態になり得る。そのため、本実施形態の駆動方法では、表示データに基づく電圧を第一トランジスタ２１のゲートとソースとの間に印加する前に、第一トランジスタ２１のゲート電位ＶＧ１１を初期電位Ｖｉｎｉに設定している。
During the display period by the LC element 50 before switching to the display by the EL element 60, the pixel electrode 51 of the LC element 50 is set to an arbitrary potential based on the display data, and the gate of the first transistor 21 is also at substantially the same potential. Is maintained. When the display period by the EL element 60 shifts in that state, if the first potential initially set on the first bus line 41 is lower than the gate potential of the first transistor 21, A reverse bias is applied between the source and the gate. In that case, a desired voltage for display by the EL element 60 may not be applied between the gate and the source of the first transistor 21. As described above, in the present embodiment, the gate of the first transistor 21 can have substantially the same potential as the counter electrode 53 during the switching period P21. However, even in that case, the source-gate of the first transistor 21 may be in a reverse bias state depending on the magnitude of the first potential. Therefore, in the driving method of the present embodiment, the gate potential VG11 of the first transistor 21 is set to the initial potential Vini before the voltage based on the display data is applied between the gate and the source of the first transistor 21. ..
第一トランジスタ２１のゲート電位ＶＧ１１の初期化は、画素マトリクスの全行の第一トランジスタ２１に対して一斉に行われ得る。その場合、少なくとも第１フレーム表示期間Ｆ１中は、各行の第一トランジスタ２１への電圧の印加の際に、行ごとに初期化が行われなくてもよい。しかし、第一トランジスタ２１のゲート電位の初期化は、表示データに基づく電圧をそれぞれの行の第一トランジスタ２１に印加する際に、行ごとに行われてもよい。なお、好ましくは、第２フレーム表示期間Ｆ２以降も、直前のフレーム中に第一トランジスタ２１のゲートに設定された電位に影響されずに第一トランジスタ２１に電圧を印加できるように、第一トランジスタ２１のゲート電位ＶＧ１１が初期化される。その場合も、初期化が全行一斉に行われてもよく、行ごとに行われてもよい。
The initialization of the gate potential VG11 of the first transistor 21 can be performed simultaneously for the first transistors 21 in all rows of the pixel matrix. In that case, at least during the first frame display period F1, the initialization may not be performed for each row when the voltage is applied to the first transistor 21 of each row. However, the initialization of the gate potential of the first transistor 21 may be performed for each row when the voltage based on the display data is applied to the first transistor 21 of each row. It is preferable that the first transistor 21 be applied with a voltage even after the second frame display period F2 without being affected by the potential set in the gate of the first transistor 21 during the immediately preceding frame. The gate potential VG11 of 21 is initialized. Also in that case, the initialization may be performed all lines at once, or may be performed line by line.
なお、第九バスライン４９は、第二バスライン４２などと共に走査線ドライバ１２に接続されていてもよい。たとえば、画素マトリクスの各行に接続される第九バスライン４９として、その行の隣接行に接続された第二バスライン４２が利用されてもよい。そうすることによって、必要なバスラインの総数や走査線ドライバの数を少なくできることがある。しかし、そのように隣接行の第二バスライン４２を第九バスライン４９として利用する場合、前述の残留電荷解消期間Ｐｄｉｓや初期化期間Ｐｉｎｉにおいて全行の第九バスライン４９をロウレベルにする際に、第二バスライン４２もロウレベルとなる。その結果、第五バスライン４５に加えて第一バスライン４１も、第一トランジスタ２１のゲートや画素電極５１と電気的に接続される。そのような状況でも安定した動作が得られるように、第一トランジスタ２１のゲート電位ＶＧ１１を初期電位Ｖｉｎｉに設定する際には、第一バスライン４１の電位を初期電位Ｖｉｎｉと略同じ電位に設定するのが好ましい。また、前述の図１３に示される方法でＬＣ素子５０の残留電荷を解消する際には、第一バスライン４１の電位を、第五バスライン４５の電位（たとえば電位Ｖｃｍ）と略同じ電位に設定することが好ましい。
The ninth bus line 49 may be connected to the scanning line driver 12 together with the second bus line 42 and the like. For example, as the ninth bus line 49 connected to each row of the pixel matrix, the second bus line 42 connected to an adjacent row of that row may be used. By doing so, it may be possible to reduce the total number of required bus lines and the number of scan line drivers. However, when the second bus line 42 in the adjacent row is used as the ninth bus line 49 as described above, when the ninth bus lines 49 in all the rows are set to the low level in the residual charge elimination period Pdis or the initialization period Pini described above. In addition, the second bus line 42 also becomes low level. As a result, the first bus line 41 as well as the fifth bus line 45 is electrically connected to the gate of the first transistor 21 and the pixel electrode 51. When the gate potential VG11 of the first transistor 21 is set to the initial potential Vini so that stable operation can be obtained even in such a situation, the potential of the first bus line 41 is set to the same potential as the initial potential Vini. Preferably. Further, when the residual charge of the LC element 50 is eliminated by the method shown in FIG. 13 described above, the potential of the first bus line 41 is made substantially the same as the potential of the fifth bus line 45 (for example, the potential Vcm). It is preferable to set.
つぎに、本実施形態の駆動方法によるＥＬ素子６０による表示期間Ｐ１中の動作について説明する。なお、本実施形態の駆動方法では、ＬＣ素子５０による表示に関して、第三および第二のトランジスタ２３、２２に加えて第一トランジスタ２１を介してＬＣ素子５０に電圧が印加される点だけが、実施形態１の駆動方法と異なっている。そのため、ＬＣ素子５０による表示期間中の動作の説明は省略される。
Next, the operation of the EL element 60 during the display period P1 according to the driving method of the present embodiment will be described. Note that, in the driving method of the present embodiment, regarding display by the LC element 50, only the point that a voltage is applied to the LC element 50 via the first transistor 21 in addition to the third and second transistors 23 and 22, This is different from the driving method of the first embodiment. Therefore, the description of the operation of the LC element 50 during the display period is omitted.
図１３に示されるように、初期化期間Ｐｉｎｉの終了後、電圧設定期間Ｐｓｔにおいて、第二バスライン４２がロウレベルにされることによって、第一バスライン４１と第一トランジスタ２１のソースとが電気的に接続されると共に、第一トランジスタ２１のゲートと第一トランジスタ２１のドレインとが電気的に接続される。
As shown in FIG. 13, after the initialization period Pini ends, the second bus line 42 is set to the low level in the voltage setting period Pst, so that the first bus line 41 and the source of the first transistor 21 are electrically connected. Are electrically connected, and the gate of the first transistor 21 and the drain of the first transistor 21 are electrically connected.
第一トランジスタ２１のゲートとドレインとが略短絡されるため、前述のように第一トランジスタ２１が所謂ダイオード接続の状態となり、第一トランジスタ２１のゲートは、第一バスライン４１の電位（たとえばＶ１Ｈ）から第一トランジスタ２１のスレッシュホルド電圧（ＶＴ１）だけ低い電位となる。第一バスライン４１は、表示データに基づく電位に設定されているため（図１３では、前述の図１０Ｂと同様に、容量成分の影響で電位が緩やかに変化するように描かれている）、表示データに基づく電位が第一トランジスタ２１のゲートに印加される。電圧設定期間Ｐｓｔでは、第八バスライン４８がハイレベルにあるため、第六および第七トランジスタ２６、２７はオフ状態にあり、そのため、ＥＬ素子６０は発光していない。一方、ＥＬ素子用補助容量Ｃ１には、第一トランジスタ２１のゲートと第四バスライン４４との差電圧に相当する電荷が蓄積されている。なお、図１３および図１４において第一バスライン４１の電位を示す段には、画素マトリクスの行ごとに、第一バスライン４１がハイレベル（Ｖ１Ｈ）からロウレベル（Ｖ１Ｌ）、および、ロウレベルからハイレベルに設定される場合の電位の変化が重ねて示されている。同様に、第一トランジスタ２１のゲート電位ＶＧ１１を示す段には、各ゲート電位に、第一バスライン４１の電位が書き込まれて、ハイレベル（ＶＧＨ）に設定される場合、および、ロウレベル（ＶＧＬ）に設定される場合の電位の変化が重ねて示されている。
Since the gate and drain of the first transistor 21 are substantially short-circuited, the first transistor 21 is in a so-called diode-connected state as described above, and the gate of the first transistor 21 has the potential of the first bus line 41 (for example, V1H). ), the potential becomes lower by the threshold voltage (VT1) of the first transistor 21. Since the first bus line 41 is set to the potential based on the display data (in FIG. 13, the potential is drawn so as to change gently under the influence of the capacitive component, as in FIG. 10B described above). A potential based on the display data is applied to the gate of the first transistor 21. In the voltage setting period Pst, the eighth bus line 48 is at the high level, so the sixth and seventh transistors 26 and 27 are in the off state, and therefore the EL element 60 does not emit light. On the other hand, in the EL element auxiliary capacitance C1, electric charges corresponding to the voltage difference between the gate of the first transistor 21 and the fourth bus line 44 are accumulated. Note that, in FIGS. 13 and 14, in the stage showing the potential of the first bus line 41, the first bus line 41 is changed from the high level (V1H) to the low level (V1L) and from the low level to the high level for each row of the pixel matrix. The change in potential when set to the level is also shown superimposed. Similarly, in the stage showing the gate potential VG11 of the first transistor 21, the potential of the first bus line 41 is written to each gate potential and set to the high level (VGH), and the low level (VGL). ), the change of the electric potential when it is set to (1) is superimposed.
また、電圧設定期間Ｐｓｔでは、第二バスライン４２がロウレベルのため、第五トランジスタ２５と共に、第九トランジスタ２９がオン状態となる。すなわち、図１３の例の方法は、第一トランジスタ２１のゲートとドレインとが電気的に接続されるときに、第九トランジスタ２９を介して有機ＥＬ表示素子６０を放電させることを含んでいる。このように発光前にＥＬ素子６０を放電させることによって表示ムラなどの発生を抑制することができる。
Further, during the voltage setting period Pst, the second bus line 42 is at the low level, so that the ninth transistor 29 is turned on together with the fifth transistor 25. That is, the method of the example of FIG. 13 includes discharging the organic EL display element 60 via the ninth transistor 29 when the gate and drain of the first transistor 21 are electrically connected. By thus discharging the EL element 60 before light emission, it is possible to suppress the occurrence of display unevenness and the like.
表示データに基づく電位が第一トランジスタ２１のゲートに印加され、図１３に示されるようなゲート電位の変化が飽和した後、第二バスライン４２がハイレベルにされ、電圧設定期間Ｐｓｔが終了する。第二バスライン４２がハイレベルにされることによって、第三および第五のトランジスタ２３、２５がオフ状態となり、その結果、第一トランジスタ２１のゲートとドレインとが電気的に分離される。また、第一トランジスタのソースが第一バスライン４１から分離される。
After the potential based on the display data is applied to the gate of the first transistor 21 and the change in the gate potential as shown in FIG. 13 is saturated, the second bus line 42 is set to the high level and the voltage setting period Pst ends. .. By setting the second bus line 42 to the high level, the third and fifth transistors 23 and 25 are turned off, and as a result, the gate and drain of the first transistor 21 are electrically separated. Further, the source of the first transistor is separated from the first bus line 41.
その状態で、発光期間Ｐｅｍにおいて、第八バスライン４８がロウレベルに設定され、第六および第七トランジスタ２６、２７がオン状態となる。第六トランジスタ２６がオン状態となることによって、第一トランジスタ２１のソースが第四バスライン４４に電気的に接続される。その結果、第一トランジスタ２１のゲートとソースの間には、電圧設定期間ＰｓｔにおけるＥＬ素子用補助容量Ｃ１の両端の間の電圧が印加される。このゲートーソース間電圧に基づいて、第一トランジスタ２１にドレイン電流が流れ、オン状態の第七トランジスタ２７を介して接続されているＥＬ素子６０に駆動電流が流れる。その結果、ＥＬ素子６０が駆動電流に応じた輝度で発光する。
In this state, the eighth bus line 48 is set to the low level during the light emission period Pem, and the sixth and seventh transistors 26 and 27 are turned on. When the sixth transistor 26 is turned on, the source of the first transistor 21 is electrically connected to the fourth bus line 44. As a result, the voltage across the EL element auxiliary capacitance C1 in the voltage setting period Pst is applied between the gate and the source of the first transistor 21. Based on this gate-source voltage, a drain current flows through the first transistor 21 and a drive current flows through the EL element 60 connected through the seventh transistor 27 in the ON state. As a result, the EL element 60 emits light with a brightness according to the drive current.
なお、ＥＬ素子用補助容量Ｃ１の両端間の電圧は、前述のように、第一トランジスタ２１のスレッシュホルド電圧（ＶＴ１）と第一バスライン４１の電位によって決まる第一トランジスタ２１のゲート電位によって定まる。そのため、スレッシュホルド電圧が補償され、ＥＬ素子６０に流れる電流を精緻に制御することができる。
The voltage across the EL element auxiliary capacitance C1 is determined by the gate potential of the first transistor 21, which is determined by the threshold voltage (VT1) of the first transistor 21 and the potential of the first bus line 41, as described above. .. Therefore, the threshold voltage is compensated, and the current flowing through the EL element 60 can be precisely controlled.
再度、図２を参照して、本実施形態の表示装置１の画素３の構造を説明する。図２に示されるように、基板２の上に第一および第二のトランジスタ２１、２２などを含む駆動回路１０が形成され、各トランジスタの上に形成された絶縁層３１の上に、反射型のＬＣ素子５０およびＥＬ素子６０が形成されている。図示されていないが、基板２には、第一から第四のバスライン４１〜４４（図１参照）などの各バスラインも形成されている。また、基板２におけるＬＣ素子５０などが形成された面に対向するように第二基板２０が設けられている。基板２と第二基板２０は、一定の間隙をあけて、図示しないシール剤層によって外周部において接着されている。
Again with reference to FIG. 2, the structure of the pixel 3 of the display device 1 of the present embodiment will be described. As shown in FIG. 2, a driving circuit 10 including first and second transistors 21 and 22 is formed on a substrate 2, and a reflective type is formed on an insulating layer 31 formed on each transistor. LC element 50 and EL element 60 are formed. Although not shown, each bus line such as the first to fourth bus lines 41 to 44 (see FIG. 1) is also formed on the substrate 2. Further, the second substrate 20 is provided so as to face the surface of the substrate 2 on which the LC element 50 and the like are formed. The substrate 2 and the second substrate 20 are bonded to each other in the outer peripheral portion with a sealant layer (not shown) with a certain gap.
１つの画素３は、第一領域Ｒと第一領域Ｒに隣接する第二領域Ｔを有し、第一領域ＲにＬＣ素子５０が形成され、第二領域ＴにＥＬ素子６０が形成されている。ＬＣ素子５０は、反射電極として機能する画素電極５１と、第一および第二の配向層５４ａ、５４ｂと、液晶層５２と、ＩＴＯなどの透明な材料からなる対向電極５３と、カラーフィルタ５５と、偏光板５６と、で構成されている。画素電極５１は、後述の第三絶縁層６４ａの上に形成されている。第二配向層５４ｂ、対向電極５３、カラーフィルタ５５および偏光板５６は、第二基板２０に設けられており、液晶層５２および第一配向層５４ａと共に、画素３の全体に渡るように設けられている。
One pixel 3 has a first region R and a second region T adjacent to the first region R, an LC element 50 is formed in the first region R, and an EL element 60 is formed in the second region T. There is. The LC element 50 includes a pixel electrode 51 that functions as a reflective electrode, first and second alignment layers 54a and 54b, a liquid crystal layer 52, a counter electrode 53 made of a transparent material such as ITO, and a color filter 55. , And a polarizing plate 56. The pixel electrode 51 is formed on a third insulating layer 64a described later. The second alignment layer 54b, the counter electrode 53, the color filter 55, and the polarizing plate 56 are provided on the second substrate 20, and are provided so as to cover the entire pixel 3 together with the liquid crystal layer 52 and the first alignment layer 54a. ing.
ＥＬ素子６０は、陽極６１と、発光領域を画定する第二絶縁層６４と、有機層６２と、陰極６３と、その周囲を被覆する被覆層６５とを含んでいる。図２の例では、被覆層６５はＥＬ素子６０の有機層６２や陰極６３を包含するように被覆しており、被覆層６５の辺縁は絶縁層３１と接合している。被覆層６５は、好ましくは、酸化ケイ素や窒化ケイ素などの水蒸気透過度の極めて低い材料で形成される。そのような材料からなる被覆層６５によって有機層６２および陰極６３が封止されるため、水分との接触によるＥＬ素子６０の劣化が防止される。なお、第一領域Ｒの絶縁層３１の上には、第二絶縁層６４と同じ材料で、かつ、ほぼ同じ厚さで、第三絶縁層６４ａが形成されている。そのため、第一領域Ｒと第二領域Ｔにおける液晶層５２の厚さの差異を少なくすることができる。
The EL element 60 includes an anode 61, a second insulating layer 64 that defines a light emitting region, an organic layer 62, a cathode 63, and a coating layer 65 that covers the periphery thereof. In the example of FIG. 2, the coating layer 65 covers the organic layer 62 and the cathode 63 of the EL element 60, and the edges of the coating layer 65 are joined to the insulating layer 31. The coating layer 65 is preferably formed of a material having extremely low water vapor permeability such as silicon oxide or silicon nitride. Since the organic layer 62 and the cathode 63 are sealed by the coating layer 65 made of such a material, deterioration of the EL element 60 due to contact with moisture can be prevented. On the insulating layer 31 in the first region R, the third insulating layer 64a is formed with the same material as the second insulating layer 64 and with substantially the same thickness. Therefore, the difference in thickness of the liquid crystal layer 52 between the first region R and the second region T can be reduced.
基板２は、例えばガラス基板またはポリイミドなどの樹脂フィルムなどからなり、第二基板２０はガラスまたは樹脂フィルムなどの透光性の材料によって形成されている。平坦化膜としても機能する絶縁層３１は、たとえばポリイミドなどの有機材料を用いて形成されるが、前述の被覆層６５との封着性の観点から、ＳｉＯyやＳｉＮxなどの無機材料を用いて形成されてもよい。
The substrate 2 is made of, for example, a glass substrate or a resin film such as polyimide, and the second substrate 20 is made of a translucent material such as glass or a resin film. The insulating layer 31 that also functions as a flattening film is formed by using an organic material such as polyimide, but from the viewpoint of the sealing property with the coating layer 65 described above, an inorganic material such as SiO y or SiN x is used. It may be formed by using.
ＬＣ素子５０の画素電極５１は、たとえば、Ａｌ（アルミニウム）とＩＺＯ（インジウム・ジンク・オキサイド）との積層膜で第一領域Ｒだけに形成されている。画素電極５１は、第三絶縁層６４ａに設けられたビアコンタクト６４ａ１を介して第二トランジスタ２２に接続されている。液晶層５２には、所望の液晶材料を含有する任意の液晶材料が用いられ得る。好ましくは、液晶層５２は、偏光板５６、ならびに第一および第二の配向層５４ａ、５４ｂとの協働によって、ＬＣ素子５０がノーマリブラックモードとなるように構成される。そうすることで、表示装置１の消費電力を低減できることがある。
The pixel electrode 51 of the LC element 50 is, for example, a laminated film of Al (aluminum) and IZO (indium zinc oxide) and is formed only in the first region R. The pixel electrode 51 is connected to the second transistor 22 via a via contact 64a1 provided in the third insulating layer 64a. For the liquid crystal layer 52, any liquid crystal material containing a desired liquid crystal material can be used. Preferably, the liquid crystal layer 52 is configured so that the LC element 50 is in the normally black mode in cooperation with the polarizing plate 56 and the first and second alignment layers 54a and 54b. By doing so, the power consumption of the display device 1 may be reduced in some cases.
たとえば、偏光板５６に、円偏光板が用いられ、液晶層５２が１／４波長の位相差を持つ場合、電圧が印加されていない状態で液晶分子が垂直配向となるように、液晶材料の誘電異方性が選択されると共に、それに応じた第一および第二の配向層５４ａ、５４ｂが形成される。そのように液晶層５２などが構成されると、電圧無印加の状態では、偏光板５６を通過した外光は、垂直配向状態の液晶層５２中をそのまま通過して画素電極５１での反射によって位相が１／４波長ずれた状態で戻ってくる。従って、そのような光は偏光板５６を透過できず、ＬＣ素子５０は黒表示となる。一方、液晶層５２に一定値以上の電圧が印加されると、水平配向状態の液晶層５２を通過した光は、画素電極５１において直線偏光の状態で反射し、入射時と逆の経緯で偏光板５６に戻るため、戻ってきた光は偏光板５６を通過して外部に放出される。
For example, when a circularly polarizing plate is used as the polarizing plate 56 and the liquid crystal layer 52 has a phase difference of 1/4 wavelength, the liquid crystal material is made to have vertical alignment in the state where no voltage is applied. The dielectric anisotropy is selected, and the corresponding first and second alignment layers 54a and 54b are formed. When the liquid crystal layer 52 and the like are configured in this manner, in the state in which no voltage is applied, the external light that has passed through the polarizing plate 56 passes through the liquid crystal layer 52 in the vertically aligned state as it is and is reflected by the pixel electrode 51. It returns with the phase shifted by 1/4 wavelength. Therefore, such light cannot pass through the polarizing plate 56 and the LC element 50 displays black. On the other hand, when a voltage of a certain value or more is applied to the liquid crystal layer 52, the light that has passed through the liquid crystal layer 52 in the horizontal alignment state is reflected by the pixel electrode 51 in a linearly polarized state, and is polarized in the opposite direction to the incident state. Since it returns to the plate 56, the returned light passes through the polarizing plate 56 and is emitted to the outside.
なお、ＥＬ素子６０上にも液晶層５２が形成されているが、ＥＬ素子６０上には画素電極５１が形成されていないので、ＥＬ素子６０によって発せられた光は、常に垂直配向状態の液晶層５２を通過し、偏光板５６を透過して表示装置１の外部に放出される。
Although the liquid crystal layer 52 is formed also on the EL element 60, since the pixel electrode 51 is not formed on the EL element 60, the light emitted by the EL element 60 is always the liquid crystal in the vertical alignment state. The light passes through the layer 52, the polarizing plate 56, and is emitted to the outside of the display device 1.
ＥＬ素子６０の陽極６１は、たとえば、ＩＴＯ／ＡＰＣ／ＩＴＯの積層膜により形成される。第二絶縁層６４は、絶縁バンク又は隔壁とも呼ばれるもので、たとえばポリイミドやアクリル樹脂などの樹脂で形成される。有機層６２は、図２では一層で示されているが、正孔輸送層、発光層、電子輸送層などを含む多層構造の積層膜として形成され得る。正孔輸送層はたとえばアミン系材料により形成され、発光層は、たとえば、ホスト材料であるＡｌｑ3やＢＡｌｑなどに、発光色に応じたドーパントがドープされてなる材料によって形成され、電子輸送層は、たとえばＡｌｑ3などによって形成される。有機層６２は、さらに、正孔注入層、および、無機材料から形成される電子注入層を含んでいてもよい。なお、ＥＬ素子６０上にもカラーフィルタ５５が設けられる場合には、発光層は、白色発光する材料を用いて形成されてもよく、具体的には、各々青色と橙色を発光する二つの層が積層されてもよい。陰極６３は、透光性の材料、例えば、薄膜のＭｇ-Ａｇ共晶膜により形成される。陰極６３の表面に、たとえばＳｉ3Ｎ4、ＳｉＯ2などの無機絶縁膜からなる被覆層６５が一層、又は二層以上の積層膜として形成されている。そして、被覆層６５の上に前述の第一配向層５４ａが形成されている。なお、各実施形態の表示装置の構造は、図２の例に限定されない。
The anode 61 of the EL element 60 is formed of, for example, a laminated film of ITO/APC/ITO. The second insulating layer 64 is also called an insulating bank or a partition, and is made of a resin such as polyimide or acrylic resin. The organic layer 62 is shown as a single layer in FIG. 2, but can be formed as a laminated film having a multilayer structure including a hole transport layer, a light emitting layer, an electron transport layer, and the like. The hole-transporting layer is formed of, for example, an amine-based material, the light-emitting layer is formed of, for example, a material in which a host material such as Alq 3 or BAlq is doped with a dopant corresponding to the emission color, and the electron-transporting layer is formed. , Alq 3 , for example. The organic layer 62 may further include a hole injection layer and an electron injection layer formed of an inorganic material. When the color filter 55 is also provided on the EL element 60, the light emitting layer may be formed using a material that emits white light, and specifically, two layers that emit blue light and orange light, respectively. May be laminated. The cathode 63 is formed of a translucent material, for example, a thin film Mg-Ag eutectic film. A coating layer 65 made of an inorganic insulating film such as Si 3 N 4 or SiO 2 is formed on the surface of the cathode 63 as a single layer or a laminated film of two or more layers. Then, the above-mentioned first alignment layer 54a is formed on the coating layer 65. The structure of the display device of each embodiment is not limited to the example of FIG.
＜まとめ＞
本発明の態様１に係る表示装置は、複数のバスラインを備える基板と、前記基板の上にマトリクス状に設けられていて各々が液晶表示素子および有機ＥＬ表示素子を備えている複数の画素と、を備え、前記複数のバスラインは、前記複数の画素における列毎に設けられる第一バスラインと、前記複数の画素における行毎に設けられる第二バスラインと、前記液晶表示素子が駆動されるときに所定の電位に設定される第三バスラインと、前記有機ＥＬ表示素子に電流を供給する第四バスラインと、を少なくとも含み、前記液晶表示素子は、液晶組成物を含む液晶層を挟んで対向する画素電極と対向電極とを備え、前記有機ＥＬ表示素子は、前記画素電極および前記対向電極と電気的に分離してそれぞれ形成された陽極および陰極、ならびに、前記陽極と前記陰極との間に介在する有機層を備え、前記複数の画素の各々は、前記有機ＥＬ表示素子に供給される電流の大きさを前記第一バスラインの電位に基づいて変化させる第一トランジスタと、前記第三バスラインの電位に基づいて前記第一バスラインと前記液晶表示素子の前記画素電極とを電気的に分離する第二トランジスタと、前記第二バスラインの電位に基づいて、前記第一トランジスタおよび前記第二トランジスタと前記第一バスラインとを電気的に接続する第三トランジスタと、をさらに備えている、ことを特徴としている。
<Summary>
A display device according to aspect 1 of the present invention includes a substrate having a plurality of bus lines, and a plurality of pixels provided in a matrix on the substrate and each having a liquid crystal display element and an organic EL display element. The plurality of bus lines are provided with a first bus line provided for each column in the plurality of pixels, a second bus line provided for each row in the plurality of pixels, and the liquid crystal display element is driven. The liquid crystal display element includes at least a third bus line that is set to a predetermined potential when the liquid crystal display element and a fourth bus line that supplies a current to the organic EL display element, the liquid crystal display element including a liquid crystal layer including a liquid crystal composition. The organic EL display element includes a pixel electrode and a counter electrode that face each other with the pixel electrode and the counter electrode sandwiched therebetween, and the organic EL display element includes an anode and a cathode that are electrically separated from the pixel electrode and the counter electrode, and the anode and the cathode, respectively. An organic layer interposed between the plurality of pixels, wherein each of the plurality of pixels changes a magnitude of a current supplied to the organic EL display element based on a potential of the first bus line; A second transistor electrically separating the first bus line and the pixel electrode of the liquid crystal display element based on the potential of a third bus line; and the first transistor based on the potential of the second bus line. And a third transistor electrically connecting the second transistor and the first bus line.
本発明の態様１の構成によると、液晶表示素子および有機ＥＬ表示素子を備えた表示装置において、液晶表示素子および有機ＥＬ表示素子の駆動電圧に対する制約を少なくすることができる。また、消費電力を少なくすることができる。
According to the configuration of Embodiment 1 of the present invention, in the display device including the liquid crystal display element and the organic EL display element, it is possible to reduce restrictions on the drive voltage of the liquid crystal display element and the organic EL display element. In addition, power consumption can be reduced.
本発明の態様２に係る表示装置は、上記態様１において、前記第四バスラインからの前記有機ＥＬ表示素子への電流の供給を停止させるべく構成された電流遮断回路をさらに備え、前記電流遮断回路は、前記第二トランジスタによって前記第一バスラインと前記画素電極とが電気的に接続されるときに前記有機ＥＬ表示素子への電流の供給を停止させるべく構成されていてもよい。
A display device according to aspect 2 of the present invention is the display device according to aspect 1, further comprising a current cutoff circuit configured to stop the supply of current from the fourth bus line to the organic EL display element. The circuit may be configured to stop the supply of current to the organic EL display element when the first bus line and the pixel electrode are electrically connected by the second transistor.
本発明の態様２の構成によると、液晶表示素子による表示中に有機ＥＬ表示素子への通電を防いで不要な電力消費を防止することができる。また、液晶表示素子に広範な範囲の電圧を印加することができる。
According to the configuration of the second aspect of the present invention, it is possible to prevent power supply to the organic EL display element during display by the liquid crystal display element and prevent unnecessary power consumption. In addition, a wide range of voltage can be applied to the liquid crystal display element.
本発明の態様３に係る表示装置では、上記態様１または２において、前記第一トランジスタが電界効果型トランジスタであり、前記第二トランジスタおよび前記第三トランジスタがｎチャネル電界効果型トランジスタであり、前記第三トランジスタのソースが前記第一トランジスタのゲートおよび前記第二トランジスタのドレインに接続されていてもよい。
In the display device according to aspect 3 of the present invention, in the aspect 1 or 2, the first transistor is a field effect transistor, the second transistor and the third transistor are n-channel field effect transistors, and The source of the third transistor may be connected to the gate of the first transistor and the drain of the second transistor.
本発明の態様３の構成によると、液晶表示素子への駆動電圧の書き込みを短い時間で行うことができる。
According to the configuration of the third aspect of the present invention, the driving voltage can be written in the liquid crystal display element in a short time.
本発明の態様４に係る表示装置では、上記態様３において、前記第一トランジスタがｐチャネル電界効果型トランジスタであってもよい。
In the display device according to aspect 4 of the present invention, in the aspect 3, the first transistor may be a p-channel field effect transistor.
本発明の態様４の構成によると、第一トランジスタのソース電位が安定するため、有機ＥＬ表示素子の劣化に対して表示品位が安定すると共に、シンプルな駆動方法で有機ＥＬ表示素子を駆動することができる。
According to the configuration of the fourth aspect of the present invention, since the source potential of the first transistor is stable, the display quality is stable against deterioration of the organic EL display element, and the organic EL display element is driven by a simple driving method. You can
本発明の態様５に係る表示装置では、上記態様３において、前記第一トランジスタがｎチャネル電界効果型トランジスタであり、前記複数の画素の各々は、前記有機ＥＬ表示素子に並列に接続された第四トランジスタをさらに備えていてもよい。
In the display device according to aspect 5 of the present invention, in the aspect 3, the first transistor is an n-channel field effect transistor, and each of the plurality of pixels is connected in parallel to the organic EL display element. It may further include four transistors.
本発明の態様５の構成によると、有機ＥＬ表示素子の駆動電流を正確に制御することができる。
According to the configuration of aspect 5 of the present invention, the drive current of the organic EL display element can be accurately controlled.
本発明の態様６に係る表示装置では、上記態様１または２において、前記第一トランジスタ、前記第二トランジスタおよび前記第三トランジスタがｐチャネル電界効果型トランジスタであり、前記第三トランジスタのドレインが、前記第一トランジスタのゲートおよび前記第二トランジスタのソースに接続されていてもよい。
In the display device according to aspect 6 of the present invention, in the aspect 1 or 2, the first transistor, the second transistor and the third transistor are p-channel field effect transistors, and the drain of the third transistor is It may be connected to the gate of the first transistor and the source of the second transistor.
本発明の態様６の構成によると、第一トランジスタのソース電位が安定するため、有機ＥＬ表示素子の劣化に対して表示品位が安定すると共に、シンプルな駆動方法で有機ＥＬ表示素子を駆動することができる。
According to the configuration of aspect 6 of the present invention, since the source potential of the first transistor is stable, the display quality is stable against deterioration of the organic EL display element, and the organic EL display element is driven by a simple driving method. You can
本発明の態様７に係る表示装置では、上記態様１において、前記第一トランジスタ、前記第二トランジスタおよび前記第三トランジスタがｐチャネル電界効果型トランジスタであり、前記第一トランジスタのソースと前記第三トランジスタのドレインとが接続されると共に、前記第三トランジスタのソースが前記第一バスラインに接続され、前記第一トランジスタのゲートと前記第二トランジスタのソースとが接続されると共に、前記第二トランジスタのドレインが前記液晶表示素子の前記画素電極に接続されており、前記複数の画素の各々は、前記第二バスラインの電位に基づいて前記第一トランジスタの前記ゲートと前記第一トランジスタのドレインとを略短絡すべく設けられた第五トランジスタと、前記第一トランジスタの前記ソースと前記第四バスラインとを電気的に接続するかまたは分離する第六トランジスタと、前記第一トランジスタの前記ドレインと前記有機ＥＬ表示素子の前記陽極とを電気的に接続するかまたは分離する第七トランジスタと、をさらに備えていてもよい。
In the display device according to aspect 7 of the present invention, in the aspect 1, the first transistor, the second transistor, and the third transistor are p-channel field effect transistors, and the source of the first transistor and the third transistor The drain of the transistor is connected, the source of the third transistor is connected to the first bus line, the gate of the first transistor and the source of the second transistor are connected, and the second transistor Is connected to the pixel electrode of the liquid crystal display element, and each of the plurality of pixels includes a gate of the first transistor and a drain of the first transistor based on the potential of the second bus line. A fifth transistor provided to substantially short-circuit, a sixth transistor electrically connecting or separating the source of the first transistor and the fourth bus line, and the drain of the first transistor. And a seventh transistor electrically connecting or separating the anode of the organic EL display element.
本発明の態様７の構成によると、各画素における第一トランジスタのスレッシュホルド電圧のばらつきを補正して、有機ＥＬ表示素子に流れる電流を精緻に制御することができる。
According to the configuration of the seventh aspect of the present invention, the variation in the threshold voltage of the first transistor in each pixel can be corrected and the current flowing through the organic EL display element can be precisely controlled.
本発明の態様８に係る表示装置では、上記態様７において、前記複数のバスラインは、前記複数の画素における行毎に設けられていて前記第一トランジスタのゲート電位の初期化の際に前記第一トランジスタの前記ゲートに電気的に接続される第五バスラインをさらに含み、前記複数の画素の各々は、前記第五バスラインと前記第一トランジスタの前記ゲートとを電気的に接続するかまたは分離する第八トランジスタをさらに備えていてもよい。
In the display device according to aspect 8 of the present invention, in the above aspect 7, the plurality of bus lines are provided for each row in the plurality of pixels, and the plurality of bus lines are provided when the gate potential of the first transistor is initialized. A fifth bus line electrically connected to the gate of one transistor, wherein each of the plurality of pixels electrically connects the fifth bus line to the gate of the first transistor; or The eighth transistor which separates may be further provided.
本発明の態様８の構成によると、第一トランジスタのゲート電位の初期化を容易に行うことができる。
According to the configuration of the eighth aspect of the present invention, the gate potential of the first transistor can be easily initialized.
本発明の態様９に係る表示装置では、上記態様７または８において、前記複数の画素の各々は、前記第二バスラインの電位に基づいて前記有機ＥＬ表示素子を放電させるべく設けられた第九トランジスタをさらに備えていてもよい。
A display device according to aspect 9 of the present invention is the display device according to aspect 7 or 8, wherein each of the plurality of pixels is provided to discharge the organic EL display element based on the potential of the second bus line. It may further include a transistor.
本発明の態様９の構成によると、有機ＥＬ表示素子の表示ムラなどの発生を抑制することができる。
According to the configuration of the ninth aspect of the present invention, it is possible to suppress the occurrence of display unevenness or the like of the organic EL display element.
本発明の態様１０に係る表示装置の駆動方法は、基板の表面にそれぞれ形成された液晶表示素子および有機ＥＬ表示素子を複数の画素の各々に備えている表示装置の駆動方法において、前記有機ＥＬ表示素子による表示を行うときに、前記複数の画素各々における表示についてのデータである表示データに基づく電圧を、前記有機ＥＬ表示素子に流れる電流を変化させる第一トランジスタのゲートとソースとの間に印加し、かつ、前記表示データに基づく電位に設定される第一バスラインと前記液晶表示素子とを、前記液晶表示素子の画素電極に接続された第二トランジスタを用いて電気的に分離し、前記液晶表示素子による表示を行うときに、前記第二トランジスタ、および、前記第二トランジスタと前記第一バスラインとの間に設けられた第三トランジスタをオン状態にすることによって前記第一バスラインと前記画素電極とを電気的に接続し、前記液晶表示素子による表示から前記有機ＥＬ表示素子による表示への切り換えにおいて、前記第二トランジスタをオン状態からオフ状態にする前に前記液晶表示素子の前記画素電極と対向電極との間の電位差を減少させる、ことを特徴としている。
A method for driving a display device according to aspect 10 of the present invention is the method for driving a display device, wherein a liquid crystal display element and an organic EL display element respectively formed on a surface of a substrate are provided in each of a plurality of pixels. When performing display by the display element, a voltage based on display data, which is data for display in each of the plurality of pixels, is applied between the gate and the source of the first transistor that changes the current flowing in the organic EL display element. Applied, and the first bus line set to a potential based on the display data and the liquid crystal display element, electrically separated by using a second transistor connected to the pixel electrode of the liquid crystal display element, When performing display by the liquid crystal display element, the first bus line is turned on by turning on the second transistor and the third transistor provided between the second transistor and the first bus line. And the pixel electrode are electrically connected, and in switching from the display by the liquid crystal display element to the display by the organic EL display element, the liquid crystal display element of the liquid crystal display element is turned on before the second transistor is turned on. It is characterized in that the potential difference between the pixel electrode and the counter electrode is reduced.
本発明の態様１０の構成によると、液晶表示素子および有機ＥＬ表示素子の駆動電圧に対する制約を少なくすることができる。また、有機ＥＬ表示素子による表示期間への移行後に液晶表示素子が表示を継続することを防止することができる。
According to the configuration of the tenth aspect of the present invention, restrictions on the drive voltage of the liquid crystal display element and the organic EL display element can be reduced. Further, it is possible to prevent the liquid crystal display element from continuing the display after the transition to the display period by the organic EL display element.
本発明の態様１１に係る表示装置の駆動方法では、上記態様１０において、前記液晶表示素子による表示を行うときに、前記有機ＥＬ表示素子への電流の供給を停止してもよい。
In the display device driving method according to the eleventh aspect of the present invention, in the tenth aspect, the supply of the current to the organic EL display element may be stopped when the display is performed by the liquid crystal display element.
本発明の態様１１の構成によると、液晶表示素子による表示中に有機ＥＬ表示素子への通電を防いで不要な電力消費を防止することができる。また、液晶表示素子に広範な範囲の電圧を印加することができる。
According to the configuration of the eleventh aspect of the present invention, it is possible to prevent electricity from being supplied to the organic EL display element during display by the liquid crystal display element and prevent unnecessary power consumption. In addition, a wide range of voltage can be applied to the liquid crystal display element.
本発明の態様１２に係る表示装置の駆動方法では、上記態様１０または１１において、前記液晶表示素子による表示から前記有機ＥＬ表示素子による表示への切り換えにおいて、前記第一バスラインの電位を前記対向電極の電位と略同じ電位に設定することによって前記画素電極と前記対向電極との間の電位差を減少させてもよい。
In the display device driving method according to Aspect 12 of the present invention, in the above Aspect 10 or 11, the potential of the first bus line is set to the opposite voltage when switching from the display by the liquid crystal display element to the display by the organic EL display element. The potential difference between the pixel electrode and the counter electrode may be reduced by setting the potential substantially equal to the potential of the electrode.
本発明の態様１２の構成によると、容易に、有機ＥＬ表示素子による表示への移行後における液晶表示素子による表示の継続を防止することができる。
According to the configuration of the twelfth aspect of the present invention, it is possible to easily prevent continuation of the display by the liquid crystal display element after the transition to the display by the organic EL display element.
本発明の態様１３に係る表示装置の駆動方法では、上記態様１０または１１において、前記第一トランジスタ、前記第二トランジスタおよび前記第三トランジスタがｐチャネル電界効果型トランジスタであり、前記液晶表示素子による表示から前記有機ＥＬ表示素子による表示への切り換えにおいて、前記第二トランジスタをオフ状態にした後に、前記第一トランジスタのゲート電位を、前記有機ＥＬ表示素子による表示に切り替えた後に最初に前記第一バスラインに設定すべき第一電位よりも低い電位であって前記第一電位との電位差の絶対値が前記第一トランジスタのスレッシュホルド電圧の絶対値以上である初期電位に設定し、前記有機ＥＬ表示素子による表示において、前記表示データに基づく電位を前記第一トランジスタの前記ゲートに印加する際に前記第一トランジスタのドレインと前記ゲートとを電気的に接続し、前記表示データに基づく電位を前記ゲートに印加した後に、前記ゲートと前記ドレインとを電気的に分離してもよい。
According to a thirteenth aspect of the present invention, there is provided a method for driving a display device according to the tenth or eleventh aspect, wherein the first transistor, the second transistor and the third transistor are p-channel field effect transistors, and the liquid crystal display element is used. In switching from display to display by the organic EL display element, after the second transistor is turned off, the gate potential of the first transistor is first switched to display by the organic EL display element and then first The organic EL is set to an initial potential which is lower than the first potential to be set on the bus line and whose absolute value of the potential difference from the first potential is equal to or more than the absolute value of the threshold voltage of the first transistor. In a display by a display element, when applying a potential based on the display data to the gate of the first transistor, the drain of the first transistor and the gate are electrically connected, and the potential based on the display data is The gate and the drain may be electrically separated after being applied to the gate.
本発明の態様１３の構成によると、液晶表示素子による表示期間から有機ＥＬ表示素子による表示期間への移行時に、第一トランジスタのゲート電位が高い状態であっても、所望の電圧を第一トランジスタに印加することができる。
According to the configuration of the thirteenth aspect of the present invention, at the time of transition from the display period of the liquid crystal display element to the display period of the organic EL display element, even if the gate potential of the first transistor is high, a desired voltage is applied to the first transistor. Can be applied to.
本発明の態様１４に係る表示装置の駆動方法では、上記態様１３において、前記第一トランジスタの前記ゲートに第八トランジスタを介して接続された第五バスラインの電位を前記初期電位に設定し、前記第八トランジスタをオン状態にすることによって、前記ゲート電位を前記初期電位に設定してもよい。
In the display device driving method according to aspect 14 of the present invention, in the aspect 13, the potential of a fifth bus line connected to the gate of the first transistor via an eighth transistor is set to the initial potential, The gate potential may be set to the initial potential by turning on the eighth transistor.
本発明の態様１４の構成によると、容易に第一トランジスタのゲート電位を初期電位に設定することができる。
According to the configuration of the fourteenth aspect of the present invention, the gate potential of the first transistor can be easily set to the initial potential.
本発明の態様１５に係る表示装置の駆動方法では、上記態様１４において、前記ゲート電位を前記初期電位に設定する際に、前記第一バスラインの電位を前記初期電位と略同じ電位に設定してもよい。
In the display device driving method according to aspect 15 of the present invention, in the aspect 14, the potential of the first bus line is set to substantially the same potential as the initial potential when the gate potential is set to the initial potential. May be.
本発明の態様１５の構成によると、第一トランジスタのゲート電位の初期化時の制御において、バスラインを有効に利用することができる。
According to the configuration of the fifteenth aspect of the present invention, the bus line can be effectively used in the control at the time of initializing the gate potential of the first transistor.
本発明の態様１６に係る表示装置の駆動方法では、上記態様１３〜１５のいずいれかにおいて、前記液晶表示素子による表示から前記有機ＥＬ表示素子による表示への切り換えにおいて、前記第一トランジスタの前記ゲートに第八トランジスタを介して接続された第五バスラインの電位を前記対向電極の電位と略同じ電位に設定し、前記第二トランジスタおよび前記第八トランジスタを介して前記画素電極と前記第五バスラインとを電気的に接続すべく前記第八トランジスタをオン状態にすることによって、前記第二トランジスタをオン状態からオフ状態にする前に前記画素電極と前記対向電極との間の電位差を減少させてもよい。
In the display device driving method according to Aspect 16 of the present invention, in any one of Aspects 13 to 15 above, when switching from display by the liquid crystal display element to display by the organic EL display element, The potential of the fifth bus line connected to the gate via the eighth transistor is set to a potential substantially the same as the potential of the counter electrode, and the pixel electrode and the second electrode are connected to the pixel electrode via the second transistor and the eighth transistor. By turning on the eighth transistor so as to electrically connect the fifth bus line, the potential difference between the pixel electrode and the counter electrode is changed before turning on the second transistor. May be reduced.
本発明の態様１６の構成によると、容易に、液晶表示素子の画素電極と対向電極との電位差を少なくすることができる。
With the structure according to the sixteenth aspect of the present invention, the potential difference between the pixel electrode and the counter electrode of the liquid crystal display element can be easily reduced.
本発明の態様１７に係る表示装置の駆動方法では、上記態様１３〜１５のいずれかにおいて、前記液晶表示素子による表示から前記有機ＥＬ表示素子による表示への切り換えにおいて、前記ゲート電位を前記初期電位に設定し、前記第一バスラインの電位を前記対向電極の電位と略同じ電位に設定し、前記第一バスラインと前記画素電極とを電気的に接続すべく前記第三トランジスタをオン状態にすると共に前記第一トランジスタの前記ドレインと前記ゲートとを電気的に接続することによって、前記第二トランジスタをオフ状態にする前に前記画素電極と前記対向電極との間の電位差を減少させてもよい。
In the display device driving method according to Aspect 17 of the present invention, in any one of Aspects 13 to 15, when the display by the liquid crystal display element is switched to the display by the organic EL display element, the gate potential is the initial potential. The potential of the first bus line is set to a potential substantially the same as the potential of the counter electrode, and the third transistor is turned on to electrically connect the first bus line and the pixel electrode. In addition, by electrically connecting the drain and the gate of the first transistor, the potential difference between the pixel electrode and the counter electrode may be reduced before turning off the second transistor. Good.
本発明の態様１７の構成によると、第五バスラインの電位の変更を要さずに、液晶表示素子の画素電極と対向電極との電位差を少なくすることができる。
According to the configuration of aspect 17 of the present invention, the potential difference between the pixel electrode and the counter electrode of the liquid crystal display element can be reduced without changing the potential of the fifth bus line.
本発明の態様１８に係る表示装置の駆動方法では、上記態様１３〜１７のいずれかにおいて、前記第一トランジスタの前記ゲートと前記ドレインとを電気的に接続するときに、前記有機ＥＬ表示素子を放電させてもよい。
In the display device driving method according to Aspect 18 of the present invention, in any one of Aspects 13 to 17, when the gate and the drain of the first transistor are electrically connected, the organic EL display element is You may discharge.
本発明の態様１８の構成によると、有機ＥＬ表示素子の表示ムラなどの発生を抑制することができる。
According to the configuration of the eighteenth aspect of the present invention, it is possible to suppress the occurrence of display unevenness of the organic EL display element.
