JP6699306B2

JP6699306B2 - Gate voltage control circuit

Info

Publication number: JP6699306B2
Application number: JP2016077505A
Authority: JP
Inventors: 洋介長内
Original assignee: Toyota Motor Corp
Current assignee: Toyota Motor Corp
Priority date: 2016-04-07
Filing date: 2016-04-07
Publication date: 2020-05-27
Anticipated expiration: 2036-04-07
Also published as: JP2017188828A

Description

本明細書に開示する技術は、ゲート電圧制御回路に関する。 The technology disclosed in this specification relates to a gate voltage control circuit.

特許文献１にスイッチング回路が開示されている。このスイッチング回路では、スイッチング素子のゲートを充電する初期の段階で、２つの直流電源によってゲートを充電することによって、第１スイッチング素子のゲート電位を高速で上昇させる。ゲート電位が一定の値まで上昇した後は、一方の直流電源のみによってゲートを充電することによって、第１スイッチング素子のゲート電位を緩やかに上昇させる。 Patent Document 1 discloses a switching circuit. In this switching circuit, the gate potential of the first switching element is raised at high speed by charging the gate with two DC power sources at the initial stage of charging the gate of the switching element. After the gate potential has risen to a certain value, the gate potential of the first switching element is gradually raised by charging the gate with only one DC power source.

特開２０１３−２２９６５４号公報JP, 2013-229654, A

特許文献１のスイッチング回路では、ゲート電位を高速で上昇させることができるため、第１スイッチング素子のスイッチング損失を低減することができる。しかしながら、特許文献１のスイッチング回路では、ゲートを高速で充電している間に、ゲート電位がミラー電圧に達する場合がある。ゲートを高速で充電している状態でゲート電位がミラー電圧に達すると、大きなサージ電流が生じる。本明細書では、ゲートを高速で充電することができるとともに、サージ電流を抑制することができるスイッチング回路を開示する。 In the switching circuit of Patent Document 1, since the gate potential can be raised at high speed, the switching loss of the first switching element can be reduced. However, in the switching circuit of Patent Document 1, the gate potential may reach the mirror voltage while the gate is being charged at high speed. When the gate potential reaches the mirror voltage while the gate is being charged at high speed, a large surge current occurs. The present specification discloses a switching circuit capable of charging a gate at high speed and suppressing a surge current.

本明細書が開示するスイッチング回路は、スイッチング素子をスイッチングさせる。スイッチング回路は、第１スイッチング素子と、第２スイッチング素子と、ゲート電位制御装置と、定電流源と、コンデンサと、切換回路を有している。前記第２スイッチング素子は、前記第１スイッチング素子と同一のチップに形成されており、ドレインが前記第１スイッチング素子のドレインに接続されており、ゲートが前記第１スイッチング素子のゲートに接続されており、前記第１スイッチング素子に主電流が流れるときに前記主電流よりも小さい電流が流れる。前記ゲート電位制御装置は、前記第１スイッチング素子のゲート及び前記第２スイッチング素子のゲートにゲート抵抗を介して接続されており、前記第１スイッチング素子及び前記第２スイッチング素子のゲート電位を第１電位と第２電位とに変化させる。前記定電流源は、前記第２スイッチング素子の前記ソースから前記第１スイッチング素子の前記ソースに向かって電流を流す。前記第１電位が、前記第１スイッチング素子をオフさせる電位である。前記第２電位が、前記第１スイッチング素子をオンさせる電位である。前記ゲート電位制御装置が前記第１電位を印加しているときに、前記コンデンサの高電位端子と低電位端子の間に前記第２スイッチング素子のゲート‐ソース間電圧よりも小さい電圧が印加されるように前記切換回路が前記コンデンサを電気的に接続する。前記ゲート電位制御装置が前記ゲート電位を前記第１電位から前記第２電位に引き上げるときに、前記切換回路が、前記高電位端子を前記ゲート抵抗を介さずに前記第１スイッチング素子の前記ゲートに電気的に接続するとともに前記低電位端子を前記第１スイッチング素子のソースに電気的に接続する。 The switching circuit disclosed in this specification switches a switching element. The switching circuit has a first switching element, a second switching element, a gate potential control device, a constant current source, a capacitor, and a switching circuit. The second switching element is formed on the same chip as the first switching element, the drain is connected to the drain of the first switching element, and the gate is connected to the gate of the first switching element. Therefore, when a main current flows through the first switching element, a current smaller than the main current flows. The gate potential control device is connected to a gate of the first switching element and a gate of the second switching element via a gate resistor, and sets a gate potential of the first switching element and the second switching element to a first potential. The potential is changed to the second potential. The constant current source causes a current to flow from the source of the second switching element toward the source of the first switching element. The first potential is a potential that turns off the first switching element. The second potential is a potential that turns on the first switching element. When the gate potential control device is applying the first potential, a voltage smaller than the gate-source voltage of the second switching element is applied between the high potential terminal and the low potential terminal of the capacitor. Thus, the switching circuit electrically connects the capacitors. When the gate potential control device raises the gate potential from the first potential to the second potential, the switching circuit connects the high potential terminal to the gate of the first switching element without passing through the gate resistor. The low potential terminal is electrically connected to the source of the first switching element.

上記のスイッチング回路では、ゲート電位制御装置が第１スイッチング素子のゲートに第１電位が印加すると、第１スイッチング素子がオフする。このとき、第２スイッチング素子のゲートにも第１電位が印加される。この状態において、第２スイッチング素子のソース電位が定電流源によって引き下げられる。このため、第２スイッチング素子がオンし、第２スイッチング素子には定電流源に設定された大きさの電流が流れる。このとき、コンデンサに、第２スイッチング素子のゲート‐ソース間電圧よりも小さい電圧が印加される。定電流源の設定電流を小さくすることで、第２スイッチング素子のゲート‐ソース間電圧をそのゲート閾値と略同一の大きさにすることができる。これにより、コンデンサに印加される電圧を、ゲート閾値より小さい電圧とすることができる。 In the above switching circuit, when the gate potential control device applies the first potential to the gate of the first switching element, the first switching element is turned off. At this time, the first potential is also applied to the gate of the second switching element. In this state, the source potential of the second switching element is lowered by the constant current source. Therefore, the second switching element is turned on, and the current of the magnitude set in the constant current source flows through the second switching element. At this time, a voltage smaller than the gate-source voltage of the second switching element is applied to the capacitor. By reducing the set current of the constant current source, the gate-source voltage of the second switching element can be made substantially the same as its gate threshold value. As a result, the voltage applied to the capacitor can be made smaller than the gate threshold value.

ゲート電位制御装置が第１スイッチング素子と第２スイッチング素子に印加する電圧を第１電位から第２電位に引き上げるときには、ゲート抵抗を介してゲート電位制御装置から第１スイッチング素子のゲートに電流が流れる。この電流は、ゲート抵抗を介して流れるため、その値は大きくない。したがって、この電流によるゲートの充電速度はそれほど速くない。一方、同時に、切換回路が、コンデンサの高電位端子をゲート抵抗を介さずに第１スイッチング素子のゲートに接続すると共に、低電位端子を第１スイッチング素子のソースに接続する。このため、コンデンサから第１スイッチング素子のゲートに電流が流れる。この電流はゲート抵抗を介さずに流れるため、第１スイッチング素子のゲート電位が高速で上昇する。上述したように、コンデンサの両端間に印加されている電圧は、ゲート閾値よりも小さいため、第１スイッチング素子のゲート電位はゲート閾値よりも低い値まで高速で上昇する。ゲート電位がゲート閾値よりも低い範囲では、ゲート電位が高速で上昇してもサージ電流は流れない。その後、ゲート電位制御装置からゲート抵抗を介して流れる電流によって第１スイッチング素子のゲートが充電される。これにより、第１スイッチング素子のゲート電位が、そのゲート閾値を超えて第２電位まで引き上げられる。このとき、ゲート電位制御回路から第１スイッチング素子のゲートへ流れる電流はゲート抵抗を介するため、大きな値とはならない。したがって、ゲート閾値を超えるときのゲート電位の上昇速度は速くない。これにより、第１スイッチング素子に生じるサージ電流を抑制することができる。このように、このスイッチング回路では、第１スイッチング素子のゲート電位をゲート閾値よりも低い範囲において高速で上昇させるため、ゲート抵抗を介した電流のみによってゲートを充電する場合に比べて、ゲートを高速で充電することができる。また、第１スイッチング素子のゲート電位がゲート閾値よりも高い範囲においては、ゲート抵抗を介してゲートを充電するので、サージ電流を抑制することができる。 When the gate potential control device raises the voltage applied to the first switching element and the second switching element from the first potential to the second potential, a current flows from the gate potential control device to the gate of the first switching element via the gate resistor. .. Since this current flows through the gate resistance, its value is not large. Therefore, the charging speed of the gate by this current is not so high. On the other hand, at the same time, the switching circuit connects the high potential terminal of the capacitor to the gate of the first switching element without passing through the gate resistor and connects the low potential terminal to the source of the first switching element. Therefore, current flows from the capacitor to the gate of the first switching element. Since this current flows without passing through the gate resistance, the gate potential of the first switching element rises at high speed. As described above, since the voltage applied across the capacitor is smaller than the gate threshold, the gate potential of the first switching element rapidly rises to a value lower than the gate threshold. In the range where the gate potential is lower than the gate threshold, surge current does not flow even if the gate potential rises at high speed. After that, the gate of the first switching element is charged by the current flowing from the gate potential control device through the gate resistor. As a result, the gate potential of the first switching element exceeds the gate threshold value and is raised to the second potential. At this time, the current flowing from the gate potential control circuit to the gate of the first switching element passes through the gate resistance and therefore does not have a large value. Therefore, the rising rate of the gate potential when the gate threshold is exceeded is not fast. Thereby, the surge current generated in the first switching element can be suppressed. As described above, in this switching circuit, the gate potential of the first switching element is raised at a high speed in the range lower than the gate threshold, so that the gate is faster than the case where the gate is charged only by the current through the gate resistor. Can be charged with. Further, in the range where the gate potential of the first switching element is higher than the gate threshold value, the gate is charged through the gate resistor, so that the surge current can be suppressed.

実施例１のスイッチング回路の回路図。3 is a circuit diagram of the switching circuit of Embodiment 1. FIG. 実施例１のスイッチング回路の動作を示すタイミング図。5 is a timing chart showing the operation of the switching circuit of the first embodiment. FIG. 実施例２のスイッチング回路の回路図。6 is a circuit diagram of a switching circuit of Example 2. FIG. 実施例２のスイッチング回路の動作を示すタイミング図。FIG. 6 is a timing chart showing the operation of the switching circuit of the second embodiment. 実施例３のスイッチング回路の回路図。6 is a circuit diagram of a switching circuit of Example 3. FIG. 実施例３のスイッチング回路の動作を示すタイミング図。FIG. 8 is a timing chart showing the operation of the switching circuit of the third embodiment. 実施例４のスイッチング回路の回路図。6 is a circuit diagram of a switching circuit of Example 4. FIG. 実施例４のスイッチング回路の動作を示すタイミング図。FIG. 11 is a timing chart showing the operation of the switching circuit of the fourth embodiment. 実施例５のスイッチング回路の回路図。6 is a circuit diagram of a switching circuit of Example 5. FIG. 実施例５のスイッチング回路の動作を示すタイミング図。FIG. 11 is a timing chart showing the operation of the switching circuit of the fifth embodiment. 実施例６のスイッチング回路の回路図。6 is a circuit diagram of a switching circuit of Example 6. FIG. 実施例７のスイッチング回路の回路図。FIG. 9 is a circuit diagram of a switching circuit of Example 7.

以下、図面を参照して、実施例１のスイッチング回路１０について説明する。図１に示すように、スイッチング回路１０は、第１スイッチング素子１１と、第２スイッチング素子１２を有している。第１スイッチング素子１１は、直流電圧を交流電圧に変換するインバータ装置等の電力変換回路に装備される。第１スイッチング素子１１は、パワー半導体素子であり、具体的には、ｎチャネル型のＭＯＳＦＥＴである。第１スイッチング素子１１は、そのゲートｇ１に第１オフ電位Ｖｏｆｆ１が印加された状態（ゲートｇ１の電位が０Ｖ）では、オフしてソースｓ１とドレインｄ１の間が非導通状態となり、ゲートｇ１に第１オン電位Ｖｏｎ１が印加された状態では、オンしてソースｓ１とドレインｄ１の間が導通状態となる。第１スイッチング素子１１は、負荷（例えば、モータ）を介して電源に接続されている。第１スイッチング素子１１と負荷の直列回路に対して電源電圧が印加される。電源電圧は、第１スイッチング素子１１のドレインｄ１が、第１スイッチング素子１１のソースｓ１よりも高電位となる向きで印加される。第１スイッチング素子１１のゲートｇ１は、ゲート配線４０に接続されている。また、第１スイッチング素子１１に対して逆並列にダイオード２１が接続されている。すなわち、ダイオード２１のアノードが第１スイッチング素子１１のソースｓ１に接続されている。ダイオード２１のカソードが第１スイッチング素子１１のドレインｄ１に接続されている。 Hereinafter, the switching circuit 10 according to the first embodiment will be described with reference to the drawings. As shown in FIG. 1, the switching circuit 10 has a first switching element 11 and a second switching element 12. The first switching element 11 is provided in a power conversion circuit such as an inverter device that converts a DC voltage into an AC voltage. The first switching element 11 is a power semiconductor element, specifically, an n-channel MOSFET. When the first off-potential Voff1 is applied to the gate g1 of the first switching element 11 (the potential of the gate g1 is 0V), the first switching element 11 is turned off to bring the source s1 and the drain d1 into a non-conducting state, so that the gate g1 is turned on. When the first ON potential Von1 is applied, the first ON potential Von1 is turned on and the source s1 and the drain d1 are brought into conduction. The first switching element 11 is connected to a power supply via a load (for example, a motor). The power supply voltage is applied to the series circuit of the first switching element 11 and the load. The power supply voltage is applied such that the drain d1 of the first switching element 11 has a higher potential than the source s1 of the first switching element 11. The gate g1 of the first switching element 11 is connected to the gate wiring 40. A diode 21 is connected in antiparallel to the first switching element 11. That is, the anode of the diode 21 is connected to the source s1 of the first switching element 11. The cathode of the diode 21 is connected to the drain d1 of the first switching element 11.

第２スイッチング素子１２は、第１スイッチング素子１１と同一のチップに形成されている。第２スイッチング素子１２は、ｎチャネル型のＭＯＳＦＥＴである。第２スイッチング素子１２のドレインｄ２は、第１スイッチング素子１１のドレインｄ１に接続されている。すなわち、第２スイッチング素子１２のドレインｄ２は、第１スイッチング素子１１のドレインｄ１と同電位である。第２スイッチング素子１２のゲートｇ２は、ゲート配線４０を介して第１スイッチング素子１１のゲートｇ１に接続されている。すなわち、第２スイッチング素子１２のゲートｇ２は、第１スイッチング素子１１のゲートｇ１と同電位である。第２スイッチング素子１２のソースｓ２は、後述するダイオードＤ１と配線４２を介して、第１スイッチング素子１１のソースｓ１に接続されている。また、第２スイッチング素子１２に対して逆並列にダイオード２２が接続されている。すなわち、ダイオード２２のアノードが第２スイッチング素子１２のソースｓ２に接続されている。ダイオード２２のカソードが第２スイッチング素子１２のドレインｄ２に接続されている。第２スイッチング素子１２は、第１スイッチング素子１１に主電流が流れるときに、主電流よりも小さいセンス電流が流れる。第２スイッチング素子１２のゲート閾値Ｖｔｈ２は、第１スイッチング素子１１のゲート閾値Ｖｔｈ１と等しい。 The second switching element 12 is formed on the same chip as the first switching element 11. The second switching element 12 is an n-channel type MOSFET. The drain d2 of the second switching element 12 is connected to the drain d1 of the first switching element 11. That is, the drain d2 of the second switching element 12 has the same potential as the drain d1 of the first switching element 11. The gate g2 of the second switching element 12 is connected to the gate g1 of the first switching element 11 via the gate wiring 40. That is, the gate g2 of the second switching element 12 has the same potential as the gate g1 of the first switching element 11. The source s2 of the second switching element 12 is connected to the source s1 of the first switching element 11 via a diode D1 and a wiring 42 described later. A diode 22 is connected in antiparallel to the second switching element 12. That is, the anode of the diode 22 is connected to the source s2 of the second switching element 12. The cathode of the diode 22 is connected to the drain d2 of the second switching element 12. In the second switching element 12, when the main current flows in the first switching element 11, a sense current smaller than the main current flows. The gate threshold Vth2 of the second switching element 12 is equal to the gate threshold Vth1 of the first switching element 11.

第１スイッチング素子１１のゲートｇ１と第２スイッチング素子１２のゲートｇ２に、ゲート配線４０が接続されている。また、第１スイッチング素子１１のソースｓ１に、配線４２が接続されている。 The gate wiring 40 is connected to the gate g1 of the first switching element 11 and the gate g2 of the second switching element 12. The wiring 42 is connected to the source s1 of the first switching element 11.

スイッチング回路１０は、第３スイッチング素子１３と、ダイオードＤ１〜Ｄ４と、コンデンサ３４と、直流電源３３と、定電流源３２と、ゲート電位制御装置３０を有している。 The switching circuit 10 includes a third switching element 13, diodes D1 to D4, a capacitor 34, a DC power supply 33, a constant current source 32, and a gate potential control device 30.

ダイオードＤ１は、第１スイッチング素子１１のソースｓ１と配線４２の間に接続されている。ダイオードＤ１のアノードが第２スイッチング素子１２のソースｓ２に接続されており、ダイオードＤ１のカソードが配線４２に接続されている。 The diode D1 is connected between the source s1 of the first switching element 11 and the wiring 42. The anode of the diode D1 is connected to the source s2 of the second switching element 12, and the cathode of the diode D1 is connected to the wiring 42.

直流電源３３と定電流源３２の直列回路が、ダイオードＤ１に対して並列に接続されている。直流電源３３の正極端子が配線４２に接続されている。直流電源３３の負極端子が定電流源３２の正極に接続されている。定電流源３２の負極が第２スイッチング素子１２のソースｓ２に接続されている。直流電源３３と定電流源３２は、第２スイッチング素子１２のソースｓ２から配線４２に向かって電流を流す。 A series circuit of the DC power supply 33 and the constant current source 32 is connected in parallel with the diode D1. The positive electrode terminal of the DC power supply 33 is connected to the wiring 42. The negative electrode terminal of the DC power source 33 is connected to the positive electrode of the constant current source 32. The negative electrode of the constant current source 32 is connected to the source s2 of the second switching element 12. The DC power supply 33 and the constant current source 32 allow a current to flow from the source s2 of the second switching element 12 toward the wiring 42.

ダイオードＤ２のカソードは、第２スイッチング素子１２のソースｓ２、ダイオードＤ１のアノード、及び、定電流源３２の負極に接続されている。 The cathode of the diode D2 is connected to the source s2 of the second switching element 12, the anode of the diode D1, and the negative electrode of the constant current source 32.

ダイオードＤ３とコンデンサ３４が、配線４２とダイオードＤ２のアノードの間に直列に接続されている。ダイオードＤ３のアノードが配線４２に接続されている。ダイオードＤ３のカソードがコンデンサ３４の一方の端子３４Ｈに接続されている。コンデンサ３４の他方の端子３４Ｌが、ダイオードＤ２のアノードに接続されている。なお、後述するように、端子３４Ｈは端子３４Ｌよりも高電位となる。したがって、以下では、端子３４Ｈを高電位端子といい、端子３４Ｌを低電位端子という。 The diode D3 and the capacitor 34 are connected in series between the wiring 42 and the anode of the diode D2. The anode of the diode D3 is connected to the wiring 42. The cathode of the diode D3 is connected to one terminal 34H of the capacitor 34. The other terminal 34L of the capacitor 34 is connected to the anode of the diode D2. As will be described later, the terminal 34H has a higher potential than the terminal 34L. Therefore, hereinafter, the terminal 34H is referred to as a high potential terminal and the terminal 34L is referred to as a low potential terminal.

第３スイッチング素子１３は、ｐチャネル型のＭＯＳＦＥＴである。第３スイッチング素子１３は、配線４２とダイオードＤ２のアノードの間に接続されている。第３スイッチング素子１３のソースｓ３が配線４２に接続されている。第３スイッチング素子１３のドレインｄ３がダイオードＤ２のアノードに接続されている。また、第３スイッチング素子１３に対して逆並列にダイオード２３が接続されている。すなわち、ダイオード２３のアノードが第３スイッチング素子１３のドレインｄ３に接続されている。ダイオード２３のカソードが第３スイッチング素子１３のソースｓ３に接続されている。 The third switching element 13 is a p-channel type MOSFET. The third switching element 13 is connected between the wiring 42 and the anode of the diode D2. The source s3 of the third switching element 13 is connected to the wiring 42. The drain d3 of the third switching element 13 is connected to the anode of the diode D2. Further, the diode 23 is connected in antiparallel to the third switching element 13. That is, the anode of the diode 23 is connected to the drain d3 of the third switching element 13. The cathode of the diode 23 is connected to the source s3 of the third switching element 13.

ダイオードＤ４は、コンデンサ３４の高電位端子３４Ｈとゲート配線４０の間に接続されている。ダイオードＤ４のアノードがコンデンサ３４の高電位端子３４Ｈに接続されている。ダイオードＤ４のカソードは、ゲート配線４０に接続されている。 The diode D4 is connected between the high potential terminal 34H of the capacitor 34 and the gate wiring 40. The anode of the diode D4 is connected to the high potential terminal 34H of the capacitor 34. The cathode of the diode D4 is connected to the gate wiring 40.

ゲート抵抗Ｒｇの一端は、ゲート配線４０に接続されている。すなわち、ゲート抵抗Ｒｇの一端は、ゲート配線４０を介して、第１スイッチング素子１１のゲートｇ１、第２スイッチング素子１２のゲートｇ２及びダイオードＤ４のカソードに接続されている。 One end of the gate resistance Rg is connected to the gate wiring 40. That is, one end of the gate resistor Rg is connected to the gate g1 of the first switching element 11, the gate g2 of the second switching element 12, and the cathode of the diode D4 via the gate wiring 40.

ゲート電位制御装置３０は、ゲート抵抗Ｒｇを介してゲート配線４０に接続されている。ゲート電位制御装置３０は、ゲート抵抗Ｒｇとゲート配線４０を介して第１信号Ｖｉｎ１をゲートｇ１及びゲートｇ２に入力する。第１信号Ｖｉｎ１は、０Ｖと第１オン電位Ｖｏｎ１の間で遷移するパルス信号である。なお、本明細書において、０Ｖは、第１スイッチング素子１１のソースｓ１と同電位を意味する。また、第１オン電位Ｖｏｎ１は、第１スイッチング素子１１をオンさせる電位である。また、ゲート電位制御装置３０は、第３スイッチング素子１３のゲートｇ３に接続されている。ゲート電位制御装置３０は、第２信号Ｖｉｎ２をゲートｇ３に入力する。第２信号Ｖｉｎ２は、第２オン電位Ｖｏｎ２と０Ｖの間で遷移するパルス信号である。第２オン電位Ｖｏｎ２は、第３スイッチング素子１３をオンさせる電位である。０Ｖは、第３スイッチング素子１３をオフさせる電位である。 The gate potential control device 30 is connected to the gate wiring 40 via the gate resistance Rg. The gate potential control device 30 inputs the first signal Vin1 to the gate g1 and the gate g2 via the gate resistance Rg and the gate wiring 40. The first signal Vin1 is a pulse signal that transits between 0V and the first ON potential Von1. In the present specification, 0V means the same potential as the source s1 of the first switching element 11. The first ON potential Von1 is a potential that turns on the first switching element 11. Further, the gate potential control device 30 is connected to the gate g3 of the third switching element 13. The gate potential control device 30 inputs the second signal Vin2 to the gate g3. The second signal Vin2 is a pulse signal that transits between the second ON potential Von2 and 0V. The second ON potential Von2 is a potential that turns on the third switching element 13. 0V is a potential that turns off the third switching element 13.

次に、本実施例のスイッチング回路１０の動作を説明する。図２は、第１スイッチング素子１１をオンさせるときのスイッチング回路１０の各値の変化を示している。参照符号Ｖｓ２は、第２スイッチング素子１２のソースｓ２の電位を示している。参照符号ＶｃＬは、コンデンサ３４の低電位端子３４Ｌの電位を示している。参照符号ＶｃＨは、コンデンサ３４の高電位端子３４Ｈの電位を示している。参照符号Ｉｄは、第１スイッチング素子１１に流れる電流を示している。参照符号Ｖｄは、第１スイッチング素子１１のドレイン電位を示している。参照符号Ｖｇは、第１スイッチング素子１１のゲート電位を示している。 Next, the operation of the switching circuit 10 of this embodiment will be described. FIG. 2 shows changes in each value of the switching circuit 10 when the first switching element 11 is turned on. Reference symbol Vs2 indicates the potential of the source s2 of the second switching element 12. Reference symbol VcL indicates the potential of the low potential terminal 34L of the capacitor 34. Reference numeral VcH indicates the potential of the high potential terminal 34H of the capacitor 34. Reference numeral Id indicates a current flowing through the first switching element 11. Reference symbol Vd represents the drain potential of the first switching element 11. Reference symbol Vg indicates the gate potential of the first switching element 11.

図２のタイミングｔ０においては、第１信号Ｖｉｎ１が０Ｖ（オフ電位）であるので、第１スイッチング素子１１がオフしている。また、第２信号Ｖｉｎ２が０Ｖであるので、第３スイッチング素子１３がオフしている。この状態においては、直流電源３３と定電流源３２によって第２スイッチング素子１２のソースｓ２の電位Ｖｓ２が引き下げられるので、第２スイッチング素子１２がオンしている。第２スイッチング素子１２に流れる電流Ｉ１は、定電流源３２と直流電源３３を通って流れる。この電流の大きさは、定電流源３２によってその設定値に制御される。このため、第２スイッチング素子１２のゲート‐ソース間電圧Ｖｇｓは、第２スイッチング素子１２に流れる電流Ｉ１に応じた電圧となる。第２スイッチング素子１２のソース電位Ｖｓ２は、第２スイッチング素子１２のゲート電位（すなわち、０Ｖ）よりも電圧Ｖｇｓだけ小さい電位−Ｖｇｓとなる。定電流源３２によって電流Ｉ１の設定値が小さい値に設定されているため、第２スイッチング素子１２のゲート‐ソース間電位Ｖｇｓは第２スイッチング素子１２のゲート閾値Ｖｔｈ２と略同一の値となっている。コンデンサ３４の低電位端子３４Ｌは、ダイオードＤ２を介して第２スイッチング素子１２のソースｓ２に接続されているため、低電位端子３４Ｌの電位ＶｃＬは、−Ｖｇｓ＋ＶＦ２となっている。なお、電圧ＶＦ２は、ダイオードＤ２の順方向電圧降下である。一方、コンデンサ３４の高電位端子３４Ｈは、ダイオードＤ３を介して第１スイッチング素子１１のソースｓ１（すなわち、０Ｖ）に接続されているので、高電位端子３４Ｈの電位ＶｃＨは、−ＶＦ３となっている。なお、電圧ＶＦ３は、ダイオードＤ３の順方向電圧降下である。したがって、タイミングｔ０において、コンデンサ３４の両端子間に印加される電圧ＶＣは、Ｖｇｓ−ＶＦ２−ＶＦ３となっている。上述したように、第２スイッチング素子１２のゲート‐ソース間電位Ｖｇｓは、そのゲート閾値Ｖｔｈ２と略同一である。このため、コンデンサ３４の両端間の電圧ＶＣは、Ｖｔｈ２−ＶＦ２−ＶＦ３と略等しい。すなわち、電圧ＶＣは、ゲート閾値Ｖｔｈ２より小さい。 At the timing t0 in FIG. 2, the first signal Vin1 is 0 V (off potential), so the first switching element 11 is off. Further, since the second signal Vin2 is 0V, the third switching element 13 is off. In this state, the potential Vs2 of the source s2 of the second switching element 12 is lowered by the DC power supply 33 and the constant current source 32, so that the second switching element 12 is turned on. The current I1 flowing through the second switching element 12 flows through the constant current source 32 and the DC power supply 33. The magnitude of this current is controlled by the constant current source 32 to its set value. Therefore, the gate-source voltage Vgs of the second switching element 12 becomes a voltage according to the current I1 flowing through the second switching element 12. The source potential Vs2 of the second switching element 12 becomes a potential −Vgs that is smaller than the gate potential of the second switching element 12 (that is, 0V) by the voltage Vgs. Since the set value of the current I1 is set to a small value by the constant current source 32, the gate-source potential Vgs of the second switching element 12 becomes substantially the same value as the gate threshold Vth2 of the second switching element 12. There is. Since the low potential terminal 34L of the capacitor 34 is connected to the source s2 of the second switching element 12 via the diode D2, the potential VcL of the low potential terminal 34L is −Vgs+VF2. The voltage VF2 is the forward voltage drop of the diode D2. On the other hand, since the high potential terminal 34H of the capacitor 34 is connected to the source s1 (that is, 0V) of the first switching element 11 via the diode D3, the potential VcH of the high potential terminal 34H becomes −VF3. There is. The voltage VF3 is the forward voltage drop of the diode D3. Therefore, at the timing t0, the voltage VC applied between both terminals of the capacitor 34 is Vgs-VF2-VF3. As described above, the gate-source potential Vgs of the second switching element 12 is substantially the same as the gate threshold Vth2. Therefore, the voltage VC across the capacitor 34 is substantially equal to Vth2-VF2-VF3. That is, the voltage VC is smaller than the gate threshold Vth2.

その後、タイミングｔ１において、第１信号Ｖｉｎ１が０Ｖから第１オン電位Ｖｏｎ１に上昇する。これにより、第１スイッチング素子１１のオン動作が開始する。第１信号Ｖｉｎ１の上昇により、ゲート抵抗Ｒｇを介してゲート電位制御装置３０から第１スイッチング素子１１のゲートｇ１に電流が流れ始める。同時に、第２信号Ｖｉｎ２が０Ｖから第２オン電位Ｖｏｎ２に低下する。これにより、第３スイッチング素子１３がオンする。すると、コンデンサ３４の低電位端子３４Ｌが第３スイッチング素子１３を介して配線４２に接続されるので、低電位端子３４Ｌの電位ＶｃＬが第１スイッチング素子１１のソースｓ１の電位（すなわち、０Ｖ）まで上昇する。タイミングｔ１直後は、コンデンサ３４の両端間の電圧ＶＣが保持される。したがって、低電位端子３４Ｌの電位ＶｃＬの上昇分と略同じだけ高電位端子３４Ｈの電位ＶｃＨが上昇する。つまり、高電位端子３４Ｈの電位ＶｃＨは、Ｖｇｓ−ＶＦ２−ＶＦ３まで上昇する。上昇後の電位ＶｃＨ（すなわち、Ｖｇｓ−ＶＦ２−ＶＦ３）は０Ｖよりも高い。このため、ダイオードＤ３のカソードの電位（すなわち、電位ＶｃＨ）がアノードの電位（すなわち、０Ｖ）よりも高くなる。したがって、ダイオードＤ３には電流が流れない。また、ダイオードＤ４のアノードの電位（すなわち、電位ＶｃＨ）がカソードの電位（この時点では、略０Ｖ）よりも高くなる。したがって、ダイオードＤ４に電流が流れる。つまり、コンデンサ３４の高電位端子３４Ｈから、ダイオードＤ４とゲート配線４０を介して、第１スイッチング素子１１のゲートｇ１と第２スイッチング素子１２のゲートｇ２に向かってゲート電流が流れる。この電流は抵抗を介さずに流れるので、第１スイッチング素子１１のゲートｇ１の電位Ｖｇ１が高速で電位Ｖｇｓ−ＶＦ２−ＶＦ３−ＶＦ４まで上昇する。なお、電圧ＶＦ４は、ダイオードＤ４の順方向電圧降下である。上述したように、第１スイッチング素子１１のゲート閾値Ｖｔｈ１は第２スイッチング素子１２のゲート閾値Ｖｔｈ２と等しい。また、上昇後のゲート電位Ｖｇ１（＝Ｖｇｓ−ＶＦ２−ＶＦ３−ＶＦ４）は、ゲート閾値Ｖｔｈ２よりも小さい。したがって、上昇後のゲート電位Ｖｇ１は、ゲート閾値Ｖｔｈ１よりも小さい。したがって、タイミングｔ１においては、第１スイッチング素子１１はまだオンしない。また、第２スイッチング素子１２のゲートｇ２の電位も、ゲートｇ１の電位と同様に上昇する。 After that, at timing t1, the first signal Vin1 rises from 0V to the first ON potential Von1. As a result, the ON operation of the first switching element 11 starts. Due to the rise of the first signal Vin1, a current starts to flow from the gate potential control device 30 to the gate g1 of the first switching element 11 via the gate resistance Rg. At the same time, the second signal Vin2 drops from 0V to the second ON potential Von2. As a result, the third switching element 13 is turned on. Then, the low potential terminal 34L of the capacitor 34 is connected to the wiring 42 via the third switching element 13, so that the potential VcL of the low potential terminal 34L is up to the potential of the source s1 of the first switching element 11 (that is, 0V). To rise. Immediately after the timing t1, the voltage VC across the capacitor 34 is held. Therefore, the potential VcH of the high potential terminal 34H rises by substantially the same amount as the rise of the potential VcL of the low potential terminal 34L. That is, the potential VcH of the high potential terminal 34H rises to Vgs-VF2-VF3. The increased potential VcH (that is, Vgs-VF2-VF3) is higher than 0V. Therefore, the potential of the cathode of the diode D3 (that is, the potential VcH) becomes higher than the potential of the anode (that is, 0 V). Therefore, no current flows through the diode D3. Further, the potential of the anode of the diode D4 (that is, the potential VcH) becomes higher than the potential of the cathode (at this time, approximately 0 V). Therefore, a current flows through the diode D4. That is, a gate current flows from the high potential terminal 34H of the capacitor 34 to the gate g1 of the first switching element 11 and the gate g2 of the second switching element 12 via the diode D4 and the gate wiring 40. Since this current flows without passing through a resistor, the potential Vg1 of the gate g1 of the first switching element 11 rapidly rises to the potential Vgs-VF2-VF3-VF4. The voltage VF4 is the forward voltage drop of the diode D4. As described above, the gate threshold Vth1 of the first switching element 11 is equal to the gate threshold Vth2 of the second switching element 12. Further, the gate potential Vg1 (=Vgs-VF2-VF3-VF4) after the rise is smaller than the gate threshold Vth2. Therefore, the increased gate potential Vg1 is smaller than the gate threshold Vth1. Therefore, at timing t1, the first switching element 11 has not yet turned on. Further, the potential of the gate g2 of the second switching element 12 also rises similarly to the potential of the gate g1.

その後、ゲート電位制御装置３０からゲート抵抗Ｒｇを介してゲートｇ１に流れる電流によって、ゲートｇ１が緩やかに充電される。このため、タイミングｔ１以降に、ゲート電位Ｖｇ１が緩やかに上昇する。 After that, the gate g1 is gently charged by the current flowing from the gate potential control device 30 to the gate g1 via the gate resistor Rg. Therefore, the gate potential Vg1 gradually rises after the timing t1.

その後、タイミングｔ２において、第１スイッチング素子１１のゲートｇ１の電位Ｖｇ１が、第１スイッチング素子１１のゲート閾値Ｖｔｈ１に達する。すると、第１スイッチング素子１１がオンし、第１スイッチング素子１１に電流Ｉｄが流れ始める。上述したように、第１スイッチング素子１１のゲート閾値Ｖｔｈ１と第２スイッチング素子１２のゲート閾値Ｖｔｈ２は等しい。したがって、第１スイッチング素子１１のオンと同時に第２スイッチング素子１２もオンする。このため、タイミングｔ２において、第２スイッチング素子１２のソース電位Ｖｓ２が０Ｖまで上昇する。 After that, at timing t2, the potential Vg1 of the gate g1 of the first switching element 11 reaches the gate threshold Vth1 of the first switching element 11. Then, the first switching element 11 is turned on, and the current Id starts to flow in the first switching element 11. As described above, the gate threshold Vth1 of the first switching element 11 and the gate threshold Vth2 of the second switching element 12 are equal. Therefore, at the same time when the first switching element 11 is turned on, the second switching element 12 is also turned on. Therefore, at the timing t2, the source potential Vs2 of the second switching element 12 rises to 0V.

タイミングｔ２以降も、第１スイッチング素子１１のゲートｇ１は、ゲート電位制御装置３０から供給されるゲート電流によって充電され続ける。このため、タイミングｔ２以降に、ゲート電位Ｖｇ１は、ミラー電圧Ｖｍｒを経て目標電圧Ｖｏｎ１まで上昇する。 Even after the timing t2, the gate g1 of the first switching element 11 continues to be charged by the gate current supplied from the gate potential control device 30. Therefore, after the timing t2, the gate potential Vg1 rises to the target voltage Von1 via the mirror voltage Vmr.

また、タイミングｔ２において第１スイッチング素子１１がオンすると、電流Ｉｄが上昇する。電流Ｉｄは、タイミングｔ２の直後のタイミングｔ３においてピーク値Ｉｐを形成し、その後、ピーク値Ｉｐよりも低い値で略安定する。つまり、タイミングｔ３において、大きいサージ電流が瞬間的に流れる。サージ電流の大きさＩｐ１は、第１スイッチング素子１１がオンするタイミングｔ２におけるゲート電位Ｖｇ１の上昇速度によって変化する。タイミングｔ２におけるゲート電位Ｖｇ１の上昇速度が速いほど、サージ電流の大きさＩｐ１が大きくなる。本実施例では、タイミングｔ２においてはゲート抵抗Ｒｇを介してゲートｇ１が充電されているので、タイミングｔ２におけるゲート電位Ｖｇ１の上昇速度がそれほど速くない。したがって、サージ電流の大きさＩｐが比較的小さい。 Further, when the first switching element 11 is turned on at the timing t2, the current Id rises. The current Id forms the peak value Ip at the timing t3 immediately after the timing t2, and then becomes substantially stable at a value lower than the peak value Ip. That is, at timing t3, a large surge current instantaneously flows. The magnitude Ip1 of the surge current changes depending on the rising speed of the gate potential Vg1 at the timing t2 when the first switching element 11 is turned on. The magnitude of the surge current Ip1 increases as the rising rate of the gate potential Vg1 at the timing t2 increases. In this embodiment, since the gate g1 is charged via the gate resistance Rg at the timing t2, the rising rate of the gate potential Vg1 at the timing t2 is not so fast. Therefore, the magnitude Ip of the surge current is relatively small.

以上に説明したように、このスイッチング回路１０では、タイミングｔ１において、コンデンサ３４の両端間に印加される電圧ＶＣによってゲート抵抗Ｒｇを介さずに第１スイッチング素子１１のゲートｇ１を充電する。これによって、ゲート電位Ｖｇ１を高速で上昇させる。タイミングｔ０〜ｔ１においてコンデンサ３４の両端間に印加される電圧Ｖｇｓ−ＶＦ２−ＶＦ３は、第２スイッチング素子１２のゲート閾値Ｖｔｈ２より小さい。このため、タイミングｔ１において第１スイッチング素子１１のゲート電位Ｖｇ１が高速で上昇しても、第１スイッチング素子１１はオンしない。したがって、タイミングｔ１では、第１スイッチング素子１１にはサージ電流が流れない。その後、ゲート電位制御装置３０がゲート抵抗Ｒｇを介して第１スイッチング素子１１のゲートｇ１を充電する。タイミングｔ２において、第１スイッチング素子１１のゲート電位Ｖｇ１がゲート閾値Ｖｔｈ１を超える。すると、第１スイッチング素子１１がオンし、電流Ｉｄが流れる。タイミングｔ２においては、ゲート電位Ｖｇ１の上昇速度はあまり速くない。したがって、サージ電流を抑制することができる。このように、このスイッチング回路１０では、第１スイッチング素子１１のゲート電位Ｖｇ１をゲート閾値Ｖｔｈ１よりも低い範囲において高速で上昇させるため、ゲート抵抗Ｒｇを介した電流のみによってゲートｇ１を充電する場合に比べて、ゲートｇ１を高速で充電することができる。また、第１スイッチング素子１１のゲート電位Ｖｇ１がゲート閾値Ｖｔｈ１を超えるタイミングにおいては、ゲート抵抗Ｒｇを介してゲートｇ１を充電するので、サージ電流を抑制することができる。 As described above, in the switching circuit 10, at the timing t1, the gate g1 of the first switching element 11 is charged by the voltage VC applied across the capacitor 34 without passing through the gate resistance Rg. As a result, the gate potential Vg1 is raised at high speed. The voltage Vgs-VF2-VF3 applied across the capacitor 34 at the timings t0 to t1 is smaller than the gate threshold Vth2 of the second switching element 12. Therefore, even if the gate potential Vg1 of the first switching element 11 rises at high speed at the timing t1, the first switching element 11 does not turn on. Therefore, at the timing t1, the surge current does not flow in the first switching element 11. After that, the gate potential control device 30 charges the gate g1 of the first switching element 11 via the gate resistance Rg. At the timing t2, the gate potential Vg1 of the first switching element 11 exceeds the gate threshold Vth1. Then, the first switching element 11 is turned on and the current Id flows. At the timing t2, the rising speed of the gate potential Vg1 is not so fast. Therefore, the surge current can be suppressed. As described above, in this switching circuit 10, since the gate potential Vg1 of the first switching element 11 is increased at a high speed in the range lower than the gate threshold Vth1, the gate g1 is charged only by the current through the gate resistance Rg. In comparison, the gate g1 can be charged at high speed. Further, at the timing when the gate potential Vg1 of the first switching element 11 exceeds the gate threshold Vth1, the gate g1 is charged through the gate resistance Rg, so that the surge current can be suppressed.

次に、実施例２のスイッチング回路について説明する。図３に示すように、実施例２のスイッチング回路は、実施例１のスイッチング回路１０の構成に加えて、電圧監視装置５０と抵抗Ｒｓをさらに有している。それ以外の構成は、実施例１と同様である。 Next, the switching circuit of the second embodiment will be described. As shown in FIG. 3, the switching circuit of the second embodiment further includes a voltage monitoring device 50 and a resistor Rs in addition to the configuration of the switching circuit 10 of the first embodiment. The other configuration is the same as that of the first embodiment.

抵抗Ｒｓは、ダイオードＤ１のカソードと配線４２の間に挿入されている。 The resistor Rs is inserted between the cathode of the diode D1 and the wiring 42.

電圧監視装置５０は、ダイオードＤ１のカソードと抵抗Ｒｓの一端に接続されている。電圧監視装置５０は、ダイオードＤ１のカソードの電位Ｖａを検出する。 The voltage monitoring device 50 is connected to the cathode of the diode D1 and one end of the resistor Rs. The voltage monitoring device 50 detects the potential Va of the cathode of the diode D1.

図４は、実施例２のスイッチング回路の動作を示している。図４と図２を比較すると明らかなように、実施例２において、信号Ｖｉｎ１、信号Ｖｉｎ２、電圧ＶｃＬ、電圧ＶｃＨ、電流Ｉｄ、電圧Ｖｄ及び電圧Ｖｇ１は実施例１と同様に変化する。このため、電位Ｖａ、Ｖｓ２について以下に説明する。 FIG. 4 shows the operation of the switching circuit of the second embodiment. As is clear from the comparison between FIG. 4 and FIG. 2, in the second embodiment, the signal Vin1, the signal Vin2, the voltage VcL, the voltage VcH, the current Id, the voltage Vd, and the voltage Vg1 change similarly to the first embodiment. Therefore, the potentials Va and Vs2 will be described below.

図４のタイミングｔ０からタイミングｔ２の間の期間においては、定電流源３２と直流電源３３によって第２スイッチング素子１２のソースｓ２に０Ｖより低い電位が印加される。このため、ダイオードＤ１はオフしている。このため、抵抗Ｒｓに電流が流れない。したがって、電位Ｖａは接地電位（０Ｖ）となっている。その後、タイミングｔ２において、第１スイッチング素子１１がオンし、第２スイッチング素子１２に第１スイッチング素子１１に流れる電流Ｉｄに略比例する電流が流れる。この電流は、定電流源３２の設定電流よりも大きい電流である。したがって、この電流は、主に、ダイオードＤ１と抵抗Ｒｓを通って流れる。第１スイッチング素子１１に流れる電流が増加するのに従って、第２スイッチング素子１２に流れる電流も増加する。第２スイッチング素子１２に流れる電流が増加すると、ゲート抵抗Ｒｇの両端間に生じる電位差が増加し、電位Ｖａが上昇する。したがって、タイミングｔ２以降に、電位Ｖａが上昇する。また、第２スイッチング素子１２のソース電位Ｖｓ２は、電位ＶａよりもダイオードＤ１の順方向電圧降下ＶＦ１だけ高い電位となる。したがって、電位Ｖａと電位Ｖｓ２が、電流Ｉｄに応じて変化する。電圧監視装置５０は、電位Ｖａを監視する。上述したように、電位Ｖａは第２スイッチング素子１２に流れる電流に比例し、第２スイッチング素子１２に流れる電流は第１スイッチング素子１１に流れる電流Ｉｄに比例する。すなわち、電位Ｖａは電流Ｉｄに比例する。したがって、電圧監視装置５０によって、電流Ｉｄを検出することができる。 In the period from timing t0 to timing t2 in FIG. 4, the constant current source 32 and the DC power supply 33 apply a potential lower than 0 V to the source s2 of the second switching element 12. Therefore, the diode D1 is off. Therefore, no current flows through the resistor Rs. Therefore, the potential Va is the ground potential (0V). After that, at timing t2, the first switching element 11 is turned on, and a current substantially proportional to the current Id flowing through the first switching element 11 flows through the second switching element 12. This current is larger than the set current of the constant current source 32. Therefore, this current mainly flows through the diode D1 and the resistor Rs. As the current flowing through the first switching element 11 increases, the current flowing through the second switching element 12 also increases. When the current flowing through the second switching element 12 increases, the potential difference generated across the gate resistance Rg increases and the potential Va rises. Therefore, the potential Va rises after the timing t2. The source potential Vs2 of the second switching element 12 is higher than the potential Va by the forward voltage drop VF1 of the diode D1. Therefore, the potential Va and the potential Vs2 change according to the current Id. The voltage monitoring device 50 monitors the potential Va. As described above, the potential Va is proportional to the current flowing through the second switching element 12, and the current flowing through the second switching element 12 is proportional to the current Id flowing through the first switching element 11. That is, the potential Va is proportional to the current Id. Therefore, the voltage monitoring device 50 can detect the current Id.

上述した実施例２において、電流Ｉｄが流れているときに第１スイッチング素子１１のソース電位Ｖｓ１と第２スイッチング素子１２のソース電位Ｖｓ２の差が大きいと、電圧監視装置５０による電流Ｉｄの検出精度が悪化する。実施例２において、第１スイッチング素子１１のソース電位Ｖｓ１は接地電位（０Ｖ）であり、第２スイッチング素子１２のソース電位Ｖｓ２はダイオードＤ１の順方向電圧降下ＶＦ１と、抵抗Ｒｓによる降下電圧との和である。実施例３では、ソース電位Ｖｓ２の電位がソース電位Ｖｓ１により近い電位とすることが可能な構成を提供する。 In the second embodiment described above, when the difference between the source potential Vs1 of the first switching element 11 and the source potential Vs2 of the second switching element 12 is large when the current Id is flowing, the detection accuracy of the current Id by the voltage monitoring device 50 is large. Becomes worse. In the second embodiment, the source potential Vs1 of the first switching element 11 is the ground potential (0V), and the source potential Vs2 of the second switching element 12 is the forward voltage drop VF1 of the diode D1 and the voltage drop due to the resistor Rs. It is a sum. The third embodiment provides a configuration in which the source potential Vs2 can be closer to the source potential Vs1.

実施例３のスイッチング回路では、図５に示すように、実施例２のスイッチング回路のダイオードＤ１に代えて、第４スイッチング素子１４が挿入されている。それ以外の構成は、実施例２と同様である。第４スイッチング素子１４は、ｐチャネル型ＭＯＳＦＥＴである。第４スイッチング素子１４のドレインｄ４は、第２スイッチング素子１２のソースｓ２に接続されている。第４スイッチング素子１４のソースｓ４は、抵抗Ｒｓを介して配線４２に接続されている。第４スイッチング素子１４のゲートｇ４には、ゲート電位制御装置３０が接続されており、第３信号Ｖｉｎ３が入力される。また、第４スイッチング素子１４に対して逆並列にダイオード２４が接続されている。すなわち、ダイオード２４のアノードが第４スイッチング素子１４のドレインｄ４に接続されている。ダイオード２４のカソードが第４スイッチング素子１４のソースｓ４に接続されている。なお、第４スイッチング素子１４は、ｎチャネル型ＭＯＳＦＥＴであってもよい。 In the switching circuit of the third embodiment, as shown in FIG. 5, the fourth switching element 14 is inserted in place of the diode D1 of the switching circuit of the second embodiment. The other configurations are the same as those in the second embodiment. The fourth switching element 14 is a p-channel MOSFET. The drain d4 of the fourth switching element 14 is connected to the source s2 of the second switching element 12. The source s4 of the fourth switching element 14 is connected to the wiring 42 via the resistor Rs. The gate potential control device 30 is connected to the gate g4 of the fourth switching element 14, and the third signal Vin3 is input. A diode 24 is connected in antiparallel to the fourth switching element 14. That is, the anode of the diode 24 is connected to the drain d4 of the fourth switching element 14. The cathode of the diode 24 is connected to the source s4 of the fourth switching element 14. The fourth switching element 14 may be an n-channel MOSFET.

図６は、実施例３のスイッチング回路の動作を示している。図６と図４を比較すると明らかなように、実施例３のスイッチング回路では、ソース電位Ｖｓ２と電位Ｖａの波形が実施例２と異なっている。実施例３では、タイミングｔ０からタイミングｔ１の間の期間において第３信号Ｖｉｎ３が０Ｖとなっており、第４スイッチング素子１４がオフしている。また、タイミングｔ１以降の期間において第３信号Ｖｉｎ３が第３オン電位Ｖｏｎ３となっており、第４スイッチング素子１４がオンしている。第４スイッチング素子１４がオンしている期間は実施例２においてダイオードＤ１がオンしている期間と等しく、第４スイッチング素子１４がオフしている期間は実施例２においてダイオードＤ１がオフしている期間と等しい。したがって、実施例３のスイッチング回路は、実施例２のスイッチング回路と略同様に動作する。 FIG. 6 shows the operation of the switching circuit of the third embodiment. As is clear from comparison between FIG. 6 and FIG. 4, the switching circuit of the third embodiment differs from the second embodiment in the waveforms of the source potential Vs2 and the potential Va. In the third embodiment, the third signal Vin3 is 0V in the period from the timing t0 to the timing t1, and the fourth switching element 14 is off. Further, in the period after the timing t1, the third signal Vin3 has the third ON potential Von3, and the fourth switching element 14 is ON. The period during which the fourth switching element 14 is on is equal to the period during which the diode D1 is on in the second embodiment, and the period during which the fourth switching element 14 is off is the diode D1 in the second embodiment. Equal to the period. Therefore, the switching circuit of the third embodiment operates in substantially the same manner as the switching circuit of the second embodiment.

実施例３において、第１スイッチング素子１１のソース電位Ｖｓ１は接地電位（０Ｖ）であり、第２スイッチング素子１２のソース電位Ｖｓ２は第４スイッチング素子１４による降下電圧と、抵抗Ｒｓによる降下電圧との和である。第４スイッチング素子１４の降下電圧は、実施例２のダイオードＤ１の降下電圧よりも小さい。したがって、実施例３では、実施例２よりも、ソース電位Ｖｓ２の電位をソース電位Ｖｓ１により近い電位とすることができる。このため、電圧監視装置５０により監視される電位Ｖａから、第１スイッチング素子１１を流れる電流Ｉｄの大きさを検出する精度を向上させることができる。 In the third embodiment, the source potential Vs1 of the first switching element 11 is the ground potential (0V), and the source potential Vs2 of the second switching element 12 is the voltage drop due to the fourth switching element 14 and the voltage drop due to the resistor Rs. It is a sum. The voltage drop of the fourth switching element 14 is smaller than the voltage drop of the diode D1 of the second embodiment. Therefore, in the third embodiment, the source potential Vs2 can be closer to the source potential Vs1 than in the second embodiment. Therefore, the accuracy of detecting the magnitude of the current Id flowing through the first switching element 11 from the potential Va monitored by the voltage monitoring device 50 can be improved.

次に、実施例４のスイッチング回路について説明する。上述した実施例１では、タイミングｔ１において、第１スイッチング素子１１のゲートｇ１を高速で充電する際にゲートｇ１に印加される電圧が、第２スイッチング素子１２のゲート‐ソース間電位Ｖｇｓから、ダイオードＤ２〜Ｄ４の順方向電圧降下ＶＦ２〜ＶＦ４の分だけ低下する。このため、第１スイッチング素子１１のゲートｇ１の電位Ｖｇ１を高速で上昇させる効率が悪化する。 Next, the switching circuit of the fourth embodiment will be described. In the first embodiment described above, at the timing t1, when the gate g1 of the first switching element 11 is charged at high speed, the voltage applied to the gate g1 changes from the gate-source potential Vgs of the second switching element 12 to the diode It decreases by the amount of forward voltage drops VF2 to VF4 of D2 to D4. Therefore, the efficiency of increasing the potential Vg1 of the gate g1 of the first switching element 11 at high speed deteriorates.

実施例４では、図７に示すように、実施例１のダイオードＤ２，Ｄ３に代えて、抵抗Ｒ２，Ｒ３が挿入されている。それ以外の構成については実施例１と同様である。 In the fourth embodiment, as shown in FIG. 7, resistors R2 and R3 are inserted in place of the diodes D2 and D3 of the first embodiment. The other configuration is the same as that of the first embodiment.

図８は、実施例４のスイッチング回路の動作を示している。実施例４では、コンデンサ３４の両端間に印加される電圧ＶＣと第１スイッチング素子１１のゲートｇ１に高速で充電される電圧の大きさが実施例１と異なっている。タイミングｔ０では、タイミングｔ０において、低電位端子３４Ｌは、抵抗Ｒ２を介して第２スイッチング素子１２のソースｓ２に接続されているため、その電位ＶｃＬは−Ｖｇｓとなる。高電位端子３４Ｈは、抵抗Ｒ３を介して第１スイッチング素子１１のソースｓ１に接続されているため、その電位ＶｃＨは、すなわち、タイミングｔ０においてコンデンサ３４の両端間に印加される電圧ＶＣはＶｇｓとなる。０Ｖとなる。したがって、タイミングｔ１において、第１スイッチング素子１１のゲートｇ１に印加される電圧はＶｇｓ−ＶＦ４となる。このように、実施例１と比較して、第１スイッチング素子１１のゲートｇ１を高速で充電する際にゲートｇ１に印加する電圧をＶＦ２＋ＶＦ３の分、上昇させることができる。このため、実施例１と比較して、第１スイッチング素子１１のゲートｇ１を高速で充電することが可能となる。なお、実施例４では、ダイオードＤ２，Ｄ３に代えて、抵抗Ｒ２，Ｒ３を用いたが、いずれか一方のみをダイオードから抵抗に代える構成としてもよい。 FIG. 8 shows the operation of the switching circuit of the fourth embodiment. The fourth embodiment differs from the first embodiment in the magnitude of the voltage VC applied across the capacitor 34 and the voltage with which the gate g1 of the first switching element 11 is charged at high speed. At the timing t0, at the timing t0, the low potential terminal 34L is connected to the source s2 of the second switching element 12 via the resistor R2, so that the potential VcL becomes −Vgs. Since the high potential terminal 34H is connected to the source s1 of the first switching element 11 via the resistor R3, its potential VcH, that is, the voltage VC applied across the capacitor 34 at the timing t0 is Vgs. Become. It becomes 0V. Therefore, at the timing t1, the voltage applied to the gate g1 of the first switching element 11 becomes Vgs-VF4. As described above, the voltage applied to the gate g1 when the gate g1 of the first switching element 11 is charged at a high speed can be increased by VF2+VF3 as compared with the first embodiment. Therefore, compared with the first embodiment, the gate g1 of the first switching element 11 can be charged at a higher speed. Although the resistors R2 and R3 are used in place of the diodes D2 and D3 in the fourth embodiment, only one of the resistors may be replaced with a resistor.

次に、実施例５のスイッチング回路について説明する。図９に示すように、実施例５では、実施例１のダイオードＤ２に代えて第５スイッチング素子１５が、ダイオードＤ３に代えて第６スイッチング素子１６が、ダイオードＤ４に代えて第７スイッチング素子１７がそれぞれ挿入されている。それ以外の構成については、実施例１と同様である。 Next, the switching circuit of the fifth embodiment will be described. As shown in FIG. 9, in the fifth embodiment, the fifth switching element 15 replaces the diode D2 of the first embodiment, the sixth switching element 16 replaces the diode D3, and the seventh switching element 17 replaces the diode D4. Are inserted respectively. The other configurations are the same as those in the first embodiment.

第５スイッチング素子１５及び第７スイッチング素子１７はｐチャネル型ＭＯＳＦＥＴである。第６スイッチング素子１６はｎチャネル型ＭＯＳＦＥＴである。第５スイッチング素子１５のソースｓ５は、第２スイッチング素子１２のソースｓ２、ダイオードＤ１のアノード、及び、定電流源３２の負極に接続されている。第５スイッチング素子１５のドレインｄ５は、コンデンサ３４の低電位端子３４Ｌに接続されている。第６スイッチング素子１６のドレインｄ６は、コンデンサ３４の高電位端子３４Ｈに接続されている。第６スイッチング素子１６のソースｓ６は、配線４２に接続されている。第７スイッチング素子１７のソースｓ７は、ゲート配線４０に接続されている。第７スイッチング素子１７のドレインｄ７は、コンデンサ３４の高電位端子３４Ｈと第６スイッチング素子１６のドレインｄ６に接続されている。また、第５スイッチング素子１５に対して、逆並列にダイオード２５が接続されている。第６スイッチング素子１６に対して、逆並列にダイオード２６が接続されている。第７スイッチング素子１７に対して、逆並列にダイオード２７が接続されている。第５スイッチング素子１５のゲートｇ５には、ゲート電位制御装置３０が接続されており、第４信号Ｖｉｎ４が入力される。第６スイッチング素子１６のゲートｇ６には、ゲート電位制御装置３０が接続されており、第５信号Ｖｉｎ５が入力される。第７スイッチング素子１７のゲートｇ７には、ゲート電位制御装置３０が接続されており、第６信号Ｖｉｎ６が入力される。なお、第５スイッチング素子１５は、ｎチャネル型ＭＯＳＦＥＴでもよい。第６スイッチング素子１６は、ｐチャネル型ＭＯＳＦＥＴでもよい。第７スイッチング素子１７は、ｎチャネル型ＭＯＳＦＥＴでもよい。 The fifth switching element 15 and the seventh switching element 17 are p-channel MOSFETs. The sixth switching element 16 is an n-channel MOSFET. The source s5 of the fifth switching element 15 is connected to the source s2 of the second switching element 12, the anode of the diode D1, and the negative electrode of the constant current source 32. The drain d5 of the fifth switching element 15 is connected to the low potential terminal 34L of the capacitor 34. The drain d6 of the sixth switching element 16 is connected to the high potential terminal 34H of the capacitor 34. The source s6 of the sixth switching element 16 is connected to the wiring 42. The source s7 of the seventh switching element 17 is connected to the gate wiring 40. The drain d7 of the seventh switching element 17 is connected to the high potential terminal 34H of the capacitor 34 and the drain d6 of the sixth switching element 16. A diode 25 is connected in antiparallel to the fifth switching element 15. A diode 26 is connected in antiparallel to the sixth switching element 16. A diode 27 is connected in antiparallel to the seventh switching element 17. The gate potential control device 30 is connected to the gate g5 of the fifth switching element 15, and the fourth signal Vin4 is input. The gate potential control device 30 is connected to the gate g6 of the sixth switching element 16, and the fifth signal Vin5 is input. The gate potential control device 30 is connected to the gate g7 of the seventh switching element 17, and the sixth signal Vin6 is input. The fifth switching element 15 may be an n-channel MOSFET. The sixth switching element 16 may be a p-channel MOSFET. The seventh switching element 17 may be an n-channel MOSFET.

図１０は、実施例５のスイッチング回路の動作を示している。第１信号Ｖｉｎ１、第２信号Ｖｉｎ２及び第３信号Ｖｉｎ３の動作は、実施例１と同様に変化する。図１０のタイミングｔ０からタイミングｔ１の間の期間においては、第４信号Ｖｉｎ４が第４オン電位Ｖｏｎ４、第５信号Ｖｉｎ５が第５オン電位Ｖｏｎ５、第６信号Ｖｉｎ６が０Ｖとなっている。このため、第５スイッチング素子１５と第６スイッチング素子１６がオンしており、第７スイッチング素子１７がオフしている。したがって、コンデンサ３４の低電位端子３４Ｌの電位ＶｃＬが第５スイッチング素子１５を介して−Ｖｇｓとなり、コンデンサ３４の高電位端子３４Ｈの電位ＶｃＨが第６スイッチング素子１６を介して０Ｖとなる。すなわち、コンデンサ３４の両端間に印加される電圧はＶｇｓとなっている。 FIG. 10 shows the operation of the switching circuit of the fifth embodiment. The operations of the first signal Vin1, the second signal Vin2, and the third signal Vin3 change as in the first embodiment. In the period from the timing t0 to the timing t1 in FIG. 10, the fourth signal Vin4 is the fourth ON potential Von4, the fifth signal Vin5 is the fifth ON potential Von5, and the sixth signal Vin6 is 0V. Therefore, the fifth switching element 15 and the sixth switching element 16 are on, and the seventh switching element 17 is off. Therefore, the potential VcL of the low potential terminal 34L of the capacitor 34 becomes −Vgs via the fifth switching element 15, and the potential VcH of the high potential terminal 34H of the capacitor 34 becomes 0V via the sixth switching element 16. That is, the voltage applied across the capacitor 34 is Vgs.

その後、タイミングｔ１において、第４信号Ｖｉｎ４が０Ｖに上昇し、第５信号Ｖｉｎ５が０Ｖに低下し、第６信号Ｖｉｎ６が第６オン電位Ｖｏｎ６に低下する。これにより、第５スイッチング素子１５と第６スイッチング素子１６がオフし、第７スイッチング素子１７がオンする。タイミングｔ１においては、同時に第３スイッチング素子１３がオンする。このため、コンデンサ３４の低電位端子３４Ｌの電位ＶｃＬは接地電位（０Ｖ）まで上昇すると共に、高電位端子３４Ｈの電位ＶｃＨも上昇し、その電位ＶｃＨがＶｇｓとなる。その後、コンデンサ３４の高電位端子３４Ｈから、第７スイッチング素子１７とゲート配線４０を介して、第１スイッチング素子１１のゲートｇ１と第２スイッチング素子１２のゲートｇ２に向かってゲート電流が流れる。これにより、第１スイッチング素子１１のゲートｇ１の電位Ｖｇ１が高速で電位Ｖｇｓまで上昇する。電位Ｖｇｓは第１スイッチング素子１１のゲート閾値Ｖｔｈ１と略同一の値となっている。このため、タイミングｔ１において、第１スイッチング素子１１がオンし、電流Ｉｄが流れ始める。その後、タイミングｔ１´において、第６信号Ｖｉｎ６が第６オン電位Ｖｏｎ６から０Ｖに上昇する。これにより、再び第７スイッチング素子１７がオフする。タイミングｔ１´以降は、第１信号Ｖｉｎ１によりゲート抵抗Ｒｇを介して流れる電流のみでゲートｇ１が充電される。実施例５のタイミングｔ１以降の動作は、実施例１のタイミングｔ２以降の動作と略同様である。 Thereafter, at timing t1, the fourth signal Vin4 rises to 0V, the fifth signal Vin5 falls to 0V, and the sixth signal Vin6 falls to the sixth ON potential Von6. As a result, the fifth switching element 15 and the sixth switching element 16 are turned off, and the seventh switching element 17 is turned on. At timing t1, the third switching element 13 is turned on at the same time. Therefore, the potential VcL of the low potential terminal 34L of the capacitor 34 rises to the ground potential (0V), the potential VcH of the high potential terminal 34H also rises, and the potential VcH becomes Vgs. After that, a gate current flows from the high potential terminal 34H of the capacitor 34 to the gate g1 of the first switching element 11 and the gate g2 of the second switching element 12 via the seventh switching element 17 and the gate wiring 40. As a result, the potential Vg1 of the gate g1 of the first switching element 11 rises to the potential Vgs at high speed. The potential Vgs has a value substantially the same as the gate threshold Vth1 of the first switching element 11. Therefore, at the timing t1, the first switching element 11 is turned on and the current Id starts to flow. After that, at the timing t1′, the sixth signal Vin6 rises from the sixth ON potential Von6 to 0V. As a result, the seventh switching element 17 is turned off again. After the timing t1′, the gate g1 is charged by only the current flowing through the gate resistance Rg by the first signal Vin1. The operation after the timing t1 in the fifth embodiment is substantially the same as the operation after the timing t2 in the first embodiment.

実施例５では、コンデンサ３４の両端間に印加される電圧が実施例４と同様にＶｇｓとなる。加えて、実施例５では、タイミングｔ１において、ダイオードＤ４の代わりに第７スイッチング素子１７を介して、この電圧Ｖｇｓが第１スイッチング素子１１のゲートｇ１に印加される。このため、他の実施例と比較して、ゲートｇ１を高速で充電する際にゲートｇ１に印加する電圧をダイオードＤ４の順方向電圧降下ＶＦ４の分、上昇させることができる。したがって、第１スイッチング素子１１のゲートｇ１の電位Ｖｇ１を高速で上昇させる効率を向上させることができる。なお、実施例５では、ダイオードＤ２，Ｄ３，Ｄ４に代えて、スイッチング素子１５、１６，１７を用いたが、いずれか１つまたは２つをダイオードからスイッチング素子に代える構成としてもよい。 In the fifth embodiment, the voltage applied across the capacitor 34 is Vgs as in the fourth embodiment. In addition, in the fifth embodiment, at the timing t1, the voltage Vgs is applied to the gate g1 of the first switching element 11 via the seventh switching element 17 instead of the diode D4. Therefore, compared to the other embodiments, the voltage applied to the gate g1 when the gate g1 is charged at a high speed can be increased by the forward voltage drop VF4 of the diode D4. Therefore, the efficiency of increasing the potential Vg1 of the gate g1 of the first switching element 11 at high speed can be improved. Although the switching elements 15, 16 and 17 are used in place of the diodes D2, D3 and D4 in the fifth embodiment, any one or two of them may be replaced by the switching elements.

次に、実施例６のスイッチング回路について説明する。図１１に示すように、実施例６では、実施例１の構成に加えて、直列に接続されたｎ個のダイオードＤ５_１〜Ｄ５_ｎをさらに有している。それ以外の構成については、実施例１と同様である。ダイオードＤ５_１のアノードは第２スイッチング素子１２のソースｓ２に接続されている。ダイオードＤ５_ｎのカソードは、ダイオードＤ２のカソードと定電流源３２の負極に接続されている。ｎ個のダイオードＤ５_１〜Ｄ５_ｎの順方向電圧降下ＶＦ５の和は、ＶＦ２＋ＶＦ３＋ＶＦ４より小さい。すなわち、ｎ（ＶＦ５）＜ＶＦ２＋ＶＦ３＋ＶＦ４の関係が成立している。 Next, a switching circuit of the sixth embodiment will be described. As shown in FIG. 11, the sixth embodiment further has _n diodes D5 _{1 to} D5 n connected in series in addition to the configuration of the first embodiment. The other configurations are the same as those in the first embodiment. The anode of the diode D5 ₁ is connected to the source s2 of the second switching element 12. The cathode of the diode D5 _n is connected to the cathode of the diode D2 and the negative electrode of the constant current source 32. The sum of the forward voltage drops VF5 of the _n diodes D5 _{1 to} D5 _n is smaller than VF2+VF3+VF4. That is, the relationship of n(VF5)<VF2+VF3+VF4 is established.

実施例６のスイッチング回路の動作について説明する。実施例６では、コンデンサ３４の両端間に印加される電圧ＶＣと第１スイッチング素子１１のゲートｇ１に高速で充電される電圧の大きさが実施例１と異なっている。実施例６では、図２におけるタイミングｔ０からタイミングのｔ１の間の期間において、コンデンサ３４の両端間に印加される電圧ＶＣがＶｇｓ−ＶＦ２−ＶＦ３＋ｎ（ＶＦ５）となる。このため、タイミングｔ１において、第１スイッチング素子１１のゲートｇ１に印加される電圧がＶｇｓ−ＶＦ２−ＶＦ３＋ｎ（ＶＦ５）−ＶＦ４となる。 The operation of the switching circuit of the sixth embodiment will be described. The sixth embodiment differs from the first embodiment in the magnitude of the voltage VC applied across the capacitor 34 and the voltage with which the gate g1 of the first switching element 11 is charged at high speed. In the sixth embodiment, the voltage VC applied across the capacitor 34 becomes Vgs-VF2-VF3+n (VF5) in the period from the timing t0 to the timing t1 in FIG. Therefore, at the timing t1, the voltage applied to the gate g1 of the first switching element 11 becomes Vgs-VF2-VF3+n(VF5)-VF4.

実施例６では、実施例１と比較して、タイミングｔ１において、第１スイッチング素子１１のゲートｇ１に印加される電圧がｎ（ＶＦ５）だけ高くなる。このため、第１スイッチング素子１１のゲートｇ１の電位Ｖｇ１を高速で上昇させる効率を向上させることができる。 In the sixth embodiment, as compared with the first embodiment, the voltage applied to the gate g1 of the first switching element 11 is increased by n(VF5) at the timing t1. Therefore, the efficiency of increasing the potential Vg1 of the gate g1 of the first switching element 11 at high speed can be improved.

次に、実施例７のスイッチング回路について説明する。図１２に示すように、実施例７では、実施例１のダイオードＤ２が直列にｎ個接続された構成となっている。それ以外の構成については、実施例１と同様である。 Next, the switching circuit of the seventh embodiment will be described. As shown in FIG. 12, in the seventh embodiment, n diodes D2 of the first embodiment are connected in series. The other configurations are the same as those in the first embodiment.

実施例７のスイッチング回路の動作について説明する。実施例７では、コンデンサ３４の両端間に印加される電圧ＶＣと第１スイッチング素子１１のゲートｇ１に高速で充電される電圧の大きさが実施例１と異なっている。実施例７では、図２におけるタイミングｔ０からタイミングｔ１の間の期間において、コンデンサ３４の両端間に印加される電圧ＶＣがＶｇｓ−ｎ（ＶＦ２）−ＶＦ３となる。このため、タイミングｔ１において、第１スイッチング素子１１のゲートｇ１に印加される電圧がＶｇｓ−ｎ（ＶＦ２）−ＶＦ３−ＶＦ４となる。 The operation of the switching circuit of the seventh embodiment will be described. The seventh embodiment differs from the first embodiment in the magnitude of the voltage VC applied across the capacitor 34 and the voltage with which the gate g1 of the first switching element 11 is charged at high speed. In the seventh embodiment, the voltage VC applied across the capacitor 34 becomes Vgs-n(VF2)-VF3 during the period from the timing t0 to the timing t1 in FIG. Therefore, at the timing t1, the voltage applied to the gate g1 of the first switching element 11 becomes Vgs-n(VF2)-VF3-VF4.

実施例７では、実施例１と比較して、タイミングｔ１において、第１スイッチング素子１１のゲートｇ１に印加される電圧が（ｎ−１）ＶＦ２だけ低くなる。このため、ダイオードＤ２の数を調節することで、第１スイッチング素子１１のゲートｇ１の電位Ｖｇ１を上昇させる速度を制御することができる。 In the seventh embodiment, as compared with the first embodiment, the voltage applied to the gate g1 of the first switching element 11 is lowered by (n−1)VF2 at the timing t1. Therefore, the speed at which the potential Vg1 of the gate g1 of the first switching element 11 is increased can be controlled by adjusting the number of the diodes D2.

各実施例の構成要素と請求項の構成要素との関係について説明する。実施例の第１オフ電位Ｖｏｆｆ１は、請求項の第１電位の一例である。実施例の第１オン電位Ｖｏｎ１は、請求項の第２電位の一例である。実施例１のダイオードＤ２，Ｄ３，Ｄ４及び第３スイッチング素子１３は、請求項の切換回路の一例である。 The relationship between the components of each embodiment and the components of the claims will be described. The first off-potential Voff1 in the embodiment is an example of the first potential in the claims. The first ON potential Von1 in the embodiment is an example of the second potential in the claims. The diodes D2, D3, D4 and the third switching element 13 of the first embodiment are an example of the switching circuit in the claims.

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Specific examples of the present invention have been described above in detail, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above.
The technical elements described in the present specification or the drawings exert technical utility alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technique illustrated in the present specification or the drawings achieves a plurality of purposes at the same time, and achieving the one purpose among them has technical utility.

１０：スイッチング回路
１１：第１スイッチング素子
１２：第２スイッチング素子
１３：第３スイッチング素子
１４：第４スイッチング素子
１５：第５スイッチング素子
１６：第６スイッチング素子
１７：第７スイッチング素子
３０：ゲート電位制御装置
３２：定電流源
３３：直流電源
３４：コンデンサ
４０：ゲート配線
４２：配線
５０：電圧監視装置
Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５：ダイオード
Ｒｇ：ゲート抵抗

10: switching circuit 11: first switching element 12: second switching element 13: third switching element 14: fourth switching element 15: fifth switching element 16: sixth switching element 17: seventh switching element 30: gate potential Control device 32: constant current source 33: direct current power supply 34: capacitor 40: gate wiring 42: wiring 50: voltage monitoring device D1, D2, D3, D4, D5: diode Rg: gate resistance

Claims

A switching circuit for switching a switching element,
A first switching element,
The first switching element is formed on the same chip as the first switching element, the drain is connected to the drain of the first switching element, and the gate is connected to the gate of the first switching element. A second switching element through which a current smaller than the main current flows when the main current flows through
The gate of the first switching element and the gate of the second switching element are connected via a gate resistor, and the gate potentials of the first switching element and the second switching element are set to a first potential and a second potential. A gate potential control device for changing,
A constant current source for applying a low potential lower than the source over the scan of the first switching element to the source over the scan of the second switching element,
A capacitor,
Switching circuit,
Has
The first potential is a potential for turning off the first switching element,
The second potential is a potential for turning on the first switching element,
A gate threshold of the first switching element is lower than a mirror voltage of the first switching element,
The switching circuit connects the low potential terminal of the capacitor to a potential lower than the potential of the source of the first switching element while the gate potential control device is applying the first potential, and the constant current A source applies the low potential to the source of the second switching element to turn on the second switching element, and a current flowing through the second switching element and the constant current source charges the capacitor. voltage less than the gate threshold between said low potential terminal and a high potential terminal of the capacitor is applied by,
When the gate potential control device raises the gate potential from the first potential to the second potential, the switching circuit electrically connects the low potential terminal to the source of the first switching element, and the high-potential terminal you electrically connected to said gate of said first switching element without passing through the gate resistor,
Switching circuit.