JP6610696B2

JP6610696B2 - トレンチｍｏｓ型半導体装置

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Publication number: JP6610696B2
Application number: JP2018071431A
Authority: JP
Inventors: 恵志郎熊田
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2018-04-03
Filing date: 2018-04-03
Publication date: 2019-11-27
Anticipated expiration: 2034-03-19
Also published as: JP2018113475A

Description

本発明は、インバータなどの電力変換装置に搭載されるトレンチＭＯＳ型半導体装置に関する。

電力用ＭＯＳ型半導体装置は、半導体基板の縦方向（厚さ方向）に主電流を流すために両面に設けられる主電極と、一面側に主電流をオンオフ制御するためのゲート電極とを備える。絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴと略記する）やＭＯＳ型電界効果型トランジスタ（ＭＯＳＦＥＴ）がその代表的なデバイスである。このＩＧＢＴなどの電力用ＭＯＳ型半導体装置は、半導体基板内にそれぞれがＩＧＢＴの層構成を備える多数のユニットセルを両面の主電極で並列接続させたユニットセル集合体構造を有している。

このようなＩＧＢＴを搭載したインバータ装置は、短絡の発生に備えて、その短絡による過電流を直ちに検出し電源を遮断する保護機能を備えるが、これとは別に、図９に示すように、ＩＧＢＴ２０自体にも、外部回路として組み込まれた過電流保護回路３０によって過電流が検出された場合に、電流を抑制しまたは遮断してＩＧＢＴを保護するものがある。

このような過電流保護回路と組み合わせられるＩＧＢＴとして、メインＩＧＢＴに並列接続されたセンスＩＧＢＴを内蔵するものがある。このセンスＩＧＢＴのゲート閾値電圧をメインＩＧＢＴのゲート閾値電圧より高くすることにより、メインＩＧＢＴのターンオンをセンスＩＧＢＴのターンオンより遅らせて、メインＩＧＢＴを過電流から保護する構成のトレンチゲート型ＩＧＢＴが知られている（特許文献１、段落［００３１］〜［００３２］等）。

主セルとセンスセルとの間の相互干渉を低減して検出制度を高めることが記載されている。センスセル部のゲート容量を低減して、ターンオン時に電流検出抵抗（センス抵抗）に発生するスパイク電圧を小さくすることにより、保護回路の誤動作を防ぐ記述が公開されている（特許文献２、要約、段落［００１９］等）。

高速スイッチング特性を悪化させずに、オン電圧の上昇を抑制し、遮断可能電流の向上をはかることのできるトレンチ型ＭＯＳ型半導体装置について公開されている（特許文献３、段落［００１５］等）。

センス抵抗の電圧を計測することで、センスＩＧＢＴを流れる電流（センス電流）を検出する際に、スイッチング時のセンスＩＧＢＴとメインＩＧＢＴとのセンス電流比が、定常動作時の電流比と異なることに起因する問題について記載されている。帰還容量との関係についての記載もある（特許文献４、段落［０００２］、［０００５］等）。フローティング領域を挟む並列トレンチ内ポリシリコンをエミッタ電極に接続することで、コレクタ−エミッタ間の印加電圧が低い場合にミラー容量（帰還容量）を小さくしたＩＧＢＴについての記述がある。非フローティング構造とするために並列トレンチに挟まれたｐ型チャネル領域を市松模様のような千鳥足状に配置すると、ｐ型チャネル領域を均等に分散配置し、電界分布も均等として素子耐圧の低下を防ぐことができる。さらに並列トレンチの間隔を狭くすることにより、ミラー容量を低減することができるという記載もある（特許文献５、段落［０００８］、［００１０〜００１５］等）（特許文献６、［段落００１３］）。

さらに、ＩＧＢＴのオン電圧を一層低減させるために、ＩＥＧＴ（Ｉｎｊｅｃｔｉｏｎ
ＥｎｈａｎｃｅｄＧａｔｅＴｒａｎｓｉｓｔｏｒ）がある。ＩＥＧＴは、ドリフト層におけるエミッタ側でのホールの蓄積密度を高めてオン電圧を低減するＩＥ効果（ＩｎｊｅｃｔｉｏｎＥｎｈａｎｃｅｍｅｎｔ効果）を有するトレンチＭＯＳゲート構造を備えたＩＧＢＴである（例えば、特許文献７）。ＩＥＧＴの具体的な例は、例えば、図１０に示すように、ＩＥ効果を奏するために、エミッタ電極１０７に対して、絶縁膜１０８で隔てられ主面に平行な方向ではトレンチ１０４で電気的に絶縁され主電流の流れないフローティング領域１０２−２を設けた構造のトレンチゲート型ＩＧＢＴがある。このＩＥＧＴ３００はトレンチゲート型ＩＧＢＴのオン電圧をさらに低減するための構造として知られている。

また、この図１０のＩＥＧＴ３００では、電気的に絶縁され電位的に浮遊状態のフローティング領域１０２−２を有しているので、オン時にドリフト層１０１に注入キャリア（正孔）が蓄積され易くなり、オン電圧は低減されるが、一方で、ゲート電極１０とコレクタ電極１０９間の容量が大きくなり、スイッチング損失が増加する。このようにＩＥＧＴ３００ではオン電圧とスイッチング損失とはトレードオフ関係にある。しかも、フローティング領域１０２−２が設けられていると、トレンチ１０４底部への電界集中が大きくなりやすいので、高耐圧が難しいという問題もある。

特許第３３６１８７４号公報特開平８−８４２２号公報特開２００７−２２１０１２号公報特開２０１２−１１９６５８号公報ＷＯ２０１１／１１１５００Ａ１パンフレット特許第４８５７５６６号公報特開２００１−３０８３２７号公報

前述の特許文献１、３、４〜６の記載のように、トレンチゲート型ＩＧＢＴはプレーナゲート型ＩＧＢＴに比べてチャネル密度を高くすることができ、オン電圧を低くすることができるが、チャネル高密度化とともにゲート容量も増大する。ゲート容量が大きくなると、充放電に要する時間が長くなってスイッチング損失が大きくなるという問題が生じる。

前記図９に示した等価回路から過電流保護回路３０を除いたＩＧＢＴ２０の等価回路にセンス抵抗Ｒｓ２３を追加した等価回路図を図７に示す。図７で、並列接続されたメインＩＧＢＴ２１とセンスＩＧＢＴ２２がターンオンすると、その定常オン動作時には、小面積のセンスＩＧＢＴ２２と大面積のメインＩＧＢＴ２１の面積比に対応した小電流のセンス電流Ｉｓｅｎｓｅ（Ｉｓ）がセンスＩＧＢＴ２２に流れる。さらに、ターンオン時には、センス電流（Ｉｓ）に加えて、センスＩＧＢＴ２２のゲート電極とエミッタ電極間のゲート容量（Ｃｇｅ）、およびゲート電極とコレクタ電極間の静電容量（Ｃｇｃ）を介して、過渡的にセンス抵抗Ｒｓ２３に流れる変位電流Ｉｇｓ（＝（Ｃｇｅ＋Ｃｇｃ）×ｄＶｇ／ｄｔ）が、センスＩＧＢＴ２２に流れる。その結果、センス抵抗Ｒｓ２３には、スイッチング時に定常オン動作時より大きい電圧Ｖｓｐ＝Ｒｓ×（Ｉｇｓ＋Ｉｓ）が生じる。

その様子を図８（ａ）のゲート電極とセンス抵抗に生じる電圧および電流波形図に示す。前述のセンス抵抗Ｒｓに流れる変位電流Ｉｇｓは、メインＩＧＢＴのコレクタ−エミッタ間に流れる主電流に比例する電流ではないにもかかわらず、この変位電流Ｉｇｓによってセンス抵抗Ｒｓに生じる電圧Ｖｓｐは無視できないほど大きくなる場合がある。そのため、短絡保護を動作させる電圧の検出レベルを越えることがある。その結果、過電流として誤検出し、短絡電流が流れていないのに、ＩＧＢＴを遮断させることがあり得る。

この課題に対して、従来は、ターンオン時に変位電流Ｉｇｓによって過渡的にセンス抵抗に電圧Ｖｓｐが発生する期間を、過電流保護回路を動作させないマスキング期間としていた。その結果、このマスキング期間と、その後の過電流検出後ゲートにオフ信号を送りＩＧＢＴを遮断するまでの期間では、ＩＧＢＴに短絡電流が流れる可能性があるため、その間に破壊しない大きさの短絡耐量をＩＧＢＴに確保させる必要がある。しかし、そのような大きさの短絡耐量を確保したＩＧＢＴはオン電圧が大きくなり、スイッチング損失が増大することが問題となる。

本発明は以上説明した点を考慮してなされたものであり、本発明の目的は、オン電圧を大きくすることなく、過電流保護回路の誤動作を防ぐと共に、短絡耐量を抑えることができ、スイッチング損失をより低減することのできるトレンチＭＯＳ型半導体装置を提供することである。

本発明は、前記課題を解消してその目的を達成するために、メイン半導体素子部とセンス半導体素子部とを有するトレンチＭＯＳ型半導体装置であって、前記メイン半導体素子部と前記センス半導体素子部とは、それぞれ、半導体基板の一面側に設けられ並列ストライプ状の平面パターンを有するトレンチと、前記トレンチに充填される導電体と、前記半導体基板の一面側に前記トレンチに接して設けられる第１導電型のエミッタ領域と、前記半導体基板の一面側から前記トレンチよりも浅い深さに形成される第２導電型のチャネル領域と、を備え、前記メイン半導体素子部および前記センス半導体素子部の前記エミッタ領域は、それぞれ、同じ平面形状であって、前記メイン半導体素子部は、前記並列ストライプ状のトレンチ間において、前記トレンチの長手方向に繰り返し配置された前記エミッタ領域の間に前記半導体基板で構成されるドリフト層が前記半導体基板の表面に露出するように設けられていて、且つ、前記センス半導体素子部は、前記トレンチの長手方向における前記並列ストライプ状のトレンチ間にわたって前記チャネル領域が設けられているトレンチＭＯＳ型半導体装置とする。

本発明によれば、オン電圧を大きくすることなく、過電流保護回路の誤動作を防ぐと共に、短絡耐量を抑えることができ、スイッチング損失をより低減することのできるトレンチＭＯＳ型半導体装置を提供することができる。

本発明の実施例１にかかるセンスＩＧＢＴを備えるトレンチ型ＩＧＢＴにおけるセンスＩＧＢＴの活性領域の要部断面図である。本発明の実施例１にかかるセンスＩＧＢＴを備えるトレンチ型ＩＧＢＴにおけるセンスＩＧＢＴの活性領域の要部斜視断面図である。本発明の実施例１にかかるセンスＩＧＢＴを備えるトレンチ型ＩＧＢＴにおけるセンスＩＧＢＴの活性領域の要部平面図（ａ）と（ａ）のＢ１−Ｂ２線断面図（ｂ）である。本発明の実施例１にかかるセンスＩＧＢＴを備えるトレンチ型ＩＧＢＴのチップ全体の平面図（ａ）と、（ａ）の破線丸印で示したセンスＩＧＢＴ部分の拡大平面図である。本発明の実施例１にかかるセンスＩＧＢＴを備えるトレンチ型ＩＧＢＴにおけるメインＩＧＢＴの活性領域の要部断面図である。本発明の実施例１にかかるセンスＩＧＢＴを備えるトレンチ型ＩＧＢＴにおけるメインＩＧＢＴの活性領域の要部平面図（ａ）と（ａ）のＡ１−Ａ２線断面図（ｂ）である。本発明の実施例１にかかるセンスＩＧＢＴを備えるトレンチ型ＩＧＢＴの等価回路図である。本発明（ｂ）と従来（ａ）のセンスＩＧＢＴにかかる、オン時のセンス抵抗の電圧と電流のタイミングを含むマスキング期間を示す図である。過電流保護回路を含むトレンチ型ＩＧＢＴの等価回路である。一般的なＩＥＧＴの要部断面図である。本発明の実施例２にかかるトレンチ型ＩＧＢＴのセンスＩＧＢＴとメインＩＧＢＴとの分離間隔部分を示す部分拡大断面図である。

以下、過電流保護回路と組み合わせて使用される本発明のトレンチＭＯＳ型半導体装置にかかる実施例について、図面を参照して詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれ相対的に不純物濃度が高いまたは低いことを意味する。なお、以下の実施例の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、実施例で説明される添付図面は、見易くまたは理解し易くするために正確なスケール、寸法比で描かれていない。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。

過電流保護回路３０と組み合わせて使用される本発明にかかるＩＧＢＴ２０の等価回路を図９に示す。この図９中のＩＧＢＴ２０は、メインＩＧＢＴ２１と、メインＩＧＢＴ２１に並列接続される電流検出用のセンスＩＧＢＴ２２とが同一の半導体基板内に形成されている。センスＩＧＢＴ２２に流れるセンス電流Ｉｓｅｎｓｅ（Ｉｓ）は、メインＩＧＢＴ２１に流れるメイン電流Ｉｍｅｉｎ（Ｉｍ）に対して、センスＩＧＢＴ２２の活性領域面積／メインＩＧＢＴ２１の活性領域面積比に応じた微小な電流となる。ここでいう活性領域は、ＩＧＢＴの半導体基板チップの中央部にあって、耐圧の信頼性を確保するチップ周辺のエッジ領域に囲まれた主電流の流れる領域である。さらに、メインおよびセンスＩＧＢＴのターンオン時には、このセンス電流Ｉｓに加えて、ゲート容量Ｃｇｅと、ゲート電極とコレクタ電極間の静電容量（Ｃｇｃ）を介して、過渡的にセンス抵抗２３（Ｒｓ）に流れる変位電流（充電電流）Ｉｇｓ（Ｉｇｓ＝（Ｃｇｅ＋Ｃｇｃ）×ｄＶｇ／ｄｔ、ｄＶｇ／ｄｔはゲート電圧上昇率）が、センスＩＧＢＴ２２に流れる。

負荷短絡などで発生する短絡電流や過電流が前述のＩＧＢＴ２０に流れると、過電流保護回路３０を構成する電流検出用の検出抵抗（センス抵抗２３、Ｒｓ）の両端に発生する電圧Ｖｓが、適宜設定された所定の電圧値を超える。すると、電圧ＶｓがＭＯＳＦＥＴ２５のゲート閾値電圧以上となってＭＯＳＦＥＴ２５導通させる。これにより、ＭＯＳＦＥＴ２５の電圧は低下する。さらに、ＭＯＳＦＥＴ２５に直列接続されたツェナーダイオード２４のツェナー電圧によって、ゲート電圧Ｖ_GはＩＧＢＴのゲート閾値電圧以下に制限される。これにより、メインＩＧＢＴ２１に流れる過電流を遮断する。

通常、前記過電流の大きさは、例えば定格電流の２〜３倍程度の電流値に設定される。また、前記過電流保護回路３０と組み合わされるＩＧＢＴ２０のメインＩＧＢＴ２１およびセンスＩＧＢＴ２２の活性領域面積の比率は、例えば数百〜一万：１である。このような活性領域面積比を有するので、メインＩＧＢＴ２１に比べて、はるかに小さいセンスＩＧＢＴ２２に流れる微小電流で検出抵抗（センス抵抗２３、Ｒｓ）に発生させる。この電圧Ｖｓを検出することにより、メインＩＧＢＴ２１に流れる電流値を間接的に計測し、前述のように過電流保護機能を動作させてメインＩＧＢＴを保護することができる。

一方、前記ＩＧＢＴなどのパワーデバイスは、保護回路機能による遮断が終了するまでの間（例えば、１０〜２０μｓｅｃ時間）は少なくとも破壊しない程度以上の短絡耐量を確保する必要がある。さらに、低オン電圧や高速スイッチング特性などの一般的な電気特性も要求される。ところが、トレンチゲート型のＩＧＢＴやＩＥＧＴでは、低オン電圧にするためにトレンチ構造を高密度化すればするほど、ゲート−エミッタ間容量を構成する面積が増大しゲート容量が大きくなる。このゲート容量の増加が、スイッチング損失増加につながる。

また、前記ＩＥ効果をよりいっそう促進させようとすると、フローティング領域１０２−２の面積がトレンチＭＯＳゲート領域１１０の面積より相対的に大きくなる。そうすると、ゲート−エミッタ間容量が小さくなり、ゲート容量はほとんどゲート−コレクタ間容量（帰還容量またはミラー容量）となり、ターンオン損失の増大を招くことになる。トレンチゲート型ＩＧＢＴのスイッチング時には、それぞれゲート−エミッタ間およびゲート−コレクタ間容量に充放電する必要があるので、ゲート容量が大きくなると充放電時間が増加してスイッチング時間が増加するからである。このミラー容量は、通常のトレンチゲート型ＩＧＢＴがターンオンする際には、ゲート電圧を上げていくと、まず、ゲート−エミッタ間容量が充電され、次にゲート−コレクタ間容量（ミラー容量）が充電されるミラー期間を有するという関係がある。

また、パワーデバイスのトータルの発生損失は、オン電圧で決まる定常損失とオンオフ動作時に発生するスイッチング損失との和であるので、トータルの発生損失の低減には、オン電圧と共にスイッチング損失の低減、すなわちゲート容量も低減することも重要である。

この問題を考慮して、本発明にかかるトレンチゲート型ＩＧＢＴでは、メインＩＧＢＴ２１として、前述のフローティング領域を有さない図５、図６に示すような活性領域に島状のユニットセル１５を備えるトレンチゲート型ＩＧＢＴ２００を用いる。このトレンチゲート型ＩＧＢＴ２００は、図６の平面図に示すように、主電流の流れる活性領域表面にストライプ状平面パターンを有する並列トレンチ５を有する。この並列トレンチ５間に挟まれた半導体基板（ｎ^-型ドリフト層１）に、島状に分割されたＩＧＢＴのユニットセル１５が所定の間隔をおいて繰り返し配置される構造を有する。しかも、このユニットセル１５は活性領域全体では並列トレンチ５を挟んで対角上に配置される市松模様状な平面配置にされる。

図６（ｂ）は、図６（ａ）のＡ１−Ａ２線断面図である。なお、図６（ａ）では、図６（ｂ）に記載しているエミッタ電極９ａと層間絶縁膜８の記載を省略している。また、図６（ｂ）は、半導体基板の表面側のみを記載し、半導体基板の裏面側に形成されるコレクタ層あるいはコレクタ電極は省略している。この並列トレンチ５間で、複数のユニットセル１５間に露出するｎ^-型ドリフト層１は、直上の表面を覆う層間絶縁膜８を有する。さらに、並列トレンチ５に沿った方向では、ユニットセル１５間に露出するｎ^-ドリフト層は、その前後でユニットセル１５のｐ型チャネル領域３ａに隣接している。これにより、複数のユニットセル１５間に露出するｎ^-ドリフト層は、前述のＩＥＧＴのような電気的にフローティングの領域とはならない。このような構造により得られる特徴は、複数のユニットセル１５間に露出するｎ^-型ドリフト層１の電位を、ｐ型チャネル領域３ａに追従できるようにしたことである。このことにより、フローティング構造に起因するＩＧＢＴのタ−ンオン時における急激な電流増加率を、ゲート抵抗によって容易に抑制し制御できるようになる。

また、並列トレンチ５で挟まれるｎ^-型ドリフト層１を複数のｐ型チャネル領域３ａで分割している。そして、並列トレンチ５で狭く挟まれたｐ型チャネル領域３ａを含むユニットセル１５の表面においてのみ、図２に示すように層間絶縁膜に開口部１４を設けて、エミッタ電極とコンタクトさせる構造を有する。このため、トレンチゲート型ＩＧＢＴ２００のオン電圧を低く維持しつつ、スイッチング損失も低くし、インバータ等の実機で発生するトータルの電気的損失を低減することができる。

また、ユニットセル１５が活性領域内に均等に分散配置されているので、オフ時の電界分布も均等になり、前記図１０に示すＩＥＧＴよりは耐圧の低下を防ぐことができる。加えてゲート電極７がｎ⁺型エミッタ領域４に面している領域が相対的に小さくなるため、ゲート−エミッタ間容量が低減できる。さらに、間隔の狭いトレンチゲート構造を適切に配置することで、トレンチゲート底部への電界集中を緩和し高い耐圧を得ることができる。

また、並列トレンチ５の間に挟まれたｎ^-型ドリフト層１の幅を狭めることで、ｎ^-型ドリフト層１が、数ボルト程度の印加電圧で容易に空乏化できるようになる。このことで、オフ状態におけるドリフト層中のエミッタ側の電界分布の均等化が可能になるだけでなく、ゲート−コレクタ間の容量（ミラー容量）が低減できる。

なお、センスＩＧＢＴにおいてｐ型チャネル領域３ａを全面に設けると、ＩＥ（ＩｎｊｅｃｔｉｏｎＥｎｈａｎｃｅｍｅｎｔ）効果が小さくなり、センスＩＧＢＴのみオン電圧が上昇してしまう可能性が考えられる。しかしながら、センスＩＧＢＴはメインＩＧＢＴの数百〜数千分の一の面積比に過ぎないので、実質的な影響はない。

次に、ターンオン時のメインＩＧＢＴとセンスＩＧＢＴの動作について説明する。図５は、本発明のセンスＩＧＢＴを備えるトレンチ型ＩＧＢＴにおけるメインＩＧＢＴの活性領域の要部断面図である。ターンオン時にコレクターエミッタ間電圧が低下して低くなった時、メインＩＧＢＴ２１の空乏層の先端の等電位面１１は、並列トレンチ５に挟まれて複数のユニットセル１５の間に露出するｎ^-型ドリフト層１のところで、深く切れ込む凹凸を有する形状となる。この等電位面１１の凹凸の深さが深くなることで、等電位面１１の面積が増大する。このため、ゲート−コレクタ間容量Ｃｇｃが大きくなる。ゲート−コレクタ間容量Ｃｇｃが大きくなると、ゲート電極の充放電時間が増加してミラー期間が増加する。従って、従来のように、メインＩＧＢＴとセンスＩＧＢＴとが同じ表面パターンのユニットセルであると、センス抵抗２３（Ｒｓ）に流れる電流が充電電流として重畳され、センス抵抗の電圧Ｖｓｐが、Ｖｓｐ＝Ｒｓ×（Ｉｇｓ＋Ｉｓ）となって増大する。そのため、マスキング期間を設けないと、誤動作のおそれが増大することが問題となる。マスキング期間を設けると、誤動作を防ぐことはできるが、マスキング期間が長くなることが問題となる。しかし、マスキング期間は過電流保護機能が働かない期間なので、短い方が好ましい。

そこで、過電流保護回路と組み合わせる本発明のトレンチＭＯＳ型半導体装置の実施例にかかるＩＧＢＴ５０（図４）では、以下の構成とする。図４は、本発明の実施例１にかかるセンスＩＧＢＴを備えるトレンチ型ＩＧＢＴのチップ全体の平面図（ａ）と、（ａ）の破線丸印で示したセンスＩＧＢＴ部分の拡大平面図である。すなわち、本発明にかかるＩＧＢＴ５０チップ中で、メインＩＧＢＴ２１とセンスＩＧＢＴ２２の配置の一例を示す平面図である。メインＩＧＢＴ２１としては、前述と同様に図５、図６に示すトレンチゲート型ＩＧＢＴ２００を用いるが、センスＩＧＢＴ２２としては、図１〜図３に示すＩＧＢＴ１００を用いる。このようなＩＧＢＴ５０の構成とすることにより、メインＩＧＢＴとセンスＩＧＢＴとで、表面パターンが異なるＩＧＢＴ５０にされていることが特徴である。メインＩＧＢＴ２１とセンスＩＧＢＴ２２の活性領域面積の比率はおおよそ数百〜１万：１である。

センスＩＧＢＴ２２として用いる前記図１に示すＩＧＢＴ１００は、高抵抗率のｎ型半導体基板からなるｎ^-型ドリフト層１の一方の主面（図１の下側の面）に高濃度のｐ型コレクタ層２とｎ⁺フィールドストップ層１ａ（図１）を有する。さらに、ｎ^-型ドリフト層１の他方の主面（図１の上側の面）に、ｎ⁺型エミッタ領域４を有するｐ型チャネル領域３ａおよびｎ⁺型エミッタ領域４を有さないｐ型チャネル領域３ａを備える。

センスＩＧＢＴ２２で、ｎ⁺型エミッタ領域４を有するｐ型チャネル領域３ａと、ｎ⁺型エミッタ領域４を有さないｐ型チャネル領域３ａは、同じ形成条件で一括して活性領域の全面に形成された領域である。同じ形成条件とは、ｐ型チャネル領域３ａのｐ型ドーパントのイオン注入のドーズ量や加速電圧、またはｐ型ドーパントの熱拡散温度や時間等を同じとすることである。センスＩＧＢＴ２２は、この点において前記図５の構造を有するメインＩＧＢＴ２１と異なる。センスＩＧＢＴ２２のその他の層構造はメインＩＧＢＴと同じであってよい。つまり、センスＩＧＢＴ２２の並列トレンチ５間の全面に設けられたｐ型チャネル領域３ａの表面層に図３に示す平面配置で、ｎ⁺型エミッタ領域４が形成される。このｎ⁺型エミッタ領域４の平面配置はメインＩＧＢＴと同じである。

また、並列トレンチ５はｎ⁺型エミッタ領域４の表面からｐ型チャネル領域３ａを貫通してｎ^-型ドリフト層１に達する深さに形成される。この並列トレンチ５内にはゲート絶縁膜６を介して導電性ポリシリコンからなるゲート電極７が充填されている。このゲート電極７は図示しないゲート配線によりチップ表面上のゲートパッド（図示せず）に接続される。

このゲート電極７の直上部には同図（ｂ）に示すように層間絶縁膜８が形成され、さらにその上部を被覆するエミッタ電極９ｂとの絶縁を確保している。また、このエミッタ電極９ｂはｎ⁺型エミッタ領域４表面とｐ型チャネル領域３ａ表面とに共通に接触する。ただし、ユニットセル１５にエミッタ電極９が接触する表面にはｐ⁺コンタクト領域１２を設けることが好ましい。さらに、このエミッタ電極９ｂの上部にパッシベーション膜としての窒化膜、アモルファスシリコン膜またはポリイミド膜などが形成されるが、この図では省略されている。また、ｐ型コレクタ層２側の表面（裏面）にはコレクタ電極１０が被覆される。

次に、本発明のメインＩＧＢＴとセンスＩＧＢＴについて、上記で説明していない動作について説明する。図１に示すＩＧＢＴ１００の構造からなるセンスＩＧＢＴ２２のエミッタ電極９ｂは、通常アースに接地する。エミッタ電極９ｂよりも高い電圧をコレクタ電極１０に印加した状態で、ゲート電極７−エミッタ電極９ｂ間に、ゲート駆動回路（図示せず）よりゲート抵抗を介して閾値より高い電圧を印加する。すると、センスＩＧＢＴ２２はオン状態となり、閾値より低い電圧ではオフ状態となる。このようにＩＧＢＴ１００のゲート電極７に閾値より高い電圧を印加すると、まず、ゲート電極７に電荷が蓄積され始める。ゲート電極７への電荷の蓄積と同時に、ゲート絶縁膜６を介してゲート電極７に対峙しているｐ型チャネル領域３ａ部分がｎ型に反転してチャネル部（図示せず）が形成される。このチャネル部を通って電子がエミッタ電極９ｂから、ｎ⁺型エミッタ領域４、前記チャネル部を通り、ｎ^-型ドリフト層１に注入される。この注入された電子によりＩＧＢＴ１００のｐ型コレクタ層２とｎ^-型ドリフト層１との間が順バイアスされて、コレクタ電極１０から正孔がｎ^-型ドリフト層１に注入され伝導度変調が生じて低オン電圧で導通状態となる。

次にＩＧＢＴ１００をオン状態からオフ状態にするには、エミッタ電極９ｂとゲート電極７間の電圧を閾値以下にすることによって、ゲート電極７に蓄積されていた電荷はゲート抵抗を介してゲート駆動回路へ放電される。その際、ｎ型に反転していたチャネル部がｐ型に戻り、チャネル部が無くなることにより電子の供給が止まる。これにより正孔の注入も無くなるので、ｎ^-型ドリフト層１内に蓄積されていた電子と正孔がそれぞれコレクタ電極１０とエミッタ電極９に吐きだされる。あるいは、互いに再結合することにより電流は消滅し、ＩＧＢＴがオフ状態になる。

ターンオン時には、コレクタ−エミッタ電極間のオフ電圧が低下する。センスＩＧＢＴのｐ型チャネル領域３ａおよびｎ⁺型エミッタ領域４を有さないｐ型チャネル領域３ａから、ｎ^-型ドリフト層１に延びる空乏層は、オフ電圧の低下に伴い収縮する。この過程で、空乏層の先端の等電位面１３は、前述したメインＩＧＢＴの等電位面１１（図５）より凹凸の深さが小さくなる。その結果、等電位面１３の面積はメインＩＧＢＴの場合の等電位面１１（図５）より小さくなる。このため、センスＩＧＢＴのゲート−コレクタ間容量（ミラー容量）が小さくなり、図８（ｂ）に示すように、センスＩＧＢＴが定常オン動作に達する時間をメインＩＧＢＴより短くすることができる。すなわち、センスＩＧＢＴをメインＩＧＢＴのターンオンより早くすることができる。その結果、図９（ｂ）のように短絡保護期間（マスキング期間）を短縮することができ、メインＩＧＢＴが負担する短絡耐量を小さくすることができる。これにより、半導体基板の厚さを薄くすることができ、その分オン電圧を小さくすることができる。

メインＩＧＢＴ２１とセンスＩＧＢＴ２２との分離構造６２に関して、図１１を参照して説明する。メインＩＧＢＴ２１とセンスＩＧＢＴ２２とを、特に分離構造６２（分離間隔Ｌｓ）を設けずに連続的に形成する場合を考える。このとき、メインＩＧＢＴ２１とセンスＩＧＢＴ２２のｎ^-型ドリフト層１は、ｐ型チャネル領域３ａの内部抵抗を介して電気的に接続されているので、相互に電流がリークすることが避けられない。一方、センスＩＧＢＴ２２とメインＩＧＢＴ２１を離間させ、分離間隔Ｌｓを設ける場合を考える。このとき、分離間隔Ｌｓを狭くするほど、センスＩＧＢＴに流れる電流がメインＩＧＢＴとセンスＩＧＢＴの面積比に対応する電流比からずれるので、電流検出精度が低下する。一方、分離間隔Ｌｓを広くすると、リークは少なくなり検出精度は高くなるが、チップサイズが大きくなりコストアップになる。また、スイッチング時にセンスＩＧＢＴ２２とメインＩＧＢＴ２１の電位差が生じ易くなり、センスＩＧＢＴ２２が破壊されやすくなる。

以上のことより、メインＩＧＢＴ２１とセンスＩＧＢＴ２２の間に、分離構造６２を設ける。また、この分離構造６２の分離間隔Ｌｓをできるだけ広くせずに、メインＩＧＢＴ２１とセンスＩＧＢＴ２２を電気的に分離することが好ましい。そのためには、図１１に示すように、分離構造６２を以下のような構成とする。センスＩＧＢＴ２２の周辺には、センスＩＧＢＴ領域を取り囲むように、センスＩＧＢＴ２２のエミッタ電極９ｂに接続されるｐウェル領域３２を設けるとよい。また、メインＩＧＢＴ２１のうちセンスＩＧＢＴ２２に隣接する側の周辺には、ｐウェル領域３２を取り囲むように、エミッタ電極９ａに接続されるｐウェル領域３１を設けるとよい。さらに、これらのｐウェル領域３１およびｐウェル領域３２の間には、ｎ^-型ドリフト層１が半導体基板の表面に露出させる。そして、この露出面を絶縁膜６１（例えばゲート絶縁膜）で挟んでプレーナー状のゲート電極６０で覆う。さらに、プレーナー状のゲート電極６０を層間絶縁膜８で覆う。

このｐウェル領域３１、３２を形成することにより、以下の効果を奏する。メインＩＧＢＴ２１とセンスＩＧＢＴ２２の境界近辺では、コレクタから注入されるホールは、それぞれのｐウェル領域３１、３２からそれぞれのエミッタ電極９ａ、９ｂに捕獲される。これにより、メインＩＧＢＴ２１からセンスＩＧＢＴ２２にリークする電流が少なくなり、電流検出精度が高くなる。また、分離構造６２の上面を前記のプレーナー状のゲート電極６０で覆い、トレンチゲートのゲート電極７と電気的に接続しておく。これにより、分離構造６２の表面部の電位が完全なフローティングにならず、ゲート電極の電位に近くなるため、分離構造６２の表面部の電位が安定する。

分離構造６２の分離間隔Ｌｓは、ｐウェル領域３１、３２の離間距離とする。この分離間隔Ｌｓは、例えば２５μｍ〜３０μｍの範囲にあることが好ましい。２５μｍよりもＬｓが短い場合は、短絡保護時に、ｐウェル領域３１およびｐウェル領域３２の間に広がる空乏層が、ｐウェル領域３１およびｐウェル領域３２の両方と接続し、リーク電流が発生して、センス電流比が所定の値からずれてしまう。また、３０μｍよりもＬｓが長い場合は、リーク電流が発生せずにセンス電流比が安定するが、センスＩＧＢＴ２２とメインＩＧＢＴ２１との電位差が生じ易くなり、面積の小さいセンスＩＧＢＴ２２が破壊し易くなる。以上の説明により、本発明にかかるメインＩＧＢＴ２１とセンスＩＧＢＴ２２を有するＩＧＢＴ２０は、ＩＧＢＴ２０のターンオン時に、センスＩＧＢＴ２２が、メインＩＧＢＴ２１よりも先にターンオンするよう、帰還容量を低減した構造を有することが特徴である。その具体的な構造としては、ゲート電極７がゲート絶縁膜６を介して半導体基板に接する面積を低減するため、センスＩＧＢＴ２２にのみ、並列トレンチ５間の半導体基板の全てｐ型チャネル領域３ａを設ける。このような構造にすることで、センスＩＧＢＴ２２にのみ帰還容量を低減することができる。ただし、ＩＥ効果も減ってしまうので、センスＩＧＢＴ２２のみ、オン電圧が上昇してしまうが、センスＩＧＢＴ２２の活性領域面積がメインＩＧＢＴ２１の活性領域面積に比べて数百〜１万分の１と小さいので、実質的な影響はない。

本発明にかかるＩＧＢＴはセンスＩＧＢＴの帰還容量がメインＩＧＢＴの帰還容量より小さくなる構造であれば、他の構造でもよい。例えば、センスＩＧＢＴのユニットセルの密度をメインＩＧＢＴのユニットセルの密度より高くした構造などが挙げられる。

以上説明したように、本発明のトレンチＭＯＳ型半導体装置は、短絡保護期間（マスキング期間）が短縮されるので、メインＩＧＢＴの短絡耐量を低減し、その分をオン電圧の低減に振り向けることが可能となる。したがって、従来よりも、損失が改善されたＩＧＢＴが実現できる。

１ｎ^-型ドリフト層
１ａｎ⁺フィールドストップ層
２ｐ型コレクタ層
３ａｐ型チャネル領域
４ｎ⁺型エミッタ領域
５並列トレンチ
６ゲート絶縁膜
７ゲート電極
８層間絶縁膜
９、９ａ、９ｂエミッタ電極
１０コレクタ電極
１１等電位面
１２ｐ⁺コンタクト領域
１３等電位面
１４開口部
１５ユニットセル
２０ＩＧＢＴ
２１メインＩＧＢＴ
２２センスＩＧＢＴ
２３センス抵抗
２４ツェナーダイオード
２５ＭＯＳＦＥＴ
３０過電流保護回路
３１、３２ｐウェル領域
５０ＩＧＢＴ
６０プレーナー状のゲート電極
６１絶縁膜
６２分離構造
１００ＩＧＢＴ
１０２−２フローティング領域
１１０トレンチＭＯＳゲート領域
２００トレンチゲート型ＩＧＢＴ
３００ＩＥＧＴ
Ｉｍメイン電流
Ｉｓセンス電流
Ｉｇｓ変位電流

Claims

メイン半導体素子部とセンス半導体素子部とを有するトレンチＭＯＳ型半導体装置であって、
前記メイン半導体素子部と前記センス半導体素子部とは、それぞれ、半導体基板の一面側に設けられ並列ストライプ状の平面パターンを有するトレンチと、前記トレンチに充填される導電体と、前記半導体基板の一面側に前記トレンチに接して設けられる第１導電型のエミッタ領域と、前記半導体基板の一面側から前記トレンチよりも浅い深さに形成される第２導電型のチャネル領域と、を備え、
前記メイン半導体素子部および前記センス半導体素子部の前記エミッタ領域は、それぞれ、同じ平面形状であって、
前記メイン半導体素子部は、前記並列ストライプ状のトレンチ間において、前記トレンチの長手方向に繰り返し配置された前記エミッタ領域の間に前記半導体基板で構成されるドリフト層が前記半導体基板の表面に露出するように設けられていて、且つ、
前記センス半導体素子部は、前記トレンチの長手方向における前記並列ストライプ状のトレンチ間にわたって前記チャネル領域が設けられている
トレンチＭＯＳ型半導体装置。
前記メイン半導体素子部のうち最も前記センス半導体素子部側のトレンチと前記センス半導体素子部のうち最も前記メイン半導体素子部側のトレンチとの間に、前記トレンチよりも深い第２導電型のウェル領域を含む分離構造が設けられていて、
前記分離構造は、前記ウェル領域の上側に第１絶縁膜を挟んで設けられたゲート電極と、前記メイン半導体素子部のエミッタ電極と前記センス半導体素子部のエミッタ電極との間に介在する第２絶縁膜とを含み、
前記メイン半導体素子部のうち最も前記センス半導体素子部側のトレンチと前記ゲート電極との間および前記センス半導体素子部のうち最も前記メイン半導体素子部側のトレンチと前記ゲート電極との間に前記エミッタ電極を前記ウェル領域に接続するコンタクトが設けられていて、前記ウェル領域は前記ゲート電極に隣接する前記コンタクトの前記ゲート電極から離間した側の端部を越えて前記メイン半導体素子部側及び前記センス半導体素子部側まで延びている
請求項１に記載のトレンチＭＯＳ型半導体装置。
前記センス半導体素子部は、前記ウェル領域によって取り囲まれている
請求項２に記載のトレンチＭＯＳ型半導体装置。
前記メイン半導体素子部と前記センス半導体素子部の活性領域面積比が１００〜１００００である請求項１から３のいずれか１項に記載のトレンチＭＯＳ型半導体装置。
トレンチＭＯＳ型半導体装置が絶縁ゲートバイポーラトランジスタまたは電界効果型トランジスタである請求項１から４のいずれか１項に記載のトレンチＭＯＳ型半導体装置。