JP6586853B2 - 電流源回路及び検出回路 - Google Patents

Description

本発明は、電流源回路及び検出回路に関する。

従来、半導体歪ゲージ等の検出素子により物理量を検出する検出回路が提案されている（たとえば、特許文献１，２参照）。検出回路は、検出素子の端子電圧に応じた検出信号を出力する。

特公昭６１−２８０８１号公報 特開２０１１−２４２３１２号公報

ところで、検出素子の端子電圧は、検出素子の抵抗値と、検出素子に供給される電流（定電流）によって定まる。検出素子に供給される電流は、温度変化やノイズの混入により変動する場合がある。これらの要因による電流の変動を抑制することが求められる。

本発明は、こうした実状に鑑みてなされたものであり、その目的は、検出素子に供給する電流の変動を抑制することにある。

上記課題を解決する電流源回路は、第１端子に第１電圧が供給される検出素子の第２端子に接続され、前記検出素子に出力電流を流す電流源回路であって、前記第１電圧が供給される第１配線に第１端子が接続された基準抵抗と、前記基準抵抗の第２端子に第１端子及び制御端子が接続された第１トランジスタと、前記第１トランジスタの制御端子に接続される制御端子を有する第２トランジスタとを含み、前記第２トランジスタの第１端子に前記検出素子の第２端子が接続され、前記第１トランジスタの第２端子と前記第２トランジスタの第２端子が互いに接続されたカレントミラー回路と、前記基準抵抗の第２端子の電圧を基準電圧と等しくするように前記第１トランジスタの第２端子と前記第２トランジスタの第２端子とが接続された共通配線の電圧を制御する制御回路と、を有する。

この構成によれば、たとえば温度が変化した場合、その温度における第１トランジスタの特性及び基準抵抗の抵抗値に応じて、共通配線の電圧が制御され、基準抵抗の端子電圧が基準電圧と等しくなり、基準抵抗に流れる基準電流の電流値において、温度の変化に対してトランジスタの温度特性の影響を抑制できる。したがって、検出素子に供給する出力電流の変動が抑制される。

上記の電流源回路における前記カレントミラー回路は、複数の前記第１トランジスタ及び前記第２トランジスタをそれぞれ直列に接続したカスコードカレントミラー回路であることが好ましい。

この構成によれば、検出素子の抵抗値の変動に対して出力電流の変動が抑制される。
上記の電流源回路は、前記共通配線に第１端子が接続され、前記第１電圧と異なる第２電圧が供給される第２配線に第２端子が接続され、前記制御回路の出力端子に抵抗素子を介して制御端子が接続された第３トランジスタを有し、前記制御回路は、前記第３トランジスタを介して前記共通配線の電圧を制御することが好ましい。

この構成によれば、カレントミラー回路に流れる電流は、第３トランジスタを介して第２配線に流れる。したがって、カレントミラー回路における電流量を制御回路の電流供給能力以上に多くすることが可能となる。

上記の電流源回路は、前記カレントミラー回路は、複数の前記第２トランジスタを含み、複数の前記検出素子にそれぞれ前記出力電流を流すものであることが好ましい。
この構成によれば、複数の検出素子に対して基準電流と等しい出力電流が供給される。

上記の電流源回路は、前記検出素子は歪ゲージであり、前記基準抵抗は前記検出素子と同じ素材よりなることが好ましい。
この構成によれば、基準抵抗と検出素子における抵抗値の温度特性を互いに等しくすることができ、歪ゲージの出力電圧における無歪時の歪ゲージでの抵抗値の温度特性による電圧変化を抑制できる。

上記の電流源回路は、前記基準電圧を生成する電圧生成回路を有し、前記電圧生成回路は、前記第１電圧に対する差電圧が一定の値となるように前記基準電圧を生成することが好ましい。

この構成によれば、第１電圧の変化に対して検出素子の端子間電圧が一定となり、第１電圧の変化に起因する検出素子における感度の変動が抑制される。
上記の電流源回路は、前記基準電圧を生成する電圧生成回路を有し、前記電圧生成回路は、前記第１電圧に対して比例した前記基準電圧を生成することが好ましい。

この構成によれば、第１電圧の変化に対して比例した検出素子の感度の設定が可能となり、検出素子の出力が入力される信号処理回路の基準電圧が上記第１電圧と比例している場合、信号処理回路に入力されるときの誤差を抑制できる。

上記課題を解決する検出回路は、第１端子に第１電圧が供給され、検出対象の物理量に応じて抵抗値が変化する２つの検出素子と、２つの前記検出素子の第２端子に接続され、前記検出素子に出力電流を供給する電流源回路と、２つの前記検出素子の第２端子に入力端子が接続され、入力電圧を差動増幅して検出信号を出力する差動増幅器と、を有し、２つの前記検出素子は、一方の前記検出素子は前記物理量に応じてその抵抗値が変化するように配置されるとともに他方の前記検出素子における前記物理量に応じたその抵抗値が変化の割合が前記一方の検出素子における変化の割合と異なるように配置され、前記電流源回路は、前記第１電圧が供給される第１配線に第１端子が接続された基準抵抗と、前記基準抵抗の第２端子に第１端子及び制御端子が接続された第１トランジスタと、前記第１トランジスタの制御端子に接続された制御端子を有する２つの第２トランジスタとを含み、２つの前記第２トランジスタの第１端子に前記検出素子の第２端子がそれぞれ接続され、前記第１トランジスタの第２端子と２つの前記第２トランジスタの第２端子が互いに接続されたカレントミラー回路と、第１入力端子が前記基準抵抗の第２端子に接続され、第２入力端子に基準電圧が供給され、前記基準抵抗の第２端子の電圧を前記基準電圧と等しくするように前記第１トランジスタの第２端子と前記第２トランジスタの第２端子が接続された共通配線の電圧を制御する制御回路と、を有する。

この構成によれば、たとえば温度が変化した場合、その温度における第１トランジスタの特性及び基準抵抗の抵抗値に応じて、共通配線の電圧が制御され、基準抵抗の端子電圧が基準電圧と等しくなり、基準抵抗に流れる基準電流の電流値において、温度の変化による第１トランジスタの特性変動の影響を抑制できる。したがって、検出素子に供給する出力電流の変動が抑制される。さらに、差動構成であるため、同相ノイズの影響を抑制でき、かつ温度によるオフセット変動への影響をさらに低減できる。

本発明の電流源回路及び検出回路によれば、検出素子に供給する出力電流の変動を抑制することができる。

第一実施形態の検出回路の回路図。 （ａ）は電圧生成回路の回路図、（ｂ）は電圧生成回路の出力特性図。 第一実施形態の別の検出回路の回路図。 第二実施形態の検出回路の回路図。 第二実施形態の別の検出回路の回路図。 第三実施形態の検出回路の回路図。 第三実施形態の別の検出回路の回路図。

以下、各形態を説明する。
なお、以下の説明において、各端子の電圧は特記しない限りグランドＧＮＤと各端子との電位差を示す。

（第一実施形態）
図１に示すように、検出回路１０は、複数（図１では２個）の検出素子Ｈ１，Ｈ２に応じた検出信号ＳＫを出力する。検出素子Ｈ１，Ｈ２は、検出対象の物理量に応じて両端子間の抵抗値を変更する。検出素子Ｈ１，Ｈ２はたとえば歪ゲージ（ストレーン・ゲージ）である。歪ゲージは、たとえばシリコン等の半導体基板にピエゾ抵抗などの抵抗素子を形成した半導体歪ゲージである。検出素子Ｈ１，Ｈ２は、印加される圧力や加速度などの物理量に応じて伸縮し、抵抗値が変化する。たとえば、検出素子Ｈ１は、物理量に応じてその抵抗値が変化するように配置され、検出素子Ｈ２は、上記物理量に対してその抵抗値が検出素子Ｈ１とは異なる割合で変化するように配置される。検出回路１０は、検出素子Ｈ１，Ｈ２の抵抗値の変化に応じた検出信号ＳＫを出力する。

検出回路１０は、電流源回路（定電流回路）１１と、差動増幅器１２とを有している。電流源回路１１は、検出素子Ｈ１，Ｈ２に出力電流Ｉ１，Ｉ２を供給する。差動増幅器１２は、検出素子Ｈ１，Ｈ２に接続され、検出信号ＳＫを出力する。

電流源回路１１は、基準抵抗Ｒ０、カレントミラー回路２１、演算増幅器（オペアンプ）２２を有している。
基準抵抗Ｒ０の第１端子は高電位側の電源電圧Ｖｃｃが供給される配線（以下、電源配線Ｖｃｃ）に接続され、基準抵抗Ｒ０の第２端子はカレントミラー回路２１に接続されている。基準抵抗Ｒ０は、たとえば検出素子Ｈ１，Ｈ２と同様に、半導体基板に形成された抵抗素子であり、基準抵抗Ｒ０と検出素子Ｈ１，Ｈ２との抵抗値の温度特性は互いに等しい。したがって、無歪時の検出素子Ｈ１，Ｈ２の抵抗値の温度特性による第２端子における電圧変化が抑制される。基準抵抗Ｒ０の抵抗値は、たとえば検出素子Ｈ１，Ｈ２の抵抗値より大きい値に設定されている。

カレントミラー回路２１は、トランジスタＭ０，Ｍ１，Ｍ２を有している。トランジスタＭ０，Ｍ１，Ｍ２は、たとえばｎチャネルＭＯＳトランジスタである。トランジスタＭ０のドレイン端子（第１端子）は基準抵抗Ｒ０に接続されている。トランジスタＭ１，Ｍ２のドレイン端子（第１端子）は各々検出素子Ｈ１，Ｈ２の第２端子に接続されている。検出素子Ｈ１，Ｈ２の第１端子は電源配線Ｖｃｃに接続されている。トランジスタＭ０，Ｍ１，Ｍ２のゲート端子（制御端子）はトランジスタＭ０のドレイン端子に接続されている。トランジスタＭ０，Ｍ１，Ｍ２のソース端子（第２端子）は共通配線ＬＣに接続されている。トランジスタＭ０，Ｍ１，Ｍ２は、たとえば１つの半導体基板上に形成され、互いに等しい電気的特性を持つ。

また、トランジスタＭ０のドレイン端子は演算増幅器２２の反転入力端子に接続されている。演算増幅器２２の非反転入力端子には基準電圧Ｖ０が供給される。演算増幅器２２の出力端子は共通配線ＬＣ、つまり各トランジスタＭ０，Ｍ１，Ｍ２のソース端子に接続されている。演算増幅器２２の高電位側電源端子は入力電圧より高い電圧を有する電源、たとえば電源配線Ｖｃｃに接続され、演算増幅器２２の低電位側電源端子は低電位側の電源電圧（たとえばグランドレベル＝０ボルト）が供給される配線（以下、電源配線ＧＮＤ）に接続されている。

差動増幅器１２の反転入力端子は、検出素子Ｈ１の第２端子に接続され、差動増幅器１２の非反転入力端子は、検出素子Ｈ２の第２端子に接続されている。差動増幅器１２は、検出素子Ｈ１，Ｈ２の各第２端子間の電位差を増幅した電位の検出信号ＳＫを出力する。

図２（ａ）は、基準電圧Ｖ０を生成する電圧生成回路の一例を示す。
電圧生成回路３０は、負荷素子Ｚ０と抵抗素子Ｒ１１とを有している。負荷素子Ｚ０の第１端子は電源配線Ｖｃｃに接続され、負荷素子Ｚ０の第２端子は抵抗素子Ｒ１１の第１端子に接続されている。そして、抵抗素子Ｒ１１の第２端子は電源配線ＧＮＤに接続されている。負荷素子Ｚ０の第２端子は、この電圧生成回路３０の出力端子として機能する。つまり、電圧生成回路３０は、負荷素子Ｚ０の第２端子の電圧を基準電圧Ｖ０として出力する。

負荷素子Ｚ０として、たとえばツェナーダイオード（定電圧ダイオード）が用いられる。この場合、基準電圧Ｖ０の電圧値は、電源電圧Ｖｃｃから、負荷素子Ｚ０の特性に応じた電圧だけ低下した値となる。つまり、図２（ｂ）に示すように、破線にて示す電源電圧Ｖｃｃと実線にて示す基準電圧Ｖ０との電圧差が、電源電圧Ｖｃｃの変化によらず一定の値となる。この負荷素子Ｚ０により生成される基準電圧を、基準電圧Ｖ０ｄとする。

負荷素子Ｚ０として、たとえば抵抗素子が用いられる。この場合、基準電圧Ｖ０の電圧値は、電源電圧Ｖｃｃと電源電圧ＧＮＤとの間であって、負荷素子Ｚ０の抵抗値と抵抗素子Ｒ１１の抵抗値の比により電源電圧Ｖｃｃと電源電圧ＧＮＤを分圧した値となる。この場合、図２（ｂ）に示すように、実線にて示す基準電圧Ｖ０の電圧値は、破線にて示す電源電圧Ｖｃｃに比例した値となる。この負荷素子Ｚ０により生成される基準電圧を、基準電圧Ｖ０ｒとする。

このように、電圧生成回路３０は、負荷素子Ｚ０に応じた基準電圧Ｖ０を生成する。電圧生成回路３０は、たとえば図１に示す検出回路１０に含まれる。
（作用）
次に、上記の検出回路１０の作用を説明する。

演算増幅器２２は、その非反転入力端子の電圧Ｖｒを基準電圧Ｖ０と等しくするように、共通配線ＬＣの電圧を制御する。基準抵抗Ｒ０には、電圧Ｖｒ、つまり基準電圧Ｖ０と電源電圧Ｖｃｃの電圧差と、基準抵抗Ｒ０の抵抗値に応じた基準電流Ｉ０が流れる。カレントミラー回路２１は、基準抵抗Ｒ０に流れる基準電流Ｉ０の値と等しい値の出力電流Ｉ１，Ｉ２をトランジスタＭ１，Ｍ２に流す。つまり、電流源回路１１は、基準電流Ｉ０と等しい出力電流Ｉ１，Ｉ２を検出素子Ｈ１，Ｈ２に流す。なお、トランジスタＭ０，Ｍ１，Ｍ２に流れる電流は、共通配線ＬＣから演算増幅器２２に含まれる素子を介して電源配線ＧＮＤに流れる。

検出素子Ｈ１，Ｈ２は、印加される圧力等の物理量に応じて抵抗値が変化する。たとえば、検出素子Ｈ１の抵抗値は印加される物理量に応じて増加し、検出素子Ｈ２の抵抗値は印加される物理量に応じて減少する。このため、検出素子Ｈ１の第２端子の電圧Ｖ１は低下し、検出素子Ｈ２の第２端子の電圧Ｖ２は上昇する。差動増幅器１２は、検出素子Ｈ１，Ｈ２の第２端子の電圧Ｖ１，Ｖ２の差を増幅した検出信号ＳＫを出力する。

ここで、たとえば特許文献２に開示される定電流回路を、本実施形態に対する比較例として説明する。なお、比較を容易にするために、本実施形態と同じ部材名称を用いるものとする。

比較例の定電流回路は、カレントミラー回路と基準抵抗との間に接続されたトランジスタ（ＭＯＳトランジスタ）を有している。カレントミラー回路を構成するトランジスタのソース端子は電源配線ＧＮＤに接続されている。演算増幅器は、基準抵抗の端子電圧と基準電圧とを等しくするようにトランジスタのゲート電圧を制御する。これにより、基準抵抗の抵抗値と、基準抵抗の端子間電圧に応じた定電流を得る。

演算増幅器によりトランジスタのゲート電圧を制御するため、このゲート端子に供給する信号にノイズが混入した場合、基準抵抗に流れる基準電流、つまり検出素子に供給する出力電流がトランジスタの相互コンダクタンスとノイズに比例して大きく変動する虞がある。また、トランジスタの端子電圧に基づいて同トランジスタのゲート電圧を制御するため、演算増幅器のゲイン設定によっては発振する虞がある。

これに対し、本実施形態では、トランジスタＭ０，Ｍ１，Ｍ２のソース端子が接続された共通配線ＬＣの電圧を、演算増幅器２２により制御している。演算増幅器２２の出力信号（出力電圧）にノイズが混入した場合、カレントミラー回路２１に含まれるトランジスタＭ０，Ｍ１，Ｍ２のソース端子における電圧が変動する。この場合、上記特許文献２記載の比較例と比べ、カレントミラー回路に含まれるトランジスタのソース端子が電源電圧ＧＮＤに接続された比較例と比べ、トランジスタＭ０のドレイン端子における電圧変動は少ない。トランジスタＭ０を流れる電流の変化は、ノイズの電圧成分と基準抵抗Ｒ０の抵抗値の比程度であり、トランジスタＭ０のゲート−ソース間電圧の変動は、ノイズに比べごくわずかとなる。その結果、トランジスタＭ１，Ｍ２のゲート−ソース間電圧の変動も小さく、各トランジスタＭ１，Ｍ２のドレイン電流の変動も、上記ノイズの電圧成分と基準抵抗Ｒ０の抵抗値の比程度に収まり、出力電流Ｉ１，Ｉ２の変動が抑制される。

図２（ａ）に示す電圧生成回路３０は、負荷素子Ｚ０に応じた基準電圧Ｖ０を生成する。たとえば、負荷素子Ｚ０としてツェナーダイオードを用いた場合、基準電圧Ｖ０は、電源電圧Ｖｃｃに対して一定の電圧差となる。したがって、図１に示す検出回路１０において、基準抵抗Ｒ０の両端子間の電圧差は、電源電圧Ｖｃｃの変化に対して一定の値となる。つまり、電源電圧Ｖｃｃの変化に対して一定の基準電流Ｉ０及び出力電流Ｉ１，Ｉ２が得られる。したがって、電源電圧Ｖｃｃの変化に対して検出素子Ｈ１，Ｈ２の第２端子の電圧Ｖ１，Ｖ２の変化、つまり検出素子Ｈ１，Ｈ２のオフセット及び感度の変動が抑制される。

また、負荷素子Ｚ０として抵抗素子を用いた場合、基準電圧Ｖ０は、電源電圧Ｖｃｃに対して比例した値となる。したがって、電源電圧Ｖｃｃに対して比例した検出素子Ｈ１，Ｈ２の感度が得られ、検出信号ＳＫを入力し、処理する回路の基準電圧が電源電圧Ｖｃｃに比例する場合、誤差が少ない信号の受け渡しが可能となる。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（１−１）本実施形態の電流源回路１１は、トランジスタＭ０，Ｍ１，Ｍ２のソース端子が接続された共通配線ＬＣの電圧を、演算増幅器２２により制御している。温度が変化した場合、その温度によるトランジスタＭ０のゲート電圧−ソース電流特性あるいは基準抵抗Ｒ０の温度特性に応じて、共通配線ＬＣの電圧が制御される。このため、基準抵抗Ｒ０の第２端子の電圧Ｖｒは、基準電圧Ｖ０と等しくなる。つまり、温度の変化に対して、基準抵抗Ｒ０の両端子間に印加される電圧は変化しない。したがって、検出素子Ｈ１，Ｈ２に供給する出力電流Ｉ１，Ｉ２のトランジスタＭ０の温度特性に起因する変動を抑制することができる。

（１−２）演算増幅器２２の出力信号（出力電圧）にノイズが混入した場合、トランジスタＭ０のドレイン端子における電圧変動を抑制することができる。そして、トランジスタＭ０のドレイン端子における電圧Ｖｒは、基準抵抗Ｒ０に流れる基準電流Ｉ０に影響する。そして、カレントミラー回路２１は、基準電流Ｉ０に等しい出力電流Ｉ１，Ｉ２を検出素子Ｈ１，Ｈ２に供給する。このため、混入するノイズに対して基準電流Ｉ０、出力電流Ｉ１，Ｉ２の変動を抑制することができる。

＜別の形態＞
図３に示すように、検出回路４０の電流源回路４１はカレントミラー回路４２を有している。カレントミラー回路４２は、複数（３個）のトランジスタＱ０，Ｑ１，Ｑ２を有している。トランジスタＱ０，Ｑ１，Ｑ２は、ｎｐｎ形のバイポーラトランジスタである。トランジスタＱ０のコレクタ端子は基準抵抗Ｒ０に接続されている。トランジスタＱ１，Ｑ２のコレクタ端子は検出素子Ｈ１，Ｈ２に接続されている。また、トランジスタＱ０のコレクタ端子はトランジスタＱ０，Ｑ１，Ｑ２のベース端子に接続されている。そして、トランジスタＱ０，Ｑ１，Ｑ２のエミッタ端子は演算増幅器２２の出力端子に接続されている。

このように、バイポーラトランジスタによるカレントミラー回路４２を有する検出回路４０においても、上記第一実施形態と同様に、温度変化に対する出力電流Ｉ１，Ｉ２の変動を抑制することができる。また、ノイズの混入に対する出力電流Ｉ１，Ｉ２の変動を抑制することができる。

（第二実施形態）
なお、この実施形態において、上記実施形態と同じ構成部材については同じ符号を付してその説明の一部または全部を省略する。

図４に示すように、検出回路５０は、電流源回路（定電流回路）５１と、差動増幅器１２とを有している。電流源回路５１は、検出素子Ｈ１，Ｈ２に出力電流Ｉ１，Ｉ２を供給する。

電流源回路５１は、基準抵抗Ｒ０、カレントミラー回路５２、演算増幅器２２を有している。このカレントミラー回路５２は、カスコードカレントミラー回路である。詳述すると、カレントミラー回路５２は、基準抵抗Ｒ０に直列接続された２つのトランジスタＭ０ａ，Ｍ０ｂを有している。同様に、カレントミラー回路５２は、検出素子Ｈ１に対して直列に接続されたトランジスタＭ１ａ，Ｍ１ｂと、検出素子Ｈ２に対して直列に接続されたトランジスタＭ２ａ，Ｍ２ｂを有している。

トランジスタＭ０ａ，Ｍ０ｂ，Ｍ１ａ，Ｍ１ｂ，Ｍ２ａ，Ｍ２ｂは、たとえばｎチャネルＭＯＳトランジスタである。トランジスタＭ０ａ，Ｍ１ａ，Ｍ２ａは、互いに等しい電気的特性を持つ。トランジスタＭ０ｂ，Ｍ１ｂ，Ｍ２ｂは、互いに等しい電気的特性を持つ。

基準抵抗Ｒ０の第２端子はトランジスタＭ０ａのドレイン端子に接続され、トランジスタＭ０ａのソース端子はトランジスタＭ０ｂのドレイン端子に接続されている。そして、トランジスタＭ０ｂのソース端子は共通配線ＬＣに接続されている。同様に、検出素子Ｈ１の第２端子はトランジスタＭ１ａのドレイン端子に接続され、トランジスタＭ１ａのソース端子はトランジスタＭ１ｂのドレイン端子に接続されている。そして、トランジスタＭ１ｂのソース端子は共通配線ＬＣに接続されている。検出素子Ｈ２の第２端子はトランジスタＭ２ａのドレイン端子に接続され、トランジスタＭ２ａのソース端子はトランジスタＭ２ｂのドレイン端子に接続されている。そして、トランジスタＭ２ｂのソース端子は共通配線ＬＣに接続されている。

トランジスタＭ０ａのゲート端子は、トランジスタＭ０ａのドレイン端子と、トランジスタＭ１ａ，Ｍ２ａのゲート端子に接続されている。同様に、トランジスタＭ０ｂのゲート端子は、トランジスタＭ０ｂのドレイン端子と、トランジスタＭ１ｂ，Ｍ２ｂのゲート端子に接続されている。つまり、このカレントミラー回路５２は、カスコードカレントミラー回路である。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（２−１）第一実施形態と同様の効果を奏する。
（２−２）カレントミラー回路５２は、カスコードカレントミラー回路である。したがって、検出素子Ｈ１，Ｈ２の抵抗値が大きく変動した場合でも、出力電流Ｉ１，Ｉ２の変動を抑制することができる。つまり、精度のよい出力電流Ｉ１，Ｉ２を検出素子Ｈ１，Ｈ２に供給することができる。

＜別の形態＞
図５に示すように、検出回路６０の電流源回路６１は、カレントミラー回路６２を有している。このカレントミラー回路６２は、カスコードカレントミラー回路である。詳述すると、カレントミラー回路６２は、基準抵抗Ｒ０に直列接続された２つのトランジスタＱ０ａ，Ｑ０ｂを有している。同様に、カレントミラー回路６２は、検出素子Ｈ１に対して直列に接続されたトランジスタＱ１ａ，Ｑ１ｂと、検出素子Ｈ２に対して直列に接続されたトランジスタＱ２ａ，Ｑ２ｂを有している。

トランジスタＱ０ａ，Ｑ０ｂ，Ｑ１ａ，Ｑ１ｂ，Ｑ２ａ，Ｑ２ｂは、たとえばｎｐｎ形のバイポーラトランジスタである。基準抵抗Ｒ０の第２端子はトランジスタＱ０ａのコレクタ端子に接続され、トランジスタＱ０ａのエミッタ端子はトランジスタＱ０ｂのコレクタ端子に接続されている。そして、トランジスタＱ０ｂのエミッタ端子は共通配線ＬＣに接続されている。同様に、検出素子Ｈ１の第２端子はトランジスタＱ１ａのコレクタ端子に接続され、トランジスタＱ１ａのエミッタ端子はトランジスタＱ１ｂのコレクタ端子に接続されている。そして、トランジスタＱ１ｂのエミッタ端子は共通配線ＬＣに接続されている。検出素子Ｈ２の第２端子はトランジスタＱ２ａのコレクタ端子に接続され、トランジスタＱ２ａのエミッタ端子はトランジスタＱ２ｂのコレクタ端子に接続されている。そして、トランジスタＱ２ｂのエミッタ端子は共通配線ＬＣに接続されている。

トランジスタＱ０ａのベース端子は、トランジスタＱ０ａのコレクタ端子と、トランジスタＱ１ａ，Ｑ２ａのベース端子に接続されている。同様に、トランジスタＱ０ｂのベース端子は、トランジスタＱ０ｂのコレクタ端子と、トランジスタＱ１ｂ，Ｑ２ｂのベース端子に接続されている。

このように、バイポーラトランジスタによるカスコードカレントミラー回路を有する検出回路６０においても、上記第二実施形態と同様に、検出素子Ｈ１，Ｈ２に対して、精度のよい出力電流Ｉ１，Ｉ２の電流値を供給することができる。また、温度変化に対する出力電流Ｉ１，Ｉ２の変動を抑制することができる。さらに、ノイズの混入に対する出力電流Ｉ１，Ｉ２の変動を抑制することができる。

（第三実施形態）
なお、この実施形態において、上記実施形態と同じ構成部材については同じ符号を付してその説明の一部または全部を省略する。

図６に示すように、検出回路７０は、電流源回路（定電流回路）７１と、差動増幅器１２とを有している。
電流源回路７１は、基準抵抗Ｒ０、カレントミラー回路２１、演算増幅器（オペアンプ）２２、トランジスタＭ２１を有している。

トランジスタＭ２１は、たとえばｎチャネルＭＯＳトランジスタである。トランジスタＭ２１のドレイン端子（第１端子）は共通配線ＬＣに接続され、トランジスタＭ２１のソース端子（第２端子）は電源配線ＧＮＤに接続されている。トランジスタＭ２１のゲート端子（制御端子）は、演算増幅器２２の出力端子に接続されている。したがって、演算増幅器２２は、トランジスタＭ２１を介して共通配線ＬＣの電圧を制御する。

そして、カレントミラー回路２１に含まれるトランジスタＭ０，Ｍ１，Ｍ２に流れる電流は、トランジスタＭ２１を介して電源配線ＧＮＤに流れる。このため、カレントミラー回路２１における基準電流Ｉ０と出力電流Ｉ１，Ｉ２の電流量を、演算増幅器２２の電流供給能力以上に大きくすることができる。低抵抗である検出素子Ｈ１，Ｈ２の使用が可能である。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（３−１）上記第一実施形態と同様の効果を奏する。
（３−２）カレントミラー回路２１に含まれるトランジスタＭ０，Ｍ１，Ｍ２に流れる電流は、トランジスタＭ２１を介して電源配線ＧＮＤに流れる。このため、カレントミラー回路２１における基準電流Ｉ０と出力電流Ｉ１，Ｉ２の電流量を、演算増幅器２２の電流供給能力以上に多くすることができる。すなわち、電流を流し易い検出素子Ｈ１，Ｈ２を使用できる。

＜別の形態＞
図７に示すように、検出回路８０の電流源回路８１は、基準抵抗Ｒ０、カレントミラー回路４２、演算増幅器２２、トランジスタＱ２１を有している。トランジスタＱ２１は、たとえばｎｐｎ形のバイポーラトランジスタである。トランジスタＱ２１のコレクタ端子（第１端子）は共通配線ＬＣに接続され、トランジスタＱ２１のエミッタ端子（第２端子）は電源配線ＧＮＤに接続されている。トランジスタＱ２１のベース端子（制御端子）は演算増幅器２２の出力端子に接続されている。

このように、バイポーラトランジスタであるトランジスタＱ２１を有する検出回路８０においても、上記第三実施形態と同様に、基準抵抗Ｒ０、検出素子Ｈ１，Ｈ２に流れる電流量を、演算増幅器２２の電流供給能力以上に多くすることができる。そして、低抵抗である検出素子Ｈ１，Ｈ２の使用が可能となる。

尚、上記各実施形態は、以下の態様で実施してもよい。
・上記各実施形態において、１個または３個以上の検出素子を有する検出回路としてもよい。たとえば、１個の検出素子（たとえば図１に示す検出素子Ｈ１）の場合、検出素子の第２端子の電圧をそのまま、または差動増幅の基準となる電圧が供給される差動増幅器１２により増幅して検出信号ＳＫを出力する。

・第三実施形態及び第三実施形態の別の形態において、カレントミラー回路２１，４２をカスコードカレントミラー回路としてもよい。また、カスコードカレントミラー回路に含まれるトランジスタの段数を３段以上としてもよい。

・上記各実施形態は、検出素子Ｈ１，Ｈ２を半導体歪ゲージとしたが、線歪ゲージ、圧膜抵抗体歪ゲージ、箔歪ゲージ、等としてもよい。また、検出素子Ｈ１，Ｈ２を、磁気抵抗効果素子（ＭＲ素子）、ホール素子、等の他の物理量を検出する素子としてもよい。

・上記各実施形態に対し、ｐチャネルＭＯＳトランジスタやｐｎｐ形バイポーラトランジスタを用いてもよい。これらのトランジスタを用いる場合、基準抵抗Ｒ０と検出素子Ｈ１，Ｈ２は低電位側の電源電圧ＧＮＤが供給される配線に接続される。

１０，４０，５０，６０，７０，８０…検出回路、１１，４１，５１，６２，７１，８１…電流源回路、１２…差動増幅器、２１，４２，５２，６２…カレントミラー回路、２２…演算増幅器、３０…電圧生成回路、Ｍ０，Ｍ０ａ，Ｍ０ｂ…トランジスタ（第１トランジスタ）、Ｍ１，Ｍ１ａ，Ｍ１ｂ，Ｍ２，Ｍ２ａ，Ｍ２ｂ…トランジスタ（第２トランジスタ）、Ｑ０，Ｑ０ａ，Ｑ０ｂ…トランジスタ（第１トランジスタ）、Ｑ１，Ｑ１ａ，Ｑ１ｂ，Ｑ２，Ｑ２ａ，Ｑ２ｂ…トランジスタ（第２トランジスタ）、Ｍ２１，Ｑ２１…トランジスタ（第３トランジスタ）、Ｒ０…基準抵抗、Ｈ１，Ｈ２…検出素子、Ｉ０…基準電流、Ｉ１，Ｉ２…出力電流、Ｖｃｃ…電源配線，電源電圧（第１配線，第１電圧）、ＧＮＤ…電源配線，電源電圧（第２配線，第２電圧）、ＬＣ…共通配線、Ｚ０…負荷素子。

Claims (8)

1. 第１端子に第１電圧が供給される検出素子の第２端子に接続され、前記検出素子に出力電流を流す電流源回路であって、
   前記第１電圧が供給される第１配線に第１端子が接続された基準抵抗と、
   前記基準抵抗の第２端子に第１端子及び制御端子が接続された第１トランジスタと、前記第１トランジスタの制御端子に接続された制御端子を有する第２トランジスタとを含み、前記第２トランジスタの第１端子に前記検出素子の第２端子が接続され、前記第１トランジスタの第２端子と前記第２トランジスタの第２端子が互いに接続されたカレントミラー回路と、
   前記基準抵抗の第２端子の電圧を基準電圧と等しくするように前記第１トランジスタの第２端子と前記第２トランジスタの第２端子とが接続された共通配線の電圧を制御する制御回路と、
   を有する電流源回路。
2. 前記カレントミラー回路は、複数の前記第１トランジスタ及び前記第２トランジスタをそれぞれ直列に接続したカスコードカレントミラー回路である、
   請求項１に記載の電流源回路。
3. 前記共通配線に第１端子が接続され、前記第１電圧と異なる第２電圧が供給される第２配線に第２端子が接続され、前記制御回路の出力端子に制御端子が接続された第３トランジスタを有し、
   前記制御回路は、前記第３トランジスタを介して前記共通配線の電圧を制御する、
   請求項１または２に記載の電流源回路。
4. 前記カレントミラー回路は、複数の前記第２トランジスタを含み、複数の前記検出素子にそれぞれ前記出力電流を流すものである、
   請求項１〜３の何れか一項に記載の電流源回路。
5. 前記検出素子は歪ゲージであり、前記基準抵抗は前記検出素子と同じ素材よりなる、
   請求項１〜４の何れか一項に記載の電流源回路。
6. 前記基準電圧を生成する電圧生成回路を有し、
   前記電圧生成回路は、前記第１電圧に対する差電圧が一定の値となるように前記基準電圧を生成する、
   請求項１〜５の何れか一項に記載の電流源回路。
7. 前記基準電圧を生成する電圧生成回路を有し、
   前記電圧生成回路は、前記第１電圧に対して比例した前記基準電圧を生成する、
   請求項１〜５の何れか一項に記載の電流源回路。
8. 第１端子に第１電圧が供給され、検出対象の物理量に応じて抵抗値が変化する２つの検出素子と、
   ２つの前記検出素子の第２端子に接続され、前記検出素子に出力電流を供給する電流源回路と、
   ２つの前記検出素子の第２端子に入力端子が接続され、入力電圧を差動増幅して検出信号を出力する差動増幅器と、
   を有し、
   ２つの前記検出素子は、一方の前記検出素子は前記物理量に応じてその抵抗値が変化するように配置されるとともに他方の前記検出素子は前記物理量に応じてその抵抗値が変化する割合が前記一方の検出素子の抵抗値が変化する割合と異なるように配置され、
   前記電流源回路は、
   前記第１電圧が供給される第１配線に第１端子が接続された基準抵抗と、
   前記基準抵抗の第２端子に第１端子及び制御端子が接続された第１トランジスタと、前記第１トランジスタの制御端子に接続された制御端子を有する２つの第２トランジスタとを含み、２つの前記第２トランジスタの第１端子に前記検出素子の第２端子がそれぞれ接続され、前記第１トランジスタの第２端子と２つの前記第２トランジスタの第２端子が互いに接続されたカレントミラー回路と、
   第１入力端子が前記基準抵抗の第２端子に接続され、第２入力端子に基準電圧が供給され、前記基準抵抗の第２端子の電圧を前記基準電圧と等しくするように前記第１トランジスタの第２端子と前記第２トランジスタの第２端子が接続された共通配線の電圧を制御する制御回路と、
   を有する検出回路。

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