JP6576480B2 - メモリデバイス及びそのデータリフレッシュ方法 - Google Patents

Description

本発明は電子デバイスに関し、特にメモリデバイス及びそのデータリフレッシュ方法に関する。

ダイナミックメモリの特定の応用状況下では、特定のワード線（ｗｏｒｄ ｌｉｎｅ）が何回も繰り返し始動されなければならない状況が発生する。このような状況下では、何回も繰り返し始動されるワード線近くのメモリセルは、クロストーク（ｃｒｏｓｓ ｔａｌｋ）やカップリング（ｃｏｕｐｌｉｎｇ）効果によって保存されているデータを失う（ｃｅｌｌ ｌｅａｋ）可能性がある。このような干渉現象はローハンマー（ｒｏｗ ｈａｍｍｅｒ）現象と称する。従来技術において、追加のリフレッシュ（ｒｅｆｒｅｓｈ）動作によって上述のローハンマー現象を解決している。しかしながら、選択されたワード線に対応するメモリセルの保持時間は、始動を選択された回数の増加と共に低下し、その他のメモリセルに対して優先的にリフレッシュを行い続ける場合、元のリフレッシュを必要とするメモリセルの時間は遅延されて、メモリセルは、次のリフレッシュが回ってくる前に、保存されているデータを失ってしまう。

本発明は、メモリセルに保存されているデータを失うことを効果的に回避するメモリデバイス及びそのデータリフレッシュ方法を提供する。

本発明のメモリデバイスはメモリブロックと、メモリ制御回路と、を含む。メモリブロックは第１のメモリセルアレイと、第２のメモリセルアレイと、を含む。第１のメモリセルアレイは第1のアドレスセクションに対応する。第２のメモリセルアレイは第２のアドレスセクションに対応する。メモリ制御回路は、第１のメモリセルアレイ及び第２のメモリセルアレイに対して周期的に順番にメモリセルデータリフレッシュを行い、ローハンマーイベントが発生する時、メモリ制御回路は、自動リフレッシュワード線アドレスとローハンマーリフレッシュワード線アドレスとを比較して、自動リフレッシュワード線アドレスとローハンマーリフレッシュワード線アドレスとが同一のメモリセルアレイに属するか否か判断し、自動リフレッシュワード線アドレスとローハンマーリフレッシュワード線アドレスとが同一のメモリセルアレイに属する時、自動リフレッシュワード線アドレスに対応するメモリセルをリフレッシュし、ローハンマーリフレッシュワード線アドレスに対応するメモリセルのリフレッシュ時間を遅延する。

本発明の実施例において、前記第１のメモリセルアレイのワード線アドレスの最高ビットのビット値は第２のメモリセルアレイのワード線アドレスの最高ビットのビット値と異なり、メモリ制御回路は、自動リフレッシュワード線アドレスとローハンマーリフレッシュワード線アドレスの最高ビットのビット値に基づき、自動リフレッシュワード線アドレスとローハンマーリフレッシュワード線アドレスとが同一のメモリセルアレイに属するか否か判断する。

本発明の実施例において、前記メモリ制御回路は、メモリブロックの次のデータリフレッシュ周期において、遅延されてリフレッシュされるローハンマーリフレッシュワード線アドレスに対応するメモリセルをリフレッシュする。

本発明の実施例において、自動リフレッシュワード線アドレスとローハンマーリフレッシュワード線アドレスとが同一のメモリセルアレイに属さない時、メモリ制御回路は、自動リフレッシュワード線アドレスに対応するメモリセルとローハンマーリフレッシュワード線アドレスに対応するメモリセルとを同時にリフレッシュする。

本発明の実施例において、前記メモリデバイスは自動リフレッシュワード線アドレスレジスタと、ローハンマーリフレッシュワード線アドレスレジスタと、比較回路と、第１の多重回路と、第２の多重回路と、第１のデコーダと、第２のデコーダと、を含む。自動リフレッシュワード線アドレスレジスタは自動リフレッシュワード線アドレスを保存する。ローハンマーリフレッシュワード線アドレスレジスタはローハンマーリフレッシュワード線アドレスを保存する。比較回路は自動リフレッシュワード線アドレスレジスタ及びローハンマーリフレッシュワード線アドレスレジスタに接続され、自動リフレッシュワード線アドレスとローハンマーリフレッシュワード線アドレスとを比較して、自動リフレッシュワード線アドレスとローハンマーリフレッシュワード線アドレスとが同一のメモリセルアレイに属するか否か判断する。第１の多重回路は、第１のメモリセルアレイ、自動リフレッシュワード線アドレスレジスタ及びローハンマーリフレッシュワード線アドレスレジスタに接続され、自動リフレッシュワード線アドレスとローハンマーリフレッシュワード線アドレスに基づき、メモリセルデータリフレッシュを行うワード線アドレスを出力する。第２の多重回路は、第２のメモリセルアレイ、自動リフレッシュワード線アドレスレジスタ及びローハンマーリフレッシュワード線アドレスレジスタに接続され、自動リフレッシュワード線アドレスとローハンマーリフレッシュワード線アドレスに基づき、メモリセルデータリフレッシュを行うワード線アドレスを出力する。第１のデコーダは第１の多重回路に接続され、第１の多重回路が出力したワード線アドレスをデコードして、メモリセルデータリフレッシュを行うワード線を選択する。第２のデコーダは第２の多重回路に接続され、第２の多重回路が出力したワード線アドレスをデコードして、メモリセルデータリフレッシュを行うワード線を選択する。

本発明の実施例において、前記第１の多重回路及び第２の多重回路はそれぞれ、論理回路と、選択回路と、ラッチ回路と、を含む。論理回路は自動リフレッシュワード線アドレスレジスタ及びローハンマーリフレッシュワード線アドレスレジスタに接続され、自動リフレッシュワード線アドレスとローハンマーリフレッシュワード線アドレスの最高ビットのビット値に基づき、選択制御信号を出力する。選択回路は論理回路、自動リフレッシュワード線アドレスレジスタ及びローハンマーリフレッシュワード線アドレスレジスタに接続され、選択制御信号及び自動リフレッシュワード線アドレスとローハンマーリフレッシュワード線アドレスの最高ビット以外のビット値に基づき、ワード線アドレス信号を出力する。ラッチ回路は論理回路及び選択回路に接続され、ワード線アドレス信号をラッチし、第１のデコーダ及び第２のデコーダは対応するラッチ回路のラッチ結果に基づき、メモリセルデータリフレッシュを行うワード線を選択する。

本発明は、メモリデバイスは第1のアドレスセクションに対応する第１のメモリセルアレイと、第２のアドレスセクションに対応する第２のメモリセルアレイと、を有するメモリブロックを含み、第１のメモリセルアレイ及び第２のメモリセルアレイは周期的にメモリセルデータリフレッシュが行われるメモリデバイスのデータリフレッシュ方法をさらに提供する。メモリデバイスのデータリフレッシュ方法は、以下のステップを含む。自動リフレッシュワード線アドレスとローハンマーリフレッシュワード線アドレスとを比較するステップ。自動リフレッシュワード線アドレスとローハンマーリフレッシュワード線アドレスとが同一のメモリセルアレイに属する時、自動リフレッシュワード線アドレスに対応するメモリセルをリフレッシュし、ローハンマーリフレッシュワード線アドレスに対応するメモリセルのリフレッシュ時間を遅延するステップ。

本発明の実施例において、前記第１のメモリセルアレイのワード線アドレスの最高ビットのビット値は第２のメモリセルアレイのワード線アドレスの最高ビットのビット値と異なり、メモリ制御回路は、自動リフレッシュワード線アドレスとローハンマーリフレッシュワード線アドレスの最高ビットのビット値に基づき、自動リフレッシュワード線アドレスと前記ローハンマーリフレッシュワード線アドレスとが同一のメモリセルアレイに属するか否か判断する。

本発明の実施例において、前記メモリデバイスのデータリフレッシュ方法は、メモリブロックの次のデータリフレッシュ周期において、遅延されてリフレッシュされるローハンマーリフレッシュワード線アドレスに対応するメモリセルをリフレッシュするステップをさらに含む。

本発明の実施例において、自動リフレッシュワード線アドレスとローハンマーリフレッシュワード線アドレスとが同一のメモリセルアレイに属さない時、自動リフレッシュワード線アドレスに対応するメモリセルとローハンマーリフレッシュワード線アドレスに対応するメモリセルとを同時にリフレッシュする。

上述に基づき、本発明は、自動リフレッシュワード線アドレスとローハンマーリフレッシュワード線アドレスとが同一のメモリセルアレイに属する時、自動リフレッシュワード線アドレスに対応するメモリセルを優先的にリフレッシュし、ローハンマーリフレッシュワード線アドレスに対応するメモリセルのリフレッシュ時間を遅延して、自動リフレッシュワード線アドレスに対応しないメモリセルに対して優先的にリフレッシュを行い続けて、当初のリフレッシュしようとするメモリセルの時間を遅延させて、自動リフレッシュワード線アドレスに対応するメモリセルは、保存されているデータを失ってしまうことを回避する。

本発明の上述した特徴と利点を更に明確化するために、以下に、実施例を挙げて図面と共に詳細な内容を説明する。

本発明の実施例に基づくメモリデバイスの模式図である。 本発明の別の実施例に基づくメモリデバイスの模式図である。 本発明の別の実施例に基づくメモリデバイスの模式図である。 本発明の実施例に基づく多重回路の模式図である。 多重回路の入力信号及び出力信号の波形模式図である。 多重回路の入力信号及び出力信号の波形模式図である。 本発明の実施例に基づくメモリデバイスのデータリフレッシュのフローチャートである。

図１は本発明の実施例に基づくメモリデバイスの模式図である。図１を参照すると、メモリデバイスは、メモリ制御回路１０２と、複数のメモリブロック１０４Ａ〜１０４Ｈを含み、メモリデバイスは、各メモリブロックに対して周期的にメモリセルデータリフレッシュを行うメモリ制御回路１０２を含み、各メモリブロックに保存されているデータを失うことを回避できる。

図２は本発明の別の実施例に基づくメモリデバイスの模式図である。さらに、各メモリブロックは二つに分けられたメモリセルアレイを含んでもよい。図２の実施例は、メモリブロック１０４Ａを例としてメモリセルデバイスのリフレッシュを行う説明であり、その他のメモリブロックも同じ方式でメモリセルデータリフレッシュを行うことができる。図２に示すように、メモリブロック１０４Ａはメモリセルアレイ１０６Ａとメモリセルアレイ１０６Ｂを含み、メモリセルアレイ１０６Ａは第１のアドレスセクションに対応し、メモリセルアレイ１０６Ｂは第２のアドレスセクションに対応する。本実施例において、メモリセルアレイ１０６Ａに対応する第１のアドレスセクション及びメモリセルアレイ１０６Ｂに対応する第２のアドレスセクションは、例えば、それぞれ１４個のビットからなってもよいが、これに限定されない。メモリセルアレイ１０６Ａに対応するワード線アドレスの最高ビットのビット値はメモリセルアレイ１０６Ｂに対応するワード線アドレスの最高ビットのビット値と異なり、例えば、メモリセルアレイ１０６Ａに対応するワード線アドレスの最高ビットのビット値を「０」とし、メモリセルアレイ１０６Ｂに対応するワード線アドレスの最高ビットのビット値を「１」としてもよいが、これに限定されない。

メモリ制御回路１０２はメモリセルアレイ１０６Ａ及びメモリセルアレイ１０６Ｂに対して周期的に順番にメモリセルデータリフレッシュを行ってもよく、例えば、メモリセルアレイ１０６Ａに対してメモリセルデータリフレッシュを行った後、ある所定期間経ってからメモリセルアレイ１０６Ｂに対してメモリセルデータリフレッシュを行い、さらにある所定期間経ってからメモリセルアレイ１０６Ａに対してメモリセルデータリフレッシュを行う、等。

ローハンマーイベントが発生する時、メモリ制御回路１０２は自動リフレッシュワード線アドレスとローハンマーリフレッシュワード線アドレスとを比較して、自動リフレッシュワード線アドレスとローハンマーリフレッシュワード線アドレスとが同一のメモリセルアレイに属するか否か判断する。自動リフレッシュワード線アドレスは、メモリセルアレイ１０６Ａ及びメモリセルアレイ１０６Ｂに対して周期的に、メモリセルデータリフレッシュを行う時にベースとするワード線アドレスであって、ローハンマーリフレッシュワード線アドレスは、ローハンマーイベントの発生を検出するワード線アドレスである。メモリ制御回路１０２は、例えば自動リフレッシュワード線アドレスの最高ビットのビット値とローハンマーリフレッシュワード線アドレスの最高ビットのビット値を比較して、自動リフレッシュワード線アドレスとローハンマーリフレッシュワード線アドレスとが同一のメモリセルアレイに属するか否か知り得ることができる。自動リフレッシュワード線アドレスとローハンマーリフレッシュワード線アドレスとが同一のメモリセルアレイに属さない時、メモリ制御回路１０２は、自動リフレッシュワード線アドレスに対応するメモリセルとローハンマーリフレッシュワード線アドレスに対応するメモリセルとを同時にリフレッシュできる。

反対に、自動リフレッシュワード線アドレスとローハンマーリフレッシュワード線アドレスとが同一のメモリセルアレイに属する時、メモリ制御回路１０２は、自動リフレッシュワード線アドレスに対応するメモリセルをリフレッシュし、ローハンマーリフレッシュワード線アドレスに対応するメモリセルのリフレッシュ時間を遅延して、メモリ制御回路１０２が自動リフレッシュワード線アドレスに対応しないメモリセルに対して優先的にリフレッシュを行い続けて、当初のリフレッシュしようとするメモリセルの時間を遅延させて、自動リフレッシュワード線アドレスに対応するメモリセルは、保存されているデータを失ってしまうことを回避する。また、遅延されてリフレッシュされるローハンマーリフレッシュワード線アドレスに対応するメモリセルは、例えば、メモリブロック１０４Ａの次のデータリフレッシュ周期において、即ち、次のメモリブロック１０４Ａにおいて、自動データリフレッシュを行う時、データリフレッシュを併せて行い、メモリセルアレイ１０６Ａとメモリセルアレイ１０６Ｂは順番にデータリフレッシュが行われることから、次のメモリブロック１０４Ａがデータリフレッシュを行う時、ローハンマーリフレッシュワード線アドレスに対応するメモリセルは必ず自動リフレッシュワード線アドレスに対応するメモリセルと共にリフレッシュされる。

図３は本発明の別の実施例に基づくメモリデバイスの模式図である。図３を参照すると、詳細には、メモリ制御回路１０２は、制御回路３０２と、自動リフレッシュワード線アドレスレジスタ３０４と、ローハンマーリフレッシュワード線アドレスレジスタ３０６と、比較回路３０８と、多重回路３１０と、多重回路３１２と、デコーダ３１４と、デコーダ３１６と、を備え、比較回路３０８は自動リフレッシュワード線アドレスレジスタ３０４及びローハンマーリフレッシュワード線アドレスレジスタ３０６に接続され、多重回路３１０は制御回路３０２、自動リフレッシュワード線アドレスレジスタ３０４、ローハンマーリフレッシュワード線アドレスレジスタ３０６及びデコーダ３１４に接続され、多重回路３１２は制御回路３０２、自動リフレッシュワード線アドレスレジスタ３０４、ローハンマーリフレッシュワード線アドレスレジスタ３０６及びデコーダ３１６に接続され、デコーダ３１４及びデコーダ３１６はさらにメモリセルアレイ１０６Ａ及びメモリセルアレイ１０６Ｂにそれぞれ接続される

制御回路３０２はローカルメモリブロックを選択してデータリフレッシュを行う（例えば、メモリブロック１０４Ａ〜１０４Ｈにおいてメモリブロックを選択してデータリフレッシュを行う）ためのローカルブロックロー選択信号ＲＡＳＢＫ、全てのメモリブロックを選択してデータリフレッシュを行うための全ブロックリフレッシュ信号ＡＲＥＦ、ローハンマーワード線アドレスのメモリブロックを選択する（例えば、メモリブロック１０４Ａ〜１０４Ｈにおいて選択する）ためのローハンマーアドレスリフレッシュ請求信号ＲＨＲＥＦＫを多重回路３１０及び３１２に出力して、データリフレッシュを行うメモリブロックを選択することができる。自動リフレッシュワード線アドレスレジスタ３０４は自動リフレッシュワード線アドレス信号ＸｉＴＲ、Ｘ１３ＴＲ、Ｘ１３ＮＲを保存でき、自動リフレッシュワード線アドレス信号Ｘ１３ＴＲ及びＸ１３ＮＲは、それぞれメモリセルアレイ１０６Ａ及びメモリセルアレイ１０６Ｂの自動リフレッシュワード線アドレスの最高ビットに対応し、自動リフレッシュワード線アドレス信号ＸｉＴＲはメモリセルアレイ１０６Ｂの自動リフレッシュワード線アドレスのその他のビットに対応し、ｉ＝０〜１２である。ローハンマーリフレッシュワード線アドレスレジスタ３０６はローハンマーリフレッシュワード線アドレス信号ＸｉＴＭ、Ｘ１３ＴＭ、Ｘ１３ＮＭを保存でき、ローハンマーリフレッシュワード線アドレス信号ＸｉＴＭ及びＸ１３ＴＭは、それぞれメモリセルアレイ１０６Ａ及びメモリセルアレイ１０６Ｂのローハンマーリフレッシュワード線アドレスの最高ビットに対応し、ローハンマーリフレッシュワード線アドレス信号ＸｉＴＭはメモリセルアレイ１０６Ｂのローハンマーリフレッシュワード線アドレスのその他のビットに対応し、ｉ＝０〜１２である。

比較回路３０８は、自動リフレッシュワード線アドレスレジスタ３０４及びローハンマーリフレッシュワード線アドレスレジスタ３０６に保存されている自動リフレッシュワード線アドレス信号Ｘ１３ＴＲ、Ｘ１３ＮＲ及びローハンマーリフレッシュワード線アドレス信号ＸｉＴＭ、Ｘ１３ＴＭを比較して、比較結果信号ＣＲＸ１３Ｂを生成し、比較結果信号ＣＲＸ１３Ｂに基づき、自動リフレッシュワード線アドレスとローハンマーリフレッシュワード線アドレスとが同一のメモリセルアレイに属するか否か判断できる。多重回路３１０及び多重回路３１２はローカルブロックロー選択信号ＲＡＳＢＫ、全ブロックリフレッシュ信号ＡＲＥＦ、ローハンマーアドレスリフレッシュ請求信号ＲＨＲＥＦＫ、自動リフレッシュワード線アドレス信号ＸｉＴＲ、Ｘ１３ＴＲ、Ｘ１３ＮＲ、ローハンマーリフレッシュワード線アドレス信号ＸｉＴＭ、Ｘ１３ＴＭ、Ｘ１３ＮＭに基づき、ローカルブロックローイネーブル信号ＲＡＥ１３ＮＫ、ＲＡＥ１３ＴＫ及びローカルブロックローアドレス信号ＸｉＴ１３ＮＫ、ＸｉＴ１３ＴＫを出力して、メモリセルデータリフレッシュを行うワード線を選択でき、ローカルブロックローイネーブル信号ＲＡＥ１３ＮＫ、ＲＡＥ１３ＴＫはそれぞれワード線を有効にするのに用いられ、ローカルブロックローアドレス信号ＸｉＴ１３ＮＫ、ＸｉＴ１３ＴＫはメモリセルデータリフレッシュを行うワード線を選択するのに用いられ、ｉは０〜１２に等しい。デコーダ３１４及びデコーダ３１６はローカルブロックローイネーブル信号ＲＡＥ１３ＮＫ、ＲＡＥ１３ＴＫ及びローカルブロックローアドレス信号ＸｉＴ１３ＮＫ、ＸｉＴ１３ＴＫをデコードして、メモリセルデータリフレッシュを行うメモリセルアレイ及びワード線を選択できる。

図４は本発明の実施例に基づく多重回路の模式図である。図４を参照すると、詳細には、多重回路３１０の実施方式は図４に示すように、論理回路４１０と、選択回路４２０と、ラッチ回路４３０と、を含み、論理回路４１０は自動リフレッシュワード線アドレスレジスタ３０４、ローハンマーリフレッシュワード線アドレスレジスタ３０６、選択回路４２０及びラッチ回路４３０に接続され、選択回路４２０はさらにラッチ回路４３０に接続される。論理回路４１０は自動リフレッシュワード線アドレスの最高ビットのビット値とローハンマーリフレッシュワード線アドレスの最高ビットのビット値に基づき、選択制御信号ＳＣ１を出力できる。選択回路４２０は選択制御信号ＳＣ１、自動リフレッシュワード線アドレスの最高ビット以外のビット値及びローハンマーリフレッシュワード線アドレスの最高ビット以外のビット値に基づき、ワード線アドレス信号Ｓ１を出力する。ラッチ回路４３０はワード線アドレス信号Ｓ１をラッチして、ラッチ結果をデコーダ３１４に提供してデコードを行い、メモリセルデータリフレッシュを行うワード線を選択できる。

詳細には、本実施例において、論理回路４１０はＮＯＴゲートＡ１〜Ａ６と、ＮＡＮＤゲートＮＡＮＤ１〜ＮＡＮＤ３と、ＮＯＲゲートＮＯＲ１と、を含んでもよく、選択回路４２０はＮＯＴゲートＡ７〜Ａ１０と、Ｐ型トランジスタＰ１、Ｐ２と、Ｎ型トランジスタＭ１、Ｍ２と、を含んでもよく、ラッチ回路４３０は、ＮＯＴゲートＡ１１〜Ａ１７と、ＡＮＤゲートＮＡＮＤ４と、Ｐ型トランジスタＰ１、Ｐ２と、Ｎ型トランジスタＭ１、Ｍ２と、を含んでもよい。論理回路４１０において、ＮＯＴゲートＡ１〜Ａ３は直列接続され、直列接続されるＮＯＴゲートＡ１〜Ａ３の入力端（ＮＯＴゲートＡ１の入力端）はローカルブロックロー選択信号ＲＡＳＢＫを受信するのに用いられ、直列接続されるＮＯＴゲートＡ１〜Ａ３の出力端（ＮＯＴゲートＡ３の出力端）はＮＡＮＤゲートＮＡＮＤ４の第１の入力端に接続される。ＮＡＮＤゲートＮＡＮＤ１の第１の入力端は自動リフレッシュワード線アドレス信号Ｘ１３ＮＲ及び全ブロックリフレッシュ信号ＡＲＥＦを受信し、ＮＡＮＤゲートＮＡＮＤ１の出力端は、ＮＯＴゲートＡ５を介してＮＯＲゲートＮＯＲ１の第１の入力端に接続される。ＮＯＴゲートＡ４の入力端はローハンマーアドレスリフレッシュ請求信号ＲＨＲＥＦＫを受信し、ＮＯＴゲートＡ４の出力端はＮＡＮＤゲートＮＡＮＤ２の第１の入力端に接続され、ＮＡＮＤゲートＮＡＮＤ２の第２の入力端は全ブロックリフレッシュ信号ＡＲＥＦを受信する。ＮＡＮＤゲートＮＡＮＤ３の第１の入力端はＮＡＮＤゲートＮＡＮＤ１の出力端に接続され、ＮＡＮＤゲートＮＡＮＤ３の第２の入力端はローハンマーリフレッシュワード線アドレス信号Ｘ１３ＮＭを受信し、ＮＡＮＤゲートＮＡＮＤ３の第３の入力端はＮＡＮＤゲートＮＡＮＤ２の出力端に接続され、ＮＡＮＤゲートＮＡＮＤ１の出力端はＮＯＴゲートＡ６を介してＮＯＲゲートＮＯＲ１の第２の入力端に接続され、ＮＯＴゲートＡ６は選択制御信号を選択できる。

選択回路４２０において、ＮＯＴゲートＡ７の入力端は自動リフレッシュワード線アドレス信号ＸｉＴＲを受信し、ＮＯＴゲートＡ８の入力端はローハンマーリフレッシュワード線アドレス信号ＸｉＴＭを受信し、ＮＯＴゲートＡ７の出力端はＰ型トランジスタＰ１及びＮ型トランジスタＭ１からなるトランスミッションゲートを介してＮＯＴゲートＡ１０の出力端に接続され、ＮＯＴゲートＡ８の出力端はＰ型トランジスタＰ２及びＮ型トランジスタＭ２からなるトランスミッションゲートを介してＮＯＴゲートＡ１０の入力端に接続される。Ｐ型トランジスタＰ１及びＮ型トランジスタＭ２のゲートは互いに接続され、且つ、ＮＯＴゲートＡ６の出力端及びＮＯＴゲートＡ９の入力端に接続され、Ｐ型トランジスタＰ２及びＮ型トランジスタＭ１のゲートは互いに接続され、且つ、ＮＯＴゲートＡ９の出力端に接続される。

ラッチ回路４３０において、Ｐ型トランジスタＰ３及びＮ型トランジスタＭ３からなるトランスミッションゲートによってＮＯＲゲートＮＯＲ１の出力端とＮＯＴゲートＡ１２の入力端との間に接続され、Ｐ型トランジスタＰ４及びＮ型トランジスタＭ４からなるトランスミッションゲートによってＮＯＴゲートＡ１０の出力端とＮＯＴゲートＡ１４の入力端との間に接続される。Ｐ型トランジスタＰ３及びＰ型トランジスタＰ４のゲートは互いに接続され、且つ、ＮＯＴゲートＡ３の出力端及びＮＯＴゲートＡ１１の入力端に接続され、Ｎ型トランジスタＭ３及びＮ型トランジスタＭ４のゲートは互いに接続され、且つ、ＮＯＴゲートＡ１１の出力端に接続される。ＮＯＴゲートＡ１２の出力端はＮＡＮＤゲートＮＡＮＤ４の第２の入力端に接続され、ＮＯＴゲートＡ１３の出力端及び入力端はそれぞれＮＯＴゲートＡ１２の入力端及び出力端に接続される。ＮＯＴゲートＡ１６はＮＡＮＤゲートＮＡＮＤ４の出力端と多重回路３１０の一方の出力端との間に接続され、ＮＯＴゲートＡ１６はローカルブロックローイネーブル信号ＲＡＥ１３ＮＫを出力するのに用いられる。ＮＯＴゲートＡ１５の出力端及び入力端はそれぞれＮＯＴゲートＡ１４の入力端及び出力端に接続される。ＮＯＴゲートＡ１７はＮＯＴゲートＡ１４の出力端と多重回路３１０の他方の出力端との間に接続され、ＮＯＴゲートＡ１７はローカルブロックローアドレス信号ＸｉＴ１３ＮＫを出力するのに用いられる。

注意すべきこととして、図４の多重回路３１０はメモリセルアレイ１０６Ａに対応し、メモリセルアレイ１０６Ｂに対応する多重回路３１２も同じ方式で実施できる。図４に示す多重回路構造は、メモリセルアレイ１０６Ｂに用いられる時、自動リフレッシュワード線アドレス信号Ｘ１３ＮＲ及びローハンマーリフレッシュワード線アドレス信号Ｘ１３ＮＭはそれぞれ自動リフレッシュワード線アドレス信号Ｘ１３ＴＲ及びローハンマーリフレッシュワード線アドレス信号Ｘ１３ＴＭになり、また、図４の多重回路３１０のローカルブロックローイネーブル信号ＲＡＥ１３ＮＫ及びローカルブロックローアドレス信号ＸｉＴ１３ＮＫはそれぞれローカルブロックローイネーブル信号ＲＡＥ１３ＴＫ及びローカルブロックローアドレス信号ＸｉＴ１３ＴＫになる。

図５及び図６は多重回路の入力信号及び出力信号の波形模式図である。図４と図５を参照すると、図５は自動リフレッシュワード線アドレスとローハンマーリフレッシュワード線アドレスとが同一のメモリセルアレイに属さない時の波形模式図であり、図５に示すように、メモリブロックが選択されてデータリフレッシュを行う時、ローカルブロックロー選択信号ＲＡＳＢＫは低い論理レベルに変わり、ローハンマーアドレスリフレッシュ請求信号ＲＨＲＥＦＫを高い論理レベルに変える。プリチャージの段階に入る時、ローカルブロックロー選択信号ＲＡＳＢＫは高い論理レベルに変わり、制御回路３０２は全てのメモリブロックを選択してデータリフレッシュを行うコマンドを受信した後、ローカルブロックロー選択信号ＲＡＳＢＫは再び低い論理レベルに変わり、この時、全ブロックリフレッシュ信号ＡＲＥＦは低い論理レベルから高い論理レベルに変わる。本実施例において、自動リフレッシュワード線アドレスとローハンマーリフレッシュワード線アドレスとが同一のメモリセルアレイに属さず、自動リフレッシュワード線アドレス信号Ｘ１３ＮＲ及びローハンマーリフレッシュワード線アドレス信号Ｘ１３ＴＭの状態は高い論理レベル「ｈｉｇｈ」であり、即ち、自動リフレッシュワード線アドレスはメモリセルアレイ１０６Ａに属し、ローハンマーリフレッシュワード線アドレスはメモリセルアレイ１０６Ｂに属する。したがって、自動リフレッシュワード線アドレス信号ＸｉＴＲ及びローハンマーリフレッシュワード線アドレス信号ＸｉＴＭはそれぞれメモリセルアレイ１０６Ａ及びメモリセルアレイ１０６Ｂに対してメモリセルデータリフレッシュを行うのに用いられ、ローカルブロックローイネーブル信号ＲＡＥ１３ＮＫ及びローカルブロックローイネーブル信号ＲＡＥ１３ＴＫをいずれも高い論理レベルに変える。また、ローハンマーリフレッシュワード線アドレスのメモリセルは遅延されずにリフレッシュされることから、自動リフレッシュワード線アドレス信号Ｘ１３ＴＲ、Ｘ１３ＮＲとローハンマーリフレッシュワード線アドレス信号Ｘ１３ＴＭ、Ｘ１３ＮＭとを比較して、生成された比較結果信号ＣＲＸ１３Ｂは高い論理レベルに変わり、ローハンマーアドレスリフレッシュ請求信号ＲＨＲＥＦＫを低い論理レベルに変える。

図４と図６を参照すると、図６の実施例において、自動リフレッシュワード線アドレスとローハンマーリフレッシュワード線アドレスとが同一のメモリセルアレイに属し、自動リフレッシュワード線アドレス信号Ｘ１３ＴＲ及びローハンマーリフレッシュワード線アドレス信号Ｘ１３ＴＭの状態は高い論理レベル「ｈｉｇｈ」であり、即ち、自動リフレッシュワード線アドレスはメモリセルアレイ１０６Ｂに属し、ローハンマーリフレッシュワード線アドレスもメモリセルアレイ１０６Ｂに属する。したがって、自動リフレッシュワード線アドレス信号ＸｉＴＲのみがメモリセルアレイ１０６Ｂに対してメモリセルデータリフレッシュを行うのに用いられ、ローカルブロックローイネーブル信号ＲＡＥ１３ＮＫを低い論理レベルに保ち、ローカルブロックローイネーブル信号ＲＡＥ１３ＴＫは高い論理レベルに変わる。また、ローハンマーリフレッシュワード線アドレスのメモリセルは遅延されずにリフレッシュされることから、比較結果信号ＣＲＸ１３Ｂは低い論理レベルに保たれ、ローハンマーアドレスリフレッシュ請求信号ＲＨＲＥＦＫも高い論理レベルに保ち、次のメモリブロックのデータリフレッシュ周期が来るのを待ってから、遅延されてリフレッシュされるローハンマーリフレッシュワード線アドレスに対応するメモリセルのデータリフレッシュを行う。

図７は本発明の実施例に基づくメモリデバイスのデータリフレッシュのフローチャートである。図７を参照すると、上述の実施例からわかるように、メモリデバイスのデータリフレッシュのステップは少なくとも以下のステップを含む。まず、自動リフレッシュワード線アドレスとローハンマーリフレッシュワード線アドレスとを比較する（ステップＳ７０２）。続いて、比較結果に基づき、自動リフレッシュワード線アドレスとローハンマーリフレッシュワード線アドレスとが同一のメモリセルアレイに属するか否か判断する（ステップＳ７０４）。自動リフレッシュワード線アドレスとローハンマーリフレッシュワード線アドレスとが同一のメモリセルアレイに属するか否か判断する方式は、例えば、自動リフレッシュワード線アドレスとローハンマーリフレッシュワード線アドレスの最高ビットのビット値に基づき、自動リフレッシュワード線アドレスとローハンマーリフレッシュワード線アドレスとが同一のメモリセルアレイに属するか否か判断する。自動リフレッシュワード線アドレスとローハンマーリフレッシュワード線アドレスとが同一のメモリセルアレイに属さない場合、自動リフレッシュワード線アドレスに対応するメモリセルとローハンマーリフレッシュワード線アドレスに対応するメモリセルとを同時にリフレッシュする（ステップＳ７０６）。自動リフレッシュワード線アドレスとローハンマーリフレッシュワード線アドレスとが同一のメモリセルアレイに属する場合、自動リフレッシュワード線アドレスに対応するメモリセルをリフレッシュし、ローハンマーリフレッシュワード線アドレスに対応するメモリセルのリフレッシュ時間を遅延する（ステップＳ７０８）。遅延されてリフレッシュされるローハンマーリフレッシュワード線アドレスに対応するメモリセルは、例えば、メモリブロックの次のデータリフレッシュ周期において、リフレッシュを行う。

以上より、本発明は、自動リフレッシュワード線アドレスとローハンマーリフレッシュワード線アドレスとが同一のメモリセルアレイに属する時、自動リフレッシュワード線アドレスに対応するメモリセルを優先的にリフレッシュを行い、ローハンマーリフレッシュワード線アドレスに対応するメモリセルのリフレッシュ時間を遅延して、自動リフレッシュワード線アドレスに対応しないメモリセルに対して優先的にリフレッシュを行い続けて、当初のリフレッシュしようとするメモリセルの時間を遅延させて、自動リフレッシュワード線アドレスに対応するメモリセルは、保存されているデータを失ってしまうことを回避する。

本文は以上の実施例のように示したが、本発明を限定するためではなく、当業者が本発明の精神の範囲から逸脱しない範囲において、変更又は修正することが可能であるが故に、本発明の保護範囲は専利請求の範囲で限定したものを基準とする。

本発明は、メモリセルに保存されているデータを失うことを効果的に回避するメモリデバイス及びそのデータリフレッシュ方法を提供する。

１０２：メモリ制御回路
１０４Ａ〜１０４Ｈ：メモリブロック
１０６Ａ、１０６Ｂ：メモリセルアレイ
３０２：制御回路
３０４：自動リフレッシュワード線アドレスレジスタ
３０６：ローハンマーリフレッシュワード線アドレスレジスタ
３０８：比較回路
３１０、３１２：多重回路
３１４、３１６：デコーダ
ＲＡＳＢＫ：ローカルブロックロー選択信号
ＡＲＥＦ：全ブロックリフレッシュ信号
ＲＨＲＥＦＫ：ローハンマーアドレスリフレッシュ請求信号
ＸｉＴＲ、Ｘ１３ＴＲ、Ｘ１３ＮＲ：自動リフレッシュワード線アドレス信号
ＸｉＴＭ、Ｘ１３ＴＭ、Ｘ１３ＮＭ：ローハンマーリフレッシュワード線アドレス信号
３０８：比較回路
ＣＲＸ１３Ｂ：比較結果信号
ＲＡＥ１３ＮＫ、ＲＡＥ１３ＴＫ：ローカルブロックローイネーブル信号
ＸｉＴ１３ＮＫ、ＸｉＴ１３ＴＫ：ローカルブロックローアドレス信号
４１０：論理回路
４２０：選択回路
４３０：ラッチ回路
ＳＣ１：選択制御信号
Ｓ１：ワード線アドレス信号
Ａ１〜Ａ１７：ＮＯＴゲート
ＮＡＮＤ１〜ＮＡＮＤ４：ＮＡＮＤゲート
ＮＯＲ１：ＮＯＲゲート
Ｐ１〜Ｐ４：Ｐ型トランジスタ
Ｍ１〜Ｍ４：Ｎ型トランジスタ
Ｓ７０２〜Ｓ７０８：メモリデータデバイスのデータリフレッシュステップ

Claims (8)

1. 第1のアドレスセクションに対応する第１のメモリセルアレイと、第２のアドレスセクションに対応する第２のメモリセルアレイと、を含むメモリブロックと、
   前記第１のメモリセルアレイ及び前記第２のメモリセルアレイに対して周期的に順番にメモリセルデータリフレッシュを行うメモリ制御回路と、を含み、
   ローハンマーイベントが発生する時、前記メモリ制御回路は、自動リフレッシュワード線アドレスとローハンマーリフレッシュワード線アドレスとを比較して、前記自動リフレッシュワード線アドレスと前記ローハンマーリフレッシュワード線アドレスとが同一のメモリセルアレイに属するか否か判断し、前記自動リフレッシュワード線アドレスと前記ローハンマーリフレッシュワード線アドレスとが同一のメモリセルアレイに属する時、前記自動リフレッシュワード線アドレスに対応するメモリセルをリフレッシュし、前記ローハンマーリフレッシュワード線アドレスに対応するメモリセルのリフレッシュ時間を遅延し、
   前記メモリ制御回路は、前記メモリブロックの次のデータリフレッシュ周期において、遅延されてリフレッシュされる前記ローハンマーリフレッシュワード線アドレスに対応するメモリセルをリフレッシュするメモリデバイス。
2. 前記第１のメモリセルアレイのワード線アドレスの最高ビットのビット値は前記第２のメモリセルアレイのワード線アドレスの最高ビットのビット値と異なり、前記メモリ制御回路は、前記自動リフレッシュワード線アドレスの最高ビットのビット値と前記ローハンマーリフレッシュワード線アドレスの最高ビットのビット値に基づき、前記自動リフレッシュワード線アドレスと前記ローハンマーリフレッシュワード線アドレスとが同一のメモリセルアレイに属するか否か判断する請求項１に記載のメモリデバイス。
3. 前記自動リフレッシュワード線アドレスと前記ローハンマーリフレッシュワード線アドレスとが同一のメモリセルアレイに属さない時、前記メモリ制御回路は、前記自動リフレッシュワード線アドレスに対応するメモリセルと前記ローハンマーリフレッシュワード線アドレスに対応するメモリセルとを同時にリフレッシュする請求項１に記載のメモリデバイス。
4. 前記自動リフレッシュワード線アドレスを保存する自動リフレッシュワード線アドレスレジスタと、
   前記ローハンマーリフレッシュワード線アドレスを保存するローハンマーリフレッシュワード線アドレスレジスタと、
   前記自動リフレッシュワード線アドレスレジスタ及び前記ローハンマーリフレッシュワード線アドレスレジスタに接続され、前記自動リフレッシュワード線アドレスと前記ローハンマーリフレッシュワード線アドレスとを比較して、前記自動リフレッシュワード線アドレスと前記ローハンマーリフレッシュワード線アドレスとが同一のメモリセルアレイに属するか否か判断する比較回路と、
   前記第１のメモリセルアレイ、前記自動リフレッシュワード線アドレスレジスタ及び前記ローハンマーリフレッシュワード線アドレスレジスタに接続され、前記自動リフレッシュワード線アドレスと前記ローハンマーリフレッシュワード線アドレスに基づき、メモリセルデータリフレッシュを行うワード線アドレスを出力する第１の多重回路と、
   前記第２のメモリセルアレイ、前記自動リフレッシュワード線アドレスレジスタ及び前記ローハンマーリフレッシュワード線アドレスレジスタに接続され、前記自動リフレッシュワード線アドレスと前記ローハンマーリフレッシュワード線アドレスに基づき、メモリセルデータリフレッシュを行うワード線アドレスを出力する第２の多重回路と、
   第１の多重回路に接続され、前記第１の多重回路が出力したワード線アドレスをデコードして、メモリセルデータリフレッシュを行うワード線を選択する第１のデコーダと、
   第２の多重回路に接続され、前記第２の多重回路が出力したワード線アドレスをデコードして、メモリセルデータリフレッシュを行うワード線を選択する第２のデコーダと、を含む請求項１に記載のメモリデバイス。
5. 前記第１の多重回路及び前記第２の多重回路はそれぞれ、
   前記自動リフレッシュワード線アドレスレジスタ及び前記ローハンマーリフレッシュワード線アドレスレジスタに接続され、前記自動リフレッシュワード線アドレスの最高ビットのビット値と前記ローハンマーリフレッシュワード線アドレスの最高ビットのビット値に基づき、選択制御信号を出力する論理回路と、
   前記論理回路、前記自動リフレッシュワード線アドレスレジスタ及び前記ローハンマーリフレッシュワード線アドレスレジスタに接続され、前記選択制御信号、前記自動リフレッシュワード線アドレスの最高ビット以外のビット値及び前記ローハンマーリフレッシュワード線アドレスの最高ビット以外のビット値に基づき、ワード線アドレス信号を出力する選択回路と、
   前記論理回路及び前記選択回路に接続され、前記ワード線アドレス信号をラッチするラッチ回路と、を含み、
   前記第１のデコーダ及び前記第２のデコーダは対応する前記ラッチ回路のラッチ結果に基づき、メモリセルデータリフレッシュを行うワード線を選択する請求項４に記載のメモリデバイス。
6. メモリデバイスは第1のアドレスセクションに対応する第１のメモリセルアレイと、第２のアドレスセクションに対応する第２のメモリセルアレイと、を有するメモリブロックを含み、前記第１のメモリセルアレイ及び前記第２のメモリセルアレイは周期的にメモリセルデータリフレッシュが行われるメモリデバイスのデータリフレッシュ方法であって、
   自動リフレッシュワード線アドレスとローハンマーリフレッシュワード線アドレスとを比較するステップと、
   前記自動リフレッシュワード線アドレスと前記ローハンマーリフレッシュワード線アドレスとが同一のメモリセルアレイに属する時、前記自動リフレッシュワード線アドレスに対応するメモリセルをリフレッシュし、前記ローハンマーリフレッシュワード線アドレスに対応するメモリセルのリフレッシュ時間を遅延するステップと、
   前記メモリブロックの次のデータリフレッシュ周期において、遅延されてリフレッシュされる前記ローハンマーリフレッシュワード線アドレスに対応するメモリセルをリフレッシュするステップと、を含むメモリデバイスのデータリフレッシュ方法。
7. 前記第１のメモリセルアレイのワード線アドレスの最高ビットのビット値は前記第２のメモリセルアレイのワード線アドレスの最高ビットのビット値と異なり、メモリ制御回路は、前記自動リフレッシュワード線アドレスの最高ビットのビット値と前記ローハンマーリフレッシュワード線アドレスの最高ビットのビット値に基づき、前記自動リフレッシュワード線アドレスと前記ローハンマーリフレッシュワード線アドレスとが同一のメモリセルアレイに属するか否か判断する請求項６に記載のメモリデバイスのデータリフレッシュ方法。
8. 前記自動リフレッシュワード線アドレスと前記ローハンマーリフレッシュワード線アドレスとが同一のメモリセルアレイに属さない時、前記自動リフレッシュワード線アドレスに対応するメモリセルと前記ローハンマーリフレッシュワード線アドレスに対応するメモリセルとを同時にリフレッシュする請求項７に記載のメモリデバイスのデータリフレッシュ方法。