JP6541303B2 - 半導体装置およびその使用方法 - Google Patents

Description

この発明は、ボディダイオードを有するＳｉＣ（炭化珪素）基板に形成したＭＯＳ型電界効果トランジスタ（ＳｉＣ−ＭＯＳＦＥＴ）と、これに逆並列される還流ダイオード、特にＳｉＣ−ＳＢＤ（ショットキーバリアダイオード）を有する半導体装置に関する。

図８は、ＳｉＣ−ＭＯＳＦＥＴ５０の一例を示す断面図である。この断面図は１セル分である。ｎドレイン領域５１上にｎドリフト領域５２が配置され、ｎドリフト領域５２上にｐウェル領域５３（＝ｐチャネル領域）が配置される。ｐウェル領域５３の表面層にｎソース領域５４が配置され、ｎソース領域５４とｎドリフト領域５２に挟まれたｐウェル領域５３上にゲート酸化膜５５を介してゲート電極５６が配置される。ソース電極５７は層間絶縁膜５８のコンタクトホール５９を介してｎソース領域５４に接続し、ドレイン電極６０はｎドレイン領域５１に接続する。このＳｉＣ−ＭＯＳＦＥＴ５０はｐウェル領域５３とｎドリフト領域５２およびｎドレイン領域５１からなるボディダイオード６１を内蔵している。

前記のボディダイオード６１に電流を流すと、ＳｉＣ−ＭＯＳＦＥＴ５０内の結晶成長時に導入された基底面転位が積層欠陥６２に成長し、ＳｉＣ−ＭＯＳＦＥＴ５０のオン抵抗を増大させることが知られている。

エピタキシャル成長時にエピタキシャル層と基板の界面（エピ−基板界面）に基底面転位（線欠陥）などの欠陥が形成される。尚、この基底面とはＳｉＣ結晶の例えば（０００１）面などのＣ面やＳｉ面であり、基底面転位はこの面に形成された転位のことである。結晶の品質を改善することによって、この基底面転位の発生は抑制することができる。

一方、半導体プロセス中にエピタキシャル層の表面に形成されたイオン注入層を、アニール処理により活性化して拡散層（例えば、ｐウェル領域５３など）を形成する。このイオン注入でイオン注入層直下に形成された基底面転位は、このアニール処理で完全には回復せずに残留する。

ボディダイオード６１に電流を流すと、ＳｉＣ−ＭＯＳＦＥＴ５０の内部に電子正孔対再結合エネルギーが供給される。この電子正孔再結合エネルギーは前記の基底面転位を成長させてＳｉＣ−ＭＯＳＦＥＴ５０の内部に積層欠陥６２を形成し、ＳｉＣ−ＭＯＳＦＥＴ５０のオン電圧を上昇させる。つまり、ＳｉＣ−ＭＯＳＦＥＴ５０の通電劣化を引き起こす。

図９は、ＰＬ（フォトルミネッセンス）法で観察した積層欠陥６２のスケッチ図であり、同図（ａ）は通電前の図、同図（ｂ）は通電後の図である。観察はＳｉＣ−ＭＯＳＦＥＴ５０の表面電極（ソース電極５７やゲート電極５６）を除去して行なった。同図（ａ）の通電前は積層欠陥６２が観察されないが、同図（ｂ）の通電後では、積層欠陥６２が面内に多数分布している。これはエピ−基板界面における基底面転位やイオン注入とその後にアニール処理により導入された基底面転位が、ボディダイオード６１に電流を流すことで積層欠陥６２へと成長することを示している。

特許文献１には、ＳｉＣ基板に対し、半導体プロセス前にＰＬ（フォトルミネッセンス）マッピングおよびＵＶ（紫外線）照射をすることにより、積層欠陥を成長させ、欠陥を有する基板に形成されたデバイスを除去することでスクリーニングを実施することが記載されている。

また、特許文献２には、ＳｉＣ−ＭＯＳＦＥＴのボディダイオードへ通電による欠陥の成長を防止するために、逆並列接続したＳｉＣ−ＳＢＤのオン電圧をボディダイオードの通電開始電圧よりも低くし、ボディダイオードへの通電を阻止することが記載されている。

また、特許文献３には、ＳｉＣ−ＭＯＳＦＥＴのボディダイオードへ通電による欠陥の成長を防止するために、まずは還流時の電圧を検知する。次にこの検知した電圧がしきい値電圧以上のときにＳｉＣ−ＭＯＳＦＥＴにゲート電圧を印加してチャネルを開く。そしてソース領域からドレイン領域に向かって電流を流し、ボディダイオードに流れる電流を軽減する。これによって、欠陥の成長を防止することが記載されている。

特開２００９−８８５４７号公報 特開２００７−３０５８３６号公報 特開２００８−１７２３７号公報

しかし、前述のＳｉＣ−ＭＯＳＦＥＴ５０のオン抵抗の増大を検出するためには、ボディダイオード６１に１００時間以上の通電が必要になる。このためボディダイオード６１への通電をスクリーニング試験として採用することは困難である。

また、前記した特許文献１〜３には、ボディダイオードに流す電流を「定量的」に抑制してＳｉＣ−ＭＯＳＦＥＴの通電劣化を防止する方法については記載されていない。

この発明の目的は、前記の課題を解決して、ＳｉＣ−ＭＯＳＦＥＴの通電劣化を防止できる半導体装置を提供することにある。

前記の目的を達成するために、この発明の一態様では、炭化珪素結晶で形成され、ｎドレイン領域の上にｎドリフト領域が配置され、前記ｎドリフト領域の上にはｐウェル領域が配置され、前記ｐウェル領域の表面にはｎソース領域が配置され、前記ｐウェル領域のうち前記ｎソース領域と前記ｎドリフト領域に挟まれた箇所の上には、ゲート酸化膜を介してゲート電極が配置され、前記ｐウェル領域と、前記ｎドリフト領域および前記ｎドレイン領域からなるボディダイオードを内蔵するＭＯＳ型電界効果トランジスタチップと、前記ＭＯＳ型電界効果トランジスタチップに逆並列接続される還流ダイオードチップと、を備える半導体装置において、前記還流ダイオードチップは、炭化珪素結晶で形成され、定格電流５０Ａの順電圧降下Ｖｆｓは６．５Ｖであるショットキーバリアダイオードであり、かつ、前記ＭＯＳ型電界効果トランジスタチップの前記ボディダイオードには２５Ａ（２．５Ａ／ｍｍ２）の電流を流された場合に、前記ボディダイオードの順電圧降下の値が５Ｖ以上かつ９Ｖ以下であることによって、前記ボディダイオードに流れる電流の最大値を前記ＭＯＳ型電界効果トランジスタチップ１個当たりの定格電流の１／１０以上かつ１／３以下とする構成にする。
また別の一態様では、上記半導体装置の使用方法において、前記ＭＯＳ型電界効果トランジスタをオフする場合に前記ゲート電極に印加される負のゲート電圧が−１０Ｖから−５Ｖの範囲にする。

この発明により、ＳｉＣ−ＭＯＳＦＥＴの通電劣化を防止することができる。また、半導体装置の大型化や製造コストの増大を抑制できる。

この発明に係る実施例の半導体装置１００の説明図であり、（ａ）は要部断面図、（ｂ）は等価回路である。 ＳｉＣ−ＭＯＳＦＥＴ７の一例を示す断面図である。 半導体装置１００を誘導負荷に電力を供給するインバータ回路に組み込んだ場合の図である。 第一の通電劣化試験の結果を示す図である。 通電劣化を起こしたＳｉＣ−ＭＯＳＦＥＴ７をＰＬ法で観察したスケッチ図である。 第二の通電劣化試験の結果を示す図である。 第三の通電劣化試験の結果を示す図である。

ＳｉＣ−ＭＯＳＦＥＴ５０の構造を示す断面図である。 ＰＬ法で観察した積層欠陥６２のスケッチ図であり、（ａ）は通電前の図、（ｂ）は通電後の図である。

実施の形態を以下の実施例で説明する。

図１は、この発明に係る実施例の半導体装置１００の説明図であり、同図（ａ）は要部断面図、同図（ｂ）は等価回路である。

この半導体装置１００は、ＤＣＢ（Ｄｉｒｅｃｔ Ｃｏｐｐｅｒ Ｂｏｎｄｉｎｇ）基板４と、４個のＳｉＣ−ＭＯＳＦＥＴ７、１個のＳｉＣ−ＳＢＤ９、配線基板１４、外部導出端子１５およびモールド樹脂１６を備えている。

ＤＣＢ基板４は、絶縁板１の裏面に金属板２が固着され、またおもて面には配線パターンが形成された導電板３が固着されている。またＳｉＣ−ＭＯＳＦＥＴ７のドレイン電極６は、半田５で導電板３に固着されている。ＳｉＣ−ＳＢＤ９のカソード電極８は、半田５で導電板３に固着されている。

配線基板１４は、導電板３、ＳｉＣ−ＭＯＳＦＥＴ７のゲート電極１０及びソース電極１１、ＳｉＣ−ＳＢＤ９のアノード電極１２に導電性のピン１３を介して接続されている。また外部導出端子１５は導電板３に固着されている。金属板２の裏面と外部導出端子１５の先端部を露出させ、それ以外の箇所はモールド樹脂１６で被覆している。

この半導体装置１００は、同図（ｂ）に示す２ｉｎ１の半導体モジュールの構成要素である上下アーム１７及び１８に用いることができる。半導体装置１００の内部では、並列接続した４個のＳｉＣ−ＭＯＳＦＥＴ７と、還流ダイオードである１個のＳｉＣ−ＳＢＤ９が逆並列接続されている。図１（ｂ）の符号で、Ｐは正極端子、Ｎは負極端子、ＤＵ１は上アーム１７のドレイン端子、ＧＵ１は上アーム１７のゲート端子、Ｓ’Ｕ１は上アーム１７の補助ソース端子である。また、ＳＵ１／ＤＬ１は上アーム１７のソース端子と下アーム１８のドレイン端子の共通端子、ＧＬ１は下アーム１８のゲート端子、ＳＬ１は下アーム１８のソース端子、Ｓ’Ｌ１は下アーム１８の補助ソース端子である。各端子につけられている符号の「１」はＵ相、Ｖ相、Ｗ相のうちの１相を意味する。

ここでは、半導体装置１００の定格電流は１００Ａであり、この半導体装置の定格電流をＳｉＣ−ＭＯＳＦＥＴ７のチップ数（４個）で割った電流をＳｉＣ−ＭＯＳＦＥＴの定格電流とすると、ＳｉＣ−ＭＯＳＦＥＴの定格電流は２５Ａである。また、ＳｉＣ−ＳＢＤ９のチップ１個の定格電流は５０Ａである。半導体装置１００に負荷電流ＩＬを１００Ａ流したときは、ＳｉＣ−ＭＯＳＦＥＴ７のチップ４個のオン電流として合計１００Ａ流れる。また負荷電流ＩＬが還流した場合、還流電流ＩｏとしてＳｉＣ−ＳＢＤ９に５０Ａ、ＳｉＣ−ＭＯＳＦＥＴ７のチップ４個のボディダイオード３１に合計５０Ａ流れる。

図２は、ＳｉＣ−ＭＯＳＦＥＴ７の一例を示す断面図である。この断面図は１セル分であり、ＳｉＣ−ＭＯＳＦＥＴ７のチップ内部には同構造の多数のセルが形成されている。ｎドレイン領域２１の上にはｎドリフト領域２２が配置され、ｎドリフト領域２２の上にはｐウェル領域２３（＝ｐチャネル領域）が配置される。ｐウェル領域２３の表面にはｎソース領域２４が配置されている。ｐウェル領域２３のうちｎソース領域２４とｎドリフト領域２２に挟まれた箇所の上には、ゲート酸化膜２５を介してゲート電極１０が配置される。ソース電極１１は層間絶縁膜２８のコンタクトホール２９を介してｎソース領域２４に接続され、ドレイン電極６はｎドレイン領域２１に接続されている。このＳｉＣ−ＭＯＳＦＥＴ７はｐウェル領域２３と、ｎドリフト領域２２およびｎドレイン領域２１からなるボディダイオード３１を内蔵している。

本実施例においては、ＳｉＣ−ＭＯＳＦＥＴを４個並列に搭載しているので、４個のボディダイオード３１に流れる電流Ｉｂｏｄｙの合計で、半導体装置１００の定格電流１００Ａの１／３以下にする。言い換えると、ＳｉＣ−ＭＯＳＦＥＴ７のチップ１個の定格電流（半導体装置１００の定格電流÷ＳｉＣ−ＭＯＳＦＥＴ７の個数）に対して、このボディダイオード３１に流れる電流Ｉｂｏｄｙの最大値を１／３以下にする。電流Ｉｂｏｄｙの最大値を１／３以下にする方法は、ボディダイオード３１の順電圧降下Ｖｆを高めたり、還流ダイオードの定格電流値を高くすることで行なわれる。

このようにすることで、ＳｉＣ−ＭＯＳＦＥＴ７の通電劣化を防止することができる。またＳｉＣ−ＭＯＳＦＥＴ７のゲートをオフする際に印加する負のゲート電圧Ｖｇは、−１０Ｖから−５Ｖの範囲にすると良い。

つぎに、具体的に例を挙げて説明する。なお以下の説明においては、それぞれのＳｉＣ−ＭＯＳＦＥＴの定格電流及びＩｂｏｄｙについて比較する。
温度１７５℃において、４個のＳｉＣ−ＭＯＳＦＥＴ７の定格電流はそれぞれ２５Ａであり、この際のボディダイオード３１のＶｆは５Ｖである。このボディダイオード３１に流れる電流Ｉｂｏｄｙを、ＳｉＣ−ＭＯＳＦＥＴ７のオン電流ＩＭＯＳに対して３０％になるようにデバイス構造を調整する。例えば、不純物拡散層Ｐウェル２３の不純物濃度を大きくする、または不純物拡散層Ｐウェル２３とソース電極１１との界面の不純物濃度を小さくなるように不純物拡散層Ｐウェルをイオン注入加速エネルギーを大きくすることで深く形成し、前記２３と前記１１界面の接触抵抗を上げる手法などがある。また、定格電流５０ＡのＳｉＣ−ＳＢＤ９の順電圧降下Ｖｆｓは６．５Ｖである。

図３は、半導体装置１００を誘導負荷に電力を供給するインバータ回路に組み込んだ場合の図である。Ｍはモータなどの誘導負荷である。ここでは、負荷電流ＩＬとして７０Ａ通電した場合について説明する。

４個のＳｉＣ−ＭＯＳＦＥＴが並列接続されているため、１個のＳｉＣ−ＭＯＳＦＥＴ７には７０Ａ÷４＝１８Ａが流れる。また、７０Ａの負荷電流ＩＬは還流電流Ｉｏとなって１個のＳｉＣ−ＳＢＤ９と４個のＳｉＣ−ＭＯＳＦＥＴ７のボディダイオード３１に分流する。１個のボディダイオード３１に流れる電流Ｉｂｏｄｙは１８Ａ×３０％＝５．４Ａとなるため、４個のボディダイオード３１に流れる電流Ｉｂｏｄｙは５．４Ａ×４＝２１．６Ａとなる。そのため、１個のＳｉＣ−ＳＢＤ９に流れる電流Ｉｆｓは７０Ａ−２１．６Ａ＝４８．４Ａとなる。

前記したように、１個のＳｉＣ−ＭＯＳＦＥＴ７に流れる電流Ｉｂｏｄｙは５．４Ａであり、ＳｉＣ−ＭＯＳＦＥＴ７の定格電流の２５Ａの１／３（８．３３Ａ）以下となる。そのためＳｉＣ−ＭＯＳＦＥＴ７のオン抵抗の増大はなく、通電劣化は防止される。

一方、負荷電流ＩＬを１２０Ａ流したとすると、１個のボディダイオード３１に流れる電流は９．２Ａとなることから、ＳｉＣ−ＭＯＳＦＥＴ７は通電劣化を起こす。

図４は、第一の通電劣化試験の結果を示す図である。この通電劣化試験は図３の還流電流Ｉｏを模擬した試験である。ＳｉＣ−ＭＯＳＦＥＴ７の定格電流は２５Ａである。図中の白丸で示した実施例において、ボディダイオード３１に流す電流Ｉｂｏｄｙは直流電流で８．３３Ａ、通電時間は最大１０３８時間である。通電時のＳｉＣ−ＭＯＳＦＥＴ７の温度は１７５℃以上で安定した状態で通電する。また、ゲート電圧Ｖｇ＝−１０Ｖを印加してＳｉＣ−ＭＯＳＦＥＴ７のチャネルは閉じた状態にする。通電途中で随時ＳｉＣ−ＭＯＳＦＥＴ７のオン電圧Ｖｏｎ（オン抵抗）を測定してその変動を評価する。そのオン電圧Ｖｏｎの測定はＶｇ＝２０Ｖ，ＩＭＯＳ＝２５Ａで行なった。尚、本発明の通電劣化試験において、Ｖｏｎは相対値で示している。

図４から、いずれのＳｉＣ−ＭＯＳＦＥＴ７も通電劣化試験後のＶｏｎの変動は初期値に対して１０％以下である。このことから、ボディダイオード３１に流す電流Ｉｂｏｄｙ＝８．３３Ａ（ＳｉＣ−ＭＯＳＦＥＴの定格電流の１／３）で、ゲート電圧Ｖｇ＝−１０Ｖでは、エピ−基板界面に位置する基底面転位が積層欠陥３２に成長することがなく、ＳｉＣ−ＭＯＳＦＥＴ７のオン電圧Ｖｏｎの増大（通電劣化）は起こらないことが分かった。

図中の黒丸は、比較例としてボディダイオードの電流Ｉｂｏｄｙを９Ａにした場合である。この値はＳｉＣ−ＭＯＳＦＥＴの定格電流の１／３（＝８．３３Ａ）を超えているため、９００時間でＶｏｎが１０％以上上昇し通電劣化を起こした。

図５は、通電劣化を起こしたＳｉＣ−ＭＯＳＦＥＴ７をＰＬ法で観察したスケッチ図である。ボディダイオード３１に電流Ｉｂｏｄｙを通電することで成長したと推測される積層欠陥３２が基板表面に見られた。

図６は、第二の通電劣化試験の結果を示す図である。この試験はＩｂｏｄｙ＝１６Ａ，Ｖｇ＝−１０Ｖの条件で印加時間を最大２３５時間、パルス通電した試験である。これはＩｂｏｄｙを第一の試験よりさらに増やして通電した場合である。尚、Ｖｏｎは相対値で示した。

試験開始１００時間までＶｏｎの増大は確認されないが、１５０時間を超えるとＶｏｎが初期値より１５％以上増大していることが分かる。

これは、ボディダイオード３１に流す電流Ｉｂｏｄｙが１６Ａと大きい場合には、基底面転位が１５０時間掛けて積層欠陥３２へと成長して、Ｖｏｎを増大させるものと推測される。

図７は、第三の通電劣化試験の結果を示す図である。この試験はＩｂｏｄｙ＝８．３３Ａ，Ｖｇ＝−２０Ｖの条件で直流通電した試験である。サンプルすべてにおいて開始１００時間以降に少なくとも５％以上オン抵抗が初期値より増大していることが分かる。さらにそのうち１個は１７０時間で１．８倍増大している。これは、ＳｉＣ−ＭＯＳＦＥＴをオフする場合の負のゲート電圧Ｖｇを−１０Ｖより低くすることで、表面側の欠陥が励起されやすくなるためと推測される。つまり、負のゲート電圧を−１０Ｖより低くすると、ゲート酸化膜２５の界面に欠陥が誘発されてＳｉＣ−ＭＯＳＦＥＴ７のオン電圧Ｖｏｎを増大させたものと推測される。そのため、ゲート電圧Ｖｇを−１０Ｖより高くして、ＳｉＣ−ＭＯＳＦＥＴ７を駆動するとよい。尚、Ｖｏｎは相対値で示した。

また、ＳｉＣ−ＭＯＳＦＥＴのゲートに印加する負の電圧Ｖｇを−５Ｖより高くすると、ＳｉＣ−ＭＯＳＦＥＴを確実にオフ動作させることができなくなる。

そのため、ＳｉＣ−ＭＯＳＦＥＴをオフする場合にゲート電極に印加する負の電圧Ｖｇは−１０Ｖから−５Ｖの範囲にするとよい。

また、ＳｉＣ−ＭＯＳＦＥＴ７のチップを４個、ＳｉＣ−ＳＢＤ９のチップを１個収納した半導体装置１００に１００Ａの電流を流したときの１個のボディダイオード３１に流れる電流を調査した。ここでボディダイオード３１のＶｆは２５Ａ（２．５Ａ／ｍｍ^２）の電流で、５．０Ｖ，７．０Ｖ，９．０Ｖになる３種類である。また、ＳｉＣ−ＳＢＤ９は定格電流５０ＡでＶｆｓ＝６．５Ｖである。

Ｖｆ＝９．０Ｖのボディダイオード３１では４．５Ａの電流Ｉｂｏｄｙが流れる。

Ｖｆ＝７．０Ｖでは、７Ａの電流Ｉｂｏｄｙが流れる。

Ｖｆ＝５．０Ｖでは、８Ａの電流Ｉｂｏｄｙが流れる。

Ｖｆ＝４．９Ｖでは、８．５Ａの電流Ｉｂｏｄｙが流れる。

このことから、ボディダイオード３１のＶｆは５Ｖ以上にすると、電流ＩｂｏｄｙをＳｉＣ−ＭＯＳＦＥＴの定格電流の１／３以下にできるので、半導体装置１００の劣化を防止できる。

また、Ｖｆｓの低いＳｉＣ−ＳＢＤ９を用いて、ＳｉＣ−ＳＢＤ９に流れる電流を増やすことで、ボディダイオード３１に流れる電流を減じて、半導体装置の劣化を防止することもできる。

また、ＳｉＣ−ＳＢＤ９の順電圧降下Ｖｆｓが高くなると、ＳｉＣ−ＭＯＳＦＥＴ７のボディダイオード３１に流れる電流Ｉｂｏｄｙが大きくなる。そうすると、ＳｉＣ−ＭＯＳＦＥＴ７の並列数を増やすかＳｉＣ−ＳＢＤ９の並列数を増やす必要が出てくる。そのため、ＳｉＣ−ＳＢＤ９の順電圧降下Ｖｆｓは６．５Ｖ以下とするのが好ましい。

また、前記のボディダイオード３１に流れる電流をＳｉＣ−ＭＯＳＦＥＴの定格電流の１／１０未満にすると、ＳＢＤに流れる電流を増やす必要があり、半導体装置が大型化し、製造コストが増大する。

そのため、本発明では、ボディダイオード３１に流れる電流を半導体装置１００の定格電流をＳｉＣ−ＭＯＳＦＥＴのチップ数で割った電流（ＳｉＣ−ＭＯＳＦＥＴの定格電流）の１／１０以上、１／３以下にすることが好ましい。

１ 絶縁板
２ 金属板
３ 導電板
４ ＤＣＢ基板
５ 半田
６ ドレイン電極
７ ＳｉＣ−ＭＯＳＦＥＴ
８ カソード電極
９ ＳｉＣ−ＳＢＤ
１０ ゲート電極
１１ ソース電極
１２ アノード電極
１３ ピン
１４ ピン付配線基板
１５ 外部導出端子
１６ モールド樹脂
１７ 上アーム
１８ 下アーム
２１ ｎドレイン領域
２２ ｎドリフト領域
２３ ｐウェル領域
２４ ｎソース領域
２５ ゲート酸化膜
２８ 層間絶縁膜
２９ コンタクトホール
３１ ボディダイオード
３２ 積層欠陥
１００ 半導体装置

Claims (4)

1. 炭化珪素結晶で形成され、ｎドレイン領域の上にｎドリフト領域が配置され、前記ｎドリフト領域の上にはｐウェル領域が配置され、前記ｐウェル領域の表面にはｎソース領域が配置され、前記ｐウェル領域のうち前記ｎソース領域と前記ｎドリフト領域に挟まれた箇所の上には、ゲート酸化膜を介してゲート電極が配置され、前記ｐウェル領域と、前記ｎドリフト領域および前記ｎドレイン領域からなるボディダイオードを内蔵するＭＯＳ型電界効果トランジスタチップと、
   前記ＭＯＳ型電界効果トランジスタチップに逆並列接続される還流ダイオードチップと、を備える半導体装置において、
   前記還流ダイオードチップは、炭化珪素結晶で形成され、定格電流５０Ａの順電圧降下Ｖｆｓは６．５Ｖであるショットキーバリアダイオードであり、かつ、前記ＭＯＳ型電界効果トランジスタチップの前記ボディダイオードには２５Ａ（２．５Ａ／ｍｍ ^２ ）の電流を流された場合に、前記ボディダイオードの順電圧降下の値が５Ｖ以上かつ９Ｖ以下であることによって、前記ボディダイオードに流れる電流の最大値を前記ＭＯＳ型電界効果トランジスタチップ１個当たりの定格電流の１／１０以上かつ１／３以下とすることを特徴とする半導体装置。
2. 前記ショットキーバリアダイオードの順電圧降下が６．５Ｖであることを特徴とする請求項１に記載の半導体装置。
3. 前記還流ダイオードチップの定格電流値が、並列接続された複数の前記ＭＯＳ型電界効果トランジスタチップ１個当たりの定格電流値より高いことを特徴とする請求項１または２のいずれか一項に記載の半導体装置。
4. 請求項１に記載の半導体装置の使用方法において、
   前記ＭＯＳ型電界効果トランジスタチップをオフする場合に前記ゲート電極に印加される負のゲート電圧が−１０Ｖから−５Ｖの範囲であることを特徴とする半導体装置の使用方法。