JP6540113B2

JP6540113B2 - Fault-tolerant server, synchronization method, and computer program

Info

Publication number: JP6540113B2
Application number: JP2015049202A
Authority: JP
Inventors: 貴之加瀬
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2015-03-12
Filing date: 2015-03-12
Publication date: 2019-07-10
Anticipated expiration: 2035-03-12
Also published as: JP2016170577A

Description

本発明は、フォールトトレラントサーバにおける同期化方法に関する。 The present invention relates to a synchronization method in a fault tolerant server.

フォールトトレラントサーバは、そのサーバを構成するハードウェア部品のうちで一つのハードウェア部品が故障した場合でも、システムを停止することなく稼働を続けることが可能なサーバである。フォールトトレラントサーバ（以下において、「ＦＴサーバ」ともいう）は、ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）、メインメモリ、ハードディスク及びＩ／Ｏ関連機器のすべてが二重に搭載されている。そして、それらの二重化された機器（デバイス）は、同期されている。 The fault tolerant server is a server that can continue operation without stopping the system even if one of the hardware components constituting the server fails. In a fault tolerant server (hereinafter, also referred to as “FT server”), a central processing unit (CPU), a main memory, a hard disk, and I / O related devices are all mounted in duplicate. And those duplicate devices (devices) are synchronized.

デバイスの同期制御は、一般的に、外部からの信号やソフトウェア制御、タイミング調整などの方法により行われる。しかし、例えば、フォールトトレラントサーバを構成するＣＰＵサブシステムなどのように、その一部がブラックボックスとなっているデバイスは、上述の方法では、完全に制御できない部分も存在する。すなわち、ＣＰＵサブシステムは、個体差による稀なキャリビレーションミスの発生や、起動時に保持しているレジスタ値を変更できないために、外部環境変化時に同期がとれないことがある。 The synchronization control of the device is generally performed by a method such as an external signal or software control, timing adjustment. However, for example, a device whose part is a black box, such as a CPU subsystem that constitutes a fault tolerant server, has a part that can not be completely controlled by the above-mentioned method. That is, the CPU subsystem may not be synchronized at the time of external environment change because rare calibration errors occur due to individual differences and the register values held at the time of activation can not be changed.

ＣＰＵサブシステムの同期ずれを解消するためには、ＣＰＵサブシステムにパワーサイクル（電源をオフ、再度電源をオン）を実施する方法が最も一般的である。 In order to eliminate the out-of-synchronization condition of the CPU subsystem, a method of performing a power cycle (power off, power on again) on the CPU subsystem is the most general.

ここで、＃０系（主系）と＃１系（従系）の２つのＣＰＵサブシステムが同期動作するＦＴサーバの一般的な同期化処理について、図１１のフローチャートを用いて説明する。始めに、ＦＴサーバは、両系（＃０系および＃１系）のＣＰＵサブシステムを起動する（ステップＳ９１０、Ｓ９２０）。次に、ＦＴサーバは、＃０系のＣＰＵサブシステムから＃１系のＣＰＵサブシステムにコンテキストをコピーする（ステップＳ９３０）。ここで、コンテキストとは、メモリやＣＰＵのレジスタの内容である。そして、同期のために両系にリセットをかける（ステップＳ９４０）。その結果、同期ずれがない場合（ステップＳ９５０にて「Ｎｏ」）、＃０系のＣＰＵサブシステムと＃１系のＣＰＵサブシステムは、同期化完了となる。 Here, a general synchronization process of the FT server in which two CPU subsystems of system # 0 (main system) and system # 1 (follow system) operate synchronously will be described using the flowchart of FIG. First, the FT server activates the CPU subsystem of both systems (# 0 system and # 1 system) (steps S910 and S920). Next, the FT server copies a context from the # 0 CPU subsystem to the # 1 CPU subsystem (step S930). Here, the context is the contents of the memory or the register of the CPU. Then, both systems are reset for synchronization (step S940). As a result, when there is no synchronization deviation ("No" in step S950), the CPU subsystem of # 0 system and the CPU subsystem of # 1 system become synchronization complete.

ＣＰＵの同期制御は、基準となるクロック信号に対してタイミングの調整を行う。しかし、ＣＰＵの仕様によっては、外部からの信号やソフトウェア手続きだけでは完全に制御できない部分も存在し、稀に個体差や環境の変化から期待と異なるレジスタ値設定やクロック間位相差が発生することがある。そのため、同期ずれ発生時（ステップＳ９５０にて「Ｙｅｓ」）にＦＴサーバは、従系のＣＰＵサブシステムを切り離し（ステップＳ９８０）、再度組み込む（ステップＳ９６０）ことにより従系のＣＰＵサブシステムにパワーサイクルをかける。これにより、もしも従系のＣＰＵサブシステムが期待と異なる状態となっていた場合に同期ずれを解消できる。 The synchronous control of the CPU adjusts the timing of the reference clock signal. However, depending on CPU specifications, there may be parts that can not be completely controlled only by external signals or software procedures, and rarely cause register value settings or clock phase differences that differ from expectations due to individual differences or environmental changes. There is. Therefore, the FT server disconnects the slave CPU subsystem (step S 980) and reassembles the slave CPU subsystem (step S 960) at the time of out-of-synchronization (“Yes” in step S 950). multiply. As a result, if the slave CPU subsystem is in a state different from the expected state, the synchronization deviation can be eliminated.

しかし、従系ではなく、主系のＣＰＵサブシステムが期待と異なる状態になっていた場合、このＦＴサーバは、従系のＣＰＵサブシステムの切り離しと、組み込みを行っても、同期ずれを解消することはできない。そして、ＦＴサーバは、従系のＣＰＵサブシステムをＮ回（Ｎは、あらかじめ定めた閾値）以上切り離した後（ステップＳ９７０にて「Ｙｅｓ」）に、従系（＃１系）のＣＰＵサブシステムが故障していると判定する（ステップＳ９９０）。したがって、主系のＣＰＵサブシステムが期待と異なる状態になっていた場合に、同期ずれを解消できないままとなる。その結果、フォールトトレラントサーバの安定的な運用ができない。 However, when the main CPU subsystem is not in the slave status but in a different state from expected, this FT server resolves the synchronization deviation even if the slave CPU subsystem is disconnected and incorporated. It is not possible. Then, the FT server disconnects the slave CPU subsystem N times (N is a predetermined threshold) or more ("Yes" in step S970), and then the slave CPU subsystem (# 1 system) is generated. Is determined to be broken (step S990). Therefore, when the main CPU subsystem is in a different state from expected, the synchronization deviation can not be eliminated. As a result, stable operation of the fault tolerant server can not be performed.

ここで、関連技術としては、例えば以下の特許文献がある。 Here, as related art, there are, for example, the following patent documents.

特許文献１は、二重化計算機のオンライン稼働時の片系保守における信頼性を向上させると共に、簡潔な構成のＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）装置の使用を可能とする二重化計算機を開示している。 Patent Document 1 discloses a duplex computer that improves the reliability of one-system maintenance in online operation of the duplex computer and enables the use of a simple configuration of an input / output (I / O) device.

特許文献２は、オンライン業務中にプロセッサモジュールの処理能力を拡張することができるフォールトトレラントコンピュータを開示している。 Patent Document 2 discloses a fault tolerant computer capable of expanding the processing capability of a processor module during online operation.

特開平０９−１４６８５３号公報JP 09-146853 A 特開平０８−０１６５３３号公報Japanese Patent Application Publication No. 08-016533

特許文献１に提案されている技術は、復旧系（従系）のＩＯ（ＩｎｐｕｔＯｕｔｐｕｔ）サブシステムで障害が発生した場合に、そのＩＯサブシステムを交換後、稼働系（主系）に接続する前に、その復旧系のＩＯサブシステムを、復旧系のＣＰＵサブシステムに接続して評価を行う。 The technology proposed in Patent Document 1 connects an operating system (main system) after replacing the IO subsystem after a failure occurs in a recovery system (seding system) IO (Input Output) subsystem. Before that, evaluation is performed by connecting the recovery IO subsystem to the recovery CPU subsystem.

図１１に示す関連技術と特許文献１と２に提案されている技術は、次の点を考慮していない。それら技術は、主系と従系のＣＰＵサブシステムを切り替える前に、従系のＣＰＵサブシステムから各々（主系及び従系の各々）のＩＯサブシステムへのインタフェースが正常に動作していることを確認することを考慮していない。そのため、例えば従系のＣＰＵサブシステムと主系のＩＯサブシステムとの間のパスに不良が生じていたりアクセス先に不良がある場合に、主系と従系のＣＰＵサブシステムを切り替えることによって、予期せぬ動作を誘引し、ストール等が発生する虞がある。 The related art shown in FIG. 11 and the techniques proposed in Patent Documents 1 and 2 do not consider the following points. In these technologies, the interface from the slave CPU subsystem to the respective (each master and slave) IO subsystem is operating normally before switching the master CPU subsystem and the slave CPU subsystem. Do not consider to confirm. Therefore, for example, when there is a defect in the path between the slave CPU subsystem and the master IO subsystem or there is a defect in the access destination, by switching the master CPU subsystem and the slave CPU subsystem, Unintended motion may be induced to cause a stall or the like.

したがって、前述した関連技術では、サーバを停止させないで、二重化への復帰を安定的に実現することができない。 Therefore, in the related art described above, recovery to duplexing can not be stably realized without stopping the server.

そこで、本発明は、フォールトトレラントサーバにおけるＣＰＵの同期ずれを解消する動作において、無停止で、二重化への復帰を安定的に実現することが可能なフォールトトレラントサーバ等の提供を主たる目的とする。 Therefore, the present invention has as its main object to provide a fault tolerant server or the like which can stably realize the return to the duplex without stopping in the operation of resolving the CPU synchronization deviation in the fault tolerant server.

上記の目的を達成すべく、本発明の一態様に係るフォールトトレラントサーバは、以下の構成を備える。 In order to achieve the above object, a fault tolerant server according to an aspect of the present invention has the following configuration.

即ち、本発明の一態様に係るフォールトトレラントサーバは、
第１のＣＰＵサブシステムと、第１のＩＯサブシステムと、前記第１のＣＰＵサブシステムおよび前記第１のＩＯサブシステムに接続する第１の制御手段とを備えた第１のサブシステムと、
第２のＣＰＵサブシステムと、第２のＩＯサブシステムと、前記第２のＣＰＵサブシステムおよび前記第２のＩＯサブシステムに接続する第２の制御手段とを備えた第２のサブシステムとを含み、
前記第１の制御手段と前記第２の制御手段は、
前記第１のサブシステムと前記第２のサブシステムの一方を主系、他方を従系とする二重化を制御し、２つのシステム内とシステム間の接続状態を制御するよう構成され、
前記第１のＣＰＵサブシステムが主系のＣＰＵサブシステム、前記第２のＣＰＵサブシステムが従系のＣＰＵサブシステムとして動作中に、前記第１のＣＰＵサブシステムと前記第２のＣＰＵサブシステムとの同期ずれが発生した場合、前記第２のＣＰＵサブシステムの電源オフ、電源オンを行った後に、前記第１のＣＰＵサブシステムのコンテキストを前記第２のＣＰＵサブシステムにコピーし、前記第１のＣＰＵサブシステムおよび前記第２のＣＰＵサブシステムに対し、同期のためにリセットをかけ、
前記同期ずれが解消できない場合に、前記第２のＣＰＵサブシステムと前記第２のＩＯサブシステムとのインタフェースと、前記第２のＣＰＵサブシステムと前記第１のＩＯサブシステムとのインタフェースが正常に動作していることを確認可能な接続状態に変更する。 That is, a fault tolerant server according to an aspect of the present invention is
A first subsystem comprising a first CPU subsystem, a first IO subsystem, and first control means connected to the first CPU subsystem and the first IO subsystem;
A second subsystem comprising a second CPU subsystem, a second IO subsystem, and second control means connected to the second CPU subsystem and the second IO subsystem; Including
The first control means and the second control means
It is configured to control duplexing in which one of the first subsystem and the second subsystem is a main system and the other is a slave system, and control a connection state between the two systems and between the systems.
The first CPU subsystem and the second CPU subsystem operate while the first CPU subsystem operates as a master CPU subsystem and the second CPU subsystem operates as a slave CPU subsystem. When the second CPU subsystem is powered off and powered on, the context of the first CPU subsystem is copied to the second CPU subsystem; Reset for synchronization with the second CPU subsystem and the second CPU subsystem,
When the synchronization deviation can not be eliminated, the interface between the second CPU subsystem and the second IO subsystem, and the interface between the second CPU subsystem and the first IO subsystem are normal. Change the connection status to confirm that it is working.

同目的を達成する本発明の一態様に係る同期化方法は、
第１のＣＰＵサブシステムと、第１のＩＯサブシステムと、前記第１のＣＰＵサブシステムおよび前記第１のＩＯサブシステムに接続する第１の制御手段とを備えた第１のサブシステムと、
第２のＣＰＵサブシステムと、第２のＩＯサブシステムと、前記第２のＣＰＵサブシステムおよび前記第２のＩＯサブシステムに接続する第２の制御手段とを備えた第２のサブシステムとを含み、
前記第１の制御手段と前記第２の制御手段は、
前記第１のサブシステムと前記第２のサブシステムの一方を主系、他方を従系とする二重化を制御し、２つのシステム内とシステム間の接続状態を制御するよう構成されるフォールトトレラントサーバにおいて、
前記第１のＣＰＵサブシステムが主系のＣＰＵサブシステム、前記第２のＣＰＵサブシステムが従系のＣＰＵサブシステムとして動作中に、前記第１のＣＰＵサブシステムと前記第２のＣＰＵサブシステムとの同期ずれが発生した場合、前記第２のＣＰＵサブシステムの電源オフ、電源オンを行った後に、前記第１のＣＰＵサブシステムのコンテキストを前記第２のＣＰＵサブシステムにコピーし、前記第１のＣＰＵサブシステムおよび前記第２のＣＰＵサブシステムに対し、同期のためにリセットをかけ、
前記同期ずれが解消できない場合に、前記第２のＣＰＵサブシステムと前記第２のＩＯサブシステムとのインタフェースと、前記第２のＣＰＵサブシステムと前記第１のＩＯサブシステムとのインタフェースが正常に動作していることを確認可能な接続状態に変更する。 A synchronization method according to an aspect of the present invention for achieving the same object is
A first subsystem comprising a first CPU subsystem, a first IO subsystem, and first control means connected to the first CPU subsystem and the first IO subsystem;
A second subsystem comprising a second CPU subsystem, a second IO subsystem, and second control means connected to the second CPU subsystem and the second IO subsystem; Including
The first control means and the second control means
A fault tolerant server configured to control duplexing in which one of the first subsystem and the second subsystem is a primary system and the other is a secondary system, and to control the connection state between the two systems and between the systems. In
The first CPU subsystem and the second CPU subsystem operate while the first CPU subsystem operates as a master CPU subsystem and the second CPU subsystem operates as a slave CPU subsystem. When the second CPU subsystem is powered off and powered on, the context of the first CPU subsystem is copied to the second CPU subsystem; Reset for synchronization with the second CPU subsystem and the second CPU subsystem,
When the synchronization deviation can not be eliminated, the interface between the second CPU subsystem and the second IO subsystem, and the interface between the second CPU subsystem and the first IO subsystem are normal. Change the connection status to confirm that it is working.

更に、同目的は、上記構成を有するフォールトトレラントサーバ、或いは、同期化方法を、コンピュータによって実現するコンピュータ・プログラム、及びそのコンピュータ・プログラムが格納されている、コンピュータ読み取り可能な記憶媒体によっても達成される。 Furthermore, the same object is also achieved by a fault tolerant server having the above configuration, or a computer program that implements a synchronization method by a computer, and a computer readable storage medium storing the computer program. Ru.

上記の本発明によれば、フォールトトレラントサーバにおけるＣＰＵの同期ずれを解消する動作において、無停止で、二重化への復帰を安定的に実現することができるという効果がある。 According to the above-described present invention, in the operation of resolving a CPU synchronization deviation in a fault tolerant server, there is an effect that recovery to duplexing can be stably realized without interruption.

本発明の第１の実施形態に係るフォールトトレラントサーバの構成を示すブロック図である。It is a block diagram showing composition of a fault tolerant server concerning a 1st embodiment of the present invention. 本発明の第２の実施形態に係るフォールトトレラントサーバの構成を示すブロック図である。It is a block diagram which shows the structure of the fault tolerant server which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施形態に係るフォールトトレラントサーバにおけるサブシステムの接続状態の一例を説明する図である。It is a figure explaining an example of the connection state of the subsystem in the fault tolerant server which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施形態に係るＣＰＵ二重化制御回路およびＩＯ二重化制御回路の構成を示すブロック図である。FIG. 6 is a block diagram showing configurations of a CPU duplication control circuit and an IO duplication control circuit according to a second embodiment of the present invention. 本発明の第２の実施形態に係るフォールトトレラントサーバにおけるＣＰＵサブシステムを再同期する処理を説明するフローチャートである。It is a flowchart explaining the process which resynchronizes the CPU subsystem in the fault tolerant server which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施形態に係るフォールトトレラントサーバにおける従系のＣＰＵサブシステムと、ＩＯサブシステムとのＩ／Ｆ（ＩｎｔｅｒＦａｃｅ）を確認する処理を説明するフローチャートである。It is a flowchart explaining the process which confirms I / F (InterFace) of the subordinate CPU subsystem and IO subsystem in the fault tolerant server which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施形態に係るフォールトトレラントサーバにおいて、＃１系ＣＰＵサブシステムと、＃１系ＩＯサブシステムとのＩ／Ｆを確認する処理を説明するフローチャートである。In the fault tolerant server which relates to the 2nd execution form of this invention, it is the flowchart which explains the processing which verifies the I / F of # 1 system CPU subsystem and # 1 system IO subsystem. 本発明の第２の実施形態に係るフォールトトレラントサーバにおいて、＃１系ＣＰＵサブシステムと、＃０系ＩＯサブシステムとのＩ／Ｆを確認する処理を説明するフローチャートである。It is a flowchart which demonstrates the process which confirms I / F of # 1 type | system | group CPU subsystem and # 0 type | system | group IO subsystem in the fault tolerant server which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施形態に係るフォールトトレラントサーバにおけるサブシステムの接続状態を説明する図である。It is a figure explaining the connection state of the subsystem in the fault tolerant server which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施形態に係るフォールトトレラントサーバにおける主系のＣＰＵサブシステムを切り替える処理を説明するフローチャートである。It is a flowchart explaining the process which switches the main CPU subsystem in the fault tolerant server which concerns on the 2nd Embodiment of this invention. 一般的なフォールトトレラントサーバにおけるＣＰＵ再同期化手法を説明するフローチャートである。It is a flowchart explaining the CPU resynchronization method in a general fault tolerant server.

次に、本発明を実施する形態について図面を参照して詳細に説明する。 Next, embodiments of the present invention will be described in detail with reference to the drawings.

＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るフォールトトレラントサーバの構成を示すブロック図である。 First Embodiment
FIG. 1 is a block diagram showing the configuration of a fault tolerant server according to a first embodiment of the present invention.

図１を参照すると、本実施形態に係るフォールトトレラントサーバは、第１のサブシステム１１と、第２のサブシステム２１とを備えている。第１のサブシステム１１は、第１のＣＰＵサブシステム１２と、第１のＩＯサブシステム１３と、第１の制御部１４とを含む。また、第２のサブシステム２１は、第２のＣＰＵサブシステム２２と、第２のＩＯサブシステム２３と、第２の制御部２４とを含む。 Referring to FIG. 1, the fault tolerant server according to the present embodiment includes a first subsystem 11 and a second subsystem 21. The first subsystem 11 includes a first CPU subsystem 12, a first IO subsystem 13, and a first control unit 14. The second subsystem 21 also includes a second CPU subsystem 22, a second IO subsystem 23, and a second control unit 24.

第１の制御部１４と第２の制御部２４は、第１のサブシステム１１と第２のサブシステム２１の一方を主系、他方を従系とする二重化を制御し、２つのシステム内とシステム間の接続状態を制御するよう構成される。 The first control unit 14 and the second control unit 24 control duplexing in which one of the first subsystem 11 and the second subsystem 21 is a main system and the other is a slave system, It is configured to control the connection between systems.

また、第１のＣＰＵサブシステム１２が主系、第２のＣＰＵサブシステム２２が従系のＣＰＵサブシステムとして動作中に、第１のＣＰＵサブシステム１２と前記第２のＣＰＵサブシステム２２との同期ずれが発生した場合、第１の制御部１４と第２の制御部２４は、次のように動作する。 Further, while the first CPU subsystem 12 is operating as a main system and the second CPU subsystem 22 is operating as a slave CPU subsystem, the first CPU subsystem 12 and the second CPU subsystem 22 When the synchronization deviation occurs, the first control unit 14 and the second control unit 24 operate as follows.

（１）第２のＣＰＵサブシステム２２の電源オフ、電源オンを行った後に、第１のＣＰＵサブシステム１２のコンテキストを第２のＣＰＵサブシステム２２にコピーする。 (1) After power-off and power-on of the second CPU subsystem 22, the context of the first CPU subsystem 12 is copied to the second CPU subsystem 22.

（２）コピー後に、第１のＣＰＵサブシステム１２および前記第２のＣＰＵサブシステム２２に対し、同期のためにリセットをかける。 (2) After copying, reset the first CPU subsystem 12 and the second CPU subsystem 22 for synchronization.

（３）リセット後も同期ずれが解消できない場合に、第２のＣＰＵサブシステム２２と第２のＩＯサブシステム２３とのインタフェースと、第２のＣＰＵサブシステム２２と第１のＩＯサブシステム１３とのインタフェースが正常に動作していることを確認可能な接続状態に変更する。 (3) The interface between the second CPU subsystem 22 and the second IO subsystem 23, and the second CPU subsystem 22 and the first IO subsystem 13 when the synchronization deviation can not be eliminated even after the reset. Change to a connection state that can confirm that the interface is operating properly.

以上のように、本実施形態のフォールトトレラントサーバは、ＣＰＵサブシステムの系切り替え（主系と従系の切り替え）処理を行う前に、切り替え先のＣＰＵサブシステムと各々のＩＯサブシステムとのインタフェースの動作を接続状態の変更によって検証する。これによって、切り替え後に動作不良が発生する可能性を排除する。 As described above, in the fault tolerant server according to the present embodiment, the interface between the CPU subsystem of the switching destination and each IO subsystem before performing system switching (switching between primary and secondary) of the CPU subsystem is performed. Verify the behavior of the connection by changing the connection state. This eliminates the possibility of malfunctioning after switching.

ところで、第１の制御部１４は、第１の同期部３１と、第１の接続部３２とを含む。そして、第２の制御部２４は、第２の同期部４１と、第２の接続部４２とを含む。第１の制御部１４と第２の制御部２４は、互いに接続され、相互に通信が可能である。つぎに、これら各部の構成と動作について説明する。 The first control unit 14 includes a first synchronization unit 31 and a first connection unit 32. The second control unit 24 includes a second synchronization unit 41 and a second connection unit 42. The first control unit 14 and the second control unit 24 are connected to each other and can communicate with each other. Next, the configuration and operation of these units will be described.

第１同期部３１と第２同期部４１は、互いに連携して同期ずれの復旧動作を行う。第１の同期部３１は、同期ずれの復旧動作時に、第１のＣＰＵサブシステム１２のコンテキストを取得し、第２の同期部４１に渡すことができる。第２の同期部４１は、第１のＣＰＵサブシステム１２のコンテキストを第２のＣＰＵサブシステム２２にコピーすることができる。 The first synchronization unit 31 and the second synchronization unit 41 cooperate with each other to perform the operation of recovering from the synchronization. The first synchronization unit 31 can acquire the context of the first CPU subsystem 12 and can pass it to the second synchronization unit 41 at the time of the operation of recovering from the synchronization. The second synchronization unit 41 can copy the context of the first CPU subsystem 12 to the second CPU subsystem 22.

第１の接続部３２は、第１のＣＰＵサブシステム１２の接続先と、第１のＩＯサブシステム１３の接続先とをそれぞれ決定する、接続状態の設定及び変更機能を有する。たとえば、第１の接続部３２は、第１のＣＰＵサブシステム１２の接続先として、第１のＩＯサブシステム１３、第２のＩＯサブシステム２３またはそれら２つのＩＯサブシステムに設定することを可能にする。また、第１の接続部３２は、第１のＩＯサブシステム１３の接続先として、第１のＣＰＵサブシステム１２または第２のＣＰＵサブシステム２２に設定することを可能にする。 The first connection unit 32 has a connection state setting / changing function of determining the connection destination of the first CPU subsystem 12 and the connection destination of the first IO subsystem 13 respectively. For example, the first connection unit 32 can be set as the connection destination of the first CPU subsystem 12 to the first IO subsystem 13, the second IO subsystem 23, or those two IO subsystems. Make it Further, the first connection unit 32 enables setting to the first CPU subsystem 12 or the second CPU subsystem 22 as a connection destination of the first IO subsystem 13.

第２の接続部４２は、第２のＣＰＵサブシステム２２の接続先と、第２のＩＯサブシステム２３の接続先とをそれぞれ決定する、接続状態の設定及び変更機能を有する。たとえば、第２の接続部４２は、第２のＣＰＵサブシステム２２の接続先として、第１のＩＯサブシステム１３、第２のＩＯサブシステム２３またはそれら２つのＩＯサブシステムに設定することを可能にする。また、第２の接続部４２は、第２のＩＯサブシステム２３の接続先として、第１のＣＰＵサブシステム１２または第２のＣＰＵサブシステム２２に設定することを可能にする。 The second connection unit 42 has a connection state setting / changing function of determining the connection destination of the second CPU subsystem 22 and the connection destination of the second IO subsystem 23 respectively. For example, the second connection unit 42 can be set as the connection destination of the second CPU subsystem 22 to the first IO subsystem 13, the second IO subsystem 23, or those two IO subsystems. Make it Further, the second connection unit 42 enables setting to the first CPU subsystem 12 or the second CPU subsystem 22 as a connection destination of the second IO subsystem 23.

第１の接続部３２と第２の接続部４２は、互いに連携して接続状態を制御してもよい。 The first connection unit 32 and the second connection unit 42 may control the connection state in cooperation with each other.

第１のＣＰＵサブシステム１２を主系のＣＰＵサブシステムとして動作中に、第１のＣＰＵサブシステム１２と第２のＣＰＵサブシステム２２に同期ずれが発生した場合、第１の制御部１４と第２の制御部２４は、次のように動作する。 If the first CPU subsystem 12 and the second CPU subsystem 22 are out of sync while the first CPU subsystem 12 is operating as a main CPU subsystem, the first control unit 14 and the The second control unit 24 operates as follows.

最初、第２の同期部４１は、第２のＣＰＵサブシステム２２に対して電源をオフ、再度電源をオンする。それから、第１の同期部３１および第２の同期部４１は、第１のＣＰＵサブシステム１２のコンテキストを第２のＣＰＵサブシステム２２にコピーする。コピー完了後に、第１の同期部３１は、第１のＣＰＵサブシステム１２に対し、および第２の同期部４１を経由して前記第２のＣＰＵサブシステム２２に対し、同期のためにリセットを同時にかける。 First, the second synchronization unit 41 turns off the power to the second CPU subsystem 22 and turns on the power again. Then, the first synchronization unit 31 and the second synchronization unit 41 copy the context of the first CPU subsystem 12 to the second CPU subsystem 22. After completion of copying, the first synchronization unit 31 resets the first CPU subsystem 12 and the second CPU subsystem 22 via the second synchronization unit 41 for synchronization. At the same time.

第１の同期部３１および第２の同期部４１により同期ずれが解消できない場合に、第１の接続部３２および第２の接続部４２は、第２のＣＰＵサブシステム２２と第２のＩＯサブシステム２３とのインタフェースと、第２のＣＰＵサブシステム２２と前記第１のＩＯサブシステム１３とのインタフェースとがそれぞれ正常であるかを確認できるよう接続状態を変更する。 When the first synchronization unit 31 and the second synchronization unit 41 can not eliminate the synchronization deviation, the first connection unit 32 and the second connection unit 42 are the second CPU subsystem 22 and the second IO subsystem. The connection state is changed to confirm whether the interface with the system 23 and the interface between the second CPU subsystem 22 and the first IO subsystem 13 are normal.

第１の接続部３２および第２の接続部４２による接続状態の変更に応じて、第２のＣＰＵサブシステム２２がそれぞれのインタフェースが正常であることを確認できた場合に、第１の接続部３２は、次のように動作する。第１の制御部１４の第１の接続部３２は、主系のＣＰＵサブシステムを、第１のＣＰＵサブシステム１２から第２のＣＰＵサブシステム２２に切り替える。 When the second CPU subsystem 22 confirms that the respective interfaces are normal according to the change of the connection state by the first connection unit 32 and the second connection unit 42, the first connection unit 32 operates as follows. The first connection unit 32 of the first control unit 14 switches the main CPU subsystem from the first CPU subsystem 12 to the second CPU subsystem 22.

以上、説明したように、第１の実施形態には、フォールトトレラントサーバにおけるＣＰＵの同期ずれを解消する動作において、無停止で、二重化への復帰を安定的に実現することができるという効果がある。その理由は、ＣＰＵサブシステムの系切り替え処理を行う前に切り替え先のＣＰＵサブシステムと各々のＩＯサブシステムとのインタフェースの動作を接続状態の変更によって検証するからである。これによって、切り替え後に動作不良が発生する可能性を排除する。 As described above, according to the first embodiment, in the operation of eliminating a CPU synchronization deviation in a fault tolerant server, there is an effect that recovery to duplexing can be stably realized without interruption. . The reason is that the operation of the interface between the CPU subsystem of the switching destination and each IO subsystem is verified by changing the connection state before system switchover processing of the CPU subsystem is performed. This eliminates the possibility of malfunctioning after switching.

＜第２の実施形態＞
次に上述した第１の実施形態に係るフォールトトレラントサーバを基本とする第２の実施形態について説明する。図２は、本発明の第２の実施形態に係るフォールトトレラントサーバの構成を示すブロック図である。ただし、図２に示す構成は、一例であって、本発明は、図２に示すフォールトトレラントサーバに限定されない。 Second Embodiment
Next, a second embodiment based on the fault tolerant server according to the first embodiment described above will be described. FIG. 2 is a block diagram showing the configuration of a fault tolerant server according to a second embodiment of the present invention. However, the configuration shown in FIG. 2 is an example, and the present invention is not limited to the fault tolerant server shown in FIG.

本実施形態に係るフォールトトレラントサーバは、＃０系サブシステム１０１と、＃１系サブシステム１１１とが同期動作し、ＣＰＵとＩＯの二重化を実現している。＃０系サブシステム１０１と、＃１系サブシステム１１１は、一方が主系のサブシステムとして動作し、もう一方が従系のサブシステムとして動作する。 In the fault tolerant server according to the present embodiment, the # 0 subsystem 101 and the # 1 subsystem 111 operate in synchronization to realize dual CPU and IO. One of the # 0 subsystem 101 and the # 1 subsystem 111 operates as a master subsystem, and the other operates as a slave subsystem.

＃０系サブシステム１０１は、＃０系ＣＰＵサブシステム１０２と、ＣＰＵ二重化制御回路１０５と、ＩＯ二重化制御回路１０６と、＃０系ＩＯサブシステム１０７とを含む。同様に、＃１系サブシステム１１１は、１系ＣＰＵサブシステム１１２と、ＣＰＵ二重化制御回路１１５と、ＩＯ二重化制御回路１１６と、＃１系ＩＯサブシステム１１７とを含む。 The # 0 system subsystem 101 includes a # 0 system CPU subsystem 102, a CPU duplication control circuit 105, an IO duplication control circuit 106, and a # 0 system IO subsystem 107. Similarly, the # 1 system subsystem 111 includes a 1 system CPU subsystem 112, a CPU dual control circuit 115, an IO dual control circuit 116, and a # 1 system IO subsystem 117.

ＣＰＵ二重化制御回路１０５と、ＩＯ二重化制御回路１０６は、第１の実施形態の第１の制御部１４の一例である。同様に、ＣＰＵ二重化制御回路１１５と、ＩＯ二重化制御回路１１６は、第１の実施形態の第２の制御部２４の一例である。 The CPU duplication control circuit 105 and the IO duplication control circuit 106 are an example of the first control unit 14 of the first embodiment. Similarly, the CPU duplication control circuit 115 and the IO duplication control circuit 116 are an example of the second control unit 24 of the first embodiment.

＃０系ＣＰＵサブシステム１０２は、ＣＰＵ１０４とＤＩＭＭ１０３（メモリ、ＤＩＭＭ：ＤｕａｌＩｎｌｉｎｅＭｅｍｏｒｙＭｏｄｕｌｅ）とを含み、＃１系ＣＰＵサブシステム１１２とクロック単位で同期している。＃１系ＣＰＵサブシステム１１２は、ＣＰＵ１１４とＤＩＭＭ１１３とを含む。 The # 0 system CPU subsystem 102 includes the CPU 104 and the DIMM 103 (memory, DIMM: Dual Inline Memory Module), and is synchronized with the # 1 system CPU subsystem 112 on a clock basis. The # 1 CPU subsystem 112 includes a CPU 114 and a DIMM 113.

＃０系ＩＯサブシステム１０７は、増設ＰＣＩカード１０８（ＰＣＩ：ＰｅｒｉｐｈｅｒａｌＣｏｍｐｏｎｅｎｔｓＩｎｔｅｒｃｏｎｎｅｃｔ）と、オンボードＬＡＮ１０９（ＬＡＮ：ＬｏｃａｌＡｒｅａＮｅｔｗｏｒｋ）と、ＨＤＤ１１０（ＨＤＤ：ＨａｒｄＤｉｓｋＤｒｉｖｅ）とを含む。そして、＃０系ＩＯサブシステム１０７は、＃１系ＩＯサブシステム１１７と同期動作している。＃１系ＩＯサブシステム１１７は、増設ＰＣＩカード１１８と、オンボードＬＡＮ１１９と、ＨＤＤ１２０とを含む。 The # 0 system IO subsystem 107 includes an expansion PCI card 108 (PCI: Peripheral Components Interconnect), an onboard LAN 109 (LAN: Local Area Network), and an HDD 110 (HDD: Hard Disk Drive). The # 0 system IO subsystem 107 operates in synchronization with the # 1 system IO subsystem 117. The # 1 system IO subsystem 117 includes an expansion PCI card 118, an onboard LAN 119, and an HDD 120.

これらのサブシステムの要素を同期動作させるため、＃０系サブシステム１０１と＃１系サブシステム１１１は、それぞれ、ＣＰＵ二重化制御回路１０５、１１５と、ＩＯ二重化制御回路１０６、１１６とを組み込んだチップを搭載している。＃０系サブシステム１０１と＃１系サブシステム１１１は、システムバックプレーン１２１によって接続されている。 In order to synchronously operate the elements of these subsystems, the # 0 subsystem 101 and the # 1 subsystem 111 respectively have chips incorporating CPU dual control circuits 105 and 115 and IO dual control circuits 106 and 116, respectively. Is mounted. The # 0 subsystem 101 and the # 1 subsystem 111 are connected by a system backplane 121.

二重化時には、ＣＰＵ二重化制御回路１０５、１１５は、ＩＯ二重化制御回路１０６、１１６と、図２に示すように接続されている。すなわち、＃０系のＣＰＵ二重化制御回路１０５は、＃１系のＣＰＵ二重化制御回路１１５と＃０系、＃１系のＩＯ二重化制御回路１０６、１１６とに接続されている。同様に、＃１系のＣＰＵ二重化制御回路１１５は、＃０系のＣＰＵ二重化制御回路１０５と＃０系、＃１系のＩＯ二重化制御回路１０６、１１６とに接続されている。 At the time of duplexing, the CPU duplexing control circuits 105 and 115 are connected to the IO duplexing control circuits 106 and 116 as shown in FIG. That is, the CPU duplex control circuit 105 of system # 0 is connected to the CPU duplex control circuit 115 of system # 1 and IO duplex control circuits 106 and 116 of system # 0 and system # 1. Similarly, CPU duplication control circuit 115 of # 1 system is connected to CPU duplication control circuit 105 of # 0 system and IO duplication control circuits 106 and 116 of # 0 system and # 1 system.

しかし、二重化されていない状態では、ＣＰＵ二重化制御回路１０５、１１５の一方と、ＩＯ二重化制御回路１０６、１１６の一方とが接続可能である。たとえば、図３に示すように、＃０系のＣＰＵ二重化制御回路１０５は、＃１系のＩＯ二重化制御回路１１６と接続されて、＃１系のＣＰＵ二重化制御回路１１５と、＃０系のＩＯ二重化制御回路１０６とは接続されない。同様に、＃１系のＣＰＵ二重化制御回路１１５は、＃０系のＩＯ二重化制御回路１０６と接続されて、＃０系のＣＰＵ二重化制御回路１０５と、＃１系のＩＯ二重化制御回路１１６とは接続されない。このような接続方法は、ＣＰＵ二重化制御回路１０５、１１５と、ＩＯ二重化制御回路１０６、１１６を実装する制御ソフトウェアによって実現される。 However, in the non-duplexed state, one of the CPU dual control circuits 105 and 115 and one of the IO dual control circuits 106 and 116 can be connected. For example, as shown in FIG. 3, the # 0 CPU duplexing control circuit 105 is connected to the # 1 system IO duplexing control circuit 116, and the # 1 system CPU duplexing control circuit 115 and the # 0 system IO It is not connected to the duplex control circuit 106. Similarly, the CPU duplication control circuit 115 of # 1 system is connected to the IO duplication control circuit 106 of # 0 system, and the CPU duplication control circuit 105 of # 0 system and the IO duplication control circuit 116 of # 1 system are Not connected Such a connection method is realized by control software that implements the CPU dual control circuits 105 and 115 and the IO dual control circuits 106 and 116.

図４は、本発明の第２の実施形態に係るＣＰＵ二重化制御回路とＩＯ二重化制御回路の構成を示すブロック図である。図４に示すように、ＣＰＵ二重化制御回路１０５は、ＣＰＵ同期部１０５１と、ＣＰＵ接続部１０５２とを含む。ＣＰＵ二重化制御回路１１５は、ＣＰＵ同期部１１５１と、ＣＰＵ接続部１１５２とを含む。また、ＩＯ二重化制御回路１０６は、ＩＯ同期部１０６１と、ＩＯ接続部１０６２とを含む。ＩＯ二重化制御回路１１６は、ＩＯ同期部１１６１と、ＩＯ接続部１１６２とを含む。 FIG. 4 is a block diagram showing a configuration of a CPU dual control circuit and an IO dual control circuit according to a second embodiment of the present invention. As shown in FIG. 4, the CPU duplication control circuit 105 includes a CPU synchronization unit 1051 and a CPU connection unit 1052. The CPU duplication control circuit 115 includes a CPU synchronization unit 1151 and a CPU connection unit 1152. Also, the IO dual control circuit 106 includes an IO synchronization unit 1061 and an IO connection unit 1062. The IO duplexing control circuit 116 includes an IO synchronization unit 1161 and an IO connection unit 1162.

ＣＰＵ同期部１０５１とＣＰＵ同期部１１５１は、互いに連携して、＃０系ＣＰＵサブシステム１０２と＃１系ＣＰＵサブシステム１１２との同期ずれの復旧動作を行う。 The CPU synchronization unit 1051 and the CPU synchronization unit 1151 cooperate with each other to perform a recovery operation of the synchronization deviation between the # 0 system CPU subsystem 102 and the # 1 system CPU subsystem 112.

ＣＰＵ接続部１０５２は、＃０系ＣＰＵサブシステム１０２の接続先を決定する、接続状態の設定及び変更機能を有する。 The CPU connection unit 1052 has a function of setting and changing the connection state, which determines the connection destination of the # 0 system CPU subsystem 102.

ＣＰＵ接続部１１５２は、＃１系ＣＰＵサブシステム１１２の接続先を決定する、接続状態の設定及び変更機能を有する。 The CPU connection unit 1152 has a function of setting and changing the connection state for determining the connection destination of the # 1 system CPU subsystem 112.

ＩＯ同期部１０６１とＩＯ同期部１１６１は、互いに連携して、＃０系ＩＯサブシステム１０７と＃１系ＩＯサブシステム１１７とを二重化するための動作を行う。 The IO synchronization unit 1061 and the IO synchronization unit 1161 cooperate with each other to perform an operation for duplexing the # 0 system IO subsystem 107 and the # 1 system IO subsystem 117.

ＩＯ接続部１０６２は、＃０系ＩＯサブシステム１０７の接続先を決定する、接続状態の設定及び変更機能を有する。 The IO connection unit 1062 has a function of setting and changing the connection state, which determines the connection destination of the # 0 system IO subsystem 107.

ＩＯ接続部１１６２は、＃１系ＩＯサブシステム１１７の接続先を決定する、接続状態の設定及び変更機能を有する。 The IO connection unit 1162 has a function of setting and changing the connection state, which determines the connection destination of the # 1 system IO subsystem 117.

本実施形態における処理の流れについて、図５〜８に示すフローチャートを用いて説明する。 The flow of processing in the present embodiment will be described using the flowcharts shown in FIGS.

図５は、本発明の第２の実施形態に係るフォールトトレラントサーバ（ＦＴサーバ）におけるＣＰＵサブシステムを再同期する処理を説明するフローチャートである。＃０系と＃１系の２つのＣＰＵサブシステムが同期動作するＦＴサーバにおいて、初回起動時における主系のＣＰＵサブシステムは、＃０系ＣＰＵサブシステム１０２として説明する。 FIG. 5 is a flow chart for explaining the process of resynchronizing the CPU subsystem in the fault tolerant server (FT server) according to the second embodiment of the present invention. In the FT server in which two CPU subsystems # 0 and # 1 operate synchronously, the main CPU subsystem at the time of initial startup will be described as # 0 system CPU subsystem 102.

始めに、ＦＴサーバは、両系（＃０系および＃１系）のＣＰＵサブシステム（＃０系ＣＰＵサブシステム１０２および＃１系ＣＰＵサブシステム１１２）を起動する（ステップＳ１１０、Ｓ１２０）。次に、ＣＰＵ同期部１０５１とＣＰＵ同期部１１５１は、＃０系ＣＰＵサブシステム１０２から＃１系ＣＰＵサブシステム１１２にコンテキストをコピーする（ステップＳ１３０）。ここで、コンテキストとは、メモリ（ＤＩＭＭ１０３）やＣＰＵ１０４のレジスタの内容である。そして、主系である＃０系のＣＰＵ同期部１０５１は、同期のために両系（２つのＣＰＵサブシステム）に同時にリセットをかける（ステップＳ１４０）。その結果、ＣＰＵ同期部１０５１は同期ずれがないと判断した場合（ステップＳ１５０にて「Ｎｏ」）、＃０系ＣＰＵサブシステム１０２と＃１系ＣＰＵサブシステム１１２は、同期化完了となる。 First, the FT server activates the CPU subsystems (# 0 system CPU subsystem 102 and # 1 system CPU subsystem 112) of both systems (# 0 system and # 1 system) (steps S110 and S120). Next, the CPU synchronization unit 1051 and the CPU synchronization unit 1151 copy the context from the # 0 system CPU subsystem 102 to the # 1 system CPU subsystem 112 (step S130). Here, the context is the contents of the memory (DIMM 103) or the register of the CPU 104. Then, the CPU synchronization unit 1051 of system # 0, which is the main system, resets both systems (two CPU subsystems) simultaneously for synchronization (step S140). As a result, when the CPU synchronization unit 1051 determines that there is no synchronization deviation ("No" in step S150), the # 0 system CPU subsystem 102 and the # 1 system CPU subsystem 112 have synchronization completion.

ＣＰＵの同期制御は、基準となるクロック信号に対してタイミングの調整を行う。しかし、ＣＰＵの仕様によっては、外部からの信号やソフトウェア手続きだけでは完全に制御できない部分も存在し、稀に個体差や環境の変化から期待と異なるレジスタ値設定やクロック間位相差が発生することがある。 The synchronous control of the CPU adjusts the timing of the reference clock signal. However, depending on CPU specifications, there may be parts that can not be completely controlled only by external signals or software procedures, and rarely cause register value settings or clock phase differences that differ from expectations due to individual differences or environmental changes. There is.

そのため、同期ずれ発生時（ステップＳ１５０にて「Ｙｅｓ」）に、ＣＰＵ同期部１１５１は、従系のＣＰＵサブシステム（＃１系ＣＰＵサブシステム１１２）を切り離し（ステップＳ１８０）、再度組み込む（ステップＳ１６０）。すなわち、従系のＣＰＵ同期部１１５１は、＃１系ＣＰＵサブシステム１１２に電源をオフ、再度電源をオンする（パワーサイクルをかける）。これにより、もしも従系のＣＰＵサブシステム（＃１系ＣＰＵサブシステム１１２）が期待と異なる状態となっていた場合に同期ずれを解消できる。 Therefore, at the time of out-of-synchronization ("Yes" in step S150), the CPU synchronization unit 1151 separates the slave CPU subsystem (# 1 system CPU subsystem 112) (step S180) and incorporates it again (step S160). ). That is, the slave CPU synchronization unit 1151 powers off the # 1 system CPU subsystem 112 and powers on again (power cycle is performed). As a result, if the slave CPU subsystem (# 1 CPU subsystem 112) is in a state different from the expected state, the synchronization deviation can be eliminated.

しかし、従系ではなく、主系のＣＰＵサブシステム（＃０系ＣＰＵサブシステム１０２）が期待と異なる状態になっていた場合、このＦＴサーバは、従系のＣＰＵサブシステムの切り離しと、組み込みを行っても、同期ずれを解消することはできない。その結果、ＣＰＵ同期部１１５１は、従系のＣＰＵサブシステムをＮ回（Ｎは、あらかじめ定めた閾値）以上繰り返して切り離す（電源をオフにする）ことになる。Ｎ回以上切り離した後（ステップＳ１７０にて「Ｙｅｓ」）に、従系のＣＰＵサブシステム（＃１系ＣＰＵサブシステム１１２）の電源がオンになり起動する。そして、＃１系ＣＰＵサブシステム１１２は、＃１系ＣＰＵサブシステム１１２と、ＩＯサブシステム（＃０系ＩＯサブシステム１０７および＃１系ＩＯサブシステム１１７）とのインタフェースの動作を確認する（ステップＳ１９０）。この場合、ＣＰＵ接続部１０５２、ＣＰＵ接続部１１５２、ＩＯ接続部１０６２およびＩＯ接続部１１６２による接続状態の変更に応じて、＃１系ＣＰＵサブシステム１１２は、変更された接続状態での動作を確認する。 However, if the main CPU subsystem (# 0 CPU subsystem 102) is not in the slave status but is in a different state from expected, this FT server disconnects and incorporates the slave CPU subsystem. Even if it does, it can not cancel out of sync. As a result, the CPU synchronization unit 1151 repeatedly disconnects (turns off the power) the subordinate CPU subsystem N times (N is a predetermined threshold) or more. After being separated N times or more ("Yes" in step S170), the power of the slave CPU subsystem (# 1 CPU subsystem 112) is turned on and activated. Then, the # 1 system CPU subsystem 112 checks the operation of the interface between the # 1 system CPU subsystem 112 and the IO subsystem (# 0 system IO subsystem 107 and # 1 system IO subsystem 117) (step S190). In this case, the # 1 CPU subsystem 112 checks the operation in the changed connection state according to the change in the connection state by the CPU connection unit 1052, the CPU connection unit 1152, the IO connection unit 1062, and the IO connection unit 1162. Do.

上記の各インタフェースで動作が正常であることが確認されると、ＣＰＵ二重化制御回路１０５１のＣＰＵ接続部１０５２は、ＣＰＵ接続部１１５２およびＩＯ接続部１１６２と連係して主系のＣＰＵサブシステムを切り替える（ステップＳ２００）。すなわち、主系のＣＰＵサブシステムは、＃０系ＣＰＵサブシステム１０２から＃１系ＣＰＵサブシステム１１２に切り替わる。これにより、ＦＴサーバは、同期するようになる。 When it is confirmed that the operation is normal in each of the above interfaces, the CPU connection unit 1052 of the CPU duplication control circuit 1051 switches the main CPU subsystem in cooperation with the CPU connection unit 1152 and the IO connection unit 1162 (Step S200). That is, the main CPU subsystem switches from the # 0 system CPU subsystem 102 to the # 1 system CPU subsystem 112. This causes the FT server to synchronize.

図５におけるＳ１９０の従系のＣＰＵサブシステムと各ＩＯサブシステムとのＩ／Ｆを確認する処理について、図６のフローチャートを用いて、従系のＣＰＵサブシステムが＃１系である場合を例に説明する。 With regard to the processing of confirming the I / F between the slave CPU subsystem and each IO subsystem in S190 in FIG. 5, using the flowchart in FIG. Explain to.

図６は、本発明の第２の実施形態に係るフォールトトレラントサーバにおいて、従系のＣＰＵサブシステムとＩＯサブシステムとのＩ／Ｆを確認する処理を説明するフローチャートである。また、図９は、本発明の第２の実施形態に係るフォールトトレラントサーバにおけるサブシステムの接続状態を説明する図である。図９は、従系のＣＰＵサブシステムとＩＯサブシステムとのインタフェース（Ｉ／Ｆ）を確認する処理における＃０系ＣＰＵサブシステム１０２、＃０系ＩＯサブシステム１０７、＃１系ＣＰＵサブシステム１１２、＃１系ＩＯサブシステム１１７の接続状態を説明する図である。なお、図を簡素化するために二重化回路の記述は、省略している。 FIG. 6 is a flowchart for explaining the process of confirming the I / F between the slave CPU subsystem and the IO subsystem in the fault tolerant server according to the second embodiment of the present invention. FIG. 9 is a diagram for explaining the connection state of subsystems in the fault tolerant server according to the second embodiment of the present invention. FIG. 9 shows # 0 system CPU subsystem 102, # 0 system IO subsystem 107, # 1 system CPU subsystem 112 in the process of confirming the interface (I / F) between the slave CPU subsystem and the IO subsystem. FIG. 9 is a diagram for explaining the connection state of the # 1 system IO subsystem 117. The description of the duplex circuit is omitted to simplify the drawing.

図６において、ＦＴサーバの＃１系ＣＰＵサブシステム１１２は、始めに、＃１系ＣＰＵサブシステム１１２と、＃１系ＩＯサブシステム１１７とのＩ／Ｆが正常に動作していることを確認する(ステップＳ１９１）。 In FIG. 6, the # 1 CPU subsystem 112 of the FT server first confirms that the I / F between the # 1 CPU subsystem 112 and the # 1 IO subsystem 117 is operating normally. (Step S191).

Ｓ１９１の処理の詳細を、図７を用いて説明する。図７は、本発明の第２の実施形態に係るフォールトトレラントサーバにおいて、＃１系ＣＰＵサブシステム１１２と、＃１系ＩＯサブシステム１１７とのＩ／Ｆを確認する処理を説明するフローチャートである。 Details of the process of S191 will be described with reference to FIG. FIG. 7 is a flowchart for explaining the process of confirming the I / F between the # 1 system CPU subsystem 112 and the # 1 system IO subsystem 117 in the fault tolerant server according to the second embodiment of the present invention. .

始めに、ＦＴサーバは、従系である＃１系ＣＰＵサブシステム１１２を起動する（ステップＳ３１０）。次に、ＣＰＵ同期部１０５１とＣＰＵ同期部１１５１は、主系である＃０系ＣＰＵサブシステム１０２から、従系である＃１系ＣＰＵサブシステム１１２にコンテキストをコピーして、両系を一致させる（ステップＳ３２０）。Ｓ３１０〜Ｓ３２０において、サブシステムの接続状態は、図９の（ａ）の状態である。 First, the FT server activates the subordinate # 1 CPU subsystem 112 (step S310). Next, the CPU synchronization unit 1051 and the CPU synchronization unit 1151 copy the context from the main system # 0 CPU subsystem 102 to the secondary system # 1 system CPU subsystem 112 so that both systems coincide. (Step S320). In S310 to S320, the connection state of the subsystem is the state of (a) of FIG.

それから、ＣＰＵ接続部（１０５２および１１５２）と、ＩＯ接続部（１０６２および１１６２）は、主系のサブシステム（＃０系サブシステム１０１）と、従系のサブシステム（＃１系サブシステム１１１）の動作を分離する（ステップＳ３３０）。この状態（図９の（ｂ）の接続状態）において、＃０系サブシステム１０１は、＃１系サブシステム１１１と接続されていないように見える。このとき、同様に、＃１系サブシステム１１１からは、＃０系サブシステム１０１と接続されていないように見える。サブシステムを分離した後は、＃０系ＣＰＵサブシステム１０２と＃０系ＩＯサブシステム１０７によって、運用は、継続される。 Then, the CPU connections (1052 and 1152) and IO connections (1062 and 1162) are the main subsystem (# 0 system subsystem 101) and the slave subsystem (# 1 system subsystem 111). Operation is separated (step S330). In this state (connection state in FIG. 9B), it appears that the # 0 subsystem 101 is not connected to the # 1 subsystem 111. At this time, similarly, it appears that the # 1 subsystem 111 is not connected to the # 0 subsystem 101. After separating the subsystems, the operation is continued by the # 0 system CPU subsystem 102 and the # 0 system IO subsystem 107.

一方、図９の（ｂ）の接続状態において、＃１系ＣＰＵサブシステム１１２は、＃１系ＣＰＵサブシステム１１２と＃１系ＩＯサブシステム１１７とのＩ／Ｆが正常に動作しているかを確認する（ステップＳ３４０）。＃１系ＣＰＵサブシステム１１２は、例えば、ダミーのデータを、（ＣＰＵ接続部１１５２及びＩＯ接続部１１６２を経由して）＃１系ＩＯサブシステム１１７に送り、返却される結果が期待値の通りであるかを確認する。Ｓ３３０〜Ｓ３４０において、サブシステムの接続状態は、図９の（ｂ）の状態である。 On the other hand, in the connection state shown in FIG. 9B, the # 1 CPU subsystem 112 determines whether the I / F between the # 1 CPU subsystem 112 and the # 1 IO subsystem 117 is operating normally. It confirms (step S340). For example, the # 1 CPU subsystem 112 sends dummy data to the # 1 system IO subsystem 117 (via the CPU connection unit 1152 and the IO connection unit 1162), and the returned result is as expected. Check if it is. In S330 to S340, the connection state of the subsystem is the state of (b) in FIG.

確認した結果が正常でない場合（図６のＳ１９２にて「Ｎｏ」）、＃１系サブシステム１１１は、交換する必要があると＃１系ＣＰＵサブシステム１１２によって判断される(ステップＳ１９５）。確認した結果が正常である場合（図６のＳ１９２にて「Ｙｅｓ」）、＃１系ＣＰＵサブシステム１１２は、＃１系ＣＰＵサブシステム１１２と、＃０系ＩＯサブシステム１０７とのＩ／Ｆが正常に動作しているかを確認する（ステップＳ１９３）。 If the confirmed result is not normal ("No" in S192 of FIG. 6), it is determined by the # 1 system CPU subsystem 112 that the # 1 system subsystem 111 needs to be replaced (step S195). If the confirmed result is normal ("Yes" in S192 of FIG. 6), the # 1 CPU subsystem 112 is an I / F between the # 1 CPU subsystem 112 and the # 0 IO subsystem 107. Check whether they are operating normally (step S193).

ステップＳ１９３での確認処理の詳細について、図８を用いて説明する。図８は、本発明の第２の実施形態に係るフォールトトレラントサーバにおいて、＃１系ＣＰＵサブシステム１１２と、＃０系ＩＯサブシステム１０７とのＩ／Ｆを確認する処理を説明するフローチャートである。 Details of the confirmation process in step S193 will be described with reference to FIG. FIG. 8 is a flow chart for explaining the process of confirming the I / F between the # 1 system CPU subsystem 112 and the # 0 system IO subsystem 107 in the fault tolerant server according to the second embodiment of the present invention. .

始めに、ＣＰＵ接続部１１５２と、ＩＯ接続部１１６２は、＃１系ＣＰＵサブシステム１１２と＃１系ＩＯサブシステム１１７を切り離す（ステップＳ４１０）。次に、ＩＯ同期部（１０６１および１１６１）は、＃０系ＩＯサブシステム１０７から＃１系ＩＯサブシステム１１７に、コンテキストをコピーして、ＩＯを二重化する（ステップＳ４２０）。それから、ＦＴサーバは、＃１系ＣＰＵサブシステム１１２を起動する（ステップＳ４３０）。ＣＰＵ同期部（１０５１および１１５１）は、運用中の＃０系ＣＰＵサブシステム１０２のコンテキストを＃１系ＣＰＵサブシステム１１２にコピーする（ステップＳ４４０）。Ｓ４１０〜Ｓ４４０において、サブシステムの接続状態は、図９の（ｃ）の状態である。 First, the CPU connection unit 1152 and the IO connection unit 1162 disconnect the # 1 system CPU subsystem 112 and the # 1 system IO subsystem 117 (step S410). Next, the IO synchronization unit (1061 and 1161) copies the context from the # 0 system IO subsystem 107 to the # 1 system IO subsystem 117 and duplicates the IO (step S420). Then, the FT server activates the # 1 system CPU subsystem 112 (step S430). The CPU synchronization units (1051 and 1151) copy the context of the # 0 system CPU subsystem 102 in operation to the # 1 system CPU subsystem 112 (step S440). In S410 to S440, the connection state of the subsystem is the state of (c) in FIG.

ＣＰＵ接続部１０５２とＩＯ接続部１０６２は、＃０系ＩＯサブシステム１０７を＃０系ＣＰＵサブシステム１０２から切り離す（ステップＳ４５０）。＃０系ＣＰＵサブシステム１０２と＃１系ＩＯサブシステム１１７により、運用は、継続される。ここで、ＣＰＵ接続部１１５２とＩＯ接続部１０６２は、切り離された＃０系ＩＯサブシステム１０７を＃１系ＣＰＵサブシステム１１２に組み込む。そして、＃１系ＣＰＵサブシステム１１２は、＃１系ＣＰＵサブシステム１１２と＃０系ＩＯサブシステム１０７とのＩ／Ｆが正常に動作していることを確認する（ステップＳ４６０）。Ｓ４５０〜Ｓ４６０において、サブシステムの接続状態は、図９の（ｄ）の状態である。 The CPU connection unit 1052 and the IO connection unit 1062 disconnect the # 0 system IO subsystem 107 from the # 0 system CPU subsystem 102 (step S450). Operation is continued by the # 0 system CPU subsystem 102 and the # 1 system IO subsystem 117. Here, the CPU connection unit 1152 and the IO connection unit 1062 incorporate the disconnected # 0 system IO subsystem 107 into the # 1 system CPU subsystem 112. Then, the # 1 system CPU subsystem 112 confirms that the I / F between the # 1 system CPU subsystem 112 and the # 0 system IO subsystem 107 is operating normally (step S460). In S450 to S460, the connection state of the subsystem is the state of (d) in FIG.

それから、ＩＯ同期部（１０６１および１１６１）は、運用中の＃１系ＩＯサブシステム１１７から＃０系ＩＯサブシステム１０７にコンテキストをコピーして二重化を行う（ステップＳ４７０）。その後、ＣＰＵ接続部１１５２とＩＯ接続部１０６２は、＃０系ＩＯサブシステム１０７を＃１系ＣＰＵサブシステム１１２から切り離す（ステップＳ４８０）。Ｓ４７０〜Ｓ４８０において、サブシステムの接続状態は、図９の（ｅ）の状態である。 Then, the IO synchronization unit (1061 and 1161) copies the context from the # 1 system IO subsystem 117 in operation to the # 0 system IO subsystem 107 to perform duplexing (step S470). Thereafter, the CPU connection unit 1152 and the IO connection unit 1062 disconnect the # 0 system IO subsystem 107 from the # 1 system CPU subsystem 112 (step S480). At S470 to S480, the connection state of the subsystem is the state of (e) of FIG.

確認した結果が正常でない場合（図６のＳ１９４にて「Ｎｏ」）、ＣＰＵ接続部１０５２とＩＯ接続部１１６２は、＃１系ＩＯサブシステム１１７を＃０系ＣＰＵサブシステム１０２から切り離す（ステップＳ１９６）。そして、＃１系サブシステム１１１を交換（ステップＳ１９５）した後に、ＦＴサーバは、Ｓ１９１から処理する。確認した結果が正常である場合（図６のＳ１９４にて「Ｙｅｓ」）、図６に示す従系のＣＰＵサブシステムとＩＯサブシステムとのＩ／Ｆを確認する処理（図５のＳ１９０）を終了する。そして、ＣＰＵ二重化制御回路１０５１は、主系のＣＰＵサブシステムを、＃０系ＣＰＵサブシステム１０２から＃１系ＣＰＵサブシステム１１２に切り替える（ステップＳ２００）。 If the confirmed result is not normal ("No" in S194 of FIG. 6), the CPU connection unit 1052 and the IO connection unit 1162 disconnect the # 1 system IO subsystem 117 from the # 0 system CPU subsystem 102 (step S196). ). Then, after exchanging the # 1 subsystem 111 (step S195), the FT server processes from S191. If the confirmed result is normal ("Yes" in S194 of FIG. 6), the process (S190 of FIG. 5) of confirming the I / F between the slave CPU subsystem and the IO subsystem shown in FIG. finish. Then, the CPU duplication control circuit 1051 switches the main CPU subsystem from the # 0 system CPU subsystem 102 to the # 1 system CPU subsystem 112 (step S200).

次に、図５におけるＳ２００の主系のＣＰＵサブシステムを切り替える処理について、図１０のフローチャートを用いて説明する。 Next, the process of switching the main CPU subsystem in S200 of FIG. 5 will be described using the flowchart of FIG.

図１０は、本発明の第２の実施形態に係るフォールトトレラントサーバにおける主系のＣＰＵサブシステムを切り替える処理を説明するフローチャートである。始めに、ＦＴサーバは、従系のＣＰＵサブシステム（＃１系ＣＰＵサブシステム１１２）を起動する（ステップＳ２０１）。それから、ＣＰＵ同期部１０５１とＣＰＵ同期部１１５１は、主系のＣＰＵサブシステムから、従系のＣＰＵサブシステムにコンテキストをコピーし、両系のコンテキストを一致させる（ステップＳ２０２）。すなわち、ＣＰＵ同期部１０５１とＣＰＵ同期部１１５１は、＃０系ＣＰＵサブシステム１０２から＃１系ＣＰＵサブシステム１１２にコンテキストをコピーする。それから、ＣＰＵ二重化制御回路１０５は、主系と従系を切り替える（ステップＳ２０３）。 FIG. 10 is a flow chart for explaining the process of switching the main CPU subsystem in the fault tolerant server according to the second embodiment of the present invention. First, the FT server activates the slave CPU subsystem (# 1 CPU subsystem 112) (step S201). Then, the CPU synchronization unit 1051 and the CPU synchronization unit 1151 copy the context from the main CPU subsystem to the slave CPU subsystem and match the contexts of both systems (step S202). That is, the CPU synchronization unit 1051 and the CPU synchronization unit 1151 copy the context from the # 0 system CPU subsystem 102 to the # 1 system CPU subsystem 112. Then, the CPU duplication control circuit 105 switches the master system and the slave system (step S203).

次に、ＦＴサーバは、従系となった＃０系ＣＰＵサブシステム１０２にパワーサイクルを実施する（ステップＳ２０４）。ＣＰＵ同期部１０５１とＣＰＵ同期部１１５１は、主系のＣＰＵサブシステムから、従系のＣＰＵサブシステムにコンテキストをコピーし、両系のコンテキストを一致させる（ステップＳ２０５）。すなわち、ＣＰＵ同期部１０５１とＣＰＵ同期部１１５１は、＃１系ＣＰＵサブシステム１１２からと、＃０系ＣＰＵサブシステム１０２にコンテキストをコピーする。そして、ＣＰＵ同期部１１５１は、同期するために＃１系ＣＰＵサブシステム１１２と＃０系ＣＰＵサブシステム１０２にリセットをかける（ステップＳ２０６）。このようにして、ＦＴサーバは、同期化を完了する。 Next, the FT server carries out a power cycle on the # 0 system CPU subsystem 102 which has become a subordinate system (step S204). The CPU synchronization unit 1051 and the CPU synchronization unit 1151 copy the context from the main CPU subsystem to the slave CPU subsystem, and match the contexts of both systems (step S205). That is, the CPU synchronization unit 1051 and the CPU synchronization unit 1151 copy contexts from the # 1 system CPU subsystem 112 and the # 0 system CPU subsystem 102. Then, the CPU synchronization unit 1151 resets the # 1 system CPU subsystem 112 and the # 0 system CPU subsystem 102 to synchronize (step S206). In this way, the FT server completes the synchronization.

この手法を用いることにより、主系のＣＰＵサブシステムであった＃０系ＣＰＵサブシステム１０２にパワーサイクルをかけることが可能となり、図１１を用いて前述した主系のＣＰＵサブシステムが期待と異なる状態になっていた場合にも同期ずれを解消することができる。 By using this method, it is possible to apply a power cycle to # 0 CPU subsystem 102 which was the main CPU subsystem, and the main CPU subsystem described above with reference to FIG. 11 is different from the expectation. Even in the state, it is possible to eliminate the synchronization deviation.

以上、説明したように、第２の実施形態には、フォールトトレラントサーバにおけるＣＰＵの同期ずれを解消する動作において、無停止で、二重化への復帰を安定的に実現することができるという効果がある。その理由は、ＣＰＵサブシステムの系切り替え処理を行う前に切り替え先のＣＰＵサブシステムとＩＯサブシステムとの動作を検証することによって、切り替え後に動作不良が発生する可能性を排除するからである。 As described above, according to the second embodiment, in the operation for eliminating the CPU synchronization deviation in the fault tolerant server, there is an effect that recovery to duplexing can be stably realized without interruption. . The reason is that the possibility of an operation failure occurring after switching is eliminated by verifying the operation of the switching target CPU subsystem and the IO subsystem before system switching processing of the CPU subsystem is performed.

以上、実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限定されものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。 Although the present invention has been described above with reference to the embodiments, the present invention is not limited to the above embodiments. The configurations and details of the present invention can be modified in various ways that can be understood by those skilled in the art within the scope of the present invention.

１１第１のサブシステム
１２第１のＣＰＵサブシステム
１３第１のＩＯサブシステム
１４第１の制御部
２１第２のサブシステム
２２第２のＣＰＵサブシステム
２３第２のＩＯサブシステム
２４第２の制御部
３１第１の同期部
３２第１の接続部
４１第２の同期部
４２第２の接続部
１０１＃０系サブシステム
１０２＃０系ＣＰＵサブシステム
１０３ＤＩＭＭ
１０４ＣＰＵ
１０５ＣＰＵ二重化制御回路
１０６ＩＯ二重化制御回路
１０７＃０系ＩＯサブシステム
１０８増設ＰＣＩカード
１０９オンボードＬＡＮ
１１０ＨＤＤ
１１１＃１系サブシステム
１１２＃１系ＣＰＵサブシステム
１１３ＤＩＭＭ
１１４ＣＰＵ
１１５ＣＰＵ二重化制御回路
１１６ＩＯ二重化制御回路
１１７＃１系ＩＯサブシステム
１１８増設ＰＣＩカード
１１９オンボードＬＡＮ
１２０ＨＤＤ 11 first subsystem 12 first CPU subsystem 13 first IO subsystem 14 first control unit 21 second subsystem 22 second CPU subsystem 23 second IO subsystem 24 second Control unit 31 first synchronization unit 32 first connection unit 41 second synchronization unit 42 second connection unit 101 # 0 system subsystem 102 # 0 system CPU subsystem 103 DIMM
104 CPU
105 CPU redundant control circuit 106 IO redundant control circuit 107 # 0 system IO subsystem 108 expansion PCI card 109 onboard LAN
110 HDD
111 # 1 system subsystem 112 # 1 system CPU subsystem 113 DIMM
114 CPU
115 CPU redundant control circuit 116 IO redundant control circuit 117 # 1 system IO subsystem 118 expansion PCI card 119 onboard LAN
120 HDD

Claims

A first subsystem comprising a first CPU subsystem, a first IO subsystem, and first control means connected to the first CPU subsystem and the first IO subsystem;
A second subsystem comprising a second CPU subsystem, a second IO subsystem, and second control means connected to the second CPU subsystem and the second IO subsystem; Including
The first control means and the second control means
It is configured to control duplexing in which one of the first subsystem and the second subsystem is a main system and the other is a slave system, and control a connection state between the two systems and between the systems.
The first CPU subsystem and the second CPU subsystem operate while the first CPU subsystem operates as a master CPU subsystem and the second CPU subsystem operates as a slave CPU subsystem. When the second CPU subsystem is powered off and powered on, the context of the first CPU subsystem is copied to the second CPU subsystem; Reset for synchronization with the second CPU subsystem and the second CPU subsystem,
When the synchronization deviation can not be eliminated, the interface between the second CPU subsystem and the second IO subsystem, and the interface between the second CPU subsystem and the first IO subsystem are normal. Change the connection status to confirm that it is working.
Fault-tolerant server.

The first control means comprises a first synchronization means and a first connection means.
The second control means comprises a second synchronization means associated with the first synchronization means, and a second connection means.
When the first CPU subsystem operates as a master CPU subsystem and the second CPU subsystem operates as a slave CPU subsystem, the first CPU subsystem and the second CPU subsystem The first synchronization means and the second synchronization means perform the first synchronization after the second synchronization means performs the power-off and the power-on of the second CPU subsystem when the synchronization deviation occurs. Copy the context of the CPU subsystem to the second CPU subsystem, and reset the first CPU subsystem and the second CPU subsystem for synchronization.
When the first synchronization means and the second synchronization means can not eliminate the synchronization deviation, the first connection means and the second connection means are the second CPU subsystem and the second IO. The fault tolerant system according to claim 1, wherein the connection state is changed so that it can be confirmed that the interface with the subsystem and the interface between the second CPU subsystem and the first IO subsystem are operating properly. server.

The second CPU subsystem interfaces with the second CPU subsystem and the second IO subsystem after the connection state is changed by the connection unit, and the second CPU subsystem and the first The first control means switches the main CPU subsystem from the first CPU subsystem to the second CPU subsystem when it is confirmed that the IO subsystem is normal The fault tolerant server according to claim 2.

The first control means according to any one of claims 1 to 3, wherein the first control means includes a CPU duplication control circuit for controlling the first CPU subsystem and an IO duplication control circuit for controlling the IO subsystem. A fault tolerant server according to any one of the claims.

After switching the main CPU subsystem from the first CPU subsystem to the second CPU subsystem by the first control means,
After the first synchronization means powers off and powers on the first CPU subsystem, the first synchronization means and the second synchronization means execute the context of the second CPU subsystem. The fault tolerant server according to claim 2 or 3 , wherein the first CPU subsystem and the second CPU subsystem are reset for synchronization by copying to the first CPU subsystem.

A first subsystem comprising a first CPU subsystem, a first IO subsystem, and first control means connected to the first CPU subsystem and the first IO subsystem;
A second subsystem comprising a second CPU subsystem, a second IO subsystem, and second control means connected to the second CPU subsystem and the second IO subsystem; Including
The first control means and the second control means
A fault tolerant server configured to control duplexing in which one of the first subsystem and the second subsystem is a primary system and the other is a secondary system, and to control the connection state between the two systems and between the systems. In
The first CPU subsystem and the second CPU subsystem operate while the first CPU subsystem operates as a master CPU subsystem and the second CPU subsystem operates as a slave CPU subsystem. When the second CPU subsystem is powered off and powered on, the context of the first CPU subsystem is copied to the second CPU subsystem; Reset for synchronization with the second CPU subsystem and the second CPU subsystem,
When the synchronization deviation can not be eliminated, the interface between the second CPU subsystem and the second IO subsystem, and the interface between the second CPU subsystem and the first IO subsystem are normal. Change the connection status to confirm that it is working.
Synchronization method.

A first subsystem comprising a first CPU subsystem, a first IO subsystem, and first control means connected to the first CPU subsystem and the first IO subsystem;
A second subsystem comprising a second CPU subsystem, a second IO subsystem, and second control means connected to the second CPU subsystem and the second IO subsystem; Including
The first control means and the second control means
A fault tolerant server configured to control duplexing in which one of the first subsystem and the second subsystem is a primary system and the other is a secondary system, and to control the connection state between the two systems and between the systems. To
The first CPU subsystem and the second CPU subsystem operate while the first CPU subsystem operates as a master CPU subsystem and the second CPU subsystem operates as a slave CPU subsystem. When the second CPU subsystem is powered off and powered on, the context of the first CPU subsystem is copied to the second CPU subsystem; A synchronization function for resetting for synchronization with the second CPU subsystem and the second CPU subsystem;
When the synchronization deviation can not be eliminated by the synchronization function, an interface between the second CPU subsystem and the second IO subsystem, and between the second CPU subsystem and the first IO subsystem A computer program that implements a connection function that changes the connection state to one that can confirm that the interface is operating properly.