JP6462035B2 - バックプレーン基板及びそれを用いた有機発光表示装置 - Google Patents

Description

本発明は、バックプレーン基板に関し、特に、超高解像度を有する構造において、小さくなったサブ画素でも十分なストレージ容量を確保することができるバックプレーン基板及びそれを用いた有機発光表示装置に関する。

移動通信端末機、ノートパソコンのような各種携帯用電子機器の発展に伴い、これらに適用できる平板表示装置（Ｆｌａｔ Ｐａｎｅｌ Ｄｉｓｐｌａｙ Ｄｅｖｉｃｅ）に対する要求が増大している。

平板表示装置としては、液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ Ｄｅｖｉｃｅ）、プラズマ表示装置（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ ｄｅｖｉｃｅ）、電界放出表示装置（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ Ｄｅｖｉｃｅ）、有機又は無機発光表示装置（Ｏｒｇａｎｉｃ ｏｒ Ｉｎｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ Ｄｉｓｐｌａｙ Ｄｅｖｉｃｅ）などが研究されている。このような平板表示装置の中でも、特に有機発光表示装置は、量産技術の発展、駆動手段の容易性、低電力消費、高画質、大画面の実現及び軟性化の利点によって、適用分野が拡大されている。

また、このような平板表示装置は複数個の画素をマトリクス状に備え、複数個の画素は、それぞれが３つ以上のサブ画素を有するため、各サブ画素を個別的に制御することができるＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）をサブ画素内に１つ以上備える。

ところが、拡張現実や仮想現実のように高解像度が要求される表示装置においては、限定された表示装置のサイズ内に高解像度を有するため、個別画素の大きさが次第に小さくなる。また、有機発光表示装置のように、発光素子を個別素子に直接有する表示装置においては、個別サブ画素の選択的な階調表現のために、小さくなった個別サブ画素内に最小２Ｔ１Ｃ（２ ｔｒａｎｓｉｓｔｏｒｓ ａｎｄ １ ｃａｐａｃｉｔｏｒ）の回路素子を含めなければならないが、個別サブ画素の面積が小さいため、十分なホールディング特性を有する素子の具現が難しく、そのため、画面上に実感のある階調表現が不可能であるのが現状である。

特開２０１６−００６５１６号公報

本発明は、上述した問題点を解決するために案出されたもので、超高解像度を有する構造において、小さくなったサブ画素でも十分なストレージ容量を確保することができるバックプレーン基板及びそれを用いた有機発光表示装置を提供することに、その目的がある。

上記のような目的を達成するための本発明のバックプレーン基板は、複数個のサブ画素を有する基板と、前記サブ画素の各々に、第１方向に配置されたスキャンライン及びセンシングラインと、前記サブ画素の各々に、第１方向と交差する方向に配置された第１電圧ライン及びデータラインと、前記サブ画素内の、前記スキャンライン及びセンシングラインと前記第１電圧ライン及びデータラインとが交差して定義されたストレージキャパシタ領域に、第１ストレージ電極、前記第１ストレージ電極と一部重畳する第２ストレージ電極、前記第１及び第２ストレージ電極の両方と重畳し、前記第２ストレージ電極と第１ノードで接続された第２ストレージ接続電極、及び前記第２ストレージ接続電極と重畳し、前記第１及び第２ストレージ電極が重畳しない第２ノードで前記第１ストレージ電極と接続された第１ストレージ接続電極を含むストレージキャパシタとを含む。

そして、前記第２ストレージ接続電極が前記第１ノードで貫通して側面接続する第１半導体層、及び前記第１ストレージ接続電極が前記第２ノードで貫通して側面接続する第２半導体層をさらに含む。

また、前記第１半導体層の上側に重畳する前記スキャンラインの領域をスイッチングゲート電極とし、前記第１半導体層の両端に前記データライン及び前記第１ノードと接続されたスイッチング薄膜トランジスタと、前記第２半導体層の下側に重畳する前記第２ストレージ電極を駆動ゲート電極とし、前記第２ノード及び前記第１電圧ラインとそれぞれ前記第２ストレージ電極の外側で接続された駆動薄膜トランジスタとをさらに含むことができる。

また、前記サブ画素に前記データラインと平行な第２電圧ラインをさらに含み、前記第２半導体層は、前記第２ノードから延びて前記第２電圧ライン上に接続されてもよい。

前記第２半導体層の上側に重畳する前記センシングラインの領域をセンシングゲート電極とし、前記第２ノード及び前記第２電圧ラインとそれぞれ前記センシングラインの外側で接続されたセンシング薄膜トランジスタをさらに含むことができる。

前記第１ストレージ電極は、前記ストレージキャパシタ領域の５０％以上〜１００％の面積を占めることができる。

そして、前記第１ストレージ電極は、平面的に前記スキャンライン及びセンシングラインに上下が隣接し、前記データライン及び第１電圧ラインに左右が隣接することができる。

また、前記基板上に、前記第１ストレージ電極、前記第２ストレージ電極、前記第１及び第２半導体層、前記スキャンライン及びセンシングライン、前記データライン及び第１及び第２電圧ライン、第２ストレージ接続電極、第１ストレージ接続電極の順で配置されていることが好ましい。

前記第１ストレージ電極と前記第２ストレージ電極との層間に第１絶縁膜と、前記第２ストレージ電極と前記第１及び第２半導体層との層間に第１ゲート絶縁膜と、前記第１及び第２半導体層と、前記スキャンライン及びセンシングラインとの層間に第２ゲート絶縁膜と、前記スキャンライン及びセンシングラインと、前記データライン及び第１及び第２電圧ラインとの層間に第２絶縁膜と、前記データライン及び第１及び第２電圧ラインと前記第２ストレージ接続電極との層間に第３絶縁膜と、前記第２ストレージ接続電極と前記第１ストレージ接続電極との層間に第４絶縁膜とをさらに含むことができる。

同一の目的を達成するための本発明の有機発光表示装置は、複数個のサブ画素を有する基板と、前記サブ画素の各々に、第１方向に配置されたスキャンライン及びセンシングラインと、前記サブ画素の各々に、第１方向と交差する方向に配置された第１電圧ライン及びデータラインと、前記サブ画素内の、前記スキャンライン及びセンシングラインと前記第１電圧ライン及びデータラインとが交差して定義されたストレージキャパシタ領域に、第１ストレージ電極、前記第１ストレージ電極と一部重畳する第２ストレージ電極、前記第１及び第２ストレージ電極の両方と重畳し、前記第２ストレージ電極と第１ノードで接続された第２ストレージ接続電極、及び前記第２ストレージ接続電極と重畳し、前記第１及び第２ストレージ電極が重畳しない第２ノードで前記第１ストレージ電極と接続された第１ストレージ接続電極を含むストレージキャパシタと、前記第２ストレージ接続電極が前記第１ノードで貫通して側面接続する第１半導体層、及び前記第１ストレージ接続電極が前記第２ノードで貫通して側面接続する第２半導体層と、前記第１半導体層の上側に重畳する前記スキャンラインの領域をスイッチングゲート電極とし、前記第１半導体層の両端で前記データライン及び前記第１ノードと接続されたスイッチング薄膜トランジスタと、前記第２半導体層の下側に重畳する前記第２ストレージ電極を駆動ゲート電極とし、前記第２ノード及び前記第１電圧ラインとそれぞれ前記第２ストレージ電極の外側で接続された駆動薄膜トランジスタと、前記第１ストレージ接続電極とアノードが接続され、接地端子とカソードが接続され、前記アノードとカソードとの間に発光層を含む有機層を有する有機発光ダイオードと、を含んでなることができる。

ここで、前記第１ストレージ接続電極の上部に、前記第１ストレージ接続電極の一部を露出する第１コンタクトホールを有する平坦層、及び前記アノード上に、前記第１コンタクトホールと異なる位置にバンクホールを有するバンクをさらに含むことができる。

前記アノードは、前記第１コンタクトホールを介して前記第１ストレージ接続電極上に接続され、前記有機層は、前記バンクホール内の前記アノード上に接することができる。

前記複数個のサブ画素において、前記第１コンタクトホールは同じ位置にあり、前記バンクホールは、前記第１コンタクトホールとは異なる同じ位置にあってもよい。

前記アノードは前記ストレージキャパシタ領域をカバーすることが好ましい。

また、前記サブ画素に前記データラインと平行な第２電圧ラインをさらに含み、前記第２半導体層は、前記第２ノードから延びて前記第２電圧ライン上に接続されてもよい。

前記第２半導体層の上側に重畳する前記センシングラインの領域をセンシングゲート電極とし、前記第２ノード及び前記第２電圧ラインとそれぞれ前記センシングラインの外側で接続されたセンシング薄膜トランジスタをさらに含むことができる。

前記第１ストレージ電極は、前記ストレージキャパシタ領域の５０％以上〜１００％の面積を占めることができる。

前記第１ストレージ電極は、平面的に前記スキャンライン及びセンシングラインに上下が隣接し、前記データライン及び第１電圧ラインに左右が隣接することができる。

本発明のバックプレーン基板及びそれを用いた有機発光表示装置は、次のような効果がある。

第一に、高解像度化によってサブ画素の大きさが減少し、限定されたサブ画素面積内にサブ画素の駆動のための回路構成を全て含めなければならないところ、サブ画素のホールディング特性のために要求されるストレージキャパシタを、備えられた配線の間の領域を最大限活用し、特に、並列構成のストレージキャパシタをメインストレージキャパシタに重畳させて配置させることによって、回路的及び面積の割り当ての面で他の薄膜トランジスタの配置に影響を与えることなく十分な容量のストレージキャパシタの具備が可能である。

第二に、このような並列構造のストレージキャパシタを有するバックプレーン基板は、ストレージキャパシタを含む表示装置であればいかなる構造でも適用可能であるため、限定された面積のサブ画素に十分な容量を要求する様々な形態の表示装置で利用することができる。

第三に、半導体層の下側に位置する互いに重畳するストレージ電極のうち上側に位置する第２ストレージ電極の材料を透明金属酸化膜とすることによって、半導体層を基準として上下に互いに異なる層にそれぞれストレージキャパシタ電極（接続電極）を有する構造のコンタクト部を形成する過程で、前記透明金属酸化膜からなる第２ストレージ電極の下側の第１ストレージ電極を保護することができる。これによって、コンタクト部を形成する過程で、深いエッチングが要求されても、第１ストレージ電極と第２ストレージ電極とのショートを防止することができる。また、材料的に半導体層の直下層の第２ストレージ電極を透明金属酸化膜とするとき、一般的な金属よりも、蒸着後に表面の粗さが少ないため、半導体層の結晶化特性を安定化させることもできる。

第四に、ミラー形態で隣接サブ画素を有する構造において、各サブ画素の回路構成は反転された構成であるとしても、各サブ画素の有機発光ダイオード（ＯＬＥＤ）は同じ位置、特に、発光領域の同じ位置に配置することによって、各サブ画素の発光領域別の偏差がないため、本発明の有機発光表示装置は、領域別の発光効率の均一性を得ることができる。

第五に、本発明のサブ画素の構造を備えたバックプレーン基板及び有機発光表示装置は、安定した駆動特性を有する駆動薄膜トランジスタを備えるため、長時間の駆動及び高電圧駆動にも安定した特性の回路構成を有する。

本発明の有機発光表示装置のサブ画素の回路図である。 図１のサブ画素領域内のストレージキャパシタ領域を示した平面図である。 本発明のバックプレーン基板の平面図である。 図３のＩ〜Ｉ’線上の断面図である。 図４のストレージキャパシタを示した回路図である。 第１比較例のバックプレーン基板を示した断面図である。 第２比較例のバックプレーン基板を示した断面図である。 本発明の有機発光表示装置の断面図である。 本発明の有機発光表示装置のサブ画素の配置の様々な実施例を示した概略図（その１）である。 本発明の有機発光表示装置のサブ画素の配置の様々な実施例を示した概略図（その２）である。 本発明の一実施例に係るバックプレーン基板の平面図である。 図９のバックプレーン基板を用いた有機発光表示装置の製造方法を示した工程平面図（その１）である。 図９のバックプレーン基板を用いた有機発光表示装置の製造方法を示した工程平面図（その２）である。 図９のバックプレーン基板を用いた有機発光表示装置の製造方法を示した工程平面図（その３）である。 比較例のバックプレーン基板、及び本発明のバックプレーン基板における駆動薄膜トランジスタの転移カーブ特性を示したグラフである。 比較例のバックプレーン基板、及び本発明のバックプレーン基板における駆動薄膜トランジスタの出力カーブ特性を示したグラフである。

以下、添付の図面を参照して、本発明の好ましい実施例を説明する。明細書全体において同一の参照番号は実質的に同一の構成要素を意味する。以下の説明において、本発明と関連する公知の技術あるいは構成に対する具体的な説明が本発明の要旨を不必要に曖昧にすると判断される場合、その詳細な説明を省略する。また、以下の説明で使用される構成要素の名称は、明細書作成の容易さを考慮して選択されたもので、実際の製品の部品の名称と異なり得る。

図１は、本発明の有機発光表示装置のサブ画素の回路図であり、図２は、図１のサブ画素領域内のストレージキャパシタ領域を示した平面図である。

本発明の有機発光表示装置の各サブ画素は、図１及び図２に示したように、水平方向に平行なスキャンライン（ＳＬ）１１０及びセンシングライン（ＳＳＬ）１２０と、前記スキャンライン（ＳＬ）１１０及びセンシングライン（ＳＳＬ）１２０に交差し、互いに平行な第１電圧ライン（ＶＤＬ）１３０、データライン（ＤＬ）１４０及び第２電圧ライン（ＲＬ）１５０の配線を有し、前記スキャンライン（ＳＬ）１１０とデータライン（ＤＬ）１４０との交差部にスイッチング薄膜トランジスタＳｗ−Ｔｒと、前記スイッチング薄膜トランジスタＳｗ−Ｔｒと前記第１電圧ライン（ＶＤＬ）１３０との間に駆動薄膜トランジスタＤ−Ｔｒと、前記センシングライン（ＳＳＬ）１２０と前記第２電圧ライン（ＲＬ）１５０との交差部にセンシング薄膜トランジスタＲｅｆ−Ｔｒとを備える。

ここで、前記スイッチング薄膜トランジスタＳｗ−Ｔｒと駆動薄膜トランジスタＤ−Ｔｒとの接続ノードを第１ノードＡといい、駆動薄膜トランジスタＤ−Ｔｒとセンシング薄膜トランジスタＲｅｆ−Ｔｒとの接続ノードを第２ノードＢという。

前記第１ノードＡと第２ノードＢとの間には、サブ画素のホールディング特性のためにストレージキャパシタＣｓｔが備えられ、前記ストレージキャパシタＣｓｔの一方の電極、すなわち、第２ノードＢ側は有機発光ダイオード（ＯＬＥＤ）と接続される。前記第２ノードＢに前記有機発光ダイオード（ＯＬＥＤ）のアノード電極が接続され、接地（ｇｒｏｕｎｄ）端子にカソード電極が接続され、前記アノード電極とカソード電極との間に有機発光層が備えられる。

前記スイッチング薄膜トランジスタＳｗ−Ｔｒは、スイッチングゲート電極ＳＧがスキャン（ＳＬ）１１０の部分であるか、またはこれから突出したパターンからなることができ、スイッチングドレイン電極ＳＤがデータライン（ＤＬ）１４０に接続され、スイッチングソース電極ＳＳが第１ノードＡに接続され、前記第１ノードＡは、駆動薄膜トランジスタＤ−Ｔｒのゲート電極ＤＧとも接続されてなる。

そして、駆動薄膜トランジスタＤ−Ｔｒは、第１ノードＡに接続した電極を駆動ゲート電極ＤＧとし、駆動ドレイン電極ＤＤは第１電圧ラインＶＤＬに接続され、駆動ソース電極ＤＳは第２ノードＢに接続されてなる。

また、センシング薄膜トランジスタＲｅｆ−Ｔｒは、センシングゲート電極ＲＧがセンシングライン（ＳＳＬ）１２０の部分であるか、またはこれから突出したパターンからなることができ、センシングドレイン電極ＲＤが第２電圧ラインＲＬに接続され、センシングソース電極ＲＳが第２ノードＢに接続されてなる。

ここで、前記センシングライン（ＳＳＬ）１２０、第２電圧ライン（ＲＬ）１５０及びセンシング薄膜トランジスタＲｅｆ−Ｔｒは、場合によってサブ画素から省略されてもよい。

スイッチング薄膜トランジスタＳｗ−Ｔｒは、スキャンラインＳＬ及びデータラインＤＬに接続され、当該サブ画素を選択する機能を果たす。そして、駆動薄膜トランジスタＤ−Ｔｒは、スイッチング薄膜トランジスタＳｗ−Ｔｒによって選択された画素の有機発光ダイオード（ＯＬＥＤ）を駆動する機能を果たす。前記センシング薄膜トランジスタＲｅｆ−Ｔｒが備えられる場合、センシングラインＳＳＬと第２電圧ラインＲＬとの間に接続されて、第２ノードＢの電圧値をセンシングするか、または初期化する。以下の説明では、初期化及びセンシングの利点からセンシング薄膜トランジスタＲｅｆ−Ｔｒを備えた例を基準として説明する。

図示のサブ画素の回路図の第１電圧ライン（ＶＤＬ）１３０には駆動電圧ラインが供給され、第２電圧ライン（ＲＬ）１５０には基準電圧が供給されたり、第２電圧ライン１５０を介して第２ノードＢの電圧値が読み出されたりすることができる。

前記サブ画素は、基板（以下、図４の１００参照）上に複数個がマトリクス状に備えられ、各サブ画素内に、前記離隔したスキャンライン（ＳＬ）１１０及びセンシングライン（ＳＳＬ）１２０と、離隔した前記第１電圧ライン（ＶＤＬ）１３０及びデータライン（ＤＬ）１４０とが交差する領域内にストレージキャパシタ領域ＳＴＲが定義される。

前記ストレージキャパシタ領域ＳＴＲは、対向する第１及び第２ストレージ電極が占める領域である。本発明のバックプレーン基板では、１５００ｐｐｉ（ｐｉｘｅｌ ｐｅｒ ｉｎｃｈ）以上のレベルの超高解像度の具現が可能であり、個別サブ画素の幅が数μｍ以内と非常に小さいため、サブ画素内の回路が占める面積も減少する。このような超高解像度の構造において、ストレージキャパシタＣｓｔが占めるストレージキャパシタ領域ＳＴＲを、サブ画素内のラインの間の空間を最大限利用し、容量を増加させるためにストレージキャパシタＣｓｔの回路的構成を並列に構成して、各サブ画素の階調表現を一定時間維持するためにホールディング特性を十分に維持できるようにする。

この場合、前記ストレージキャパシタをなす第１ストレージ電極は、前記ストレージキャパシタ領域ＳＴＲの５０％以上〜１００％の面積を占めることができる。したがって、前記第１ストレージ電極は、前記スキャンライン、前記センシングライン、前記データライン及び前記第１電圧ラインのうち少なくともいずれか１つに接する程度の大きさを有することができる。これは、ストレージキャパシタ領域がサブ画素内の他の薄膜トランジスタの領域と重畳することを意味し、これを通じて、サブ画素内の空間活用を最大化することを意味する。

図３は、本発明のバックプレーン基板の平面図であり、図４は、図３のＩ〜Ｉ’線上の断面図であり、図５は、図４のストレージキャパシタを示した回路図である。

図３乃至図５に示したように、本発明のバックプレーン基板は、複数個のサブ画素を有する基板と、前記各サブ画素に、第１方向に配置されたスキャンライン１１０及びセンシングライン１２０と、前記各サブ画素に、第１方向と交差する方向に配置された第１電圧ライン１３０及びデータライン１４０と、前記サブ画素内に前記スキャンライン１１０及びセンシングライン１２０と、前記第１電圧ライン１３０及びデータライン１４０とが交差して定義されたストレージキャパシタ領域ＳＴＲに、第１ストレージ電極１７０、前記第１ストレージ電極１７０と一部重畳する第２ストレージ電極１８０、前記第１及び第２ストレージ電極１７０，１８０の両方と重畳し、前記第２ストレージ電極１８０と第１ノードＡで接続された第２ストレージ接続電極１８５、及び前記第２ストレージ接続電極１８５と重畳し、前記第１及び第２ストレージ電極１７０，１８０が互いに重畳しない第２ノードＢで前記第１ストレージ電極１７０と接続した第１ストレージ接続電極１７５を含むストレージキャパシタＣｓｔと、を含む。

そして、前記第２ストレージ接続電極１８５が前記第１ノードＡで貫通して側面接続する第１半導体層１６３、及び前記第１ストレージ接続電極１７５が前記第２ノードＢで貫通して側面接続する第２半導体層１６５が備えられる。特に、第１及び第２ノードＡ，Ｂで前記第１及び第２半導体層１６３，１６５を貫通して電気的コンタクトが行われるため、ストレージキャパシタをなす電極以外に、それぞれスイッチング薄膜トランジスタＳｗ−Ｔｒのソース電極や駆動薄膜トランジスタＤ−Ｔｒ及びセンシング薄膜トランジスタＲｅｆ−Ｔｒのソース電極を別途に形成する必要がなく、これによって、これらの電極とのコンタクト部位を別途に形成する必要がないため、画素内のストレージキャパシタと備えられた薄膜トランジスタとの重畳構成が可能であり、回路的にストレージキャパシタ領域ＳＴＲを完全に利用できるので、小さい面積のサブ画素において複数個の薄膜トランジスタの構成が容易である。

また、スイッチング薄膜トランジスタＳｗ−Ｔｒは、前記第１半導体層１６３の上側に重畳する前記スキャンライン１１０の領域をスイッチングゲート電極とし、前記第１半導体層１６３の両端にそれぞれ前記データライン１４０及び前記第２ストレージ接続電極１８５と第１及び第２コンタクト部ＣＴ１，ＣＴ２を置いて接続されている。前記第２コンタクト部ＣＴ２は第１ノードＡに該当し、前記第１ノードＡに接続される電極、すなわち、第１半導体層１６３の領域、第２ストレージ電極１８０、第２ストレージ接続電極１８５は全て同一の電位を有する。ここで、前記第１半導体層１６３は、前記スキャンライン１１０を中央に置いて、その両端に、スキャンライン１１０と離隔してデータライン１４０及び第２ストレージ接続電極１８５を備える。この場合、前記データライン１４０及び第２ストレージ接続電極１８５は、それぞれスイッチングドレイン電極とスイッチングソース電極として用いられる。そして、前記第２ストレージ接続電極１８５は、第１ノードＡで前記第１半導体層１６３を貫通し、下側に前記第２ストレージ電極１８０と接続されている。

前記第１半導体層１６３は、一例として、上下反転された‘Ｌ’字状であり、中央にスキャンライン１１０の重畳部位をチャネル領域として有し、前記チャネル領域は、不純物がドープされない真性領域であり、前記チャネル領域の両側にドーピング領域が定義されて、各ドーピング領域において、データライン１４０及び第２ストレージ接続電極１８５との接続部位が位置する。したがって、第１ノードＡは、前記第１半導体層１６３のドーピング領域に位置する。

前記駆動薄膜トランジスタＤ−Ｔｒは、前記第２半導体層１６５の下側に重畳する前記第２ストレージ電極１８０を駆動ゲート電極とし、前記第２ストレージ電極１８０の外側に第２半導体層１６５と第１電圧ライン１３０及び第１ストレージ接続電極１７５とが第３及び第４コンタクト部ＣＴ３，ＣＴ４を置いて接続されている。前記第４コンタクト部ＣＴ４は第２ノードＢに該当し、前記第２ノードＢに接続される電極、すなわち、第１ストレージ電極１７０、第２半導体層１６５の第４コンタクト部ＣＴ４との接続領域、第１ストレージ接続電極１７５は全て同一の電位を有する。ここで、駆動ゲート電極として機能するものは、第２半導体層１６５の下側の第２ストレージ電極１８０であって、第１ノードＡとの電気的な接続を有するため、前記スイッチング薄膜トランジスタのソース電極の電位と同一の電位を有し、前記駆動薄膜トランジスタＤ−Ｔｒがターンオンされるためには、スイッチング薄膜トランジスタＳｗ−Ｔｒが選択されなければならない。そして、前記第２半導体層１６５は、前記第２ストレージ電極１８０を中央に置いて、その両端に、スキャンライン１１０と離隔してそれぞれ第１電圧ライン１３０及び第１ストレージ接続電極１７５が接続され、接続部位がそれぞれの駆動ドレイン電極及び駆動ソース電極として用いられる。そして、前記第１ストレージ接続電極１７５は、第２ノードＢで前記第１半導体層１６５を貫通し、下側に前記第１ストレージ電極１７０と接続されている。

一方、図４を参照すると、垂直断面視で、基板１００に近い側に前記第１及び第２ストレージ電極１７０，１８０、第２ストレージ接続電極１８５及び第１ストレージ接続電極１７５が配置され、これらの電極は全てストレージキャパシタ領域ＳＴＲ内に位置し、第２ノードＢにおいて、前記第１ストレージ接続電極１７５は、第１ストレージ電極１７０との間の層間に位置する第２ストレージ電極１８０及び第２ストレージ接続電極１８５と非接続状態を維持しなければならないため、相対的に、第２ストレージ電極１８０及び第２ストレージ接続電極１８５は、第２ノードＢ、すなわち、第４コンタクト部ＣＴ４を避けて位置しなければならない。したがって、前記第２ストレージ電極１８０及び前記第２ストレージ接続電極１８５は、第１ストレージ電極１７０及び第１ストレージ接続電極１７５よりも小さい面積で形成される。

前記第１ストレージ電極１７０は、前記ストレージキャパシタ領域ＳＴＲの５０％以上〜１００％の面積を占めることができ、場合によっては、前記第１ストレージ電極１７０は、他の配線と異なる層に備えられているため、前記スキャンライン１１０、前記センシングライン１２０、前記データライン１４０及び前記第１電圧ライン１３０のうち少なくともいずれか１つに接することもできる。そして、第１ストレージ電極１７０と第２ストレージ電極１８０がそれぞれ一つの接続電極及び一つの接続部位を有する場合を図示したが、接続電極及び接続部位は複数個備えられてもよい。

本発明のバックプレーン基板において、図５に示したように、各サブ画素のストレージキャパシタＣｓｔの容量は、前記第２ストレージ電極１８０の大きさが小さいことで、第１ストレージ電極１７０との重畳部位から得られる第１ストレージキャパシタＣｓｔ１のみの容量が小さくても、再びこれと重畳する上側に第２ストレージ接続電極１８５と第２ストレージ接続電極１８５の第２ストレージキャパシタＣｓｔ２を備えることによって、並列接続されたストレージキャパシタの接続によって、単一接続のストレージキャパシタの構造に比べて２倍の水準に総ストレージキャパシタンスを向上させることができる。また、ストレージキャパシタンスを増加させても、サブ画素の他の部位を侵入せず、既に利用している第１ストレージ電極１７０のサイズ内で補助容量の第２ストレージキャパシタＣｓｔ２をさらに備えて、超高解像度の限定されたサブ画素面積を有する構造において十分なストレージキャパシタンスを確保することができ、これによって活用が容易である。

また、前記サブ画素に前記データライン（ＤＬ）１４０と平行な第２電圧ライン１５０をさらに含み、前記第２半導体層１６５は、前記第２ノードＢから延びて前記第２電圧ライン１５０上に接続され得る。

そして、前記第２半導体層１６５の上側に重畳する前記センシングライン１２０の領域をセンシングゲート電極とし、そのセンシングドレイン電極及びセンシングソース電極が前記第２ノードＢ及び前記第２電圧ライン１５０とそれぞれ前記センシングライン１２０の外側で接続されたセンシング薄膜トランジスタ（Ｒｅｆ−Ｔｒ）をさらに含むことができる。一方、前記センシング薄膜トランジスタＲｅｆ−Ｔｒは、場合によって、サブ画素に備える回路を２Ｔ１Ｃとするとき、省略することができ、この場合、センシングラインと第２電圧ラインも共に省略され、このときのストレージキャパシタ領域ＳＴＲは、前記スキャンラインと、前記スキャンラインと交差するデータライン及び第１電圧ラインとの間の領域として定義できる。

そして、前記第１ストレージ電極１７０は、図３に示したように、平面的に前記スキャンライン１１０とセンシングライン１２０に上下が隣接したり、前記データライン１４０と第１電圧ライン１３０に左右が隣接したりすることができる。これは、前記第１ストレージ電極１７０が他のラインと異なる層に位置するため、平面的に空間自由度を有し得るためである。しかし、平面的にスキャンライン１１０とセンシングライン１２０の上下に一定間隔に離隔し、前記データライン１４０と第１電圧ライン１３０に左右が重畳しないようにすることが好ましく、これは、これらの重畳または隣接部位に意図せぬ寄生容量の発生を防止するためである。

一方、前記第２半導体層１６５は、第２ノードＢで互いに接続された駆動薄膜トランジスタＤ−Ｔｒとセンシング薄膜トランジスタＲｅｆ−Ｔｒの領域にわたって、例えば、左右反転された‘Ｚ’字状に形成される。そして、前記第２ストレージ電極１８０と重畳された部分、及び前記センシングライン１２０と重畳された部分が真性領域で定義され、それぞれ駆動薄膜トランジスタＤ−Ｔｒ及びセンシング薄膜トランジスタＲｅｆ−Ｔｒのチャネル領域となり、前記チャネル領域を除いた領域はドープされて、それぞれ第３〜第５コンタクト部ＣＴ３，ＣＴ４，ＣＴ５が位置し得る。ここで、前記第３及び第５コンタクト部ＣＴ３，ＣＴ５は、それぞれ第２絶縁膜１９５、第２ゲート絶縁膜１９４を選択的に除去して形成される。図示したように、第３及び第５コンタクト部ＣＴ３，ＣＴ５に対応する前記第２半導体層１６５の厚さまで除去して、第３及び第５コンタクト部ＣＴ３，ＣＴ５に入るソース／ドレイン金属が前記第２半導体層１６５の側面に接続することもできるが、これに限定されず、第２半導体層１６５の表面と接続してもよい。

図３の平面図は、前記第２電圧ライン１５０が前記データラインＤＬの左側に隣接するように図示したが、前記第２電圧ライン１５０を前記第１電圧ライン１３０の右側に隣接するように配置させることもできる。この場合、前記第２半導体層１６５は左右反転された‘コ’字状であり、第５コンタクト部ＣＴ５は、前記センシングライン１２０の下側に延びた第２半導体層１６５が右側の第１及び第２電圧ライン１３０，１５０を順次重畳するように曲がって延びたパターンの先端において、前記第２電圧ライン１５０と重畳した部分として定義される。

図４に示したように、前記第１ストレージ電極１７０と前記第２ストレージ電極１８０との層間に第１絶縁膜１９２と、第２ストレージ電極１８０と前記第１及び第２半導体層１６３，１６５との層間に第１ゲート絶縁膜１９３と、前記第１及び第２半導体層１６３，１６５と前記スキャンライン１１０及びセンシングライン１２０との層間に第２ゲート絶縁膜１９４と、スキャンライン１１０及びセンシングライン１２０と前記データライン１４０（図４には第１電圧ライン１３０が表示されていないが、これは、前記データライン１４０及び第２電圧ライン１５０と同じ層に位置する）及び第１及び第２電圧ライン１３０，１５０との層間に第２絶縁膜１９５と、前記データライン１４０及び第１及び第２電圧ライン１３０，１５０と前記第２ストレージ接続電極１８５との層間に第３絶縁膜１９６と、前記第２ストレージ接続電極１８５と前記第１ストレージ接続電極１７５との層間に第４絶縁膜１９７と、をさらに含む。

場合によって、前記基板１００と第１ストレージ電極１７０との層間にバッファ層１９１をさらに備えてもよい。このようなバッファ層１９１は選択的である。

本発明のバックプレーン基板において、駆動薄膜トランジスタＤ−Ｔｒは、駆動ゲート電極（第２ストレージ電極１８０）を第２半導体層１６５の下側に有するため、ボトムゲート構造を有し、スイッチング薄膜トランジスタＳｗ−Ｔｒとセンシング薄膜トランジスタＲｅｆ−Ｔｒは、それぞれ第１及び第２半導体層１６３，１６５に対して上側にゲート電極として機能するスキャンライン１１０とセンシングライン１２０を有するため、トップゲート構造を有するもので、異種のゲート構造を一つのサブ画素内に含んでいる。特に、駆動薄膜トランジスタは、駆動ゲート電極として機能する第２ストレージ電極１８０と第１ノードＡで前記第２ストレージ接続電極１８５が電気的に接続されているため、前記第２半導体層１６５の上部にも、駆動ゲート電極と同じ電位の前記第２ストレージ接続電極１８５が位置して、まるで第２半導体層１６５の上下に駆動ゲート電極を備えた形態となることによって、駆動薄膜トランジスタＤ−Ｔｒの特性をより安定化させることができる。

そして、本発明のバックプレーン基板において、第１及び第２半導体層１６３，１６５の下側に位置する第１及び第２ストレージ電極１７０，１８０は、薄い厚さに形成する。前記２つの層は両方とも１０００Åよりも小さい厚さに形成し、好ましくは、それぞれ５００Åの厚さを有するようにすることができる。これは、第１及び第２ストレージ電極１７０，１８０の上部を通る第１及び第２半導体層１６３，１６５は、一次的に非晶質シリコンで堆積された後、レーザー結晶化を通じてポリシリコン化され、このとき、結晶特性の均一性を確保するために、下部層の表面段差が小さいほど良いため、前記第１及び第２ストレージ電極１７０，１８０は薄い厚さに形成するものである。

また、前記第１ノードＡに、第２コンタクト部ＣＴ２を備え、前記第３絶縁膜１９６、第２絶縁膜１９５、第２ゲート絶縁膜１９４、第１半導体層１６３及び第１ゲート絶縁膜１９３を貫通するコンタクトホールを有する。そして、前記第２ストレージ接続電極１８５は、前記第２コンタクト部ＣＴ２内のコンタクトホールに入って前記第２ストレージ電極１８０と接続される。

ここで、前記第２ストレージ電極１８０は透明金属酸化膜（ｔｒａｎｓｐａｒｅｎｔ ｍｅｔａｌ ｏｘｉｄｅ）とすることが好ましい。透明金属酸化膜を用いる理由は、前記第２コンタクト部ＣＴ２を形成するとき、複数層の絶縁膜及び半導体層を一度にエッチングして、深い深さでエッチングが行われるため、この過程で、前記絶縁膜及び半導体層を除去するエッチング液やエッチングガスに脆弱なモリブデンなどの金属材料を第２ストレージ電極として用いる場合、第２コンタクト部ＣＴ２の下側に位置する第２ストレージ電極まで除去されてしまい、激しい場合には、その下側で重畳する第１ストレージ電極までエッチングされるためである。このように、第２コンタクト部ＣＴ２の下側に位置する第２ストレージ電極と共に、その下側の第１ストレージ電極まで除去されるか、または一部でもエッチングされると、第２コンタクト部ＣＴ２の形成後、第２コンタクト部ＣＴ２を満たす第２ストレージ接続電極１８５が、第２ストレージ電極はもちろん、第１ストレージ電極の側部と接続されてしまい、第１ストレージ電極と第２ストレージ電極とのショートが発生するおそれがある。

したがって、このような電気的ショートを防止するために、第２コンタクト部ＣＴ２を形成するためのエッチング液やエッチングガスに対して耐性のある透明金属酸化膜として第２ストレージ電極１８０を備え、第２コンタクト部ＣＴ２の形成時に前記第２ストレージ電極１８０を損傷せず、安定的に維持する。

このような前記透明金属酸化膜の例としては、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ）、及びＩＧＺＯ（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）などを挙げることができる。

一方、前記第２ノードＢには、前記第４絶縁膜１９７、第３絶縁膜１９６、第２絶縁膜１９５、第２ゲート絶縁膜１９４、第２半導体層１６５、第１ゲート絶縁膜１９３及び第１絶縁膜１９２を貫通するコンタクトホールを有する第４コンタクト部ＣＴ４が備えられ、前記第４コンタクト部ＣＴ４のコンタクトホールに入る前記第１ストレージ接続電極１７５は、下部の前記第１ストレージ電極１７０と接続される。

このような第１ストレージ電極１７０は遮光性金属であってもよい。第１ストレージ電極１７０として用いる遮光性金属は、例えば、金、銀、銅、アルミニウム、クロム、モリブデン、チタンのいずれか１つであるか、またはこれらのうち少なくともいずれか１つを含む金属積層体や合金からなることができる。

また、前記第１及び第２ストレージ接続電極１７５，１８５の材料もまた、第１ストレージ電極１７０と同様に、導電率に優れた遮光性金属であってもよい。

一方、前記遮光性金属からなる第１ストレージ電極１７０は、第４コンタクト部ＣＴ４の形成時に用いるエッチング液やエッチングガスに対して脆弱性があるため、一部除去されるか、または第４コンタクト部ＣＴ４に対応する部位の厚さが除去され得るが、厚さ側で除去されても、前記第４コンタクト部ＣＴ４内の第１ストレージ接続電極１７５は第１ストレージ電極１７０と側部コンタクトすることができるため、ストレージキャパシタの動作には問題がない。

図６Ａは、第１比較例のバックプレーン基板を示した断面図であり、図６Ｂは、第２比較例のバックプレーン基板を示した断面図である。

第１及び第２比較例は、第１及び第２ストレージ電極７０，８０の材料を共通的にモリブデンのような遮光性材料としたものである。

図６Ａのように、第２コンタクト部ＣＴ２を形成するエッチング過程で、エッチング液またはエッチングガスに反応して第２ストレージ電極８０までエッチングされてしまい、下側の第１ストレージ電極７０まで第２コンタクト部ＣＴ２のコンタクトホールが形成された状態を示す。第１及び第２ストレージ電極７０，８０と第２コンタクト部ＣＴ２の内部に入る第２ストレージ接続電極８５とが電気的に共に接続されてしまい、ショートが発生する。

このような第２ストレージ電極８０がエッチング液またはエッチングガスに対して脆弱であるという問題を避けるために、図６Ｂのように、第２比較例は、第１ストレージ電極７０を第２コンタクト部ＣＴ２と重畳しないように幅を減らして形成することを示す。

しかし、第２比較例の場合は、第１ストレージキャパシタＣｓｔ１’をなす下側の第１ストレージ電極７０の幅（面積）が減少して、全体ストレージキャパシタＣｓｔの容量が減少することになる問題がある点を示したものである。

本発明のバックプレーン基板の前記第２ストレージ電極１８０を透明導電酸化膜として、比較例で発生するこのような電気的ショート及びストレージキャパシタの容量低下の問題を同時に解決することができる。

また、本発明のバックプレーン基板は、材料的に第１及び第２半導体層１６３，１６５の直下層の第２ストレージ電極１８０を透明金属酸化膜とするとき、一般的な金属よりも、蒸着後に表面の粗さが少ないため、半導体層の結晶化特性を安定化させることができる。

一方、上述したバックプレーン基板の構造は、上述したストレージキャパシタの並列構造及びサブ画素の境界部の配線を含む構造であればいずれも適用可能であり、限定された面積のサブ画素に十分な容量を要求する様々な形態の表示装置で利用することができる。

以下では、上述したバックプレーン基板の構造を有機発光表示装置に利用する例を説明する。

図７は、本発明の有機発光表示装置の断面図である。

バックプレーン基板の構造は上述した通りであるので、説明を省略する。

図７に示したように、有機発光ダイオード（ＯＬＥＤ）は、第１ストレージ接続電極１７５と接続したアノード（ａｎｏｄｅ）２１０と、前記アノード２１０上に発光層を含む有機層２３０と、前記有機層２３０上にカソード２４０とを含んでなる。

前記有機層２３０には正孔輸送層（ｈｏｌｅ ｔｒａｎｓｐｏｒｔ ｌａｙｅｒ）、有機発光層（ｏｒｇａｎｉｃ ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｌａｙｅｒ）及び電子輸送層（ｅｌｅｃｔｒｏｎ ｔｒａｎｓｐｏｒｔ ｌａｙｅｒ）を含むことができ、前記正孔輸送層の下側とアノードとの間には正孔注入層（ｈｏｌｅ ｉｎｊｅｃｔｉｏｎ ｌａｙｅｒ）を、前記電子輸送層とカソードとの間には電子注入層（ｅｌｅｃｔｒｏｎ ｉｎｊｅｃｔｉｏｎ ｌａｙｅｒ）をさらに含むことができる。

また、前記バックプレーン基板の構成まで含む構造において、表面の凹凸を平坦化するために、平坦化層１９８がアノード２１０の下側にさらに備えられ、前記平坦化層１９８には、前記第１ストレージ接続電極１７５の一部を露出する平坦層ホールＰＣＨを備える。

そして、前記アノード２１０と発光層２３０との層間に、前記発光層２３０の発光領域を定義するバンクホールＢＨを有するバンク２２０をさらに含む。前記バンク２２０は、バンクホールＢＨを除いた領域が位置し、有機発光層を含む有機層２３０の蒸着工程で、気相化された有機物が蒸着時に各サブ画素の少なくとも平坦化バンクホールＢＨはカバーして、有機層２３０が形成される。

本発明の有機発光表示装置において、前記バンクホールＢＨは前記平坦層ホールＰＣＨを避けて位置させて、有機層２３０の形成時に蒸着部位の段差を減少させ、前記バンクホールＢＨは完全に平坦な領域に備えることによって、有機層２３０を形成する蒸着過程で、段差による有機層２３０の切れを防止し、前記バンクホールＢＨが完全に発光領域として利用され得るようにして、発光効率を向上させることができる。また、本発明の有機発光表示装置は、層間構造において下側に位置した平坦化層１９８の平坦層ホールＰＣＨを、各サブ画素別に同一の位置に備えることによって、バンクホールＢＨの位置自由度を高めることができ、段差のないバンクホールＢＨの配置が容易であるため、均一な発光領域を確保することができる。

前記有機層２３０は、各サブ画素別に区分して形成するか、またはサブ画素を含むアクティブ領域に全面形成される構造を目的とすることができる。ところが、厚い厚さで形成されるバンク２２０の特性上、バンクホールＢＨの側部に蒸着特性が良くなく、特に、平坦層ホールＰＣＨと重畳してバンクホールＢＨを備える場合、アノード２１０の形成部位に段差が大きく発生し得るため、アノード２１０の上部に形成される有機層２３０の蒸着特性が悪くなり得る。しかし、本発明では、発光領域となり得るバンクホールＢＨの領域を、平坦層ホールＰＣＨを避けて平坦な平坦化層１９８上に備えることによって、このような蒸着劣化を防止し、この部位の発光損失を防止することができる。

一方、前記アノード２１０は、各サブ画素に前記平坦層ホールＰＣＨを含め、前記第１ストレージ接続電極１７５を十分にカバーするように形成する。実質的にストレージキャパシタ領域ＳＴＲよりも大きく形成することによって、以降に形成されるバンクホールＢＨの領域を、平坦層ホールＰＣＨを除いた領域で可能な限り大きく確保して、最大の発光領域を備える。すなわち、単一のサブ画素を基準として考慮すると、図２の構造では、サブ画素の境界部の内側に前記アノード２１０を形成し、境界部に最大限近く形成するようにする。但し、隣接するサブ画素別アノード２１０は離隔しているため、工程上の許容範囲下で隣接するサブ画素別アノード２１０間の離隔距離を有する。

後述する構造は、隣接するサブ画素においてミラー型のサブ画素の構造を有するもので、例えば、第２電圧ライン及び／又はセンシングラインを隣接するサブ画素で共有することができる。

図８Ａ及び図８Ｂは、本発明の有機発光表示装置のサブ画素の配置の様々な実施例を示した概略図である。

図８Ａの構造は、水平方向に隣接する２つのサブ画素が垂直方向の第２電圧ラインを共有する場合を示す。

図８Ａに示された図面は、各サブ画素のデータラインに隣接サブ画素から隣接するように配置させた２つのサブ画素で、左右に反転された形態の構造を有する。この構造では、左側サブ画素と右側サブ画素の両端でそれぞれ第１及び第２電圧ラインが配置され、第２電圧ラインが前段及び後段のサブ画素で共有され得る。

図８Ｂに示された図面は、隣接する４つの上下左右のサブ画素が垂直方向の第２電圧ライン及びセンシングラインを共有する場合を示す。

図８Ｂに示された図面において、例えば、左上のサブ画素が‘Ｐ’字状であると、右上のサブ画素は左右反転されて‘ｑ’の形状を有することになり、左下のサブ画素は上下反転された‘ｂ’の形状を、右下のサブ画素は‘ｄ’の形状を有することになる。

このように、ラインを共有するとき、より小さい面積のパネルにサブ画素の配置を増加させることができるため、より高解像度に有利である。

前記のミラー形態の隣接サブ画素を有する構造でも、図２に示したように、各サブ画素ではストレージキャパシタ領域ＳＴＲを有することができ、これによって、ストレージキャパシタの形成のためにサブ画素の別途の領域を割り当てないため、ストレージキャパシタの並列構成によって、小さい面積でも十分なストレージキャパシタンスを確保することができる。

また、後述する図面の説明からわかるように、各サブ画素の回路構成は反転された構成であるとしても、各サブ画素の有機発光ダイオード（ＯＬＥＤ）は同じ位置、特に、発光領域の同じ位置に配置することによって、各サブ画素の発光領域別の偏差がないため、本発明の有機発光表示装置は、領域別の発光効率の均一性を得ることができる。

図９は、本発明の一実施例に係るバックプレーン基板の平面図であり、図１０Ａ乃至図１０Ｃは、図９のバックプレーン基板を用いた有機発光表示装置の製造方法を示した工程平面図である。

図９乃至図１０Ｃの図面では、バックプレーン基板の形成後、平坦層ホールＰＣＨが同一の位置にあり、これによって、前記バンクホールＢＨが前記平坦層ホールＰＣＨを避けて位置する点を示すために、横方向の配線は、便宜上、省略して図示したが、構成上、上述したスキャンライン及びセンシングラインの配線をさらに含むことができる。

図９に示したように、上下左右の隣接する４つのサブ画素がセンシングラインと第２電圧ラインを共有した構造では、それぞれストレージキャパシタの第１ノードＡ及び第２ノードＢが隣接するサブ画素において互いにミラー状に反転された位置にあるようになる。

ところが、図１０Ａ及び図７のように、平坦化層１９８の形成時に、各サブ画素の平坦層ホールＰＣＨの位置をそれぞれ同一の位置に備え、次いで、図１０Ｂのように、アノード２１０を、前記平坦層ホールＰＣＨを介して各サブ画素で各第１ストレージ接続電極１７５と接し、前記第１ストレージ接続電極１７５を完全にカバーするように形成し、次いで、図１０Ｃのように、バンクホールＢＨを前記平坦層ホールＰＣＨを除いた第１アノード２１０上に有するようにしてバンク２２０を形成すると、バンクホールＢＨとして定義された領域が、各サブ画素において均一な位置に十分に大きく形成されて、高解像度の小さくなったサブ画素に十分に発光面積を得ることができる。すなわち、前記アノード２１０は、前記ストレージキャパシタ領域ＳＴＲをカバーして、下側の並列構成されたストレージキャパシタＣｓｔの容量の伝達がストレージキャパシタ領域ＳＴＲで全面的に行われ、また、下側配線を反射性のアノード２１０で遮って、下側の配線構成が上部から露出または観察されないようにする。

次いで、図７に示したように、前記バンクホールＢＨを含んだアノード２１０の上部に有機発光層を含む有機層２３０を形成し、前記有機層２３０上にカソード２４０をサブ画素を含むアクティブ領域に全面形成する。

ここで、前記アノード２１０、有機発光層を含む有機層２３０及びカソード２４０を含めて有機発光ダイオード（ＯＬＥＤ）２００という。

ここで、前記カソード２４０は透明電極であって、有機層２３０からの発光は前記カソード２４０を介して上側に伝達され、上側方向から反射または屈折して内側に入る光は、前記アノード２１０で反射されて再び発光に用いることができる。

一方、上述した図９乃至図１０Ｃのミラー構成は、それぞれ下側のバックプレーン基板の上下左右の隣接するサブ画素が互いに反転されて異なる形状を有する構成でも、平坦層ホールとバンクホールが、それぞれのサブ画素において、それぞれ互いに同一の位置に位置して、均一な発光特性を確保する点を示しており、もし、各サブ画素が配線を共有しないため、それぞれ図３及び図４のように、配線を全て含むときは、バックプレーン基板の構成が全てのサブ画素において同一であるため、上側の有機発光ダイオード（ＯＬＥＤ）も全てのサブ画素において同一の形状を有することが容易であり、したがって、この場合にも、当然にサブ画素別に偏差なしに均一な発光特性を得ることができる。

以下、本発明の有機発光表示装置の特性を説明する。

以下の実験は、比較例として、サブ画素のトランジスタ（スイッチング薄膜トランジスタ、センシング薄膜トランジスタ及び駆動薄膜トランジスタ）を全て同じ形態のトップゲート構造で形成して特性を実験し、本発明は、上述したように、スイッチング薄膜トランジスタ及びセンシング薄膜トランジスタはトップゲート構造で、駆動薄膜トランジスタは、図４に示したように、ボトムゲートを含む異種の形態で具現して実験を行った。

図１１は、サブ画素のトランジスタを同一のゲート構造として利用した比較例のバックプレーン基板、及び異種のゲート構造を有する本発明のバックプレーン基板における駆動薄膜トランジスタの転移カーブ（ｔｒａｎｓｆｅｒ ｃｕｒｖｅ）特性を示したグラフである。

図１１のように、転移カーブ特性は、比較例と本発明においてほぼ同様であり、ゲート電圧（Ｖｇ）の０〜５Ｖの増加範囲で駆動電流（Ｉｄ）の線形増加の特性を示していることがわかり、２つの構造がいずれも有機発光表示装置として階調表現が可能であることを示す。

図１２は、サブ画素のトランジスタを同一のゲート構造として利用した比較例のバックプレーン基板、及び異種のゲート構造を有する本発明のバックプレーン基板における駆動薄膜トランジスタの出力カーブ（ｏｕｔｐｕｔ ｃｕｒｖｅ）特性を示したグラフである。

図１２のグラフを説明すると、比較例の構造及び本発明の構造において、駆動薄膜トランジスタのゲート電圧（Ｖｇ）を０Ｖから５Ｖに１Ｖずつ順次増加させて第２ノードの出力駆動電流（Ｉｄ）を測定してみると、第１電圧ライン（ＶＤＬ）に印加される電圧値が大きくなると増加する特性を示してはいるが、本発明の場合は、印加された電圧が高電圧に行くほど次第にサチュレーション（ｓａｔｕｒａｔｉｏｎ）された特性を示すのに反して、比較例は、１０Ｖ以上の高電圧に行くほど、駆動電流の増加幅が大きくなり、高電圧の印加に対して素子特性が安定的ではないという点を示している。すなわち、本発明のサブ画素の構造を備えたバックプレーン基板及び有機発光表示装置は、安定した駆動特性を有する駆動薄膜トランジスタを備えるため、長時間の駆動及び高電圧駆動にも安定した特性の回路構成を有することがわかる。

一方、駆動薄膜トランジスタのゲート電圧（Ｖｇ）を０Ｖ又は１Ｖとする場合は、第１電圧ライン（ＶＤＬ）に印加する電圧を変化させても、ほとんど駆動電流に影響を及ぼさず、これは、比較例と本発明の構造でほぼ同等の結果を示した。これは、駆動薄膜トランジスタの閾値電圧｛しきいち／いきち でんあつ｝以下で駆動薄膜トランジスタのターンオンが正常に示されないことを意味し、正常動作状態ではないもので、各素子特性の判断に考慮せず、比較例と本発明の構造では、駆動薄膜トランジスタのゲート電圧（Ｖｇ）を２Ｖ以上としたときを有意な値として把握する。

上述したバックプレーン基板は、高解像化によってサブ画素の大きさが減少し、限定されたサブ画素の面積内にサブ画素の駆動のための回路構成を全て含めなければならないところ、サブ画素のホールディング特性のために要求されるストレージキャパシタを、備えられた配線の間の領域を最大限活用し、特に、並列構成のストレージキャパシタをメインストレージキャパシタに重畳させて配置させることによって、回路的及び面積の割り当ての面で他の薄膜トランジスタの配置に影響を与えることなく十分な容量のストレージキャパシタの具備が可能である。

また、このような並列構造のストレージキャパシタを有するバックプレーン基板は、ストレージキャパシタを含む表示装置であればいかなる構造でも適用可能であるため、限定された面積のサブ画素に十分な容量を要求する様々な形態の表示装置で利用することができる。

そして、ミラー形態で隣接サブ画素を有する構造において、各サブ画素の回路構成は反転された構成であるとしても、各サブ画素の有機発光ダイオード（ＯＬＥＤ）は同じ位置、特に、発光領域の同じ位置に配置することによって、各サブ画素の発光領域別の偏差がないため、本発明の有機発光表示装置は、領域別の発光効率の均一性を得ることができる。

究極的に、本発明のサブ画素の構造を備えたバックプレーン基板及び有機発光表示装置は、安定した駆動特性を有する駆動薄膜トランジスタを備え、高解像度のサブピクセルで十分なストレージキャパシタの容量を確保することができるため、長時間の駆動及び高電圧駆動にも安定した特性の回路構成を有する。

一方、以上で説明した本発明は、上述した実施例及び添付の図面に限定されるものではなく、本発明の技術的思想を逸脱しない範囲内で様々な置換、変形及び変更が可能であるということは、本発明の属する技術分野における通常の知識を有する者にとって明らかである。

１００ 基板
１１０ スキャンライン
１２０ センシングライン
１３０ 第１電圧ライン
１４０ データライン
１５０ 第２電圧ライン
ＳＴＲ ストレージキャパシタ領域
１６３ 第１半導体層
１６５ 第２半導体層
１７０ 第１ストレージ電極
１７５ 第１ストレージ接続電極
１８０ 第２ストレージ電極
１８５ 第２ストレージ接続電極
１９８ 平坦層
ＰＣＨ 平坦層ホール
２００ ＯＬＥＤ
２１０ アノード
２２０ バンク
ＢＨ バンクホール
２３０ 有機層
２４０ カソード

Claims (27)

1. 複数個のサブ画素を有する基板と、
   前記サブ画素の各々に、第１方向に配置されたスキャンラインと、
   前記サブ画素の各々に、第１方向と交差する方向に配置された第１電圧ライン及びデータラインと、
   前記サブ画素内の、前記スキャンラインと前記第１電圧ライン及びデータラインとが交差して定義されたストレージキャパシタ領域に、第１ストレージ電極、前記第１ストレージ電極と一部重畳する第２ストレージ電極、前記第１及び第２ストレージ電極とそれぞれ重畳し、前記第２ストレージ電極と第１ノードで接続された第２ストレージ接続電極、及び前記第２ストレージ接続電極と重畳し、前記第１及び第２ストレージ電極が互いに重畳しない第２ノードで前記第１ストレージ電極と接続された第１ストレージ接続電極を含むストレージキャパシタと、
   前記第１ストレージ電極と前記第１ストレージ接続電極との間に配置される第１半導体層と、前記第２ストレージ電極と前記第２ストレージ接続電極との間に配置される第２半導体層とを含み、
   前記第１半導体層では、前記第２ストレージ接続電極が前記第１ノードで貫通して側面接続し、
   前記第２半導体層では、前記第１ストレージ接続電極が前記第２ノードで貫通して側面接続する、バックプレーン基板。
2. 前記第１半導体層の上側に重畳する前記スキャンラインの領域をスイッチングゲート電極とし、前記第１半導体層の両端に前記データライン及び前記第１ノードと接続されたスイッチング薄膜トランジスタと、
   前記第２半導体層の下側に重畳する前記第２ストレージ電極を駆動ゲート電極とし、前記第２ノード及び前記第１電圧ラインとそれぞれ前記第２ストレージ電極の外側で接続された駆動薄膜トランジスタとをさらに含む、請求項１に記載のバックプレーン基板。
3. 前記サブ画素に、前記スキャンラインと平行なセンシングライン、及び前記データラインと平行な第２電圧ラインをさらに含み、
   前記第２半導体層は、前記第２ノードから延びて前記第２電圧ライン上に接続されている、請求項２に記載のバックプレーン基板。
4. 前記第２半導体層の上側に重畳する前記センシングラインの領域をセンシングゲート電極とし、前記第２ノード及び前記第２電圧ラインとそれぞれ前記センシングラインの外側で接続されたセンシング薄膜トランジスタをさらに含む、請求項３に記載のバックプレーン基板。
5. 前記第１ストレージ電極は、前記ストレージキャパシタ領域の５０％以上〜１００％の面積を占める、請求項３に記載のバックプレーン基板。
6. 前記第１ストレージ電極は、平面的に前記スキャンライン及びセンシングラインに上下が隣接し、前記データライン及び第１電圧ラインに左右が隣接する、請求項５に記載のバックプレーン基板。
7. 前記基板上に、前記第１ストレージ電極、前記第２ストレージ電極、前記第１及び第２半導体層、前記スキャンライン及びセンシングライン、前記データライン及び第１及び第２電圧ライン、第２ストレージ接続電極、第１ストレージ接続電極の順で配置されている、請求項４に記載のバックプレーン基板。
8. 前記第１ストレージ電極と前記第２ストレージ電極との層間に第１絶縁膜と、
   前記第２ストレージ電極と前記第１及び第２半導体層との層間に第１ゲート絶縁膜と、
   前記第１及び第２半導体層と、前記スキャンライン及びセンシングラインとの層間に第２ゲート絶縁膜と、
   前記スキャンライン及びセンシングラインと、前記データライン及び第１及び第２電圧ラインとの層間に第２絶縁膜と、
   前記データライン及び第１及び第２電圧ラインと前記第２ストレージ接続電極との層間に第３絶縁膜と、
   前記第２ストレージ接続電極と前記第１ストレージ接続電極との層間に第４絶縁膜と、をさらに含む、請求項７に記載のバックプレーン基板。
9. 前記第１ノードに、前記第３絶縁膜、第２絶縁膜、第２ゲート絶縁膜、第１半導体層及び第１ゲート絶縁膜を貫通する第１コンタクトホールを有し、
   前記第２ストレージ接続電極は、前記第１コンタクトホール内で前記第２ストレージ電極に接続されている、請求項８に記載のバックプレーン基板。
10. 前記第２ストレージ電極は透明金属酸化膜である、請求項９に記載のバックプレーン基板。
11. 前記透明金属酸化膜は、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ）、及びＩＧＺＯ（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）のいずれか１つからなる、請求項１０に記載のバックプレーン基板。
12. 前記透明金属酸化膜は１０００Å以下の厚さを有する、請求項１０に記載のバックプレーン基板。
13. 前記第２ノードに、前記第４絶縁膜、第３絶縁膜、第２絶縁膜、第２ゲート絶縁膜、第２半導体層、第１ゲート絶縁膜及び第１絶縁膜を貫通する第２コンタクトホールを有し、
    前記第１ストレージ接続電極は、前記第２コンタクトホール内で前記第１ストレージ電極に接続されている、請求項８に記載のバックプレーン基板。
14. 前記第１ストレージ電極は遮光性金属である、請求項１３に記載のバックプレーン基板。
15. 前記第１ストレージ電極は１０００Å以下の厚さを有する、請求項１３に記載のバックプレーン基板。
16. 複数個のサブ画素を有する基板と、
    前記サブ画素の各々に、第１方向に配置されたスキャンラインと、
    前記サブ画素の各々に、第１方向と交差する方向に配置された第１電圧ライン及びデータラインと、
    前記サブ画素内の、前記スキャンラインと前記第１電圧ライン及びデータラインとが交差して定義されたストレージキャパシタ領域に、第１ストレージ電極、前記第１ストレージ電極と一部重畳する第２ストレージ電極、前記第１及び第２ストレージ電極とそれぞれ重畳し、前記第２ストレージ電極と第１ノードで接続された第２ストレージ接続電極、及び前記第２ストレージ接続電極と重畳し、前記第１及び第２ストレージ電極が重畳しない第２ノードで前記第１ストレージ電極と接続された第１ストレージ接続電極を含むストレージキャパシタと、
    前記第２ストレージ接続電極と第２ストレージ電極との層間に位置し、前記第２ストレージ接続電極が前記第１ノードで貫通して側面接続する第１半導体層、及び前記第１ストレージ接続電極が前記第２ノードで貫通して側面接続する第２半導体層と、
    前記第１半導体層の上側に重畳する前記スキャンラインの領域をスイッチングゲート電極とし、前記第１半導体層の両端で前記データライン及び前記第１ノードと接続されたスイッチング薄膜トランジスタと、
    前記第２半導体層の下側に重畳する前記第２ストレージ電極を駆動ゲート電極とし、前記第２ノード及び前記第１電圧ラインとそれぞれ前記第２ストレージ電極の外側で接続された駆動薄膜トランジスタと、
    前記第１ストレージ接続電極とアノードが接続され、接地端子とカソードが接続され、前記アノードとカソードとの間に発光層を含む有機層を有する有機発光ダイオードと、を含む、有機発光表示装置。
17. 前記第１ストレージ接続電極の上部に、前記第１ストレージ接続電極の一部を露出する第１コンタクトホールを有する平坦層と、
    前記アノード上に、前記第１コンタクトホールと異なる位置にバンクホールを有するバンクとをさらに含む、請求項１６に記載の有機発光表示装置。
18. 前記アノードは、前記第１コンタクトホールを介して前記第１ストレージ接続電極上に接続され、
    前記有機層は、前記バンクホール内の前記アノード上に接している、請求項１７に記載の有機発光表示装置。
19. 前記複数個のサブ画素において、前記第１コンタクトホールは同じ位置にあり、
    前記バンクホールは、前記複数個のサブ画素において、前記第１コンタクトホールとは異なる同じ位置にある、請求項１８に記載の有機発光表示装置。
20. 前記アノードは前記ストレージキャパシタ領域をカバーする、請求項１９に記載の有機発光表示装置。
21. 前記サブ画素に、前記スキャンラインと平行なセンシングライン、及び前記データラインと平行な第２電圧ラインをさらに含み、
    前記第２半導体層は、前記第２ノードから延びて前記第２電圧ライン上に接続されている、請求項１６に記載の有機発光表示装置。
22. 前記第２半導体層の上側に重畳する前記センシングラインの領域をセンシングゲート電極とし、前記第２ノード及び前記第２電圧ラインとそれぞれ前記センシングラインの外側で接続されたセンシング薄膜トランジスタをさらに含む、請求項２１に記載の有機発光表示装置。
23. 前記第１ストレージ電極は、前記ストレージキャパシタ領域の５０％以上〜１００％の面積を占める、請求項２１に記載の有機発光表示装置。
24. 前記第１ストレージ電極は、平面的に前記スキャンライン及びセンシングラインに上下が隣接し、前記データライン及び第１電圧ラインに左右が隣接する、請求項２３に記載の有機発光表示装置。
25. 前記第１ストレージ電極と前記第２ストレージ電極との層間に第１絶縁膜と、
    前記第２ストレージ電極と前記第１及び第２半導体層との層間に第１ゲート絶縁膜と、
    前記第１及び第２半導体層と、前記スキャンライン及びセンシングラインとの層間に第２ゲート絶縁膜と、
    前記スキャンライン及びセンシングラインと、前記データライン及び第１及び第２電圧ラインとの層間に第２絶縁膜と、
    前記データライン及び第１及び第２電圧ラインと前記第２ストレージ接続電極との層間に第３絶縁膜と、
    前記第２ストレージ接続電極と前記第１ストレージ接続電極との層間に第４絶縁膜と、をさらに含む、請求項１６に記載の有機発光表示装置。
26. 前記第１ノードに、前記第３絶縁膜、第２絶縁膜、第２ゲート絶縁膜、第１半導体層及び第１ゲート絶縁膜を貫通する第１コンタクトホールを有し、
    前記第２ストレージ接続電極は、前記第１コンタクトホール内で前記第２ストレージ電極に接続されている、請求項２５に記載の有機発光表示装置。
27. 前記第２ストレージ電極は透明金属酸化膜である、請求項２６に記載の有機発光表示装置。

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