JP6441708B2

JP6441708B2 - Semiconductor memory device

Info

Publication number: JP6441708B2
Application number: JP2015035377A
Authority: JP
Inventors: 新居　浩二; 浩二新居
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2015-02-25
Filing date: 2015-02-25
Publication date: 2018-12-19
Anticipated expiration: 2035-02-25
Also published as: US9502112B2; JP2016157500A; CN105913870A; CN105913870B; US20160247569A1

Description

本開示は、半導体記憶装置に関し、特に、３値連想メモリ（ＴＣＡＭ：Ternary Content Addressable Memory）に関する。 The present disclosure relates to a semiconductor memory device, and more particularly to a ternary content addressable memory (TCAM).

近年、インターネットの普及により、アドレス検索機能を備えた連想メモリ（ＣＡＭ：Content Addressable Memory）の需要が高まっている。特に、１メモリセル中に０、１、Ｘの３つの値を保持できる３値連想メモリＴＣＡＭの要求が高まってきている。このような、ＴＣＡＭは、ＳｏＣ（System on a Chip）分野で特にルータ、ネットワークスイッチなどのシステムＬＳＩに用いられることが多い（特許文献１〜６）。 In recent years, with the spread of the Internet, the demand for content addressable memory (CAM) having an address search function is increasing. In particular, there is an increasing demand for a ternary content addressable memory TCAM that can hold three values of 0, 1, and X in one memory cell. Such TCAMs are often used in system LSIs such as routers and network switches in the SoC (System on a Chip) field (Patent Documents 1 to 6).

特開２００３−２７２３８６号公報JP 2003-272386 A 特開２００２−３７３４９４号公報JP 2002-373494 A 米国特許第６１５４３８４号明細書US Pat. No. 6,154,384 特開２００３−１４１８７９号公報JP 2003-141879 A 特開平７−２２０４８３号公報Japanese Patent Laid-Open No. 7-220483 特表２００５−５０１３６９号公報JP-T-2005-501369

近年、ＴＣＡＭにおいてもメモリ容量が増加しており、ＴＣＡＭの高集積化が求められている。 In recent years, the memory capacity of TCAM has increased, and high integration of TCAM has been demanded.

ＴＣＡＭには、検索データを伝達するサーチ線が設けられ、メモリセルに保持されたデータと検索データとの一致／不一致に従ってマッチ線の電位が変化することを検出することによりデータ検索結果を判定することが可能である。 The TCAM is provided with a search line for transmitting search data, and the data search result is determined by detecting that the potential of the match line changes according to the match / mismatch between the data held in the memory cell and the search data. It is possible.

この点で、マッチ線は、検索データを伝達するサーチ線との間のカップリング容量の影響を受けて電位が変動する可能性があり、データ検索結果の判定が難しくなる可能性がある。さらに、メモリ容量の増加に伴いマッチ線に接続されるメモリセルの数が増加するため上記マッチ線の電位の変動が大きくなる。 In this respect, the potential of the match line may fluctuate due to the influence of the coupling capacitance with the search line that transmits the search data, which may make it difficult to determine the data search result. Further, since the number of memory cells connected to the match line increases as the memory capacity increases, the variation in the potential of the match line increases.

本開示は、上記の課題を解決するためになされたものであって、精度の高いデータ検索が可能な半導体記憶装置を提供することを目的とする。 The present disclosure has been made in order to solve the above-described problem, and an object thereof is to provide a semiconductor memory device capable of highly accurate data search.

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 Other problems and novel features will become apparent from the description of the specification and the accompanying drawings.

一実施例によれば、半導体記憶装置は、行列状に配置され、各々が２ビットの情報を保持可能に構成された複数のメモリセルを備える。各メモリセルは、１ビットの情報を保持可能に構成された第１のセルと、他の１ビットの情報を保持可能に構成され、第１のセルの列方向に隣接する第２のセルとを含む。半導体記憶装置は、列方向に沿って延在し、第１および第２のセルの両方に接続されるビット線対と、行方向に沿って延在し、第１および第２のセルのそれぞれに接続される第１および第２のワード線と、行方向に沿って延在するマッチ線と、列方向に沿って延在し、データ検索時に検索データを伝達するサーチ線対とを備える。半導体記憶装置は、サーチ線対とマッチ線と接続され、第１および第２のセルの保持する情報とサーチ線対に伝達される検索データとの比較結果に基づいてマッチ線を駆動する論理演算セルと、サーチ線対に対応して設けられ、サーチ線対を駆動するサーチ線ドライバとをさらに備える。サーチ線ドライバは、第１および第２の電圧の間の第３の電圧にサーチ線対をプリチャージした状態で検索データに従ってサーチ線対の一方および他方のサーチ線を第１の電圧および第２の電圧にそれぞれ駆動する。 According to one embodiment, a semiconductor memory device includes a plurality of memory cells arranged in a matrix and each configured to be capable of holding 2-bit information. Each memory cell includes a first cell configured to hold 1-bit information, and a second cell adjacent to the first cell in the column direction, configured to hold other 1-bit information. including. The semiconductor memory device extends along the column direction and is connected to both the first and second cells, and extends along the row direction. Each of the first and second cells , A match line extending along the row direction, and a search line pair extending along the column direction and transmitting search data during data search. A semiconductor memory device is connected to a search line pair and a match line, and drives a match line based on a comparison result between information held in the first and second cells and search data transmitted to the search line pair. The cell further includes a search line driver provided corresponding to the search line pair and driving the search line pair. The search line driver applies one and the other search lines of the search line pair to the first voltage and the second voltage according to the search data in a state where the search line pair is precharged to a third voltage between the first voltage and the second voltage. Are driven to the respective voltages.

一実施例によれば、サーチ線ドライバは、第１および第２の電圧の間の第３の電圧にサーチ線対をプリチャージした状態で検索データに従ってサーチ線対の一方および他方のサーチ線を第１の電圧および第２の電圧にそれぞれ駆動するためマッチ線の電位変動を抑制して精度の高いデータ検索が可能である。 According to one embodiment, the search line driver sets one and the other search lines of the search line pair according to the search data with the search line pair precharged to a third voltage between the first and second voltages. Since the first voltage and the second voltage are driven, the potential variation of the match line is suppressed and high-precision data search is possible.

実施形態１に係る半導体記憶装置１００の概略構成を示したブロック図である。1 is a block diagram showing a schematic configuration of a semiconductor memory device 100 according to Embodiment 1. FIG. 実施形態１に基づくメモリセルＭＣ０♯０の構成を示した回路図である。3 is a circuit diagram showing a configuration of a memory cell MC0 # 0 based on Embodiment 1. FIG. 図１のメモリアレイの一部の配置を説明するための図である。FIG. 2 is a diagram for explaining an arrangement of a part of the memory array of FIG. 1. 実施形態１におけるメモリセルの動作を説明するための図である。FIG. 6 is a diagram for explaining the operation of the memory cell in the first embodiment. 実施形態１に基づくデータ検索前のソース線対および電源線ＶＳＬの電位を説明する図である。6 is a diagram illustrating potentials of a source line pair and a power supply line VSL before data search based on Embodiment 1. FIG. 実施形態１に基づくデータ検索時における電位の変化を説明する図である。It is a figure explaining the change of the potential at the time of the data search based on Embodiment 1. FIG. 実施形態１の変形例１に基づくメモリセルＭＣＰ０♯０の構成を示した回路図である。FIG. 11 is a circuit diagram showing a configuration of memory cell MCP0 # 0 based on Modification 1 of Embodiment 1. 実施形態２に基づく半導体記憶装置の構成を示す概略ブロック図である。FIG. 6 is a schematic block diagram showing a configuration of a semiconductor memory device based on Embodiment 2. メモリアレイＭＡ１における互いに隣接するメモリセルＭＣ０♯０とＭＣ０♯１との関係を示した回路図である。FIG. 10 is a circuit diagram showing a relationship between memory cells MC0 # 0 and MC0 # 1 adjacent to each other in memory array MA1. 実施形態２におけるメモリセルの動作を説明するための図である。10 is a diagram for explaining the operation of a memory cell in Embodiment 2. FIG. 実施形態２におけるメモリアレイのウェル、拡散領域ＤＦ、ポリシリコンＰＯ、コンタクトホールＣＴの配置を示した平面図である。FIG. 10 is a plan view showing the arrangement of wells, diffusion regions DF, polysilicon PO, and contact holes CT in the memory array in the second embodiment. 実施形態２に基づくメモリアレイのコンタクトホールＣＴ、第１金属配線層および第２金属配線層と接続するコンタクトホールの配置を示した平面図である。FIG. 9 is a plan view showing an arrangement of contact holes connected to contact holes CT, a first metal wiring layer, and a second metal wiring layer of the memory array according to the second embodiment. 実施形態２に基づくメモリアレイのコンタクトホールＣＴ、第２金属配線層の配置を示した平面図である。FIG. 10 is a plan view showing the arrangement of contact holes CT and second metal wiring layers of the memory array according to the second embodiment. 実施形態２に基づく第２金属配線層と上層との間のコンタクトホールの配置を示した平面図である。FIG. 10 is a plan view showing an arrangement of contact holes between a second metal wiring layer and an upper layer based on Embodiment 2. 実施形態２に基づく第３金属配線層とコンタクトホールの配置を示した平面図である。FIG. 6 is a plan view showing the arrangement of third metal wiring layers and contact holes based on Embodiment 2. 実施形態３に基づくプリチャージ＆エンコード回路１０８におけるデータ読出の回路構成を説明する図である。FIG. 10 is a diagram illustrating a circuit configuration for data reading in a precharge & encode circuit 108 according to a third embodiment. 実施形態４に基づくメモリアレイの一部の配置を説明するための図である。FIG. 10 is a diagram for explaining a partial arrangement of a memory array according to a fourth embodiment. 実施形態４に基づく電源線ドライバＶＳＬＤの構成を説明する図である。It is a figure explaining the structure of the power supply line driver VSLD based on Embodiment 4. FIG.

本実施形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。 The present embodiment will be described in detail with reference to the drawings. In the drawings, the same or corresponding parts are denoted by the same reference numerals, and description thereof will not be repeated.

＜実施形態１＞
図１は、実施形態１に係る半導体記憶装置１００の概略構成を示したブロック図である。 <Embodiment 1>
FIG. 1 is a block diagram illustrating a schematic configuration of a semiconductor memory device 100 according to the first embodiment.

図１を参照して、半導体記憶装置１００は、行デコーダ１０２と、書込回路１０６と、サーチドライバ１０４と、プリチャージ＆エンコード回路１０８と、メモリアレイＭＡ０とを含む。 Referring to FIG. 1, semiconductor memory device 100 includes a row decoder 102, a write circuit 106, a search driver 104, a precharge & encode circuit 108, and a memory array MA0.

行デコーダ１０２は、アドレス信号Ａ＜０：２＞を受けてワード線ＷＬ０〜ＷＬ７の活性化を行なう。 Row decoder 102 receives address signals A <0: 2> and activates word lines WL0 to WL7.

書込回路１０６は、入力データＤＩ０に応じてビット線ＢＬ０，／ＢＬ０を駆動し入力データ信号ＤＩ１に応じてビット線対ＢＬ１，／ＢＬ１を駆動する。 Write circuit 106 drives bit lines BL0 and / BL0 according to input data DI0 and drives bit line pair BL1 and / BL1 according to input data signal DI1.

サーチドライバ１０４は、検索データ信号ＳＤＩ０に応じてサーチ線対ＳＬ０，／ＳＬ０を駆動し検索データ信号ＳＤＩ１に応じてサーチ線対ＳＬ１，／ＳＬ１を駆動する。 Search driver 104 drives search line pair SL0, / SL0 according to search data signal SDI0, and drives search line pair SL1, / SL1 according to search data signal SDI1.

メモリアレイＭＡ０は、行列状に配置された複数のメモリセルを含む。
また、メモリアレイＭＡ０は、ワード線ＷＬ０〜ＷＬ７，ビット線対ＢＬ０，／ＢＬ０およびＢＬ１，／ＢＬ１、サーチ線対ＳＬ０，／ＳＬ０およびＳＬ１，／ＳＬ１、マッチ線ＭＬ０〜ＭＬ３を含む。 Memory array MA0 includes a plurality of memory cells arranged in a matrix.
Memory array MA0 includes word lines WL0 to WL7, bit line pairs BL0, / BL0 and BL1, / BL1, search line pairs SL0, / SL0 and SL1, / SL1, and match lines ML0 to ML3.

プリチャージ＆エンコード回路１０８は、マッチ線ＭＬ０〜ＭＬ３をプリチャージするとともにマッチ線ＭＬ０〜ＭＬ３に出力される検索結果をエンコードする。 The precharge & encode circuit 108 precharges the match lines ML0 to ML3 and encodes the search result output to the match lines ML0 to ML3.

メモリアレイＭＡ０は説明の簡単のため、２列４行配置した例を示す。メモリアレイＭＡ０は、第１列目に配置されるメモリセルＭＣ０♯０〜ＭＣ０♯３と、第２列目に配置されるメモリセルＭＣ１♯０〜ＭＣ１♯３とを含む。ここで♯０〜♯３はエントリと呼ばれるアドレス番地である。たとえば♯０は０番地のアドレスを示し、データの読出および書込動作時においてはメモリセルＭＣ０♯０およびＭＣ１♯０の２つのＴＣＡＭセルが同時にアクセスされることになる。 For the sake of simplicity, the memory array MA0 shows an example in which two columns and four rows are arranged. Memory array MA0 includes memory cells MC0 # 0 to MC0 # 3 arranged in the first column and memory cells MC1 # 0 to MC1 # 3 arranged in the second column. Here, # 0 to # 3 are address addresses called entries. For example, # 0 indicates an address at address 0, and two TCAM cells, memory cells MC0 # 0 and MC1 # 0, are simultaneously accessed during data read and write operations.

各メモリセルは記憶データとマスクデータの２ビットを記憶している。記憶データは検索データと比較の対象となるデータである。マスクデータは、比較を行なうか否かをビットごとに設定するためのデータである。 Each memory cell stores two bits of storage data and mask data. The stored data is data to be compared with the search data. The mask data is data for setting for each bit whether or not the comparison is performed.

ワード線ＷＬ０，ＷＬ２，ＷＬ４，ＷＬ６は記憶データの読出および書込時に活性化されるワード線である。一方、ワード線ＷＬ１，ＷＬ３，ＷＬ５，ＷＬ７はマスクデータの読出および書込時に活性化されるワード線である。 Word lines WL0, WL2, WL4, WL6 are word lines activated at the time of reading and writing stored data. On the other hand, word lines WL1, WL3, WL5, WL7 are word lines activated at the time of reading and writing mask data.

１列目のメモリセルＭＣ０♯０〜ＭＣ０♯３に対してはビット線対ＢＬ０，／ＢＬ０およびサーチ線対ＳＬ０，／ＳＬ０が共通して接続される。２列目のメモリセルＭＣ１♯０〜ＭＣ１♯３に対してはビット線対ＢＬ１，／ＢＬ１とサーチ線対ＳＬ１，／ＳＬ１とが共通して接続される。 Bit line pair BL0, / BL0 and search line pair SL0, / SL0 are commonly connected to memory cells MC0 # 0 to MC0 # 3 in the first column. Bit line pair BL1, / BL1 and search line pair SL1, / SL1 are commonly connected to memory cells MC1 # 0 to MC1 # 3 in the second column.

１行目すなわちアドレス♯０に対応するメモリセルＭＣ０♯０，ＭＣ１♯０に対してはワード線ＷＬ０，ＷＬ１およびマッチ線ＭＬ０が共通して接続される。同様に２行目のメモリセルＭＣ０♯１，ＭＣ１♯１に対してはワード線ＷＬ２，ＷＬ３およびマッチ線ＭＬ１が共通して接続される。また３行目のメモリセルＭＣ０♯２，ＭＣ１♯２に対してはワード線ＷＬ４，ＷＬ５およびマッチ線ＭＬ２が共通して接続される。またさらに４行目のメモリセルＭＣ０♯３，ＭＣ１♯３に対してはワード線ＷＬ６，ＷＬ７およびマッチ線ＭＬ３が共通して接続される。 Word lines WL0 and WL1 and match line ML0 are commonly connected to memory cells MC0 # 0 and MC1 # 0 corresponding to the first row, that is, address # 0. Similarly, word lines WL2 and WL3 and match line ML1 are commonly connected to memory cells MC0 # 1 and MC1 # 1 in the second row. Word lines WL4 and WL5 and match line ML2 are commonly connected to memory cells MC0 # 2 and MC1 # 2 in the third row. Furthermore, word lines WL6 and WL7 and match line ML3 are commonly connected to memory cells MC0 # 3 and MC1 # 3 in the fourth row.

なお、図１では、検索データＳＤＩ０，ＳＤＩ１、入力データＤＩ０，ＤＩ１およびアドレス信号Ａ＜０：２＞は端子から入力される例を示したが、たとえばシステムＬＳＩ中にこのようなＣＡＭが組込まれた場合には他のブロックから与えられる構成でもよい。また、読出しに関する構成については図示しないが、書込回路に並列にセンスアンプ等が配置され書込んだ記憶データやマスクデータを読み出すこともできる。 Although FIG. 1 shows an example in which search data SDI0, SDI1, input data DI0, DI1, and address signal A <0: 2> are input from terminals, for example, such a CAM is incorporated in a system LSI. In such a case, the configuration may be given from another block. In addition, although a configuration related to reading is not shown, sensed data or the like can be read by writing a sense amplifier or the like in parallel with the writing circuit.

また、説明の簡単のため２列の構成を示したがこの２列を単位として繰返し配置することで１アドレス当りのビット数を増加させてもよい。 Further, although the configuration of two columns is shown for the sake of simplicity of explanation, the number of bits per address may be increased by repeatedly arranging these two columns as a unit.

図２は、実施形態１に基づくメモリセルＭＣ０♯０の構成を示した回路図である。
図２を参照して、メモリセルＭＣ０♯０は、１ビットの記憶データを保持可能に構成されたデータセルＤＣと、１ビットのマスクビット情報を保持可能に構成されデータセルＤＣとビット線に沿う列方向に隣接するマスクデータセルＭＤＣとを含む。 FIG. 2 is a circuit diagram showing a configuration of memory cell MC0 # 0 based on the first embodiment.
Referring to FIG. 2, memory cell MC0 # 0 is configured to hold data cell DC configured to hold 1-bit stored data, and to hold 1-bit mask bit information. And a mask data cell MDC adjacent in the column direction.

メモリセルＭＣ０♯０は、さらに、列方向に沿って延在し、データセルＤＣおよびマスクデータセルＭＤＣの両方に接続されるビット線対ＢＬ０，／ＢＬ０と、行方向に沿って延在しデータセルＤＣに接続されるワード線ＷＬ０と、行方向に沿って延在しマスクデータセルＭＤＣに接続されるワード線ＷＬ１と、ビット線対ＢＬ０，／ＢＬ０に平行に延在し検索データを伝達するサーチ線対ＳＬ０，／ＳＬ０とを含む。 Memory cell MC0 # 0 further extends along the column direction, bit line pair BL0, / BL0 connected to both data cell DC and mask data cell MDC, and extends along the row direction. The word line WL0 connected to the cell DC, the word line WL1 extending along the row direction and connected to the mask data cell MDC, and the bit line pair BL0, / BL0 extend in parallel to transmit the search data. Search line pair SL0, / SL0 is included.

メモリセルＭＣ０♯０は、さらに、ワード線に平行なマッチ線ＭＬ０と、データセルＤＣおよびマスクデータセルＭＤＣの両方に対して行方向に隣接しデータセルＤＣおよびマスクデータセルＭＤＣの保持する情報と検索データとに応じた結果をマッチ線ＭＬ０に出力する論理演算セルＬＣとを含む。 Memory cell MC0 # 0 further includes match line ML0 parallel to the word line, and information held in data cell DC and mask data cell MDC adjacent to both data cell DC and mask data cell MDC in the row direction. A logic operation cell LC that outputs a result corresponding to the search data to the match line ML0.

後にレイアウト図を用いて詳細に説明するが、メモリセルを構成するトランジスタのゲートは行方向に沿って延在し、メモリセルの各々が形成される領域は複数のウェルを含み複数のウェルの各々は列方向に隣接するメモリセルの対応するウェルと連続するように形成される。その結果メモリアレイにおいて各ウェルは列方向に細長く延在することになる。 As will be described in detail later with reference to a layout diagram, the gates of the transistors constituting the memory cell extend in the row direction, and the region in which each of the memory cells is formed includes a plurality of wells. Are formed to be continuous with corresponding wells of memory cells adjacent in the column direction. As a result, each well in the memory array extends elongated in the column direction.

データセルＤＣは、ＮチャネルＭＯＳトランジスタＮ０１〜Ｎ０４と、ＰチャネルＭＯＳトランジスタＰ０１，Ｐ０２とを含む。 Data cell DC includes N channel MOS transistors N01-N04 and P channel MOS transistors P01, P02.

ＮチャネルＭＯＳトランジスタＮ０３は、記憶ノードＡ０とビット線ＢＬ０との間に接続されゲートにワード線ＷＬ０が接続される。ＮチャネルＭＯＳトランジスタＮ０４は、記憶ノードＢ０とビット線／ＢＬ０との間に接続されゲートにワード線ＷＬ０が接続される。ＰチャネルＭＯＳトランジスタＰ０１は、電源ノードＶＤＤと記憶ノードＡ０との間に接続されゲートが記憶ノードＢ０に接続される。ＮチャネルＭＯＳトランジスタＮ０１は、記憶ノードＡ０と接地ノードＶＳＳとの間に接続されゲートが記憶ノードＢ０に接続される。ＰチャネルＭＯＳトランジスタＰ０２は、電源ノードＶＤＤと記憶ノードＢ０との間に接続されゲートが記憶ノードＡ０に接続される。ＮチャネルＭＯＳトランジスタＮ０２は、記憶ノードＢ０と接地ノードＶＳＳとの間に接続されゲートが記憶ノードＡ０に接続される。 N channel MOS transistor N03 is connected between storage node A0 and bit line BL0, and has its gate connected to word line WL0. N channel MOS transistor N04 is connected between storage node B0 and bit line / BL0, and has a gate connected to word line WL0. P-channel MOS transistor P01 is connected between power supply node VDD and storage node A0, and has its gate connected to storage node B0. N-channel MOS transistor N01 is connected between storage node A0 and ground node VSS, and has its gate connected to storage node B0. P-channel MOS transistor P02 is connected between power supply node VDD and storage node B0, and has its gate connected to storage node A0. N-channel MOS transistor N02 is connected between storage node B0 and ground node VSS, and has its gate connected to storage node A0.

マスクデータセルＭＤＣは、ＮチャネルＭＯＳトランジスタＮ１１〜Ｎ１４と、ＰチャネルＭＯＳトランジスタＰ１１，Ｐ１２とを含む。ＮチャネルＭＯＳトランジスタＮ１３は、記憶ノードＡ１とビット線ＢＬ０との間に接続されゲートにワード線ＷＬ１が接続される。ＮチャネルＭＯＳトランジスタＮ１４は、記憶ノードＢ１とビット線／ＢＬ０との間に接続されゲートにワード線ＷＬ１が接続される。ＰチャネルＭＯＳトランジスタＰ１１は、電源ノードＶＤＤと記憶ノードＡ１との間に接続されゲートが記憶ノードＢ１に接続される。ＮチャネルＭＯＳトランジスタＮ１１は、記憶ノードＡ１と接地ノードＶＳＳとの間に接続されゲートが記憶ノードＢ１に接続される。ＰチャネルＭＯＳトランジスタＰ１２は、電源ノードＶＤＤと記憶ノードＢ１との間に接続されゲートが記憶ノードＡ１に接続される。ＮチャネルＭＯＳトランジスタＮ１２は、記憶ノードＢ１と接地ノードＶＳＳとの間に接続されゲートが記憶ノードＡ１に接続される。 Mask data cell MDC includes N channel MOS transistors N11-N14 and P channel MOS transistors P11, P12. N-channel MOS transistor N13 is connected between storage node A1 and bit line BL0, and has a gate connected to word line WL1. N-channel MOS transistor N14 is connected between storage node B1 and bit line / BL0, and has its gate connected to word line WL1. P-channel MOS transistor P11 is connected between power supply node VDD and storage node A1, and has its gate connected to storage node B1. N-channel MOS transistor N11 is connected between storage node A1 and ground node VSS, and has its gate connected to storage node B1. P-channel MOS transistor P12 is connected between power supply node VDD and storage node B1, and has its gate connected to storage node A1. N-channel MOS transistor N12 is connected between storage node B1 and ground node VSS, and has its gate connected to storage node A1.

論理演算セルＬＣは、ＮチャネルＭＯＳトランジスタＮ０５，Ｎ０６，Ｎ１５，Ｎ１６とを含む。 Logic operation cell LC includes N channel MOS transistors N05, N06, N15, and N16.

ＮチャネルＭＯＳトランジスタＮ０５，Ｎ０６は、マッチ線ＭＬ０と電源線ＶＳＬとの間に直列に接続され、ゲートにそれぞれ記憶ノードＢ０とサーチ線ＳＬ０とが接続される。 N channel MOS transistors N05 and N06 are connected in series between match line ML0 and power supply line VSL, and storage node B0 and search line SL0 are connected to the gates, respectively.

ＮチャネルＭＯＳトランジスタＮ１５，Ｎ１６は、マッチ線ＭＬ０と電源線ＶＳＬとの間に直列に接続され、ゲートにそれぞれ記憶ノードＢ１とサーチ線／ＳＬ０とが接続される。 N channel MOS transistors N15 and N16 are connected in series between match line ML0 and power supply line VSL, and storage node B1 and search line / SL0 are connected to the gates, respectively.

図２において、サーチ線対ＳＬ０，／ＳＬ０のそれぞれのサーチ線間には、イコライズ回路（ＥＱ）が設けられる。後述するが所定のタイミングで当該イコライズ回路（ＥＱ）が活性化され、サーチ線間が電気的に結合される。 In FIG. 2, an equalize circuit (EQ) is provided between the search lines of the search line pair SL0, / SL0. As will be described later, the equalize circuit (EQ) is activated at a predetermined timing, and the search lines are electrically coupled.

なお、図１における他のメモリセルは、対応するワード線、マッチ線、ビット線およびサーチ線が接続される点が異なるが内部の回路構成は同様であるので説明は繰返さない。 Other memory cells in FIG. 1 are different in that corresponding word lines, match lines, bit lines, and search lines are connected, but the internal circuit configuration is the same, and therefore description thereof will not be repeated.

図３は、図１のメモリアレイの一部の配置を説明するための図である。
図３を参照して、メモリセルＭＣ０♯０とメモリセルＭＣ１♯０とは行方向に互いに隣接して配置される。各ＴＣＡＭセル列に対して対応するサーチ線が各々配置されている。すなわちメモリセルＭＣ０♯０に対してはサーチ線対ＳＬ０，／ＳＬ０がメモリセル中に配置される。メモリセルＭＣ１♯０に対してはサーチ線対ＳＬ１，／ＳＬ１がメモリセル中に配置されている。また、マッチ線は各セル行毎に１本配線される。すなわち図３に示される第１行目のメモリセル行（メモリセルＭＣ０♯０，メモリセルＭＣ１♯０）に対してはマッチ線ＭＬ０が配置される。 FIG. 3 is a diagram for explaining a partial arrangement of the memory array of FIG.
Referring to FIG. 3, memory cell MC0 # 0 and memory cell MC1 # 0 are arranged adjacent to each other in the row direction. A corresponding search line is arranged for each TCAM cell column. That is, for memory cell MC0 # 0, search line pair SL0, / SL0 is arranged in the memory cell. For memory cell MC1 # 0, search line pair SL1, / SL1 is arranged in the memory cell. One match line is wired for each cell row. That is, match line ML0 is arranged for the first memory cell row (memory cell MC0 # 0, memory cell MC1 # 0) shown in FIG.

図４は、実施形態１におけるメモリセルの動作を説明するための図である。
図３および図４を参照して、アドレス♯０に対しての動作を簡単に説明する。 FIG. 4 is a diagram for explaining the operation of the memory cell in the first embodiment.
The operation for address # 0 will be briefly described with reference to FIGS.

まず、アドレス♯０に対するデータ書込時においてはワード線ＷＬ０が「Ｈ」レベルに活性化され、ワード線ＷＬ１は「Ｌ」レベルに非活性化される。また、アドレス♯０以外に対応するワード線ＷＬ２〜ＷＬ７は「Ｌ」レベルに非活性化される。そして、ビット線ＢＬ０には書込むデータビットＤ０に対応するレベルが与えられ、ビット線／ＢＬ０にはその反転レベルが与えられる。また、ビット線ＢＬ１にはデータビットＤ１に対応するレベルが与えられ、ビット線／ＢＬ１にはその反転レベルが与えられる。 First, at the time of data writing to address # 0, word line WL0 is activated to "H" level, and word line WL1 is deactivated to "L" level. Further, word lines WL2 to WL7 corresponding to addresses other than address # 0 are inactivated to "L" level. A level corresponding to data bit D0 to be written is applied to bit line BL0, and its inverted level is applied to bit line / BL0. The bit line BL1 is given a level corresponding to the data bit D1, and the bit line / BL1 is given its inverted level.

また、サーチ線対ＳＬ０，／ＳＬ０，ＳＬ１，／ＳＬ１はすべて「Ｌ」レベルに設定される。そしてマッチ線ＭＬは特にレベルを定めなくても良いが、好ましくはプリチャージされた「Ｈ」レベルに維持される。 Further, search line pairs SL0, / SL0, SL1, / SL1 are all set to the “L” level. The match line ML need not be set in particular, but is preferably maintained at the precharged “H” level.

このようにワード線等が制御されることにより、メモリセルＭＣ０♯０のデータセルＤＣにはデータビットＤ０が書込まれ、メモリセルＭＣ１♯０のデータセルＤＣにはデータビットＤ１が書込まれる。なお、読出時においてはビット線が図示されないセンスアンプによってその電位差が増幅されてデータビットＤ０，Ｄ１が読出される。 By controlling the word line and the like in this manner, data bit D0 is written into data cell DC of memory cell MC0 # 0, and data bit D1 is written into data cell DC of memory cell MC1 # 0. . At the time of reading, the potential difference between the bit lines is amplified by a sense amplifier (not shown), and data bits D0 and D1 are read out.

まず、アドレス♯０に対するマスクデータのデータ書込時においてはワード線ＷＬ１が「Ｈ」レベルに活性化されワード線ＷＬ０は「Ｌ」レベルに非活性化される。またアドレス♯０以外に対応するワード線ＷＬ２〜ＷＬ７は「Ｌ」レベルに非活性化される。そして、ビット線ＢＬ０には書込むマスクデータビットＭＤ０に対応するレベルが与えられ、ビット線／ＢＬ０にはその反転レベルが与えられる。またビット線ＢＬ１にはマスクデータビットＭＤ１に対応するレベルが与えられ、ビット線／ＢＬ１にはその反転レベルが与えられる。 First, when writing mask data to address # 0, word line WL1 is activated to "H" level and word line WL0 is deactivated to "L" level. Word lines WL2-WL7 corresponding to addresses other than address # 0 are inactivated to "L" level. The bit line BL0 is given a level corresponding to the mask data bit MD0 to be written, and the bit line / BL0 is given its inverted level. The bit line BL1 is given a level corresponding to the mask data bit MD1, and the bit line / BL1 is given its inverted level.

このようにワード線等が制御されることにより、メモリセルＭＣ０♯０のマスクデータセルＭＤＣにはマスクデータビットＭＤ０が書込まれ、メモリセルＭＣ１♯０のマスクデータセルＭＤＣにはマスクデータビットＭＤ１が書込まれる。なお、データ読出時においてはビット線が図示されないセンスアンプによってその電位差が増幅されてマスクデータビットＭＤ０，ＭＤ１が読出される。 By controlling the word line and the like in this way, mask data bit MD0 is written in mask data cell MDC of memory cell MC0 # 0, and mask data bit MD1 is written in mask data cell MDC of memory cell MC1 # 0. Is written. At the time of data reading, the potential difference between the bit lines is amplified by a sense amplifier (not shown), and mask data bits MD0 and MD1 are read out.

続いて、データサーチ時について説明する。データサーチ時においては、サーチ線により与えられる検索データと複数のアドレス♯０〜♯３の記憶データが一括して比較され各アドレスのメモリセルが保持する内容が検索データと一致するか否かが１サイクルで出力される。この場合においてワード線ＷＬ０〜ＷＬ７はすべて「Ｌ」レベルに設定され、ビット線ＢＬ０，ＢＬ１は好ましくは「Ｈ」レベルに設定される。 Next, the data search will be described. At the time of data search, the search data given by the search line and the stored data at a plurality of addresses # 0 to # 3 are compared at a time, and whether or not the contents held in the memory cells at each address match the search data. Output in one cycle. In this case, all of word lines WL0 to WL7 are set to "L" level, and bit lines BL0 and BL1 are preferably set to "H" level.

サーチ線ＳＬ０は、検索データビットＳＤ０に対応するレベルに設定され、サーチ線／ＳＬ０はその反転レベルに設定される。また、サーチ線ＳＬ１は、検索データビットＳＤ１に対応するレベルに設定され、サーチ線／ＳＬ１はその反転レベルに設定される。その結果、アドレス♯０に対応するメモリセルのいずれか１つでも不一致のものがあれば、プリチャージされたマッチ線ＭＬ０がワイヤードＯＲ論理によって「Ｌ」レベルに変化する。すべてのデータビットが一致したか、またはマスクデータが書込まれていた場合には、プリチャージされたマッチ線ＭＬ０は、プリチャージされた状態を維持し、その結果、出力ＯＵＴは「Ｈ」レベルとなる。 Search line SL0 is set to a level corresponding to search data bit SD0, and search line / SL0 is set to its inverted level. Search line SL1 is set to a level corresponding to search data bit SD1, and search line / SL1 is set to its inverted level. As a result, if any one of the memory cells corresponding to address # 0 does not match, precharged match line ML0 changes to “L” level by wired OR logic. When all the data bits match or mask data has been written, precharged match line ML0 maintains the precharged state, and as a result, output OUT is at “H” level. It becomes.

図５は、実施形態１に基づくデータ検索前のソース線対および電源線ＶＳＬの電位を説明する図である。 FIG. 5 is a diagram for explaining the potentials of the source line pair and the power supply line VSL before data search according to the first embodiment.

図５に示されるように、データ検索前において電源線ＶＳＬは、１／２ＶＤＤにプリチャージされる。また、サーチ線対ＳＬ０，／ＳＬ０は、１／２ＶＤＤにプリチャージされる。 As shown in FIG. 5, the power supply line VSL is precharged to ½ VDD before data retrieval. The search line pair SL0, / SL0 is precharged to ½ VDD.

本例においては、サーチ線対ＳＬ０，／ＳＬ０を１／２ＶＤＤにプリチャージした状態から検索データに従って一方および他方を電源線ＶＤＤおよび接地線ＶＳＳの電位に設定する。 In this example, one and the other are set to the potentials of the power supply line VDD and the ground line VSS according to the search data from the state in which the search line pair SL0, / SL0 is precharged to 1/2 VDD.

図６は、実施形態１に基づくデータ検索時における電位の変化を説明する図である。
図６に示されるように、データ検索前において電源線ＶＳＬ，サーチ線対ＳＬ０，／ＳＬ０を１／２ＶＤＤにプリチャージした状態で、検索データに従ってサーチ線対ＳＬ０，／ＳＬ０の一方および他方を電源線ＶＤＤおよび接地線ＶＳＳの電位に設定する。 FIG. 6 is a diagram for explaining a change in potential during data retrieval based on the first embodiment.
As shown in FIG. 6, in a state where power supply line VSL and search line pair SL0, / SL0 are precharged to 1/2 VDD before data search, one and the other of search line pairs SL0, / SL0 are powered according to the search data The potentials of the line VDD and the ground line VSS are set.

サーチ線対ＳＬ０，／ＳＬ０の一方を電源線ＶＤＤの電位に設定することによりカップリング容量によりマッチ線ＭＬ０の電位が浮き上がるが、サーチ線対ＳＬ０，／ＳＬ０の他方を接地線ＶＳＳの電位に設定することによりカップリング容量によりマッチ線ＭＬ０の電位が下がるため相殺されてマッチ線ＭＬ０の変動を抑制することが可能である。 By setting one of the search line pair SL0, / SL0 to the potential of the power supply line VDD, the potential of the match line ML0 rises due to the coupling capacitance, but the other of the search line pair SL0, / SL0 is set to the potential of the ground line VSS. By doing so, the potential of the match line ML0 is lowered due to the coupling capacitance, so that it is canceled out and fluctuations in the match line ML0 can be suppressed.

マッチ線ＭＬ０に接続されるメモリセルの個数が増加した場合であっても相殺されるためマッチ線ＭＬ０の変動を抑制することが可能である。 Even if the number of memory cells connected to the match line ML0 is increased, it is canceled out, so that fluctuations in the match line ML0 can be suppressed.

なお、本例においては、データ検索前（初期状態）において電源線ＶＳＬの電位を１／２ＶＤＤに設定する。 In this example, the potential of the power supply line VSL is set to ½ VDD before data search (initial state).

この点で、メモリセルＭＣ０＃０に記憶されるデータに関して、記憶ノードＢ０，Ｂ１が「Ｈ」レベルに設定されている場合には、記憶ノードＢ０のゲートと接続されるＮチャネルＭＯＳトランジスタＮ０５および記憶ノードＢ１のゲートと接続されるＮチャネルＭＯＳトランジスタＮ１５が導通する。 In this regard, with respect to data stored in memory cell MC0 # 0, when storage nodes B0 and B1 are set to "H" level, N channel MOS transistor N05 connected to the gate of storage node B0 and N channel MOS transistor N15 connected to the gate of storage node B1 conducts.

本例においては、サーチ線対ＳＬ０，／ＳＬ０は、１／２ＶＤＤにプリチャージされているためＮチャネルＭＯＳトランジスタＮ０６，Ｎ１６のソースがゲート電圧よりも低い場合には、ＮチャネルＭＯＳトランジスタＮ０６，Ｎ１６が導通する。 In this example, search line pair SL0, / SL0 is precharged to ½ VDD, so that when the sources of N channel MOS transistors N06, N16 are lower than the gate voltage, N channel MOS transistors N06, N16 Is conducted.

したがって、ＮチャネルＭＯＳトランジスタＮ０５，Ｎ１５とＮチャネルＭＯＳトランジスタＮ０６，Ｎ１６とが導通するとデータ検索前においてマッチ線ＭＬ０の電位が電源線ＶＳＬと電気的に結合される可能性がある。 Therefore, if N channel MOS transistors N05, N15 and N channel MOS transistors N06, N16 are rendered conductive, the potential of match line ML0 may be electrically coupled to power supply line VSL before data retrieval.

それゆえ、本例においては、データ検索前において、ＮチャネルＭＯＳトランジスタＮ０６，Ｎ１６が導通しないように電源線ＶＳＬの電位を１／２ＶＤＤに設定する。 Therefore, in this example, before the data search, the potential of the power supply line VSL is set to ½ VDD so that the N-channel MOS transistors N06 and N16 are not turned on.

そして、データ検索時には、電源線ＶＳＬの電位を接地線ＶＳＳの電位に設定する。
そして、次のデータ検索前に電源線ＶＳＬの電位を再び、１／２ＶＤＤに設定する。 At the time of data search, the potential of the power supply line VSL is set to the potential of the ground line VSS.
Then, the potential of the power supply line VSL is set again to 1/2 VDD before the next data search.

一方で、サーチ線対ＳＬ０，／ＳＬ０に関しては、データ検索後、イコライズ回路（ＥＱ）を活性化する。これによりサーチ線対ＳＬ０，／ＳＬ０のサーチ線間が電気的に結合される。これにより、サーチ線対ＳＬ０，／ＳＬ０の一方のサーチ線が電源線ＶＤＤの電位、他方のサーチ線が接地線ＶＳＳの電位に設定されるため互いに結合されて、サーチ線ＳＬ０，／ＳＬ０の電位が１／２ＶＤＤに設定される。 On the other hand, for the search line pair SL0, / SL0, the equalizer circuit (EQ) is activated after the data search. As a result, the search lines of search line pair SL0, / SL0 are electrically coupled. As a result, one search line of search line pair SL0, / SL0 is set to the potential of power supply line VDD, and the other search line is set to the potential of ground line VSS. Is set to 1/2 VDD.

したがって、データ検索後にプリチャージする必要はなく、サーチ線対ＳＬ０，／ＳＬ０をプリチャージするための消費電力を抑えることができる。また、サーチ線対ＳＬ０，／ＳＬ０のサーチ線を互いに電気的に結合することにより電源線ＶＤＤと接地線ＶＳＳとの間の中間電位に設定することが可能であり、プリチャージ用の回路を設ける必要が無く、部品点数を少なくすることが可能である。 Therefore, it is not necessary to precharge after the data search, and the power consumption for precharging the search line pair SL0, / SL0 can be suppressed. Further, the search lines of the search line pair SL0, / SL0 can be set to an intermediate potential between the power supply line VDD and the ground line VSS by electrically coupling the search lines to each other, and a precharge circuit is provided. There is no need, and the number of parts can be reduced.

（変形例１）
図７は、実施形態１の変形例１に基づくメモリセルＭＣＰ０♯０の構成を示した回路図である。 (Modification 1)
FIG. 7 is a circuit diagram showing a configuration of memory cell MCP0 # 0 based on the first modification of the first embodiment.

図７を参照して、メモリセルＭＣＰ０♯０は、メモリセルＭＣ０＃０と比較して、論理演算セルＬＣを論理演算セルＬＣ＃に置換した点が異なる。 Referring to FIG. 7, memory cell MCP0 # 0 differs from memory cell MC0 # 0 in that logical operation cell LC is replaced with logical operation cell LC #.

具体的には、ＮチャネルＭＯＳトランジスタＮ０５，Ｎ０６と、ＮチャネルＭＯＳトランジスタＮ１５，Ｎ１６との接続関係を入れ替えた点が異なる。 Specifically, the difference is that the connection relationship between N channel MOS transistors N05 and N06 and N channel MOS transistors N15 and N16 is changed.

具体的には、ＮチャネルＭＯＳトランジスタＮ０５は、マッチ線ＭＬ０と接続され、ＮチャネルＭＯＳトランジスタＮ０６は、電源線ＶＳＬと接続される。 Specifically, N channel MOS transistor N05 is connected to match line ML0, and N channel MOS transistor N06 is connected to power supply line VSL.

ＮチャネルＭＯＳトランジスタＮ１５は、マッチ線ＭＬ０と接続され、ＮチャネルＭＯＳトランジスタＮ１６は、電源線ＶＳＬと接続される。 N-channel MOS transistor N15 is connected to match line ML0, and N-channel MOS transistor N16 is connected to power supply line VSL.

当該構成においては、ソース線対ＳＬ０，／ＳＬ０と接続されるＮチャネルＭＯＳトランジスタは、別のＮチャネルＭＯＳトランジスタを介してマッチ線ＭＬ０と接続される。 In this configuration, an N channel MOS transistor connected to source line pair SL0, / SL0 is connected to match line ML0 via another N channel MOS transistor.

したがって、カップリング容量による電位の浮き上がりは、ＮチャネルＭＯＳトランジスタを介してマッチ線ＭＬ０に伝達される。 Therefore, the potential rise due to the coupling capacitance is transmitted to match line ML0 via the N-channel MOS transistor.

この点で、検索データと記憶ノードで保持されるデータとが一致する場合には、ＮチャネルＭＯＳトランジスタは導通しないためマッチ線ＭＬ０に対してカップリング容量による浮き上がりは生じない。 In this regard, when the search data matches the data held in the storage node, the N-channel MOS transistor is not turned on, so that the match line ML0 does not rise due to the coupling capacitance.

また、検索データと記憶ノードで保持されるデータとが不一致の場合には、ＮチャネルＭＯＳトランジスタが導通するが、不一致の場合には、マッチ線ＭＬ０は接地線ＶＳＳの電位に設定されるため電位の浮き上がりがマッチ線ＭＬ０に影響を与えることはない。 If the search data and the data held in the storage node do not match, the N-channel MOS transistor is turned on. However, if the search data does not match, the match line ML0 is set to the potential of the ground line VSS. Does not affect the match line ML0.

したがって、当該構成により、マッチ線ＭＬ０との間に別のＮチャネルＭＯＳトランジスタが設けられているため当該浮き上がりがマッチ線ＭＬ０に与える影響を抑制することが可能である。 Therefore, with this configuration, since another N-channel MOS transistor is provided between the match line ML0, it is possible to suppress the influence of the floating on the match line ML0.

＜実施形態２＞
図８は、実施形態２に基づく半導体記憶装置の構成を示す概略ブロック図である。 <Embodiment 2>
FIG. 8 is a schematic block diagram showing the configuration of the semiconductor memory device according to the second embodiment.

図８を参照して、半導体記憶装置２００は、アドレス信号Ａ＜０：１＞に応じてワード線ＷＬ０〜ＷＬ３を選択的に活性化する行デコーダ２０２と、検索データＳＤＩ０，ＳＤＩ１に応じてサーチ線対ＳＬ０，／ＳＬ０、ＳＬ１，／ＳＬ１を駆動するサーチドライバ２０４とを含む。 Referring to FIG. 8, semiconductor memory device 200 includes a row decoder 202 that selectively activates word lines WL0 to WL3 according to address signal A <0: 1>, and a search according to search data SDI0 and SDI1. And a search driver 204 for driving the line pairs SL0, / SL0, SL1, / SL1.

半導体記憶装置２００は、さらに書込回路２０６と、メモリアレイＭＡ１と、プリチャージ＆エンコード回路２０８とを含む。 Semiconductor memory device 200 further includes a write circuit 206, a memory array MA1, and a precharge & encode circuit 208.

書込回路２０６は、入力データＤＩ０Ａ，ＤＩ１ＡおよびＤＩ０Ｂ，ＤＩ１Ｂに応じてビット線対ＢＬ０Ａ，／ＢＬ０Ａ、ＢＬ０Ｂ，／ＢＬ０Ｂ、ＢＬ１Ａ，／ＢＬ１Ａ、ＢＬ１Ｂ，／ＢＬ１Ｂを駆動する。 Write circuit 206 drives bit line pairs BL0A, / BL0A, BL0B, / BL0B, BL1A, / BL1A, BL1B, / BL1B in accordance with input data DI0A, DI1A and DI0B, DI1B.

メモリアレイＭＡ１は、行列状に配置された複数のメモリセルと、ワード線ＷＬ０〜ＷＬ３、サーチ線対ＳＬ０，／ＳＬ０、ＳＬ１，／ＳＬ１およびビット線対ＢＬ０Ａ，／ＢＬ０Ａ、ＢＬ０Ｂ，／ＢＬ０Ｂ、ＢＬ１Ａ，／ＢＬ１Ａ、ＢＬ１Ｂ，／ＢＬ１Ｂを含む。 Memory array MA1 includes a plurality of memory cells arranged in a matrix, word lines WL0 to WL3, search line pairs SL0, / SL0, SL1, / SL1 and bit line pairs BL0A, / BL0A, BL0B, / BL0B, BL1A. , / BL1A, BL1B, / BL1B.

プリチャージ＆エンコード回路２０８は、メモリアレイＭＡ１から延在するマッチ線ＭＬ０〜ＭＬ３をプリチャージするとともにこれらに出力される一致結果をエンコードする。 Precharge & encode circuit 208 precharges match lines ML0 to ML3 extending from memory array MA1 and encodes the match results output thereto.

メモリアレイＭＡ１は実施形態１のアレイ構成を少し変形配置した例である。物理的には２行４列のＴＣＡＭセルが配置される。したがって、縦横の寸法は、図１に示した実施形態１の場合に比べて、横幅が２倍、縦幅が２分の１倍の大きさとなる。 The memory array MA1 is an example in which the array configuration of the first embodiment is slightly modified and arranged. Physically, TCAM cells of 2 rows and 4 columns are arranged. Therefore, the vertical and horizontal dimensions are twice as large as the width of the first embodiment shown in FIG. 1 and half as large as the vertical width.

アドレス番地は下側の第１行目が♯０および♯１番地に割当てられており、上側の第２行目は♯２および♯３番地に割当てられている。各行において行方向に隣接するメモリセルはアドレス番地が異なる点が実施形態１との相違点である。 In the address address, the lower first line is assigned to addresses # 0 and # 1, and the upper second line is assigned to addresses # 2 and # 3. The memory cell adjacent in the row direction in each row is different from the first embodiment in that the address address is different.

一方、マッチ線は１行４セルに物理配置されたＴＣＡＭセルに対して２本配線される。具体的には、マッチ線ＭＬ０，ＭＬ１は第１行のメモリセルに対して配置されている。このうち、マッチ線ＭＬ０は、アドレス♯０に対応するメモリセルＭＣ０♯０，ＭＣ１♯０に接続されている。また、マッチ線ＭＬ１は、アドレス♯１に対応するメモリセルＭＣ０♯１およびＭＣ１♯１に接続されている。 On the other hand, two match lines are wired for TCAM cells physically arranged in one row and four cells. Specifically, match lines ML0 and ML1 are arranged for the memory cells in the first row. Among these, the match line ML0 is connected to the memory cells MC0 # 0 and MC1 # 0 corresponding to the address # 0. Match line ML1 is connected to memory cells MC0 # 1 and MC1 # 1 corresponding to address # 1.

また、マッチ線ＭＬ２，ＭＬ３は、第２行のメモリセルに対して配置されている。このうち、マッチ線ＭＬ２は、アドレス♯２に対応するメモリセルＭＣ０♯２，ＭＣ１♯２に接続されている。また、マッチ線ＭＬ３は、アドレス♯３に対応するメモリセルＭＣ０♯３およびＭＣ１♯３に接続されている。 Match lines ML2 and ML3 are arranged for the memory cells in the second row. Of these, match line ML2 is connected to memory cells MC0 # 2 and MC1 # 2 corresponding to address # 2. Match line ML3 is connected to memory cells MC0 # 3 and MC1 # 3 corresponding to address # 3.

このように各行においてマッチ線を２セル単位で交互に接続した構成をなしている。
このように物理配置は実施形態１の場合と異なるが、サーチ機能としては全く同じ振る舞いをこのメモリアレイは行なう。 As described above, the match lines are alternately connected in units of two cells in each row.
As described above, although the physical arrangement is different from that in the first embodiment, the memory array performs exactly the same behavior as the search function.

すなわち、サーチ線対ＳＬ０、／ＳＬ０とサーチ線対ＳＬ１、／ＳＬ１との２組配線されており、マッチ線ＭＬ０〜ＭＬ３の４本配線されており、データサーチ機能については同じ動作をする。 That is, two sets of search line pairs SL0 and / SL0 and search line pairs SL1 and / SL1 are wired, and four match lines ML0 to ML3 are wired, and the data search function performs the same operation.

一方、データ読出とデータ書込については動作が異なる。実施形態１ではメモリセルＭＣ０♯０とメモリセルＭＣ０♯１とは、別々のワード線に接続されているため同時にデータ読出およびデータ書込を実行することはできない。一方、実施形態２においてはメモリセルＭＣ０♯０とメモリセルＭＣ０♯１の２セルのワード線が共通に配線され、ビット線対は、各々別に配線されているので、この２セルのデータを同時にデータ読出したり、データ書込を実行することができる。 On the other hand, operations differ between data reading and data writing. In the first embodiment, memory cell MC0 # 0 and memory cell MC0 # 1 are connected to different word lines, and therefore cannot simultaneously read and write data. On the other hand, in the second embodiment, the two word lines of memory cell MC0 # 0 and memory cell MC0 # 1 are wired in common, and the bit line pairs are wired separately. Data reading or data writing can be executed.

これにより１サイクルで２つの番地に同時にデータ書込、データ読出したりすることができるためデータ書込を実行するサイクル数の削減効果がある。 As a result, data can be written to and read from two addresses simultaneously in one cycle, so that the number of cycles for executing data writing can be reduced.

また、サーチ線の長さが実施形態１の場合と比べて半分で済むので、配線容量を抑えることも可能である。これにより高速化および低消費電力化を図ることができる。 Further, since the length of the search line is half that of the first embodiment, the wiring capacity can be suppressed. As a result, high speed and low power consumption can be achieved.

図９は、メモリアレイＭＡ１における互いに隣接するメモリセルＭＣ０♯０とＭＣ０♯１との関係を示した回路図である。 FIG. 9 is a circuit diagram showing the relationship between adjacent memory cells MC0 # 0 and MC0 # 1 in memory array MA1.

図１０は、実施形態２におけるメモリセルの動作を説明するための図である。図９、図１０を参照してより詳細にメモリセルの動作説明を行なう。 FIG. 10 is a diagram for explaining the operation of the memory cell in the second embodiment. The operation of the memory cell will be described in more detail with reference to FIGS.

まず、アドレス♯０および♯１に同時にデータを書込む場合には、ワード線ＷＬ０「Ｈ」レベルに活性化され、ワード線ＷＬ１は「Ｌ」レベルに非活性化される。ワード線ＷＬ２〜ＷＬ３に関してはアドレスが異なるため「Ｌ」レベルに非活性化される。 First, when data is simultaneously written to addresses # 0 and # 1, word line WL0 is activated to "H" level, and word line WL1 is deactivated to "L" level. Since the addresses of word lines WL2 to WL3 are different, they are deactivated to “L” level.

そして、ビット線ＢＬ０Ａは、アドレス♯０に書込む０ビット目のデータＤ０♯０に対応するレベルに設定され、ビット線／ＢＬ０Ａは、その反転レベルに設定される。ビット線ＢＬ０Ｂは、アドレス♯１に書込む０ビット目のデータＤ０♯１に対応するレベルに設定され、ビット線／ＢＬ０Ｂは、その反転レベルに設定される。 Bit line BL0A is set to a level corresponding to 0th bit data D0 # 0 written to address # 0, and bit line / BL0A is set to its inverted level. Bit line BL0B is set to a level corresponding to 0th bit data D0 # 1 written to address # 1, and bit line / BL0B is set to its inverted level.

また、ビット線ＢＬ１Ａは、アドレス♯０に書込む１ビット目のデータＤ１♯０に対応するレベルに設定され、ビット線／ＢＬ１Ａは、その反転レベルに設定される。 Bit line BL1A is set to a level corresponding to first bit data D1 # 0 written to address # 0, and bit line / BL1A is set to its inverted level.

ビット線ＢＬ１Ｂは、アドレス♯１に書込む１ビット目のデータＤ１♯１に対応するレベルに設定され、ビット線／ＢＬ１Ｂは、その反転レベルに設定される。 Bit line BL1B is set to a level corresponding to first bit data D1 # 1 written to address # 1, and bit line / BL1B is set to its inverted level.

データ書込時においては、サーチ線対ＳＬ０，／ＳＬ０，ＳＬ１，／ＳＬ１はすべて「Ｌ」レベルに非活性化される。そして、マッチ線ＭＬについてはレベルは問わないが好ましくは「Ｈ」レベルにプリチャージされた状態に保持される。 At the time of data writing, all of search line pairs SL0, / SL0, SL1, / SL1 are inactivated to "L" level. The level of match line ML is not limited, but is preferably maintained in a precharged state of “H” level.

次に、アドレス♯０および♯１に同時にマスクデータを書込む場合について説明する。このときワード線ＷＬ０は、「Ｌ」レベルに非活性化され、ワード線ＷＬ１は「Ｈ」レベルに活性化される。書込対象のアドレスではないのでワード線ＷＬ２〜ＷＬ３については「Ｌ」レベルに非活性化される。 Next, a case where mask data is simultaneously written into addresses # 0 and # 1 will be described. At this time, the word line WL0 is deactivated to the “L” level, and the word line WL1 is activated to the “H” level. Since it is not a write target address, word lines WL2 to WL3 are inactivated to "L" level.

このときビット線ＢＬ０Ａは、アドレス♯０に書込む０ビット目のマスクデータであるデータＭＤ０♯０に対応するレベルに設定され、ビット線／ＢＬ０Ａは、その反転レベルに設定される。ビット線ＢＬ０Ｂは、アドレス♯１に書込む０ビット目のマスクデータであるデータＭＤ０♯１に対応するレベルに設定され、ビット線／ＢＬ０Ｂは、その反転レベルに設定される。 At this time, bit line BL0A is set to a level corresponding to data MD0 # 0 which is the mask data of the 0th bit written to address # 0, and bit line / BL0A is set to its inverted level. Bit line BL0B is set to a level corresponding to data MD0 # 1 which is mask data of the 0th bit to be written to address # 1, and bit line / BL0B is set to its inverted level.

また、ビット線ＢＬ１Ａは、アドレス♯０に書込む１ビット目のマスクデータであるデータＭＤ１♯０に対応するレベルに設定され、ビット線／ＢＬ１Ａは、その反転レベルに設定される。ビット線ＢＬ１Ｂは、アドレス♯１に書込む１ビット目のマスクデータであるデータＭＤ１♯１に対応するレベルに設定され、ビット線／ＢＬ１Ｂはその反転レベルに設定される。 Bit line BL1A is set to a level corresponding to data MD1 # 0 which is mask data of the first bit written to address # 0, and bit line / BL1A is set to its inverted level. Bit line BL1B is set to a level corresponding to data MD1 # 1 which is the first bit mask data to be written to address # 1, and bit line / BL1B is set to its inverted level.

このときサーチ線ＳＬ０，／ＳＬ０，ＳＬ１，／ＳＬ１は、「Ｌ」レベルに非活性化されており、マッチ線ＭＬは、レベルは問わないが、好ましくは「Ｈ」レベルにプリチャージされている。 At this time, the search lines SL0, / SL0, SL1, / SL1 are inactivated to the “L” level, and the match line ML is not limited to any level, but is preferably precharged to the “H” level. .

これに対して、データサーチ時にはメモリアレイＭＡ１のすべてのメモリセルに対してデータ比較が行なわれる。このときワード線ＷＬ０〜ＷＬ３はすべて「Ｌ」レベルに非活性化される。ビット線ＢＬ０Ａ，ＢＬ０Ｂ，ＢＬ１Ａ，ＢＬ１Ｂおよび／ＢＬ０Ａ，／ＢＬ０Ｂ，／ＢＬ１Ａ，／ＢＬ１Ｂは、レベルは問わないが、好ましくはすべて「Ｈ」レベルにプリチャージされた状態となっている。 On the other hand, at the time of data search, data comparison is performed for all the memory cells of memory array MA1. At this time, all the word lines WL0 to WL3 are inactivated to the “L” level. The bit lines BL0A, BL0B, BL1A, BL1B and / BL0A, / BL0B, / BL1A, / BL1B are not limited in level, but are preferably all precharged to "H" level.

このときサーチ線ＳＬ０は、検索データの０ビット目であるデータＳＤ０に対応するレベルに設定され、サーチ線／ＳＬ０は、その反転レベルに設定される。また、サーチ線ＳＬ１は、検索データの１ビット目であるデータＳＤ１に対応するレベルに設定され、サーチ線／ＳＬ１は、その反転レベルに設定される。 At this time, the search line SL0 is set to a level corresponding to the data SD0 that is the 0th bit of the search data, and the search line / SL0 is set to its inverted level. Search line SL1 is set to a level corresponding to data SD1, which is the first bit of search data, and search line / SL1 is set to its inverted level.

そして、マッチ線ＭＬは、サーチデータが該当するアドレスにおいてすべて一致した場合に「Ｈ」レベルとなり該当するアドレスのいずれかのビットにおいて不一致が生ずると、プリチャージされていたマッチ線の電荷が引抜かれ、マッチ線は出力信号ＯＵＴとして「Ｌ」レベルを出力する。 The match line ML becomes “H” level when the search data all match at the corresponding address, and if a mismatch occurs in any bit of the corresponding address, the precharged match line charge is extracted. The match line outputs “L” level as the output signal OUT.

また、該当アドレスにマスクデータが書かれていた場合には一致したときと同様、「Ｈ」レベルとなる。 Further, when the mask data is written in the corresponding address, it becomes “H” level as in the case of coincidence.

また、本例においては、データ検索前において、ＮチャネルＭＯＳトランジスタＮ０６，Ｎ１６が導通しないように電源線ＶＳＬの電位を１／２ＶＤＤに設定する。 In this example, before the data search, the potential of the power supply line VSL is set to ½ VDD so that the N-channel MOS transistors N06 and N16 are not turned on.

図１１〜図１５は、実施形態２におけるメモリアレイのレイアウト構成を積層方向に分割して示す概略平面図である。 FIGS. 11 to 15 are schematic plan views showing the layout configuration of the memory array according to the second embodiment divided in the stacking direction.

図１１は、実施形態２におけるメモリアレイのウェル、拡散領域ＤＦ、ポリシリコンＰＯ、コンタクトホールＣＴの配置を示した平面図である。 FIG. 11 is a plan view showing the arrangement of the well, diffusion region DF, polysilicon PO, and contact hole CT of the memory array in the second embodiment.

図１１に示されるように、ＴＣＡＭセル２ビット分すなわちメモリセルＭＣ０♯０と、これにＸ方向に隣接するメモリセルＭＣ０♯１が示されている。なお、図１１においてコンタクトホールＣＴ，多結晶シリコン（ポリシリコン）ＰＯ，拡散領域ＤＦの一つを代表として符号を付してある。 As shown in FIG. 11, two bits of TCAM cells, that is, memory cell MC0 # 0, and memory cell MC0 # 1 adjacent thereto in the X direction are shown. In FIG. 11, reference numerals are given representatively of one of the contact hole CT, polycrystalline silicon (polysilicon) PO, and diffusion region DF.

メモリセルＭＣ０♯０，メモリセルＭＣ０♯１の各々はＸ−Ｘ軸によってデータビットとマスクビットとに分割される。データビットとマスクビットとは、従来の６個のトランジスタで構成されたシングルポートＳＲＡＭのレイアウトと同様に構成することができる。 Each of memory cell MC0 # 0 and memory cell MC0 # 1 is divided into data bits and mask bits along the XX axis. The data bit and the mask bit can be configured in the same manner as the layout of a single-port SRAM configured with six conventional transistors.

メモリセルＭＣ０♯０では、Ｘ方向中央部分にＮウェルＮＷ０があり、その内部にＰチャネルＭＯＳトランジスタが形成される。そのＮウェルＮＷ０の両側にはＰウェルＰＷ０，ＰＷ１が配置され、ＰウェルＰＷ０，ＰＷ１の内部にはＮチャネルＭＯＳトランジスタが形成される。また、データサーチ機能のためのサーチトランジスタはＰウェルＰＷ１内にＮチャネルＭＯＳトランジスタで形成されている。ここで、ウェルは同じ列内の他のメモリセルのウェルと連続するので、ウェルの延在方向はビット線やサーチ線の延在方向と同じであり、ワード線やマッチ線と直交する方向となる。 Memory cell MC0 # 0 has an N well NW0 in the center in the X direction, and a P channel MOS transistor is formed therein. P wells PW0 and PW1 are arranged on both sides of the N well NW0, and N channel MOS transistors are formed inside the P wells PW0 and PW1. A search transistor for the data search function is formed of an N channel MOS transistor in the P well PW1. Here, since the well is continuous with the wells of other memory cells in the same column, the extending direction of the well is the same as the extending direction of the bit line or the search line, and the direction orthogonal to the word line or the match line. Become.

より詳細に説明すると、半導体基板の表面に、メモリセルＭＣ０♯０に対して１つのＮウェルＮＷ０とそのＮウェルＮＷ０を挟む２つのＰウェルＰＷ０，ＰＷ１が形成されている。また、Ｙ軸に対してメモリセルＭ０♯１はメモリセルＭＣ０♯０と線対称に配置されており、ＰウェルＰＷ１は共有される。さらに、ＮウェルＮＷ０に対応するＮウェルＮＷ１とＰウェルＰＷ０に対応するＰウェルＰＷ２とが形成されている。 More specifically, one N well NW0 for memory cell MC0 # 0 and two P wells PW0 and PW1 sandwiching the N well NW0 are formed on the surface of the semiconductor substrate. Memory cell M0 # 1 is arranged symmetrically with memory cell MC0 # 0 with respect to the Y axis, and P well PW1 is shared. Further, an N well NW1 corresponding to the N well NW0 and a P well PW2 corresponding to the P well PW0 are formed.

データセルＤＣに対応して、ＰチャネルＭＯＳトランジスタＰ０１，Ｐ０２はＮウェルＮＷ０内に形成されている。また、ＮチャネルＭＯＳトランジスタＮ０２，Ｎ０４はＰウェルＰＷ０内に形成されており、ＮチャネルＭＯＳトランジスタＮ０１，Ｎ０３，Ｎ０５，Ｎ０６はＰウェルＰＷ１内に配置されている。 Corresponding to data cell DC, P channel MOS transistors P01 and P02 are formed in N well NW0. N channel MOS transistors N02 and N04 are formed in P well PW0, and N channel MOS transistors N01, N03, N05 and N06 are arranged in P well PW1.

ＮチャネルＭＯＳトランジスタＮ０１は、１対のＮ型拡散領域ＦＬ２０１，ＦＬ２１１よりなるソースおよびドレインとこれらの間に配置されるポリシリコンゲートとを有している。Ｎ型拡散領域ＦＬ２０１は、コンタクトホールＣＴを介して接地ノードＶＳＳに電気的に結合される。 N-channel MOS transistor N01 has a source and a drain made of a pair of N-type diffusion regions FL201 and FL211 and a polysilicon gate arranged therebetween. N-type diffusion region FL201 is electrically coupled to ground node VSS through contact hole CT.

ＮチャネルＭＯＳトランジスタＮ０３は、１対のＮ型拡散領域ＦＬ２２１，ＦＬ２１１からなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されるゲートとを有する。このゲートは、コンタクトホールＣＴを介してワード線ＷＬ０に電気的に結合される。また、Ｎ型拡散領域ＦＬ２２１は、コンタクトホールＣＴを介してビット線ＢＬ０に電気的に結合される。 N-channel MOS transistor N03 has a source and a drain made of a pair of N-type diffusion regions FL221 and FL211 and a gate formed of polysilicon arranged therebetween. This gate is electrically coupled to word line WL0 through contact hole CT. N-type diffusion region FL221 is electrically coupled to bit line BL0 through contact hole CT.

ＮチャネルＭＯＳトランジスタＮ０４は、１対のＮ型拡散領域ＦＬ２２０，ＦＬ２１０からなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有する。このゲートは、コンタクトホールＣＴを介してワード線ＷＬ０と電気的に結合される。また、Ｎ型拡散領域ＦＬ２２０は、コンタクトホールＣＴを介してビット線／ＢＬ０と電気的に結合される。 N channel MOS transistor N04 has a source and a drain made of a pair of N type diffusion regions FL220, FL210, and a gate formed of polysilicon arranged therebetween. This gate is electrically coupled to word line WL0 through contact hole CT. N-type diffusion region FL220 is electrically coupled to bit line / BL0 through contact hole CT.

ＮチャネルＭＯＳトランジスタＮ０２は、１対のＮ型拡散領域ＦＬ２００，ＦＬ２１０からなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有する。Ｎ型拡散領域ＦＬ２００は、コンタクトホールＣＴを介して接地ノードＶＳＳに電気的に結合される。 N channel MOS transistor N02 has a source and a drain made of a pair of N type diffusion regions FL200, FL210, and a gate formed of polysilicon arranged therebetween. N-type diffusion region FL200 is electrically coupled to ground node VSS through contact hole CT.

ＰチャネルＭＯＳトランジスタＰ０１は、Ｐ型拡散領域ＦＬ１１３，ＦＬ１１１からなるソースおよびドレインと、これらの間に配置されるポリシリコンで形成されたゲートとを有する。このゲートはＮチャネルＭＯＳトランジスタＮ０１のゲートと連続するポリシリコンで形成されている。Ｐ型拡散領域ＦＬ１１３は、コンタクトホールＣＴを介して電源ノードＶＤＤに電気的に接続される。 P-channel MOS transistor P01 has a source and a drain made of P-type diffusion regions FL113 and FL111, and a gate formed of polysilicon arranged therebetween. This gate is formed of polysilicon continuous with the gate of the N channel MOS transistor N01. P-type diffusion region FL113 is electrically connected to power supply node VDD through contact hole CT.

ＰチャネルＭＯＳトランジスタＰ０２は、１対のＰ型拡散領域ＦＬ１１０，ＦＬ１１２からなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有する。このゲートは、ＮチャネルＭＯＳトランジスタＮ０２のゲートと連続するポリシリコンで形成されコンタクトホールＣＴを介してＰ型拡散領域ＦＬ１１１と電気的に接続される。また、Ｐ型拡散領域ＦＬ１１２は、コンタクトホールＣＴを介して電源ノードＶＤＤと電気的に接続される。また、Ｐ型拡散領域ＦＬ１１０は、コンタクトホールＣＴを介してＰチャネルＭＯＳトランジスタＰ０１のポリシリコンゲートに電気的に接続される。 P-channel MOS transistor P02 has a source and a drain made of a pair of P-type diffusion regions FL110 and FL112, and a gate formed of polysilicon arranged therebetween. This gate is formed of polysilicon continuous with the gate of N channel MOS transistor N02, and is electrically connected to P type diffusion region FL111 through contact hole CT. P type diffusion region FL112 is electrically connected to power supply node VDD through contact hole CT. P type diffusion region FL110 is electrically connected to the polysilicon gate of P channel MOS transistor P01 through contact hole CT.

ＮチャネルＭＯＳトランジスタＮ０５は、１対のＮ型拡散領域ＦＬ２４０，ＦＬ２０２からなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有する。このゲートは、ＰチャネルＭＯＳトランジスタＰ０１，ＮチャネルＭＯＳトランジスタＮ０１のゲートと共通するポリシリコンで形成されている。Ｎ型拡散領域ＦＬ２０２は、コンタクトホールＣＴを介して接地ノードＶＳＳと電気的に結合されている。 N channel MOS transistor N05 has a source and a drain made of a pair of N type diffusion regions FL240 and FL202, and a gate formed of polysilicon arranged therebetween. This gate is formed of polysilicon common to the gates of P channel MOS transistor P01 and N channel MOS transistor N01. N-type diffusion region FL202 is electrically coupled to ground node VSS through contact hole CT.

ＮチャネルＭＯＳトランジスタＮ０６は、Ｎ型拡散領域ＦＬ２３０，ＦＬ２４０からなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有する。このゲートは、コンタクトホールＣＴを介してサーチ線ＳＬ０に電気的に接続される。また、Ｎ型拡散領域ＦＬ２３０は、コンタクトホールＣＴを介してマッチ線ＭＬに電気的に接続される。 N channel MOS transistor N06 has a source and a drain made of N type diffusion regions FL230 and FL240, and a gate formed of polysilicon arranged therebetween. This gate is electrically connected to search line SL0 via contact hole CT. N-type diffusion region FL230 is electrically connected to match line ML through contact hole CT.

また、マスクデータセルＭＤＣに対応して、ＰチャネルＭＯＳトランジスタＰ１１，Ｐ１２はＮウェルＮＷ０内に形成されている。また、ＮチャネルＭＯＳトランジスタＮ１２，Ｎ１４はＰウェルＰＷ０内に形成されており、ＮチャネルＭＯＳトランジスタＮ１１，Ｎ１３，Ｎ１５，Ｎ１６はＰウェルＰＷ１内に配置されている。ＮチャネルＭＯＳトランジスタＮ１１は、１対のＮ型拡散領域ＦＬ２０６，ＦＬ２１６よりなるソースおよびドレインとこれらの間に配置されるポリシリコンゲートとを有している。Ｎ型拡散領域ＦＬ２０６は、コンタクトホールＣＴを介して接地ノードＶＳＳに電気的に結合される。 Corresponding to mask data cell MDC, P channel MOS transistors P11 and P12 are formed in N well NW0. N channel MOS transistors N12 and N14 are formed in P well PW0, and N channel MOS transistors N11, N13, N15 and N16 are arranged in P well PW1. N channel MOS transistor N11 has a source and a drain made of a pair of N type diffusion regions FL206, FL216, and a polysilicon gate arranged therebetween. N type diffusion region FL206 is electrically coupled to ground node VSS through contact hole CT.

ＮチャネルＭＯＳトランジスタＮ１３は、１対のＮ型拡散領域ＦＬ２２１，ＦＬ２１６からなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されるゲートとを有する。このゲートは、コンタクトホールＣＴを介してワード線ＷＬ１に電気的に結合される。また、Ｎ型拡散領域ＦＬ２２１は、先に述べたようにコンタクトホールＣＴを介してビット線ＢＬ０に電気的に結合される。 N-channel MOS transistor N13 has a source and a drain made of a pair of N-type diffusion regions FL221 and FL216, and a gate formed of polysilicon arranged therebetween. This gate is electrically coupled to word line WL1 through contact hole CT. N-type diffusion region FL221 is electrically coupled to bit line BL0 through contact hole CT as described above.

ＮチャネルＭＯＳトランジスタＮ１４は、１対のＮ型拡散領域ＦＬ２２５，ＦＬ２１５からなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有する。このゲートは、コンタクトホールＣＴを介してワード線ＷＬ１と電気的に結合される。また、Ｎ型拡散領域ＦＬ２２５は、コンタクトホールＣＴを介してビット線／ＢＬ０と電気的に結合される。 N channel MOS transistor N14 has a source and a drain made of a pair of N type diffusion regions FL225, FL215, and a gate formed of polysilicon arranged therebetween. This gate is electrically coupled to word line WL1 through contact hole CT. N-type diffusion region FL225 is electrically coupled to bit line / BL0 through contact hole CT.

ＮチャネルＭＯＳトランジスタＮ１２は、１対のＮ型拡散領域ＦＬ２００，ＦＬ２１５からなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有する。Ｎ型拡散領域ＦＬ２００は、先に述べたようにコンタクトホールＣＴを介して接地ノードＶＳＳに電気的に結合される。 N channel MOS transistor N12 has a source and a drain made of a pair of N type diffusion regions FL200, FL215, and a gate formed of polysilicon arranged therebetween. N type diffusion region FL200 is electrically coupled to ground node VSS via contact hole CT as described above.

ＰチャネルＭＯＳトランジスタＰ１１は、Ｐ型拡散領域ＦＬ１１８，ＦＬ１１６からなるソースおよびドレインと、これらの間に配置されるポリシリコンで形成されたゲートとを有する。このゲートは、ＮチャネルＭＯＳトランジスタＮ１１のゲートと連続するポリシリコンで形成されている。Ｐ型拡散領域ＦＬ１１８は、コンタクトホールＣＴを介して電源ノードＶＤＤに電気的に接続される。 P-channel MOS transistor P11 has a source and a drain made of P-type diffusion regions FL118 and FL116, and a gate formed of polysilicon arranged therebetween. This gate is formed of polysilicon continuous with the gate of N channel MOS transistor N11. P-type diffusion region FL118 is electrically connected to power supply node VDD through contact hole CT.

ＰチャネルＭＯＳトランジスタＰ１２は、１対のＰ型拡散領域ＦＬ１１５，ＦＬ１１２からなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有する。このゲートは、ＮチャネルＭＯＳトランジスタＮ１２のゲートと連続するポリシリコンで形成されコンタクトホールＣＴを介してＰ型拡散領域ＦＬ１１６と電気的に接続される。またＰ型拡散領域ＦＬ１１２は、先に述べたようにコンタクトホールＣＴを介して電源ノードＶＤＤと電気的に接続される。また、Ｐ型拡散領域ＦＬ１１５はコンタクトホールＣＴを介してＰチャネルＭＯＳトランジスタＰ１１のポリシリコンゲートに電気的に接続される。 P-channel MOS transistor P12 has a source and a drain made of a pair of P-type diffusion regions FL115 and FL112, and a gate formed of polysilicon arranged therebetween. This gate is formed of polysilicon continuous with the gate of N channel MOS transistor N12, and is electrically connected to P type diffusion region FL116 through contact hole CT. P-type diffusion region FL112 is electrically connected to power supply node VDD through contact hole CT as described above. P type diffusion region FL115 is electrically connected to the polysilicon gate of P channel MOS transistor P11 through contact hole CT.

ＮチャネルＭＯＳトランジスタＮ１５は、１対のＮ型拡散領域ＦＬ２４５，ＦＬ２０７からなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有する。このゲートは、ＰチャネルＭＯＳトランジスタＰ１１，ＮチャネルＭＯＳトランジスタＮ１１のゲートと共通するポリシリコンで形成されている。Ｎ型拡散領域ＦＬ２０７は、コンタクトホールＣＴを介して接地ノードＶＳＳと電気的に結合されている。 N-channel MOS transistor N15 has a source and a drain made of a pair of N-type diffusion regions FL245 and FL207, and a gate formed of polysilicon arranged therebetween. This gate is formed of polysilicon common to the gates of the P channel MOS transistor P11 and the N channel MOS transistor N11. N-type diffusion region FL207 is electrically coupled to ground node VSS through contact hole CT.

ＮチャネルＭＯＳトランジスタＮ１６は、Ｎ型拡散領域ＦＬ２３０，ＦＬ２４５からなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有する。このゲートは、コンタクトホールＣＴを介してサーチ線／ＳＬ０に電気的に接続される。また、Ｎ型拡散領域ＦＬ２３０は、先に述べたようにコンタクトホールＣＴを介してマッチ線ＭＬに電気的に接続される。 N channel MOS transistor N16 has a source and a drain formed of N type diffusion regions FL230 and FL245, and a gate formed of polysilicon arranged therebetween. This gate is electrically connected to search line / SL0 through contact hole CT. N-type diffusion region FL230 is electrically connected to match line ML through contact hole CT as described above.

各Ｎ型拡散領域は、ＰウェルＰＷ０，ＰＷ１，ＰＷ２の活性領域内にＮ型不純物を注入することにより形成される。また、各Ｐ型拡散領域は、ＮウェルＮＷ０，ＮＷ１の活性領域内にＰ型不純物を注入することにより形成される。 Each N-type diffusion region is formed by implanting N-type impurities into the active regions of P wells PW0, PW1, and PW2. Each P-type diffusion region is formed by implanting P-type impurities into the active regions of N wells NW0 and NW1.

なお、メモリセルＭＣ０♯１についてはトランジスタや拡散領域の配置についてはメモリセルＭＣ０♯０とＹ軸に対して線対称な配置となっているので説明は繰返さない。 Memory cell MC0 # 1 is arranged symmetrically with respect to Y axis with respect to memory cell MC0 # 0 in terms of the arrangement of transistors and diffusion regions, and therefore description thereof will not be repeated.

図１２は、実施形態２に基づくメモリアレイのコンタクトホールＣＴ、第１金属配線層および第２金属配線層と接続するコンタクトホールの配置を示した平面図である。 FIG. 12 is a plan view showing the arrangement of contact holes connected to the contact holes CT, the first metal wiring layer, and the second metal wiring layer of the memory array according to the second embodiment.

図１２に示されるように、点線領域で示されるコンタクトホールＣＴは、下層と接続されることを示し、実線領域で示されるコンタクトホールＣＴは、上層と接続される。以下の図においても同様である。Ｙ−Ｙ軸方向に沿って第１金属配線層１００〜１１９等が配置されている場合が示されている。 As shown in FIG. 12, the contact hole CT indicated by the dotted line region indicates that it is connected to the lower layer, and the contact hole CT indicated by the solid line region is connected to the upper layer. The same applies to the following drawings. The case where the 1st metal wiring layers 100-119 grade | etc., Are arrange | positioned along the YY-axis direction is shown.

ＮチャネルＭＯＳトランジスタＮ０４のゲートは、コンタクトホールＣＴ４を介して第１金属配線層Ｍ１００と接続される。第１金属配線層Ｍ１００は、コンタクトホールＣＴ２１を介して第２金属配線層と接続される。 N channel MOS transistor N04 has its gate connected to first metal interconnection layer M100 through contact hole CT4. First metal wiring layer M100 is connected to the second metal wiring layer through contact hole CT21.

ＮチャネルＭＯＳトランジスタＮ０４のソースは、コンタクトホールＣＴ５を介してビット線ＢＬを形成する第１金属配線層Ｍ１１２と接続される。 The source of N channel MOS transistor N04 is connected to first metal interconnection layer M112 that forms bit line BL via contact hole CT5.

ＮチャネルＭＯＳトランジスタＮ１４のソースは、コンタクトホールＣＴ１を介してビット線ＢＬを形成する第１金属配線層Ｍ１１２と接続される。 The source of N channel MOS transistor N14 is connected to first metal interconnection layer M112 forming bit line BL via contact hole CT1.

ＮチャネルＭＯＳトランジスタＮ１４のゲートは、コンタクトホールＣＴ２を介して第１金属配線層Ｍ１１０と接続される。第１金属配線層Ｍ１１０は、コンタクトホールＣＴ２０を介して第２金属配線層と接続される。 N channel MOS transistor N14 has its gate connected to first metal interconnection layer M110 through contact hole CT2. First metal wiring layer M110 is connected to the second metal wiring layer through contact hole CT20.

ＮチャネルＭＯＳトランジスタＮ１２およびＮチャネルＭＯＳトランジスタＮ０２のドレインを形成するＮ型拡散領域ＦＬ２００は、コンタクトホールＣＴ３を介して第１金属配線層Ｍ１１１と接続される。第１金属配線層Ｍ１１１は、コンタクトホールＣＴ２２およびＣＴ２３を介して第２金蔵配線層に形成される電源線（ＶＳＳ）と接続される。 N type diffusion region FL200 forming the drains of N channel MOS transistor N12 and N channel MOS transistor N02 is connected to first metal interconnection layer M111 through contact hole CT3. First metal wiring layer M111 is connected to a power supply line (VSS) formed in the second metal wiring layer through contact holes CT22 and CT23.

ＰチャネルＭＯＳトランジスタＰ０１のソースを形成するＰ型拡散領域ＦＬ１１３は、コンタクトホールＣＴ８を介して第１金属配線層Ｍ１１３と接続される。 P type diffusion region FL113 forming the source of P channel MOS transistor P01 is connected to first metal interconnection layer M113 through contact hole CT8.

ＰチャネルＭＯＳトランジスタＰ１１のソースを形成するＰ型拡散領域ＦＬ１１８は、コンタクトホールＣＴ６を介して第１金属配線層Ｍ１１３と接続される。 P-type diffusion region FL118 forming the source of P-channel MOS transistor P11 is connected to first metal interconnection layer M113 through contact hole CT6.

ＰチャネルＭＯＳトランジスタＰ１２，Ｐ０２のソースを形成するＰ型拡散領域ＦＬ１１２は、コンタクトホールＣＴ７を介して第１金属配線層Ｍ１１３と接続される。 P-type diffusion region FL112 forming the sources of P-channel MOS transistors P12, P02 is connected to first metal interconnection layer M113 through contact hole CT7.

第１金属配線層Ｍ１１３は、コンタクトホールＣＴ２４〜ＣＴ２６を介して第２金属配線層に形成される電源線（ＶＤＤ）と接続される。 The first metal wiring layer M113 is connected to a power supply line (VDD) formed in the second metal wiring layer through contact holes CT24 to CT26.

ＮチャネルＭＯＳトランジスタＮ０１のソースは、コンタクトホールＣＴ１３を介して第１金属配線層Ｍ１１５と接続される。第１金属配線層Ｍ１１５は、コンタクトホールＣＴ２７を介して第２金属配線層に形成される電源線（ＶＳＳ）と接続される。 The source of N channel MOS transistor N01 is connected to first metal interconnection layer M115 through contact hole CT13. First metal wiring layer M115 is connected to a power supply line (VSS) formed in the second metal wiring layer through contact hole CT27.

ＮチャネルＭＯＳトランジスタＮ０３およびＮチャネルＭＯＳトランジスタＮ１３のドレインを形成するＮ型拡散領域ＦＬ２２１は、コンタクトホールＣＴ１１を介してビット線／ＢＬを形成する第１金属配線層Ｍ１１４と接続される。 N type diffusion region FL221 forming the drains of N channel MOS transistor N03 and N channel MOS transistor N13 is connected to first metal interconnection layer M114 forming bit line / BL through contact hole CT11.

ＮチャネルＭＯＳトランジスタＮ１１のソースは、コンタクトホールＣＴ９を介して第１金属配線層Ｍ１１５と接続される。 The source of N channel MOS transistor N11 is connected to first metal interconnection layer M115 through contact hole CT9.

ＮチャネルＭＯＳトランジスタＮ１３のゲートは、コンタクトホールＣＴ１０を介して第１金属配線層Ｍ１１６と接続される。第１金属配線層Ｍ１１６は、コンタクトホールＣＴ２８を介してワード線を形成する金属配線層と接続される。 N channel MOS transistor N13 has its gate connected to first metal interconnection layer M116 through contact hole CT10. First metal wiring layer M116 is connected to a metal wiring layer forming a word line through contact hole CT28.

ＮチャネルＭＯＳトランジスタＮ０３のゲートは、コンタクトホールＣＴ１２を介して第１金属配線層Ｍ１０１と接続される。第１金属配線層Ｍ１０１は、コンタクトホールＣＴ２９を介してワード線を形成する金属配線層と接続される。 N channel MOS transistor N03 has a gate connected to first metal interconnection layer M101 through contact hole CT12. First metal wiring layer M101 is connected to a metal wiring layer forming a word line through contact hole CT29.

ＮチャネルＭＯＳトランジスタＮ１５のソースは、コンタクトホールＣＴ１４を介して第１金属配線層Ｍ１１７に形成される電源線（ＶＳＬ）と接続される。 The source of N channel MOS transistor N15 is connected to a power supply line (VSL) formed in first metal interconnection layer M117 through contact hole CT14.

ＮチャネルＭＯＳトランジスタＮ０５のソースは、コンタクトホールＣＴ１６を介して
第１金属配線層Ｍ１１７に形成される電源線（ＶＳＬ）と接続される。 The source of N channel MOS transistor N05 is connected to a power supply line (VSL) formed in first metal interconnection layer M117 through contact hole CT16.

ＮチャネルＭＯＳトランジスタＮ０６およびＮチャネルＭＯＳトランジスタＮ１６のドレインを形成するＮ型拡散領域ＦＬ２３０は、コンタクトホールＣＴ１５を介して第１金属配線層Ｍ１０２と接続される。第１金属配線層Ｍ１０２は、コンタクトホールＣＴ３０を介してマッチ線を形成する金属配線層と接続される。 N type diffusion region FL230 forming the drains of N channel MOS transistor N06 and N channel MOS transistor N16 is connected to first metal interconnection layer M102 through contact hole CT15. First metal wiring layer M102 is connected to a metal wiring layer that forms a match line via contact hole CT30.

ＮチャネルＭＯＳトランジスタＮ１６のゲートは、コンタクトホールＣＴ１７を介して第１金属配線層Ｍ１１８と接続される。第１金属配線層Ｍ１１８は、コンタクトホールＣＴ３１を介して上層のソース線／ＳＬを形成する金属配線層と接続される。 N channel MOS transistor N16 has its gate connected to first metal interconnection layer M118 through contact hole CT17. First metal interconnection layer M118 is connected to a metal interconnection layer forming upper source line / SL through contact hole CT31.

ＮチャネルＭＯＳトランジスタＮ０６のゲートは、コンタクトホールＣＴ１８を介して第１金属配線層Ｍ１０３と接続される。第１金属配線層Ｍ１０３は、コンタクトホールＣＴ３２を介して上層のソース線ＳＬを形成する金属配線層と接続される。 N channel MOS transistor N06 has its gate connected to first metal interconnection layer M103 through contact hole CT18. The first metal wiring layer M103 is connected to the metal wiring layer forming the upper source line SL through the contact hole CT32.

第１金属配線層にビット線対ＢＬ０Ａ，／ＢＬ０Ａ，ＢＬ０Ｂ，／ＢＬ０Ｂおよび電源線ＶＳＬが配置される。 Bit line pairs BL0A, / BL0A, BL0B, / BL0B and power supply line VSL are arranged in the first metal wiring layer.

図１３は、実施形態２に基づくメモリアレイのコンタクトホールＣＴ、第２金属配線層の配置を示した平面図である。 FIG. 13 is a plan view showing the arrangement of contact holes CT and second metal wiring layers of the memory array according to the second embodiment.

図１３に示されるように、Ｙ−Ｙ軸方向に沿って第２金属配線層１２０〜１２９等が配置されている場合が示されている。 As shown in FIG. 13, the second metal wiring layers 120 to 129 and the like are arranged along the Y-Y axis direction.

第２金属配線層Ｍ１２０は、コンタクトホールＣＴ２０を介して第１金属配線層Ｍ１１０と接続される。第２金属配線層Ｍ１２０は、コンタクトホールＣＴを介して上層のワード線ＷＬ１を形成する金属配線層と接続される。 Second metal interconnection layer M120 is connected to first metal interconnection layer M110 through contact hole CT20. Second metal interconnection layer M120 is connected to a metal interconnection layer forming upper word line WL1 through contact hole CT.

第２金属配線層Ｍ１２８は、コンタクトホールＣＴ２１を介して第１金属配線層Ｍ１００と接続される。第２金属配線層Ｍ１２８は、コンタクトホールＣＴを介して上層のワード線ＷＬ０を形成する金属配線層と接続される。 Second metal interconnection layer M128 is connected to first metal interconnection layer M100 through contact hole CT21. Second metal interconnection layer M128 is connected to a metal interconnection layer forming upper word line WL0 through contact hole CT.

第２金属配線層Ｍ１２１は、コンタクトホールＣＴ２２およびＣＴ２３を介して第１金属配線層Ｍ１１１と接続される。第２金属配線層Ｍ１２１は、電源線ＶＳＳを形成する。 Second metal interconnection layer M121 is connected to first metal interconnection layer M111 through contact holes CT22 and CT23. The second metal wiring layer M121 forms the power supply line VSS.

第２金属配線層Ｍ１２２は、コンタクトホールＣＴ２４〜ＣＴ２６を介して第１金属配線層Ｍ１１３と接続される。第２金属配線層Ｍ１２２は、電源線ＶＤＤを形成する。 Second metal interconnection layer M122 is connected to first metal interconnection layer M113 through contact holes CT24 to CT26. The second metal wiring layer M122 forms the power supply line VDD.

第２金属配線層Ｍ１２３は、コンタクトホールＣＴ２７を介して第１金属配線層Ｍ１１５と接続される。第２金属配線層Ｍ１２３は、電源線ＶＳＳを形成する。 Second metal interconnection layer M123 is connected to first metal interconnection layer M115 through contact hole CT27. The second metal wiring layer M123 forms the power supply line VSS.

第２金属配線層Ｍ１２４は、コンタクトホールＣＴ２８を介して第１金属配線層Ｍ１１６と接続される。第２金属配線層Ｍ１２４は、コンタクトホールＣＴを介して上層のワード線ＷＬ１を形成する金属配線層と接続される。 Second metal interconnection layer M124 is connected to first metal interconnection layer M116 through contact hole CT28. Second metal interconnection layer M124 is connected to a metal interconnection layer forming upper word line WL1 through contact hole CT.

第２金属配線層Ｍ１２７は、コンタクトホールＣＴ２９を介して第１金属配線層Ｍ１０１と接続される。第２金属配線層Ｍ１２７は、コンタクトホールＣＴを介して上層のワード線ＷＬ０を形成する金属配線層と接続される。 Second metal interconnection layer M127 is connected to first metal interconnection layer M101 through contact hole CT29. Second metal interconnection layer M127 is connected to a metal interconnection layer forming upper word line WL0 through contact hole CT.

第２金属配線層Ｍ１２６は、コンタクトホールＣＴ３０を介して第１金属配線層Ｍ１０２と接続される。第２金属配線層Ｍ１２６は、コンタクトホールＣＴを介して上層のマッチ線ＭＬ０を形成する金属配線層と接続される。 Second metal interconnection layer M126 is connected to first metal interconnection layer M102 through contact hole CT30. Second metal wiring layer M126 is connected to a metal wiring layer forming upper layer match line ML0 through contact hole CT.

第２金属配線層Ｍ１２５は、コンタクトホールＣＴ３１を介して第１金属配線層Ｍ１１８と接続される。第２金属配線層Ｍ１２５は、ソース線／ＳＬを形成する。 Second metal interconnection layer M125 is connected to first metal interconnection layer M118 through contact hole CT31. Second metal interconnection layer M125 forms source line / SL.

第２金属配線層Ｍ１２９は、コンタクトホールＣＴ３２を介して第１金属配線層Ｍ１０３と接続される。第２金属配線層１２９は、ソース線ＳＬを形成する。 Second metal interconnection layer M129 is connected to first metal interconnection layer M103 through contact hole CT32. Second metal interconnection layer 129 forms source line SL.

第２金属配線層に電源線ＶＳＳ，ＶＤＤおよびソース線対ＳＬ，／ＳＬが配置される。
図１４は、実施形態２に基づく第２金属配線層と上層との間のコンタクトホールの配置を示した平面図である。 Power supply lines VSS and VDD and source line pairs SL and / SL are arranged in the second metal wiring layer.
FIG. 14 is a plan view showing the arrangement of contact holes between the second metal wiring layer and the upper layer according to the second embodiment.

図１４に示されるように、第２金属配線層１２０には、コンタクトホールＣＴ４０が設けられ、第３金属配線層に形成されるワード線ＷＬ１と接続される。 As shown in FIG. 14, the second metal wiring layer 120 is provided with a contact hole CT40 and connected to the word line WL1 formed in the third metal wiring layer.

第２金属配線層１２８には、コンタクトホールＣＴ４１が設けられ、第３金属配線層に形成されるワード線ＷＬ０と接続される。 The second metal wiring layer 128 is provided with a contact hole CT41 and connected to the word line WL0 formed in the third metal wiring layer.

第２金属配線層１２４には、コンタクトホールＣＴ４２が設けられ、第３金属配線層に形成されるワード線ＷＬ１と接続される。 The second metal wiring layer 124 is provided with a contact hole CT42 and connected to the word line WL1 formed in the third metal wiring layer.

第２金属配線層１２７には、コンタクトホールＣＴ４３が設けられ、第３金属配線層に形成されるワード線ＷＬ０と接続される。 The second metal wiring layer 127 is provided with a contact hole CT43 and connected to the word line WL0 formed in the third metal wiring layer.

第２金属配線層１２６には、コンタクトホールＣＴ４４が設けられ、第３金属配線層に形成されるマッチ線ＭＬ０と接続される。 The second metal wiring layer 126 is provided with a contact hole CT44 and is connected to the match line ML0 formed in the third metal wiring layer.

図１５は、実施形態２に基づく第３金属配線層とコンタクトホールの配置を示した平面図である。 FIG. 15 is a plan view showing the arrangement of the third metal wiring layer and contact holes according to the second embodiment.

図１５に示されるように、Ｘ−Ｘ軸方向に沿って第３金属配線層１３０〜１３３が配置されている場合が示されている。 As shown in FIG. 15, the case where the third metal wiring layers 130 to 133 are arranged along the XX axis direction is shown.

第３金属配線層１３０は、マッチ線ＭＬ１を形成する。
第３金属配線層１３１は、ワード線ＷＬ１を形成し、コンタクトホールＣＴ４０，ＣＴ４２等と接続される。 Third metal interconnection layer 130 forms match line ML1.
The third metal wiring layer 131 forms the word line WL1 and is connected to the contact holes CT40, CT42 and the like.

第３金属配線層１３２は、マッチ線ＭＬ０を形成し、コンタクトホールＣＴ４４と接続される。 Third metal interconnection layer 132 forms match line ML0 and is connected to contact hole CT44.

第３金属配線層１３３は、ワード線ＷＬ０を形成し、コンタクトホールＣＴ４１，ＣＴ４３等と接続される。 Third metal interconnection layer 133 forms word line WL0 and is connected to contact holes CT41, CT43 and the like.

第３金属配線層にワード線ＷＬ０，ＷＬ１，マッチ線ＭＬ０，ＭＬ１が配置される。
なお、メモリセルＭＣ０♯１の内部の金属配線層については、サーチ線ＳＬおよびビット線ＢＬについて対応のサーチ線およびビット線が接続される点が異なるが、配線パターンの配置についてはＹ軸にメモリセルＭＣ０♯０と線対称の配置を有しているためその説明は繰返さない。 Word lines WL0 and WL1, and match lines ML0 and ML1 are arranged in the third metal wiring layer.
Note that the metal wiring layer inside memory cell MC0 # 1 is different in that search lines and bit lines corresponding to search line SL and bit line BL are connected. Since it has an arrangement symmetrical to cell MC0 # 0, description thereof will not be repeated.

また、以上説明したようにレイアウトを構成することにより、高集積化されたＴＣＡＭメモリアレイを第３金属配線層までで実現することができる。配線層数を抑えることができると、製造コストを抑えることができる。 Further, by configuring the layout as described above, a highly integrated TCAM memory array can be realized up to the third metal wiring layer. If the number of wiring layers can be reduced, manufacturing costs can be reduced.

図５に示した各ゲートの向きをＸ軸に沿う方向に揃えることができるので、エッチングむら等による加工ばらつきや、マスクずれに起因するトランジスタ形成サイズの変化等のばらつきを小さくすることができる。 Since the direction of each gate shown in FIG. 5 can be aligned in the direction along the X-axis, variations in processing due to etching unevenness and variations in transistor formation size due to mask misalignment can be reduced.

さらに、ビット線、サーチ線の長さを短くできるので配線容量を小さくでき、サーチ線やビット線の充放電による電力消費を抑えることができる。また、配線容量を小さくすることにより高速化が図れるという利点もある。 Further, since the length of the bit line and the search line can be shortened, the wiring capacity can be reduced, and power consumption due to charging / discharging of the search line and bit line can be suppressed. There is also an advantage that the speed can be increased by reducing the wiring capacitance.

＜実施形態３＞
上記の実施形態１においては、サーチ線対ＳＬ，／ＳＬを１／２ＶＤＤにプリチャージして、サーチ線対ＳＬ，／ＳＬとマッチ線ＭＬとの間におけるカップリング容量に起因するマッチ線ＭＬに対する電圧変動を抑制する方式について説明した。 <Embodiment 3>
In the first embodiment, the search line pair SL, / SL is precharged to ½ VDD, and the match line ML is caused by the coupling capacitance between the search line pair SL, / SL and the match line ML. A method for suppressing voltage fluctuation has been described.

一方で、サーチ線対ＳＬ，／ＳＬとマッチ線ＭＬとの間におけるカップリング容量に起因するマッチ線ＭＬに対する電圧変動を利用してデータ読出を実行することも可能である。 On the other hand, it is also possible to execute data reading using voltage fluctuations with respect to match line ML caused by coupling capacitance between search line pair SL, / SL and match line ML.

図１６は、実施形態３に基づくプリチャージ＆エンコード回路１０８におけるデータ読出の回路構成を説明する図である。 FIG. 16 is a diagram illustrating a circuit configuration for data reading in the precharge & encode circuit 108 based on the third embodiment.

図１６（Ａ）に示されるように、４本のマッチ線ＭＬ０〜ＭＬ３に対応して４個のセンスアンプＳＡが設けられる。 As shown in FIG. 16A, four sense amplifiers SA are provided corresponding to the four match lines ML0 to ML3.

各センスアンプＳＡは、対応するマッチ線とダミーマッチ線ＤＭＬとの間の電位差を増幅した結果を出力する。 Each sense amplifier SA outputs a result of amplifying the potential difference between the corresponding match line and the dummy match line DML.

ダミーマッチ線ＤＭＬは、センスアンプＳＡの基準電位を設定するために設けられ、電源線ＶＤＤの電位に設定される。 The dummy match line DML is provided for setting the reference potential of the sense amplifier SA, and is set to the potential of the power supply line VDD.

センスアンプＳＡは、対応するＭＬ０〜ＭＬ３の電位と電源線ＶＤＤの電位との間の電位差を検知し、増幅した結果を出力する。 The sense amplifier SA detects the potential difference between the corresponding potential of ML0 to ML3 and the potential of the power supply line VDD, and outputs the amplified result.

図１６（Ｂ）に示されるように対応するマッチ線ＭＬは、一致している場合にはプリチャージされている電源線ＶＤＤの電位から浮き上がった状態となる。 As shown in FIG. 16B, the corresponding match line ML rises from the potential of the precharged power supply line VDD when they match.

一方、不一致の場合には、対応するマッチ線ＭＬは、接地電圧ＶＳＳの側に下降する。
ここで、ダミーマッチ線ＤＭＬの電位は、電源線ＶＤＤであり、対応するマッチ線ＭＬとの浮き上がった電位差が増幅されて、増幅結果が出力される。 On the other hand, in the case of mismatch, the corresponding match line ML falls to the ground voltage VSS side.
Here, the potential of the dummy match line DML is the power supply line VDD, and the floating potential difference from the corresponding match line ML is amplified, and the amplification result is output.

一方、不一致の場合には、対応するマッチ線ＭＬの電位は電源線ＶＤＤよりも低い値となるため当該電位差が増幅されて、増幅結果が出力される。 On the other hand, in the case of mismatch, the potential of the corresponding match line ML is lower than that of the power supply line VDD, so that the potential difference is amplified and the amplification result is output.

本実施形態３に基づく構成により、センスアンプＳＡの基準電圧として、電源線ＶＤＤの電位を用いることが可能となる。 With the configuration based on the third embodiment, the potential of the power supply line VDD can be used as the reference voltage of the sense amplifier SA.

したがって、センスアンプＳＡの基準電圧を生成するための基準電圧生成回路を別に設ける必要はなく、部品点数を少なくして、簡易な構成でデータ読出を実行することが可能である。 Therefore, it is not necessary to separately provide a reference voltage generation circuit for generating the reference voltage of the sense amplifier SA, and it is possible to reduce the number of parts and execute data reading with a simple configuration.

＜実施形態４＞
本実施形態４においては、マスクビット列を制御する方式について説明する。 <Embodiment 4>
In the fourth embodiment, a method for controlling a mask bit string will be described.

マスクビット列は、列単位でマスキングし、データ検索時において一致／不一致の判定を行わない列である。 The mask bit string is a string that is masked in units of columns and that does not make a match / mismatch determination during data retrieval.

図１７は、実施形態４に基づくメモリアレイの一部の配置を説明するための図である。図１７を参照して、各列に対応して電源線ＶＳＬを制御する電源線ドライバＶＳＬＤを設けた場合が示されている。 FIG. 17 is a diagram for explaining a partial arrangement of the memory array according to the fourth embodiment. Referring to FIG. 17, a case where a power supply line driver VSLD for controlling the power supply line VSL corresponding to each column is provided is shown.

図１８は、実施形態４に基づく電源線ドライバＶＳＬＤの構成を説明する図である。
図１８（Ａ）を参照して、電源線ドライバＶＳＬＤは、ＮＡＮＤ回路ＮＤと、ＡＤ回路ＡＤと、インバータＩＶと、ＮチャネルＭＯＳトランジスタＮ１と、ＰチャネルＭＯＳトランジスタＰ１とを含む。 FIG. 18 is a diagram illustrating the configuration of the power supply line driver VSLD based on the fourth embodiment.
Referring to FIG. 18A, power supply line driver VSLD includes a NAND circuit ND, an AD circuit AD, an inverter IV, an N channel MOS transistor N1, and a P channel MOS transistor P1.

ＮＡＮＤ回路ＮＤは、列選択信号ＣＡとインバータＩＶ１を介するマスク信号ＭＳＫの反転信号との入力を受けてＮＡＮＤ論理演算結果をＰチャネルＭＯＳトランジスタＰ１に出力する。 NAND circuit ND receives a column selection signal CA and an inverted signal of mask signal MSK via inverter IV1, and outputs a NAND logic operation result to P channel MOS transistor P1.

ＡＮＤ回路ＡＤは、インバータＩＶ２を介する列選択信号ＣＡの反転信号とマスク信号ＭＳＫとの入力を受けてＡＮＤ論理演算結果をＮチャネルＭＯＳトランジスタＮ１に出力する。 AND circuit AD receives an inverted signal of column selection signal CA via inverter IV2 and mask signal MSK, and outputs an AND logic operation result to N-channel MOS transistor N1.

列選択信号ＣＡが「Ｈ」レベルでマスク信号ＭＳＫが「Ｌ」レベルに設定される場合には、ＰチャネルＭＯＳトランジスタＰ１が導通する。これにより電源電圧ＶＤＤと電源線ＶＳＬとが電気的に結合される。 When column selection signal CA is set at "H" level and mask signal MSK is set at "L" level, P channel MOS transistor P1 is rendered conductive. Thereby, power supply voltage VDD and power supply line VSL are electrically coupled.

列選択信号ＣＡが「Ｌ」レベルでマスク信号ＭＳＫが「Ｈ」レベルに設定される場合には、ＮチャネルＭＯＳトランジスタＮ１が導通する。これにより接地電圧ＶＳＳと電源線ＶＳＬとが電気的に結合される。 When column selection signal CA is set at "L" level and mask signal MSK is set at "H" level, N channel MOS transistor N1 is rendered conductive. Thereby, ground voltage VSS and power supply line VSL are electrically coupled.

図１８（Ｂ）を参照して、ここでは、マスクビット列とサーチビット列との比較が示されている。マスクビット列については、電源線ＶＤＤの電位に設定される。サーチビット列については、接地線ＶＳＳの電位に設定される。 Referring to FIG. 18B, here, a comparison between a mask bit string and a search bit string is shown. The mask bit string is set to the potential of the power supply line VDD. The search bit string is set to the potential of the ground line VSS.

マスクビット列を電源線ＶＤＤの電位に設定することにより、当該マスクビット列はマッチ線ＭＬ０の電位を維持する。したがって、接地線ＶＳＳへの引き抜きは行われずに一致／不一致の判定は行われない。 By setting the mask bit string to the potential of the power supply line VDD, the mask bit string maintains the potential of the match line ML0. Therefore, the drawing to the ground line VSS is not performed and the match / mismatch determination is not performed.

当該構成により、電源線ＶＳＬの電位を制御することにより容易にマスクビット列の設定が可能である。 With this configuration, the mask bit string can be easily set by controlling the potential of the power supply line VSL.

以上、本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は、実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Not too long.

１００，２００半導体記憶装置、１０２，２０２行デコーダ、１０４，２０４サーチドライバ、１０６，２０６書込回路、１０８，２０８プリチャージ＆エンコード回路。 100, 200 Semiconductor memory device, 102, 202 Row decoder, 104, 204 Search driver, 106, 206 Write circuit, 108, 208 Precharge & encode circuit.

Claims

A plurality of memory cells arranged in a matrix and each configured to hold 2-bit information;
Each of the memory cells
A first cell configured to hold 1-bit information;
A second cell that is configured to hold other 1-bit information and is adjacent in the column direction of the first cell;
A bit line pair extending along the column direction and connected to both the first and second cells;
First and second word lines extending along a row direction and connected to each of the first and second cells;
A match line that extends along the row direction and is commonly used in memory cells adjacent in the row direction ;
A search line that extends along the column direction and transmits search data during data search ,
Is connected to the search line and said match line was precharged to the first voltage based on the comparison result of the search data is transmitted to the information and the search line for holding said first and second cell the A logic cell that drives the match line to a second voltage ;
Provided corresponding to said search line, and the search line driver for driving by the first voltage the search line in accordance with the search data,
A detection circuit connected to the match line and outputting a data search result based on a potential difference between the match line and the first voltage ;
The match line is
When the information held in the first and second cells matches the search data transmitted to the search line, the voltage pre-charged by driving the first voltage with respect to the search line. Rise,
If the information held in the first and second cells does not match the search data transmitted to the search line, the logic operation cell drives the second voltage,
The logic operation cells are connected between the match line and the power supply line, respectively, and based on respective comparison results between information held in the first and second cells and the search data at the time of the data search Including first and second logic units for driving the match line;
The semiconductor memory device, wherein the power supply line is set to the second voltage when searching for data and set to the first voltage when masking data .