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JP6425828B2 - Lock detection device, frequency synthesizer and semiconductor device - Google Patents

Lock detection device, frequency synthesizer and semiconductor device Download PDF

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JP6425828B2
JP6425828B2 JP2017546295A JP2017546295A JP6425828B2 JP 6425828 B2 JP6425828 B2 JP 6425828B2 JP 2017546295 A JP2017546295 A JP 2017546295A JP 2017546295 A JP2017546295 A JP 2017546295A JP 6425828 B2 JP6425828 B2 JP 6425828B2
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Description

本発明は、周波数シンセサイザの周波数同期を検出する技術に関する。   The present invention relates to a technique for detecting frequency synchronization of a frequency synthesizer.

周波数シンセサイザをはじめとするＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路は、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）を備え、ＶＣＯの発振周波数がリファレンス信号と同期した所望の周波数に固定されるようにＶＣＯの入力電圧を制御する回路である。
周波数シンセサイザの例として、Ｆｒａｃｔｉｏｎａｌ−Ｎ ＰＬＬ回路がある。Ｆｒａｃｔｉｏｎａｌ−Ｎ ＰＬＬ回路は、ΔΣ変調器を用いて可変整数分周器の分周値を時間的に変化させる。これにより、Ｆｒａｃｔｉｏｎａｌ−Ｎは、リファレンス信号の周波数Ｆｒｅｆに対して分数の精度で出力信号の周波数Ｆｏｕｔを制御することを実現している。
Ｆｒａｃｔｉｏｎａｌ−Ｎ ＰＬＬ回路は、例えば、非特許文献１に記載されている。A PLL (Phase Locked Loop) circuit including a frequency synthesizer includes a VCO (Voltage Controlled Oscillator), and controls an input voltage of the VCO so that an oscillation frequency of the VCO is fixed at a desired frequency synchronized with a reference signal. It is a circuit.
An example of a frequency synthesizer is a Fractional-N PLL circuit. The Fractional-N PLL circuit temporally changes the dividing value of the variable integer divider using a ΔΔ modulator. Thus, Fractional-N realizes control of the frequency Fout of the output signal with fractional accuracy with respect to the frequency Fref of the reference signal.
For example, Non-Patent Document 1 describes a fractional-N PLL circuit.

ＶＣＯの発振周波数が所望する周波数で安定しているとき、ＰＬＬ回路はロック状態と見なされる。
ＰＬＬ回路のロック検出装置は、ＰＬＬ回路がロック状態にあるかアンロック状態にあるかを判定する回路である。ロック検出装置は、リファレンス信号の周波数ＦｒｅｆとＰＬＬ分周信号の周波数Ｆｄｉｖの周波数差が一定範囲内にあるときにＰＬＬ回路がロック状態であると判定する。
ロック検出装置の出力信号は、ＰＬＬ回路の出力信号を使用する外部回路に対してＰＬＬ回路がロック状態であるかどうかを伝達するために用いられる。また、ロック検出装置の出力信号は、ＰＬＬ回路が正常に動作しているかどうかを判定するために用いられる。When the oscillation frequency of the VCO is stable at the desired frequency, the PLL circuit is considered locked.
The lock detection device of the PLL circuit is a circuit that determines whether the PLL circuit is in the lock state or in the unlock state. The lock detection device determines that the PLL circuit is in the locked state when the frequency difference between the frequency Fref of the reference signal and the frequency Fdiv of the PLL divided signal is within a predetermined range.
The output signal of the lock detector is used to communicate whether the PLL circuit is in a locked state to an external circuit that uses the output signal of the PLL circuit. Also, the output signal of the lock detection device is used to determine whether the PLL circuit is operating normally.

図６に、従来のロック検出装置を備えたＦｒａｃｔｉｏｎａｌ−Ｎ ＰＬＬ回路３０の構成例を示す。図６において、Ｆｒａｃｔｉｏｎａｌ−Ｎ ＰＬＬ回路３０は、位相周波数比較器１１、チャージポンプ１２、ループフィルタ１３、ＶＣＯ１４、可変整数分周器１５、ΔΣ変調器１６、ロック検出装置３１により構成される。
ＶＣＯの出力信号は可変整数分周器１５によって分周され、可変整数分周器１５からのＰＬＬ分周信号とリファレンス信号の位相が位相周波数比較器１１で比較される。ＰＬＬ分周信号とリファレンス信号との位相差がチャージポンプ１２により電流に変換される。そして、チャージポンプ１２からの電流がループフィルタ１３によって平滑化電圧として波形整形されてＶＣＯ１４の制御電圧となる。可変整数分周器１５の分周比はΔΣ変調器１６によって時間的に変化する。
ロック検出装置３１は、ＰＬＬ分周信号の周波数Ｆｄｉｖとリファレンス信号の周波数Ｆｒｅｆを比較し、周波数Ｆｄｉｖと周波数Ｆｒｅｆとの差異が許容周波数差範囲（以下、ロック周波数範囲）内に収まっているかを判定する。周波数Ｆｄｉｖと周波数Ｆｒｅｆとの差異がロック周波数範囲内であれば、ロック検出装置３１は、ＰＬＬ回路がロック状態であると判断する。FIG. 6 shows a configuration example of a fractional-N PLL circuit 30 provided with a conventional lock detection device. In FIG. 6, the Fractional-N PLL circuit 30 includes a phase frequency comparator 11, a charge pump 12, a loop filter 13, a VCO 14, a variable integer divider 15, a ΔΣ modulator 16, and a lock detection device 31.
The output signal of the VCO is divided by the variable integer divider 15, and the phase of the PLL divided signal from the variable integer divider 15 and the phase of the reference signal are compared by the phase frequency comparator 11. The charge pump 12 converts the phase difference between the PLL divided signal and the reference signal into a current. Then, the current from the charge pump 12 is waveform-shaped as a smoothed voltage by the loop filter 13 and becomes a control voltage of the VCO 14. The division ratio of the variable integer frequency divider 15 is temporally changed by the ΔΣ modulator 16.
The lock detection device 31 compares the frequency Fdiv of the PLL divided signal with the frequency Fref of the reference signal, and determines whether the difference between the frequency Fdiv and the frequency Fref falls within the allowable frequency difference range (hereinafter, lock frequency range). Do. If the difference between the frequency Fdiv and the frequency Fref is within the lock frequency range, the lock detection unit 31 determines that the PLL circuit is in the lock state.

図７に、従来のロック検出装置３１の構成例を示す。図７において、ロック検出装置３１は、ロック周波数範囲生成回路３２と、周波数比較回路２２とを備える。
ロック周波数範囲生成回路３２は、リファレンス信号からロック周波数範囲の周波数上限値（Ｆｍａｘ）と周波数下限値（Ｆｍｉｎ）を生成する。
周波数比較回路２２は、ＰＬＬ分周信号の周波数Ｆｄｉｖとリファレンス信号の周波数Ｆｒｅｆとの差異がロック周波数範囲内であるかどうかを判定する。周波数比較回路２２は、周波数Ｆｄｉｖと周波数Ｆｒｅｆとの差異がロック周波数範囲内であれば、ロック状態を通知する検出結果信号であるロック状態信号を出力する。一方、周波数Ｆｄｉｖと周波数Ｆｒｅｆとの差異がロック周波数範囲内でなければ、周波数比較回路２２は、アンロック状態を通知する検出結果信号であるアンロック状態信号を出力する。FIG. 7 shows a configuration example of a conventional lock detection device 31. As shown in FIG. In FIG. 7, the lock detection device 31 includes a lock frequency range generation circuit 32 and a frequency comparison circuit 22.
The lock frequency range generation circuit 32 generates a frequency upper limit (Fmax) and a frequency lower limit (Fmin) of the lock frequency range from the reference signal.
The frequency comparison circuit 22 determines whether the difference between the frequency Fdiv of the PLL divided signal and the frequency Fref of the reference signal is within the lock frequency range. If the difference between the frequency Fdiv and the frequency Fref is within the lock frequency range, the frequency comparison circuit 22 outputs a lock state signal which is a detection result signal for notifying a lock state. On the other hand, if the difference between the frequency Fdiv and the frequency Fref is not within the lock frequency range, the frequency comparison circuit 22 outputs an unlock state signal which is a detection result signal for notifying an unlock state.

Ｋｅｎｉｃｈｉ Ｔａｊｉｍａ，“Ｆｒｅｑｕｅｎｃｙ ａｎｄ Ｐｈａｓｅ Ｄｉｆｆｅｒｅｎｃｅ Ｃｏｎｔｒｏｌ Ｕｓｉｎｇ Ｆｒａｃｔｉｏｎａｌ−Ｎ ＰＬＬ Ｓｙｎｔｈｅｓｉｚｅｒｓ ｂｙ Ｃｏｍｐｏｓｉｔｉｏｎ ｏｆ Ｃｏｎｔｒｏｌ Ｄａｔａ，”ＩＥＥＥ Ｔｒａｎｓ． ｏｎ Ｍｉｃｒｏｗａｖｅ Ｔｈｅｏｒｙ ａｎｄ Ｔｅｃｈｎｉｑｕｅｓ，Ｖｏｌ． ５５，Ｎｏ． １２，Ｄｅｃ． ２００７．Kenichi Tajima, "Frequency and Phase Difference Control Using Fractional-N PLL Synthesizers by Composition of Control Data," IEEE Trans. on Microwave Theory and Techniques, Vol. 55, no. 12, Dec. 2007.

前記のように、Ｆｒａｃｔｉｏｎａｌ−Ｎ ＰＬＬ回路では可変整数分周器に設定される分周値が時間的に変動する。そのため、ＶＣＯ１４の発振周波数が所望の周波数となっても、分周値によってはＰＬＬ分周信号の周波数Ｆｄｉｖとリファレンス信号の周波数Ｆｒｅｆとの差異が大きくなる期間が存在する。つまり、可変整数分周器に設定される分周値に起因して周波数Ｆｄｉｖと周波数Ｆｒｅｆとの差異が大きくなる場合は、本来はロック状態と判定されるべきであっても、アンロック状態として判定され、アンロック状態信号が出力されてしまう。
図８に示すように、ロック周波数範囲が狭いと、可変整数分周器１５に設定される分周値である整数分周設定Ｄｉに依存して頻繁にアンロック状態が発生することになる。具体的には、図８の例では、整数分周設定Ｄｉ＝５の間、更に、整数分周設定Ｄｉ＝２の間でＰＬＬ分周信号の周波数Ｆｄｉｖとリファレンス信号の周波数Ｆｒｅｆとの差異がロック周波数範囲を超えてしまい、ロック状態と判定されるべきであっても、アンロック状態として判定されてしまい、ロック検出装置３１からはアンロック状態信号が出力される。
整数分周設定Ｄｉが時間的に変化しても安定してロック状態信号が出力されるためには、図９に示すようにロック周波数範囲を広くする必要がある。
一方で、図９のようにロック周波数範囲を常に広くしていると、整数分周設定Ｄｉ＝３、４の際にアンロック状態と判定されるべき場合でも、誤ってロック状態と判定されてしまう可能性がある。
このように、従来は、整数分周設定Ｄｉが時間的に変化する場合は、ロック状態信号を正確かつ安定的に出力することができないという課題があった。As described above, in the fractional-N PLL circuit, the division value set in the variable integer divider temporally fluctuates. Therefore, even if the oscillation frequency of the VCO 14 becomes a desired frequency, there is a period in which the difference between the frequency Fdiv of the PLL frequency-divided signal and the frequency Fref of the reference signal increases depending on the frequency division value. That is, when the difference between the frequency Fdiv and the frequency Fref becomes large due to the division value set in the variable integer frequency divider, it is considered as the unlocked state even though it should be judged as the locked state originally. As a result, an unlock status signal is output.
As shown in FIG. 8, when the lock frequency range is narrow, an unlock state frequently occurs depending on the integer division setting Di which is a division value set in the variable integer frequency divider 15. Specifically, in the example of FIG. 8, the difference between the frequency Fdiv of the PLL divided signal and the frequency Fref of the reference signal between the integer division setting Di = 5 and the integer division setting Di = 2 Even if the lock frequency range is exceeded and it should be judged as the lock state, it is judged as the unlock state and the lock detection device 31 outputs the unlock state signal.
In order to stably output the lock state signal even if the integer division setting Di temporally changes, it is necessary to widen the lock frequency range as shown in FIG.
On the other hand, if the lock frequency range is always wide as shown in FIG. 9, even if it is determined that the unlocked state should be determined when integer division setting Di = 3, 4, the locked state is determined erroneously. There is a possibility of
As described above, conventionally, when the integer division setting Di temporally changes, there has been a problem that the lock state signal can not be output accurately and stably.

本発明は、上記の課題を解決することを主な目的としており、可変整数分周器に設定される分周値に起因して分周信号の周波数とリファレンス信号の周波数との周波数差が変動する場合でも、ロック状態信号を正確かつ安定的に出力することができる構成を実現することを目的とする。   The present invention has as its main object to solve the above-mentioned problems, and the frequency difference between the frequency of the divided signal and the frequency of the reference signal fluctuates due to the division value set in the variable integer frequency divider. It is an object of the present invention to realize a configuration capable of outputting a lock state signal accurately and stably even in the case of

本発明に係るロック検出装置は、
周波数シンセサイザの可変整数分周器からの分周信号の周波数と前記周波数シンセサイザへのリファレンス信号の周波数との周波数差を、許容される周波数差の範囲である許容周波数差範囲と比較し、前記周波数差が前記許容周波数差範囲内にある場合に、前記周波数シンセサイザがロック状態であることを通知するロック状態信号を出力する比較出力部と、
前記可変整数分周器に設定される分周値を監視し、前記可変整数分周器に設定される分周値に起因して前記周波数差が前記許容周波数差範囲から外れる期間である制御対象期間を検出し、前記制御対象期間の間は、前記周波数差が前記許容周波数差範囲から外れる場合でも前記比較出力部に前記ロック状態信号を出力させる制御部とを備える。The lock detection device according to the present invention is
The frequency difference between the frequency of the divided signal from the variable integer frequency divider of the frequency synthesizer and the frequency of the reference signal to the frequency synthesizer is compared with the allowable frequency difference range which is the range of allowable frequency differences, said frequency A comparison output unit for outputting a lock state signal notifying that the frequency synthesizer is in a lock state, when the difference is within the allowable frequency difference range;
A control target that monitors the frequency division value set in the variable integer frequency divider, and is a period during which the frequency difference deviates from the allowable frequency difference range due to the frequency division value set in the variable integer frequency divider. A control unit configured to detect a period and to output the lock state signal to the comparison output unit even when the frequency difference is out of the allowable frequency difference range during the control target period;

本発明によれば、可変整数分周器に設定される分周値に起因して分周信号の周波数とリファレンス信号の周波数との周波数差が変動する場合でも、ロック状態信号を正確かつ安定的に出力することができる。   According to the present invention, even when the frequency difference between the frequency of the divided signal and the frequency of the reference signal fluctuates due to the division value set in the variable integer frequency divider, the lock state signal can be accurately and stably Can be output to

実施の形態１に係るＦｒａｃｔｉｏｎａｌ−Ｎ ＰＬＬ回路の構成例を示す図。FIG. 2 is a diagram showing an example of configuration of a fractional-N PLL circuit according to the first embodiment. 実施の形態１に係るロック検出装置の構成例を示す図。FIG. 1 is a diagram showing an example of the configuration of a lock detection device according to a first embodiment. 実施の形態１に係るロック検出装置の動作例を示す図。FIG. 6 is a diagram showing an operation example of the lock detection device according to the first embodiment. 実施の形態２に係るロック検出装置の構成例を示す図。FIG. 7 is a diagram showing an example of the configuration of a lock detection device according to a second embodiment. 実施の形態２に係るロック検出装置の動作例を示す図。FIG. 7 is a diagram showing an operation example of the lock detection device according to the second embodiment. 従来のＦｒａｃｔｉｏｎａｌ−Ｎ ＰＬＬ回路の構成例を示す図。The figure which shows the structural example of the conventional Fractional-N PLL circuit. 従来のロック検出装置の構成例を示す図。The figure which shows the structural example of the conventional lock | rock detection apparatus. 従来のロック検出装置の課題を説明する図。The figure explaining the subject of the conventional lock detection apparatus. 従来のロック検出装置の課題を説明する図。The figure explaining the subject of the conventional lock detection apparatus.

実施の形態１．
＊＊＊構成の説明＊＊＊
図１は、本実施の形態に係るＦｒａｃｔｉｏｎａｌ−Ｎ ＰＬＬ回路１０の構成例を示す。
図１において、位相周波数比較器１１、チャージポンプ１２、ループフィルタ１３、ＶＣＯ１４、可変整数分周器１５、ΔΣ変調器１６は、図６に示したものと同じであるため、説明を省略する。
ロック検出装置２１は、図６のロック検出装置３１と内部構成が異なっている。Embodiment 1
*** Description of the configuration ***
FIG. 1 shows an example of the configuration of a fractional-N PLL circuit 10 according to the present embodiment.
In FIG. 1, the phase frequency comparator 11, the charge pump 12, the loop filter 13, the VCO 14, the variable integer frequency divider 15, and the ΔΣ modulator 16 are the same as those shown in FIG.
The lock detection device 21 differs in internal configuration from the lock detection device 31 of FIG.

図２は、ロック検出装置２１の内部構成例を示す。
図２に示すように、ロック検出装置２１は、周波数比較回路２２、ロック周波数範囲生成回路２３、分周設定比較回路２４により構成される。FIG. 2 shows an example of the internal configuration of the lock detection device 21. As shown in FIG.
As shown in FIG. 2, the lock detection device 21 includes a frequency comparison circuit 22, a lock frequency range generation circuit 23, and a division setting comparison circuit 24.

周波数比較回路２２は、可変整数分周器１５からのＰＬＬ分周信号の周波数Ｆｄｉｖとリファレンス信号の周波数Ｆｒｅｆとの周波数差をロック周波数範囲と比較する。そして、周波数差がロック周波数範囲内にある場合に、周波数比較回路２２はロック状態信号を出力する。ロック状態信号は、Ｆｒａｃｔｉｏｎａｌ−Ｎ ＰＬＬ回路１０がロック状態であることを通知する検出結果信号である。一方、周波数差がロック周波数範囲内にない場合に、周波数比較回路２２はアンロック状態信号を出力する。アンロック状態信号は、Ｆｒａｃｔｉｏｎａｌ−Ｎ ＰＬＬ回路１０がアンロック状態であることを通知する検出結果信号である。
なお、ロック周波数範囲は、前述したように、許容される周波数差の範囲であり、許容周波数差範囲に相当する。
本実施の形態では、周波数比較回路２２は、２種類のロック周波数範囲を用いる。１つは、通常のロック周波数範囲であり、もう１つは、拡張されたロック周波数である拡張ロック周波数範囲である。
拡張ロック周波数範囲は、通常の許容周波数差範囲よりも広く、拡張周波数差範囲に相当する。
なお、周波数比較回路２２は、比較出力部に相当する。The frequency comparison circuit 22 compares the frequency difference between the frequency Fdiv of the PLL divided signal from the variable integer frequency divider 15 and the frequency Fref of the reference signal with the lock frequency range. Then, when the frequency difference is within the lock frequency range, the frequency comparison circuit 22 outputs a lock state signal. The lock state signal is a detection result signal notifying that the Fractional-N PLL circuit 10 is in the lock state. On the other hand, when the frequency difference is not within the lock frequency range, the frequency comparison circuit 22 outputs an unlock state signal. The unlock state signal is a detection result signal notifying that the Fractional-N PLL circuit 10 is in the unlock state.
As described above, the lock frequency range is a range of allowable frequency differences, and corresponds to an allowable frequency difference range.
In the present embodiment, the frequency comparison circuit 22 uses two types of lock frequency ranges. One is the normal lock frequency range and the other is the extended lock frequency range which is the extended lock frequency.
The extended lock frequency range is wider than the normal allowable frequency difference range, and corresponds to the extended frequency difference range.
The frequency comparison circuit 22 corresponds to a comparison output unit.

ロック周波数範囲生成回路２３は、分周設定比較回路２４から拡張指示がない場合は、通常のロック周波数範囲を生成する。そして、ロック周波数範囲生成回路２３は、生成した通常のロック周波数範囲を周波数比較回路２２に出力する。
一方、分周設定比較回路２４から拡張指示があった場合は、ロック周波数範囲生成回路２３は、拡張ロック周波数範囲を生成する。そして、ロック周波数範囲生成回路２３は、生成した拡張ロック周波数範囲を周波数比較回路２２に出力する。The lock frequency range generation circuit 23 generates a normal lock frequency range when there is no extension instruction from the frequency division setting comparison circuit 24. Then, the lock frequency range generation circuit 23 outputs the generated normal lock frequency range to the frequency comparison circuit 22.
On the other hand, when an expansion instruction is issued from the division setting comparison circuit 24, the lock frequency range generation circuit 23 generates an extended lock frequency range. Then, the lock frequency range generation circuit 23 outputs the generated extended lock frequency range to the frequency comparison circuit 22.

分周設定比較回路２４は、可変整数分周器１５に設定される分周値である整数分周設定を監視し、整数分周設定に起因して周波数Ｆｄｉｖと周波数Ｆｒｅｆとの周波数差が通常のロック周波数範囲から外れる期間である制御対象期間を検出する。
分周設定比較回路２４は、制御対象期間の間は、拡張ロック周波数範囲を生成するよう指示する拡張指示をロック周波数範囲生成回路２３に出力する。
ロック周波数範囲生成回路２３は、前述したように、拡張指示があった場合は、拡張ロック周波数範囲を生成し、生成した拡張ロック周波数範囲を周波数比較回路２２に出力する。The division setting comparison circuit 24 monitors the integer division setting which is a division value set to the variable integer divider 15, and the frequency difference between the frequency Fdiv and the frequency Fref is usually due to the integer division setting. The control target period which is a period out of the lock frequency range of is detected.
The division setting comparison circuit 24 outputs, to the lock frequency range generation circuit 23, an expansion instruction instructing generation of the expansion lock frequency range during the control target period.
As described above, the lock frequency range generation circuit 23 generates the extended lock frequency range when the expansion instruction is issued, and outputs the generated extended lock frequency range to the frequency comparison circuit 22.

ロック周波数範囲生成回路２３と分周設定比較回路２４は、制御部に相当する。
本実施の形態では、ロック周波数範囲生成回路２３は、制御部として、可変整数分周器１５に設定される分周値を監視し、可変整数分周器１５に設定される分周値に起因して周波数差が許容周波数差範囲から外れる期間である制御対象期間を検出する。また、ロック周波数範囲生成回路２３と分周設定比較回路２４は、制御部として、制御対象期間の間は、周波数差が許容周波数差範囲から外れる場合でも周波数比較回路２２にロック状態信号を出力させる。The lock frequency range generation circuit 23 and the division setting comparison circuit 24 correspond to a control unit.
In the present embodiment, the lock frequency range generation circuit 23 monitors the division value set in the variable integer divider 15 as a control unit, and causes the division value set in the variable integer divider 15 to be Then, a control target period which is a period in which the frequency difference is out of the allowable frequency difference range is detected. Further, as a control unit, lock frequency range generation circuit 23 and frequency division setting comparison circuit 24 cause frequency comparison circuit 22 to output the lock state signal even when the frequency difference is out of the allowable frequency difference range during the control target period. .

＊＊＊動作の説明＊＊＊
次に、本実施の形態に係るロック検出装置２１の動作例を説明する。
分周設定比較回路２４は、周波数Ｆｄｉｖと周波数Ｆｒｅｆとの周波数差が通常のロック周波数範囲内に維持される分周値の範囲を基準分周値範囲（分周設定上限値と分周設定下限値）として記憶している。
分周設定比較回路２４は、可変整数分周器１５に設定される分周値である整数分周設定を通知する信号を受信し、整数分周設定が基準分周値範囲内であるか否かを判定する。
整数分周設定が基準分周値範囲外であれば、分周設定比較回路２４は、当該整数分周設定では、ＰＬＬ分周信号の周波数Ｆｄｉｖがリファレンス信号の周波数Ｆｒｅｆと大きく異なると判定する。つまり、分周設定比較回路２４は、当該整数分周設定が継続している間を制御対象時間として扱う。
そして、分周設定比較回路２４は、制御対象時間の間、拡張指示をロック周波数範囲生成回路２３に出力する。
ロック周波数範囲生成回路２３は、分周設定比較回路２４からの拡張指示がなければ、通常のロック周波数範囲を生成し、生成した通常のロック周波数範囲を周波数比較回路２２に出力する。一方、拡張指示があった場合は、ロック周波数範囲生成回路２３は、拡張ロック周波数範囲を生成し、生成した拡張ロック周波数範囲を周波数比較回路２２に出力する。
周波数比較回路２２は、ロック周波数範囲生成回路２３から出力されるロック周波数範囲と、周波数Ｆｄｉｖとリファレンス信号の周波数Ｆｒｅｆとの周波数差とを比較する。
周波数比較回路２２は、ロック周波数範囲生成回路２３から通常のロック周波数範囲が出力されている間は、周波数Ｆｄｉｖと周波数Ｆｒｅｆとの周波数差と、通常のロック周波数範囲とを比較する。また、周波数比較回路２２は、周波数差が通常のロック周波数範囲内であれば、ロック状態信号を出力する。
一方、ロック周波数範囲生成回路２３により拡張ロック周波数範囲が出力されている間は、周波数比較回路２２は、周波数Ｆｄｉｖと周波数Ｆｒｅｆとの周波数差と、拡張ロック周波数範囲とを比較する。また、周波数比較回路２２は、周波数差が拡張ロック周波数範囲内であれば、ロック状態信号を出力する。つまり、周波数比較回路２２は、周波数差が通常のロック周波数範囲から外れていても拡張ロック周波数範囲内であれば、ロック状態信号を出力する。*** Description of operation ***
Next, an operation example of the lock detection device 21 according to the present embodiment will be described.
The division setting comparison circuit 24 divides the range of the division value in which the frequency difference between the frequency Fdiv and the frequency Fref is maintained within the normal lock frequency range as the reference division value range (division setting upper limit value and division setting lower limit Is stored as a value).
The division setting comparison circuit 24 receives a signal notifying of the integer division setting which is the division value set in the variable integer divider 15, and whether the integer division setting is within the reference division value range. Determine if
If the integer division setting is out of the reference division value range, the division setting comparison circuit 24 determines that the frequency Fdiv of the PLL divided signal is largely different from the frequency Fref of the reference signal in the integer division setting. That is, the division setting comparison circuit 24 treats a period during which the integer division setting continues as a control target time.
Then, the division setting comparison circuit 24 outputs an expansion instruction to the lock frequency range generation circuit 23 during the control target time.
The lock frequency range generation circuit 23 generates a normal lock frequency range and outputs the generated normal lock frequency range to the frequency comparison circuit 22 if there is no expansion instruction from the frequency division setting comparison circuit 24. On the other hand, when the expansion instruction is issued, the lock frequency range generation circuit 23 generates the expansion lock frequency range, and outputs the generated expansion lock frequency range to the frequency comparison circuit 22.
The frequency comparison circuit 22 compares the lock frequency range output from the lock frequency range generation circuit 23 with the frequency difference between the frequency Fdiv and the frequency Fref of the reference signal.
While the normal lock frequency range is output from the lock frequency range generation circuit 23, the frequency comparison circuit 22 compares the frequency difference between the frequency Fdiv and the frequency Fref with the normal lock frequency range. Further, the frequency comparison circuit 22 outputs a lock state signal if the frequency difference is within the normal lock frequency range.
On the other hand, while the extended lock frequency range is output by the lock frequency range generation circuit 23, the frequency comparison circuit 22 compares the frequency difference between the frequency Fdiv and the frequency Fref with the extended lock frequency range. Also, the frequency comparison circuit 22 outputs a lock state signal if the frequency difference is within the extended lock frequency range. That is, the frequency comparison circuit 22 outputs the lock state signal as long as the frequency difference is out of the normal lock frequency range, but within the extended lock frequency range.

図３は、本実施の形態に係るロック検出装置２１の動作の具体例を示す。
図３の例では、分周設定比較回路２４は、基準分周値範囲として、整数分周設定Ｄｉ＝３、４を記憶している。
整数分周設定Ｄｉが基準分周値範囲内にある間（整数分周設定Ｄｉが３又は４の間）は、分周設定比較回路２４は拡張指示を出力しない。このため、ロック周波数範囲生成回路２３は、通常のロック周波数範囲を周波数比較回路２２に出力する。
周波数比較回路２２は、周波数Ｆｄｉｖと周波数Ｆｒｅｆとの周波数差が通常のロック周波数範囲内であれば、ロック状態信号を出力する。
整数分周設定Ｄｉが基準分周値範囲外の間（整数分周設定Ｄｉが２又は５の間）は、分周設定比較回路２４がロック周波数範囲生成回路２３に拡張指示を出力する。このため、ロック周波数範囲生成回路２３は、周波数上限値（Ｆｍａｘ）と周波数下限値（Ｆｍｉｎ）を拡張して、拡張ロック周波数範囲を周波数比較回路２２に出力する。
周波数比較回路２２は、周波数Ｆｄｉｖと周波数Ｆｒｅｆとの周波数差が拡張ロック周波数範囲内であれば、ロック状態信号を出力する。
図３に示すようにロック周波数範囲を拡張することで、ＰＬＬ分周信号の周波数Ｆｄｉｖがリファレンス信号の周波数Ｆｒｅｆと大きく異なっても、ロック検出装置２１の検出結果信号がロック状態からアンロック状態に遷移することを防ぐことができる。このため、正確かつ安定したロック検出装置２１の出力を得ることが可能となる。FIG. 3 shows a specific example of the operation of the lock detection device 21 according to the present embodiment.
In the example of FIG. 3, the division setting comparison circuit 24 stores integer division setting Di = 3, 4 as the reference division value range.
While the integral division setting Di is within the reference division value range (the integral division setting Di is 3 or 4), the division setting comparison circuit 24 does not output the expansion instruction. Therefore, the lock frequency range generation circuit 23 outputs a normal lock frequency range to the frequency comparison circuit 22.
The frequency comparison circuit 22 outputs a lock state signal when the frequency difference between the frequency Fdiv and the frequency Fref is within the normal lock frequency range.
While the integer division setting Di is out of the reference division value range (the integer division setting Di is 2 or 5), the division setting comparison circuit 24 outputs an expansion instruction to the lock frequency range generation circuit 23. Therefore, the lock frequency range generation circuit 23 extends the frequency upper limit value (Fmax) and the frequency lower limit value (Fmin) to output the extended lock frequency range to the frequency comparison circuit 22.
The frequency comparison circuit 22 outputs a lock state signal if the frequency difference between the frequency Fdiv and the frequency Fref is within the extended lock frequency range.
By expanding the lock frequency range as shown in FIG. 3, even if the frequency Fdiv of the PLL divided signal is largely different from the frequency Fref of the reference signal, the detection result signal of the lock detection device 21 changes from the locked state to the unlocked state. It is possible to prevent transition. Therefore, it is possible to obtain an accurate and stable output of the lock detection device 21.

＊＊＊実施の形態の効果の説明＊＊＊
このように、本実施の形態によれば、ロック周波数範囲を拡張することにより、可変整数分周器に設定される分周値に起因して分周信号の周波数とリファレンス信号の周波数との周波数差が変動する場合でも、ロック状態信号を正確かつ安定的に出力することができる。
例えば、ＰＬＬ回路を備えた無線通信機器では、ＰＬＬ回路がロック状態になったことが検出された後に通信が行われる。このため、ロック状態をより精度よく検出することができれば、通信性能を向上させることができ、通信エラーの低減や通信時間の短縮化が可能となる。
また、ＰＬＬ回路が正常に動作しているか否かの検査にロック検出装置の検出結果信号が用いられる場合は、ＰＬＬ回路がロック状態にある場合に正確にロック状態信号が出力されるため、ＰＬＬ回路の検査を正確に行うことができる。*** Description of the effects of the embodiment ***
Thus, according to the present embodiment, by expanding the lock frequency range, the frequency of the frequency of the divided signal and the frequency of the reference signal due to the division value set in the variable integer frequency divider Even when the difference fluctuates, the lock state signal can be output accurately and stably.
For example, in a wireless communication device provided with a PLL circuit, communication is performed after it is detected that the PLL circuit is in a locked state. Therefore, if the lock state can be detected more accurately, the communication performance can be improved, and it is possible to reduce communication errors and shorten communication time.
In addition, when the detection result signal of the lock detection device is used to check whether the PLL circuit is operating normally, the lock state signal is accurately output when the PLL circuit is in the lock state, so the PLL The circuit can be inspected accurately.

実施の形態２．
以下にて、本実施の形態に係るロック検出装置２１を説明する。
以下では、主に、実施の形態１との差異を説明する。
以下で説明していない事項は、実施の形態１と同じである。Second Embodiment
The lock detection device 21 according to the present embodiment will be described below.
The differences from the first embodiment will mainly be described below.
Matters not described below are the same as in the first embodiment.

＊＊＊構成の説明＊＊＊
図４は、実施の形態２に係るロック検出装置２１の構成例を示す回路図である。
本実施の形態では、図２に示す構成にラッチ回路２５が追加されている。
本実施の形態では、ロック周波数範囲生成回路２３は、実施の形態１とは異なり、１つのロック周波数範囲のみを生成する。つまり、ロック周波数範囲生成回路２３は、拡張ロック周波数範囲は生成しない。
同様に、周波数比較回路２２においても、実施の形態１とは異なり、周波数Ｆｄｉｖと周波数Ｆｒｅｆとの周波数差の比較に用いるロック周波数範囲は１つである。
分周設定比較回路２４は、実施の形態１と同様に、可変整数分周器１５に設定される分周値を監視し、制御対象期間を検出する。しかしながら、本実施の形態では、分周設定比較回路２４は、拡張指示は出力せずに、ラッチ回路２５に切替指示を出力する。切替指示を出力することにより、分周設定比較回路２４は、周波数比較回路２２において周波数Ｆｄｉｖと周波数Ｆｒｅｆとの周波数差がロック周波数範囲外であると判定されてアンロック状態信号が出力されても、ラッチ回路２５からロック状態信号を継続して出力させる。
ラッチ回路２５は、分周設定比較回路２４から切替指示が出力されていなければ、周波数比較回路２２から出力されるロック状態信号を検出結果信号として外部に出力する。分周設定比較回路２４から切替指示が出力された場合は、周波数比較回路２２において周波数Ｆｄｉｖと周波数Ｆｒｅｆとの周波数差が通常のロック周波数範囲外であると判定されてアンロック状態信号が出力されるが、ラッチ回路２５はアンロック状態信号ではなく切替指示の出力前に周波数比較回路２２から出力されていたロック状態信号を出力する。
なお、本実施の形態では、周波数比較回路２２とラッチ回路２５が比較出力部に相当し、分周設定比較回路２４が制御部に相当する。*** Description of the configuration ***
FIG. 4 is a circuit diagram showing a configuration example of the lock detection device 21 according to the second embodiment.
In the present embodiment, a latch circuit 25 is added to the configuration shown in FIG.
In the present embodiment, the lock frequency range generation circuit 23 generates only one lock frequency range, unlike the first embodiment. That is, the lock frequency range generation circuit 23 does not generate the extended lock frequency range.
Similarly, in the frequency comparison circuit 22, unlike the first embodiment, the lock frequency range used for comparison of the frequency difference between the frequency Fdiv and the frequency Fref is one.
As in the first embodiment, the division setting comparison circuit 24 monitors the division value set in the variable integer frequency divider 15 to detect a control target period. However, in the present embodiment, the frequency division setting comparison circuit 24 outputs the switching instruction to the latch circuit 25 without outputting the expansion instruction. By outputting the switching instruction, the frequency division setting comparison circuit 24 determines that the frequency difference between the frequency Fdiv and the frequency Fref is out of the lock frequency range in the frequency comparison circuit 22 and outputs the unlock state signal. The latch circuit 25 continuously outputs the lock state signal.
The latch circuit 25 outputs the lock state signal output from the frequency comparison circuit 22 to the outside as a detection result signal if the switching instruction is not output from the frequency division setting comparison circuit 24. When the switching instruction is output from the frequency division setting comparison circuit 24, the frequency comparison circuit 22 determines that the frequency difference between the frequency Fdiv and the frequency Fref is outside the normal lock frequency range, and the unlock state signal is output. However, the latch circuit 25 outputs not the unlock state signal but the lock state signal output from the frequency comparison circuit 22 before the output of the switching instruction.
In the present embodiment, the frequency comparison circuit 22 and the latch circuit 25 correspond to a comparison output unit, and the division setting comparison circuit 24 corresponds to a control unit.

＊＊＊動作の説明＊＊＊
図５は、本実施の形態に係るロック検出装置２１の動作の具体例を示す。
図５の例では、分周設定比較回路２４は、基準分周値範囲として、整数分周設定Ｄｉ＝３、４を記憶している。
整数分周設定Ｄｉが基準分周値範囲内にある間（整数分周設定Ｄｉが３又は４の間）は、周波数比較回路２２は、周波数Ｆｄｉｖと周波数Ｆｒｅｆとの周波数差がロック周波数範囲内であると判定し、ロック状態信号をラッチ回路２５に出力する。ラッチ回路２５は、ロック状態信号を保持するとともに、ロック状態信号を出力する。
整数分周設定Ｄｉが基準分周値範囲外の間（整数分周設定Ｄｉが２又は５の間）は、分周設定比較回路２４がラッチ回路２５に切替指示を出力する。また、整数分周設定Ｄｉが基準分周値範囲外の間は、周波数比較回路２２は、周波数Ｆｄｉｖと周波数Ｆｒｅｆとの周波数差がロック周波数範囲外であると判定し、アンロック状態信号をラッチ回路２５に出力する。ラッチ回路２５は、分周設定比較回路２４からの切替指示に従い、周波数比較回路２２の出力であるアンロック状態信号ではなく、切替指示の出力前に保持したロック状態信号を出力する。
図５に示すように、分周設定比較回路２４から切替指示が出力されている切替指示出力期間では、ＰＬＬ分周信号の周波数Ｆｄｉｖとリファレンス信号の周波数Ｆｒｅとの周波数差がロック周波数範囲外となっているが、ロック検出装置２１からの検出結果信号はロック状態が維持されている。*** Description of operation ***
FIG. 5 shows a specific example of the operation of the lock detection device 21 according to the present embodiment.
In the example of FIG. 5, the division setting comparison circuit 24 stores integer division setting Di = 3, 4 as the reference division value range.
While the integer division setting Di is within the reference division value range (the integer division setting Di is 3 or 4), the frequency comparison circuit 22 determines that the frequency difference between the frequency Fdiv and the frequency Fref is within the lock frequency range. The lock state signal is output to the latch circuit 25. The latch circuit 25 holds the lock state signal and outputs the lock state signal.
While the integer division setting Di is out of the reference division value range (the integer division setting Di is 2 or 5), the division setting comparison circuit 24 outputs a switching instruction to the latch circuit 25. Also, while the integer division setting Di is out of the reference division value range, the frequency comparison circuit 22 determines that the frequency difference between the frequency Fdiv and the frequency Fref is out of the lock frequency range, and latches the unlock state signal. It outputs to the circuit 25. The latch circuit 25 outputs the lock state signal held before the output of the switching instruction, not the unlocking state signal which is the output of the frequency comparison circuit 22 in accordance with the switching instruction from the frequency division setting comparison circuit 24.
As shown in FIG. 5, in the switching instruction output period in which the switching instruction is output from the division setting comparison circuit 24, the frequency difference between the frequency Fdiv of the PLL divided signal and the frequency Fre of the reference signal is out of the lock frequency range. However, the detection result signal from the lock detection device 21 is maintained in the locked state.

＊＊＊実施の形態の効果の説明＊＊＊
このように、本実施の形態によれば、ラッチ回路を用いることにより、可変整数分周器に設定される分周値に起因して分周信号の周波数とリファレンス信号の周波数との周波数差が変動する場合でも、ロック状態信号を正確かつ安定的に出力することができる。
このため、実施の形態１と同様の効果を得ることができる。
なお、以上では、ラッチ回路を用いて、制御対象期間にロック状態信号を出力し続ける構成を説明したが、制御対象期間にロック状態信号を出力し続けることが可能であれば、ラッチ回路を用いなくてもよい。*** Description of the effects of the embodiment ***
As described above, according to the present embodiment, by using the latch circuit, the frequency difference between the frequency of the divided signal and the frequency of the reference signal is attributed to the division value set in the variable integer frequency divider. Even in the case of fluctuation, the lock state signal can be output accurately and stably.
For this reason, the same effect as that of the first embodiment can be obtained.
In the above, the configuration has been described in which the lock state signal is continuously output in the control target period using the latch circuit, but if the lock state signal can be continuously output in the control target period, the latch circuit is used It does not have to be.

実施の形態３．
実施の形態１又は実施の形態２で説明したロック検出装置２１が含まれるＦｒａｃｔｉｏｎａｌ−Ｎ ＰＬＬ回路１０を、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等の半導体装置に搭載するようにしてもよい。Third Embodiment
The fractional-N PLL circuit 10 including the lock detection device 21 described in the first embodiment or the second embodiment may be mounted on a semiconductor device such as an IC (Integrated Circuit).

＊＊＊付記＊＊＊
本発明の一例を実施の形態１〜３において説明したが、本発明はこれらの実施の形態に限定されるものではない。本発明の趣旨を逸脱しない範囲において、実施の形態１〜３の構成を適宜組み合わせたり、その構成に一部変形を加えたり、構成を一部省略することが可能である。*** Supplementary Note ***
Although an example of the present invention has been described in the first to third embodiments, the present invention is not limited to these embodiments. In the range which does not deviate from the meaning of the present invention, it is possible to combine suitably the composition of Embodiments 1-3, add modification to the composition partially, or omit composition partially.

１０ Ｆｒａｃｔｉｏｎａｌ−Ｎ ＰＬＬ回路、１１ 位相周波数比較器、１２ チャージポンプ、１３ ループフィルタ、１４ ＶＣＯ、１５ 可変整数分周器、１６ ΔΣ変調器、２１ ロック検出装置、２２ 周波数比較回路、２３ ロック周波数範囲生成回路、２４ 分周設定比較回路、２５ ラッチ回路、３０ Ｆｒａｃｔｉｏｎａｌ−Ｎ ＰＬＬ回路、３１ ロック検出装置、３２ ロック周波数範囲生成回路。   10 Fractional-N PLL circuit, 11 phase frequency comparator, 12 charge pump, 13 loop filter, 14 VCO, 15 variable integer divider, 16 ΔΣ modulator, 21 lock detection device, 22 frequency comparison circuit, 23 lock frequency range Generation circuit, 24 division setting comparison circuit, 25 latch circuit, 30 Fractional-N PLL circuit, 31 lock detection device, 32 lock frequency range generation circuit.

Claims (7)

周波数シンセサイザの可変整数分周器からの分周信号の周波数と前記周波数シンセサイザへのリファレンス信号の周波数との周波数差を、許容される周波数差の範囲である許容周波数差範囲と比較し、前記周波数差が前記許容周波数差範囲内にある場合に、前記周波数シンセサイザがロック状態であることを通知するロック状態信号を出力する比較出力部と、
前記可変整数分周器に設定される分周値を監視し、前記可変整数分周器に設定される分周値に起因して前記周波数差が前記許容周波数差範囲から外れる期間である制御対象期間を検出し、前記制御対象期間の間は、前記周波数差が前記許容周波数差範囲から外れる場合でも前記比較出力部に前記ロック状態信号を出力させる制御部とを備えるロック検出装置。The frequency difference between the frequency of the divided signal from the variable integer frequency divider of the frequency synthesizer and the frequency of the reference signal to the frequency synthesizer is compared with the allowable frequency difference range which is the range of allowable frequency differences, said frequency A comparison output unit for outputting a lock state signal notifying that the frequency synthesizer is in a lock state, when the difference is within the allowable frequency difference range;
A control target that monitors the frequency division value set in the variable integer frequency divider, and is a period during which the frequency difference deviates from the allowable frequency difference range due to the frequency division value set in the variable integer frequency divider. A lock detection device comprising: a control unit configured to detect a period and to output the lock state signal to the comparison output unit even when the frequency difference is out of the allowable frequency difference range during the control target period. 前記制御部は、
前記周波数差が前記許容周波数差範囲内に維持される分周値の範囲を基準分周値範囲として記憶しており、
前記可変整数分周器に設定される分周値が前記基準分周値範囲から外れる期間を前記制御対象期間として検出する請求項１に記載のロック検出装置。The control unit
A range of division values in which the frequency difference is maintained within the allowable frequency difference range is stored as a reference division value range,
The lock detection device according to claim 1, wherein a period during which a division value set in the variable integer divider deviates from the reference division value range is detected as the control target period. 前記制御部は、
前記制御対象期間の間は、前記比較出力部に前記許容周波数差範囲よりも広い範囲である拡張周波数差範囲を設定し、前記比較出力部に前記周波数差と前記拡張周波数差範囲とを比較させ、
前記比較出力部は、
前記制御対象期間の間は、前記周波数差が前記拡張周波数差範囲内にある場合に、前記ロック状態信号を出力する請求項１に記載のロック検出装置。The control unit
During the control target period, an extended frequency difference range that is wider than the allowable frequency difference range is set in the comparison output unit, and the comparison output unit compares the frequency difference with the extended frequency difference range. ,
The comparison output unit is
The lock detection device according to claim 1, wherein the lock state signal is output when the frequency difference is within the expanded frequency difference range during the control target period. 前記制御部は、
前記制御対象期間の間は、前記比較出力部により前記周波数差が前記許容周波数差範囲から外れていると判定された場合でも前記比較出力部に前記ロック状態信号を出力させる請求項１に記載のロック検出装置。The control unit
The lock state signal is output to the comparison output unit even when the comparison output unit determines that the frequency difference is out of the allowable frequency difference range during the control target period. Lock detection device. 前記周波数シンセサイザは、Ｆｒａｃｔｉｏｎａｌ−Ｎ ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路である請求項１に記載のロック検出装置。   The lock detection apparatus according to claim 1, wherein the frequency synthesizer is a fractional-N PLL (Phase Locked Loop) circuit. 請求項１に記載のロック検出装置を備える周波数シンセサイザ。   A frequency synthesizer comprising the lock detection device according to claim 1. 請求項６に記載の周波数シンセサイザを備える半導体装置。   A semiconductor device comprising the frequency synthesizer according to claim 6.
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