JP6425612B2

JP6425612B2 - Variable attenuator

Info

Publication number: JP6425612B2
Application number: JP2015086556A
Authority: JP
Inventors: 政毅半谷; 山中　宏治; 宏治山中; 邦浩遠藤; 良洋塚原
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2015-04-21
Filing date: 2015-04-21
Publication date: 2018-11-21
Anticipated expiration: 2035-04-21
Also published as: JP2016208220A

Description

この発明は、減衰量及び通過位相を可変することが可能な可変減衰器に関するものである。 The present invention relates to a variable attenuator capable of changing the amount of attenuation and the passing phase.

以下の特許文献１には、トランジスタスイッチの開閉を制御して、回路全体のシリーズ抵抗とシャント抵抗を変化させることで、回路の減衰量を離散的に変化させることが可能な可変減衰器が開示されている。
以下の特許文献２には、スイッチング素子の開閉を制御することで、回路全体の通過位相を離散的に変化させることが可能な移相器が開示されている。 Patent Document 1 below discloses a variable attenuator capable of discretely changing the amount of attenuation of a circuit by controlling the opening and closing of a transistor switch to change the series resistance and the shunt resistance of the entire circuit. It is done.
Patent Document 2 below discloses a phase shifter capable of discretely changing the pass phase of the entire circuit by controlling switching of switching elements.

特開２００６−１７３８６８号公報（図１）Unexamined-Japanese-Patent No. 2006-173868 (FIG. 1) 特開２０１０−１８３１９２号公報（図１）JP, 2010-183192, A (Drawing 1)

従来の可変減衰器は以上のように構成されているので、回路全体のシリーズ抵抗とシャント抵抗を変化させることで、回路の減衰量を離散的に変化させることができるが、回路の減衰量を連続的に変化させることができないという課題があった。
また、回路の減衰量を離散的に変化させることができても、通過位相を変化させることができないため、減衰量と同時に通過位相を変化させる必要がある場合、例えば、特許文献２に開示されているような移相器を縦続に接続する必要があり、回路の大型化を招いてしまうという課題があった。 Since the conventional variable attenuator is configured as described above, the amount of attenuation of the circuit can be discretely changed by changing the series resistance and the shunt resistance of the entire circuit, but the amount of attenuation of the circuit There is a problem that it can not be changed continuously.
Further, even if it is possible to discretely change the amount of attenuation of the circuit, it is not possible to change the passing phase, so when it is necessary to change the passing phase simultaneously with the amount of attenuation, for example, It is necessary to connect such phase shifters in cascade, resulting in an increase in the size of the circuit.

この発明は上記のような課題を解決するためになされたもので、回路の減衰量を連続的に変化させることができるとともに、移相器を縦続に接続することなく、通過位相を連続的に変化させることができる可変減衰器を得ることを目的とする。 The present invention has been made to solve the problems as described above, and it is possible to continuously change the amount of attenuation of the circuit, and continuously pass the pass phase without connecting the phase shifters in cascade. The purpose is to obtain a variable attenuator that can be varied.

この発明に係る可変減衰器は、入力端子と出力端子の間に接続されており、第１の抵抗とキャパシタが直列に接続されている第１の回路と、一端が第１の回路と接続されて、他端がグランドに接続されており、第２の抵抗とインダクタが並列に接続されている第２の回路と、第１の回路を構成している第１の抵抗と並列に接続されている第１のスイッチング素子と、第１の回路と第２の回路との間又は第２の回路とグランドとの間に挿入されている第２のスイッチング素子とを設け、制御回路が、第１及び第２のスイッチング素子のインピーダンスを制御するようにしたものである。 A variable attenuator according to the present invention is connected between an input terminal and an output terminal, and has a first circuit in which a first resistor and a capacitor are connected in series, and one end connected to the first circuit. And the second circuit in which the other end is connected to the ground and the second resistor and the inductor are connected in parallel, and the other circuit is connected in parallel with the first resistor forming the first circuit. Providing a first switching element and a second switching element inserted between the first circuit and the second circuit or between the second circuit and the ground; And controlling the impedance of the second switching element.

この発明によれば、第１の回路を構成している第１の抵抗と並列に接続されている第１のスイッチング素子と、第１の回路と第２の回路との間又は第２の回路とグランドとの間に挿入されている第２のスイッチング素子とを設け、制御回路が、第１及び第２のスイッチング素子のインピーダンスを制御するように構成したので、回路の減衰量を連続的に変化させることができるとともに、移相器を縦続に接続することなく、通過位相を連続的に変化させることができる効果がある。 According to the present invention, the first switching element connected in parallel with the first resistor constituting the first circuit, the first circuit and the second circuit, or the second circuit And the second switching element inserted between the second and the ground, and the control circuit is configured to control the impedance of the first and second switching elements, so that the amount of attenuation of the circuit is continuously set. While being able to be changed, there is an effect that the pass phase can be continuously changed without connecting the phase shifters in cascade.

この発明の実施の形態１による可変減衰器を示す構成図である。It is a block diagram which shows the variable attenuator by Embodiment 1 of this invention. この発明の実施の形態１による可変減衰器の等価回路を示す回路図である。It is a circuit diagram which shows the equivalent circuit of the variable attenuator by Embodiment 1 of this invention. 図１の可変減衰器を低減衰状態で使用する場合の等価回路を示す回路図である。FIG. 2 is a circuit diagram showing an equivalent circuit when using the variable attenuator of FIG. 1 in a low attenuation state. 図１の可変減衰器を中減衰状態で使用する場合の等価回路を示す回路図である。FIG. 2 is a circuit diagram showing an equivalent circuit when the variable attenuator of FIG. 1 is used in a medium attenuation state. 図１の可変減衰器を高減衰状態で使用する場合の等価回路を示す回路図である。It is a circuit diagram which shows the equivalent circuit in the case of using the variable attenuator of FIG. 1 in a high attenuation state. 図１の可変減衰器における各状態での減衰量と通過位相を示す説明図である。It is explanatory drawing which shows the attenuation amount in each state in the variable attenuator of FIG. 1, and a passage phase. この発明の実施の形態１による他の可変減衰器を示す構成図である。It is a block diagram which shows the other variable attenuator by Embodiment 1 of this invention. この発明の実施の形態２による可変減衰器を示す構成図である。It is a block diagram which shows the variable attenuator by Embodiment 2 of this invention. この発明の実施の形態３による可変減衰器を示す構成図である。It is a block diagram which shows the variable attenuator by Embodiment 3 of this invention. この発明の実施の形態３による可変減衰器の等価回路を示す回路図である。It is a circuit diagram which shows the equivalent circuit of the variable attenuator by Embodiment 3 of this invention. 図９の可変減衰器を低減衰状態で使用する場合の等価回路を示す回路図である。It is a circuit diagram which shows the equivalent circuit in the case of using the variable attenuator of FIG. 9 in a low attenuation state. 図９の可変減衰器を中減衰状態で使用する場合の等価回路を示す回路図である。It is a circuit diagram which shows the equivalent circuit at the time of using the variable attenuator of FIG. 9 in a medium attenuation state. 図９の可変減衰器を高減衰状態で使用する場合の等価回路を示す回路図である。It is a circuit diagram which shows the equivalent circuit in the case of using the variable attenuator of FIG. 9 in a high attenuation state. 図９の可変減衰器における各状態での減衰量と通過位相を示す説明図である。It is explanatory drawing which shows the attenuation amount in each state in the variable attenuator of FIG. 9, and a passage phase. この発明の実施の形態４による可変減衰器を示す構成図である。It is a block diagram which shows the variable attenuator by Embodiment 4 of this invention.

以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面にしたがって説明する。 Hereinafter, in order to explain the present invention in more detail, a mode for carrying out the present invention will be described according to the attached drawings.

実施の形態１．
図１はこの発明の実施の形態１による可変減衰器を示す構成図である。
図１において、入力端子１は信号を入力する端子であり、出力端子２は信号を出力する端子である。
トランジスタ回路３は入力端子１と出力端子２の間に接続されており、第１の抵抗である抵抗４，５とインダクタ６，７が直列に接続されている第１の回路である。
抵抗４は、一端が入力端子１と接続されている入力側の抵抗である。
インダクタ６は、一端が抵抗４の他端と接続されている入力側のインダクタである。
インダクタ７は、一端がインダクタ６の他端と接続されている出力側のインダクタである。
抵抗５は、一端がインダクタ７の他端と接続されて、他端が出力端子２と接続されている出力側の抵抗である。 Embodiment 1
FIG. 1 is a block diagram showing a variable attenuator according to a first embodiment of the present invention.
In FIG. 1, an input terminal 1 is a terminal for inputting a signal, and an output terminal 2 is a terminal for outputting a signal.
The transistor circuit 3 is a first circuit connected between the input terminal 1 and the output terminal 2 and in which the first and second resistors 4 and 5 and the inductors 6 and 7 are connected in series.
The resistor 4 is an input-side resistor whose one end is connected to the input terminal 1.
The inductor 6 is an input-side inductor whose one end is connected to the other end of the resistor 4.
The inductor 7 is an output-side inductor whose one end is connected to the other end of the inductor 6.
The resistor 5 is an output-side resistor in which one end is connected to the other end of the inductor 7 and the other end is connected to the output terminal 2.

第１のスイッチング素子であるトランジスタ８は抵抗４と並列に接続されている入力側のスイッチング素子である。
第１のスイッチング素子であるトランジスタ９は抵抗５と並列に接続されている出力側のスイッチング素子である。
第２のスイッチング素子であるトランジスタ１０は一端がトランジスタ回路３と接続されている。
抵抗容量組合せ回路１１は一端がトランジスタ１０の他端と接続されて、他端がグランド１５に接続されており、第２の抵抗である抵抗１２とキャパシタ１３が並列に接続されている第２の回路である。
制御回路１４はトランジスタ８，９，１０に印加するゲートバイアス電圧を調整することで、トランジスタ８，９，１０のインピーダンスを制御する。 The transistor 8 which is a first switching element is a switching element on the input side connected in parallel with the resistor 4.
The transistor 9 which is a first switching element is an output-side switching element connected in parallel with the resistor 5.
One end of a transistor 10 which is a second switching element is connected to the transistor circuit 3.
The second resistor-capacitor combination circuit 11 has one end connected to the other end of the transistor 10 and the other end connected to the ground 15, and a second resistor, a resistor 12 and a capacitor 13, connected in parallel. It is a circuit.
The control circuit 14 controls the impedance of the transistors 8, 9, 10 by adjusting the gate bias voltage applied to the transistors 8, 9, 10.

図２はこの発明の実施の形態１による可変減衰器の等価回路を示す回路図である。
図２において、８ａはトランジスタ８が持つ等価的な容量であり、８ｂはトランジスタ８が持つ等価的な可変抵抗である。
９ａはトランジスタ９が持つ等価的な容量であり、９ｂはトランジスタ８が持つ等価的な可変抵抗である。
１０ａはトランジスタ１０が持つ等価的な容量であり、１０ｂはトランジスタ８が持つ等価的な可変抵抗である。
この実施の形態１では、トランジスタ８，９，１０が、モノリシック集積回路上に形成された電界効果トランジスタで構成されているものを想定しているが、トランジスタ８，９，１０が、等価的な容量８ａ，９ａ，１０ａと等価的な可変抵抗８ｂ，９ｂ，１０ｂを持っていればよく、即ち、インピーダンスが連続的に変化するものであればよく、例えば、トランジスタ８，９，１０が、ダイオードや機械式スイッチで構成されているものであってもよい。
なお、等価的な容量８ａ，９ａ，１０ａと等価的な可変抵抗８ｂ，９ｂ，１０ｂを持っているダイオードの種類は特に問わないが、例えば、可変容量ダイオードとＰＩＮダイオードが組み合わされたようなものが考えられる。また、等価的な容量８ａ，９ａ，１０ａと等価的な可変抵抗８ｂ，９ｂ，１０ｂを持っている機械式スイッチの種類は特に問わないが、例えば、１つ以上の抵抗とキャパシタとリレーが組み合わされたようなものが考えられる。 FIG. 2 is a circuit diagram showing an equivalent circuit of a variable attenuator according to a first embodiment of the present invention.
In FIG. 2, 8 a is an equivalent capacitance of the transistor 8, and 8 b is an equivalent variable resistor of the transistor 8.
9a is an equivalent capacitance of the transistor 9, and 9b is an equivalent variable resistor of the transistor 8.
10a is an equivalent capacitance of the transistor 10, and 10b is an equivalent variable resistor of the transistor 8.
In the first embodiment, transistors 8, 9, and 10 are assumed to be formed of field effect transistors formed on a monolithic integrated circuit, but transistors 8, 9, and 10 are equivalent. It suffices to have variable resistors 8b, 9b, 10b equivalent to the capacitors 8a, 9a, 10a, that is, as long as the impedance changes continuously, for example, the transistors 8, 9, 10 are diodes And may be configured by a mechanical switch.
There is no particular limitation on the type of the diode having the equivalent resistances 8a, 9a and 10a and the variable resistances 8b, 9b and 10b, but for example, a combination of a variable capacitance diode and a PIN diode Is considered. Also, there is no particular limitation on the type of mechanical switch having equivalent resistances 8a, 9a, 10a and equivalent variable resistances 8b, 9b, 10b, but for example, one or more resistances, capacitors and relays are combined It is possible to think of something like

次に動作について説明する。
図１の可変減衰器の減衰量及び通過位相は、制御回路１４が、トランジスタ８，９，１０に印加するゲートバイアス電圧を調整することで制御する。
ここで、図３は図１の可変減衰器を低減衰状態で使用する場合の等価回路を示す回路図である。 Next, the operation will be described.
The attenuation amount and the passing phase of the variable attenuator of FIG. 1 are controlled by the control circuit 14 adjusting the gate bias voltage applied to the transistors 8, 9, 10.
Here, FIG. 3 is a circuit diagram showing an equivalent circuit when using the variable attenuator of FIG. 1 in a low attenuation state.

この実施の形態１では、トランジスタ８，９，１０が電界効果トランジスタで構成されていることを想定しており、トランジスタ８，９は、短絡に係るゲート閾値電圧Ｖｔｈ_１より大きなゲートバイアス電圧が印加されると、スイッチ的にオンになるため、可変抵抗８ｂ，９ｂの抵抗値が十分に小さくなる。また、トランジスタ８，９は、開放に係るゲート閾値電圧Ｖｔｈ_２より小さなゲートバイアス電圧が印加されると、スイッチ的にオフになるため、可変抵抗８ｂ，９ｂの抵抗値が十分に大きくなる。
トランジスタ８，９は、短絡に係るゲート閾値電圧Ｖｔｈ_１より小さく、かつ、開放に係るゲート閾値電圧Ｖｔｈ_２より大きなゲートバイアス電圧が印加される場合、そのゲートバイアス電圧が大きいほど、可変抵抗８ｂ，９ｂの抵抗値が小さくなる。つまり、可変抵抗８ｂ，９ｂの抵抗値は、そのゲートバイアス電圧に応じて連続的に変化する。なお、Ｖｔｈ_１＞Ｖｔｈ_２である。 In the first embodiment, it is assumed that the transistors 8, 9 and 10 are composed of field effect transistors, transistors 8 and 9, a large gate bias voltage than the gate threshold voltage Vth ₁ according to the short circuit applied When it is switched on, the resistance value of the variable resistors 8b and 9b is sufficiently reduced. Further, transistors 8 and 9, when a small gate bias voltage than the gate threshold voltage Vth ₂ of the opening is applied, since the switch to OFF, the variable resistor 8b, the resistance value of 9b is sufficiently large.
Transistors 8 and 9 is smaller than the gate threshold voltage Vth ₁ according to the short-circuit, and, when a large gate bias voltage than the gate threshold voltage Vth ₂ of the opening is applied, as a gate bias voltage is larger, the variable resistor 8b, The resistance value of 9b decreases. That is, the resistance values of the variable resistors 8b and 9b change continuously according to the gate bias voltage. Note that Vth ₁ > Vth ₂ .

トランジスタ１０についても、短絡に係るゲート閾値電圧Ｖｔｈ_１より大きなゲートバイアス電圧が印加されると、スイッチ的にオンになるため、可変抵抗１０ｂの抵抗値が十分に小さくなる。また、トランジスタ１０は、開放に係るゲート閾値電圧Ｖｔｈ_２より小さなゲートバイアス電圧が印加されると、スイッチ的にオフになるため、可変抵抗１０ｂの抵抗値が十分に大きくなる。
トランジスタ１０は、短絡に係るゲート閾値電圧Ｖｔｈ_１より小さく、かつ、開放に係るゲート閾値電圧Ｖｔｈ_２より大きなゲートバイアス電圧が印加される場合、そのゲートバイアス電圧が大きいほど、可変抵抗１０ｂの抵抗値が小さくなる。つまり、可変抵抗１０ｂの抵抗値は、そのゲートバイアス電圧に応じて連続的に変化する。 The transistor 10 is also a large gate bias voltage than the gate threshold voltage Vth ₁ according to the short circuit is applied, to become a switch turn on, the resistance of the variable resistor 10b is reduced sufficiently. The transistor 10, when a small gate bias voltage than the gate threshold voltage Vth ₂ of the opening is applied, since the switch to off, the resistance value of the variable resistor 10b is sufficiently large.
Transistor 10 is smaller than the gate threshold voltage Vth ₁ according to the short-circuit, and, when a large gate bias voltage than the gate threshold voltage Vth ₂ of the opening is applied, as a gate bias voltage is larger, the resistance value of the variable resistor 10b Becomes smaller. That is, the resistance value of the variable resistor 10 b continuously changes in accordance with the gate bias voltage.

まず、図１の可変減衰器を低減衰状態で使用する場合、制御回路１４が、トランジスタ８，９の短絡に係るゲート閾値電圧Ｖｔｈ_１より十分に大きなゲートバイアス電圧をトランジスタ８，９に印加する。また、トランジスタ１０の開放に係るゲート閾値電圧Ｖｔｈ_２より十分に小さいゲートバイアス電圧をトランジスタ１０に印加する。 First, when using a variable attenuator in FIG. 1 in the low attenuation state, control circuit 14 applies a sufficiently large gate bias voltage than the gate threshold voltage Vth ₁ according to the short circuit of the transistors 8 and 9 in transistors 8 and 9 . Moreover, applying a sufficiently small gate bias voltage than the gate threshold voltage Vth ₂ according to the opening of the transistor 10 to the transistor 10.

これにより、トランジスタ８，９が持つ可変抵抗８ｂ，９ｂは、抵抗値が十分に小さくなるため、図３に示すように、短絡の状態とみなすことができるようになる。
また、トランジスタ１０が持つ可変抵抗１０ｂは、抵抗値が十分に大きくなるため、図３に示すように、開放の状態とみなすことができるようになる。
このとき、可変減衰器の全体を見ると、入力端子１と出力端子２の間にシリーズに接続されている抵抗の値は小さく、シャントに接続されている容量の値は、トランジスタ１０が持つ容量１０ａとキャパシタ１３との合成になり、容量値が小さい状態になる。 As a result, the variable resistors 8 b and 9 b possessed by the transistors 8 and 9 have sufficiently small resistance values, so that they can be regarded as a short-circuited state as shown in FIG. 3.
Further, since the variable resistor 10b of the transistor 10 has a sufficiently large resistance value, it can be regarded as an open state as shown in FIG.
At this time, looking at the entire variable attenuator, the value of the resistor connected in series between the input terminal 1 and the output terminal 2 is small, and the value of the capacitance connected to the shunt is the capacitance of the transistor 10 The combination of the capacitor 10a and the capacitor 13 results in a small capacitance value.

次に、図４は図１の可変減衰器を中減衰状態で使用する場合の等価回路を示す回路図である。
図１の可変減衰器を中減衰状態で使用する場合、制御回路１４が、図１の可変減衰器を低減衰状態で使用する場合にトランジスタ８，９に印加するゲートバイアス電圧より小さなゲートバイアス電圧をトランジスタ８，９に印加する。具体的には、トランジスタ８，９の短絡に係るゲート閾値電圧Ｖｔｈ_１より小さく、かつ、開放に係るゲート閾値電圧Ｖｔｈ_２より大きなゲートバイアス電圧をトランジスタ８，９に印加する。
また、図１の可変減衰器を低減衰状態で使用する場合にトランジスタ１０に印加するゲートバイアス電圧より大きなゲートバイアス電圧をトランジスタ１０に印加する。具体的には、トランジスタ１０の短絡に係るゲート閾値電圧Ｖｔｈ_１より小さく、かつ、開放に係るゲート閾値電圧Ｖｔｈ_２より大きなゲートバイアス電圧をトランジスタ１０に印加する。 Next, FIG. 4 is a circuit diagram showing an equivalent circuit in the case of using the variable attenuator of FIG. 1 in a medium attenuation state.
When the variable attenuator of FIG. 1 is used in the middle attenuation state, a gate bias voltage smaller than the gate bias voltage applied to the transistors 8 and 9 when the control circuit 14 uses the variable attenuator of FIG. 1 in the low attenuation state. Is applied to the transistors 8 and 9. Specifically, less than the gate threshold voltage Vth ₁ according to the short circuit of the transistors 8 and 9, and a large gate bias voltage than the gate threshold voltage Vth ₂ is applied to the transistors 8 and 9 of the opening.
Further, when the variable attenuator of FIG. 1 is used in a low attenuation state, a gate bias voltage larger than the gate bias voltage applied to the transistor 10 is applied to the transistor 10. Specifically, less than the gate threshold voltage Vth ₁ according to the short circuit of the transistor 10, and a large gate bias voltage than the gate threshold voltage Vth ₂ is applied to the transistor 10 according to the open.

これにより、トランジスタ８，９が持つ可変抵抗８ｂ，９ｂは、抵抗値が図１の可変減衰器を低減衰状態で使用する場合よりも大きくなるため、図４に示すように、短絡の状態ではなくなる。
また、トランジスタ１０が持つ可変抵抗１０ｂは、抵抗値が図１の可変減衰器を低減衰状態で使用する場合よりも小さくなるため、図４に示すように、開放の状態ではなくなる。
このとき、可変減衰器の全体を見ると、入力端子１と出力端子２の間にシリーズに接続されている抵抗の値は、低減衰状態で使用する場合よりも大きく、シャントに接続されている容量の値は、トランジスタ１０が持つ可変抵抗１０ｂの抵抗値の影響で、低減衰状態で使用する場合よりも大きい状態になる。
このため、可変減衰器の減衰量は、低減衰状態で使用する場合よりも大きくなり、可変減衰器の通過位相遅れが大きい状態になる。 As a result, the variable resistors 8b and 9b of the transistors 8 and 9 have resistance values larger than those in the case of using the variable attenuator of FIG. 1 in a low attenuation state, so as shown in FIG. It disappears.
Further, since the variable resistor 10b of the transistor 10 has a resistance value smaller than when the variable attenuator of FIG. 1 is used in a low attenuation state, the variable resistor 10b is not in the open state as shown in FIG.
At this time, when looking at the entire variable attenuator, the value of the resistance connected in series between the input terminal 1 and the output terminal 2 is larger than that in the low attenuation state, and is connected to the shunt. The value of the capacitance is larger than that in the low attenuation state due to the influence of the resistance value of the variable resistor 10 b of the transistor 10.
For this reason, the amount of attenuation of the variable attenuator becomes larger than that in the low attenuation state, and the passage phase delay of the variable attenuator becomes large.

次に、図５は図１の可変減衰器を高減衰状態で使用する場合の等価回路を示す回路図である。
図１の可変減衰器を高減衰状態で使用する場合、制御回路１４が、図１の可変減衰器を中減衰状態で使用する場合にトランジスタ８，９に印加するゲートバイアス電圧より小さなゲートバイアス電圧をトランジスタ８，９に印加する。具体的には、トランジスタ８，９の開放に係るゲート閾値電圧Ｖｔｈ_２より十分に小さなゲートバイアス電圧をトランジスタ８，９に印加する。
また、図１の可変減衰器を中減衰状態で使用する場合にトランジスタ１０に印加するゲートバイアス電圧より大きなゲートバイアス電圧をトランジスタ１０に印加する。具体的には、トランジスタ１０の短絡に係るゲート閾値電圧Ｖｔｈ_１より十分に大きなゲートバイアス電圧をトランジスタ１０に印加する。 Next, FIG. 5 is a circuit diagram showing an equivalent circuit when the variable attenuator of FIG. 1 is used in a high attenuation state.
When the variable attenuator of FIG. 1 is used in a high attenuation state, a gate bias voltage smaller than the gate bias voltage applied to the transistors 8 and 9 when the control circuit 14 uses the variable attenuator of FIG. Is applied to the transistors 8 and 9. Specifically, application of a sufficiently small gate bias voltage than the gate threshold voltage Vth ₂ according to the opening of the transistors 8 and 9 in transistors 8 and 9.
Also, when the variable attenuator of FIG. 1 is used in the middle attenuation state, a gate bias voltage larger than the gate bias voltage applied to the transistor 10 is applied to the transistor 10. Specifically, a gate bias voltage sufficiently larger than the gate threshold voltage Vth ₁ related to the short circuit of the transistor 10 is applied to the transistor 10.

これにより、トランジスタ８，９が持つ可変抵抗８ｂ，９ｂは、抵抗値が十分に大きくなるため、図５に示すように、開放の状態とみなすことができるようになる。
また、トランジスタ１０が持つ可変抵抗１０ｂは、抵抗値が十分に小さくなるため、図５に示すように、短絡の状態とみなすことができるようになる。
このとき、可変減衰器の全体を見ると、入力端子１と出力端子２の間にシリーズに接続されている抵抗の値は、中減衰状態で使用する場合よりも大きく、シャントに接続されている容量の値は、中減衰状態で使用する場合よりも大きい状態になる。
このため、可変減衰器の減衰量は、中減衰状態で使用する場合よりも大きくなり、可変減衰器の通過位相遅れが大きい状態になる。 As a result, the variable resistors 8 b and 9 b possessed by the transistors 8 and 9 have sufficiently large resistance values, so that they can be regarded as an open state as shown in FIG. 5.
In addition, since the variable resistance 10 b of the transistor 10 has a sufficiently small resistance value, it can be regarded as a short circuit state as shown in FIG. 5.
At this time, when looking at the whole variable attenuator, the value of the resistance connected in series between the input terminal 1 and the output terminal 2 is larger than when used in the medium attenuation state, and is connected to the shunt The value of the capacitance will be greater than when used in medium damping.
For this reason, the amount of attenuation of the variable attenuator becomes larger than when used in the middle attenuation state, and the passage phase delay of the variable attenuator becomes large.

図６は図１の可変減衰器における各状態での減衰量と通過位相を示す説明図である。
可変減衰器が低減衰状態であれば、図６に示すように、可変減衰器の減衰量は小さいが、トランジスタ８，９，１０のインピーダンスを調整することで、可変減衰器の減衰状態を連続的に変化させることができる。中減衰状態では、低減衰状態のときよりも可変減衰器の減衰量が大きくなり、高減衰状態では、さらに可変減衰器の減衰量が大きくなっている。
図６は、トランジスタ８，９，１０の減衰状態を、低減衰状態から中減衰状態を経て高減衰状態へ連続的に変化させると、減衰量が連続的に増加すると同時に、通過位相遅れが連続的に増加することを表している。 FIG. 6 is an explanatory view showing the amount of attenuation and the passing phase in each state in the variable attenuator of FIG.
If the variable attenuator is in a low attenuation state, as shown in FIG. 6, although the attenuation amount of the variable attenuator is small, the attenuation state of the variable attenuator can be continued by adjusting the impedance of the transistors 8, 9, 10 Can be changed. In the medium attenuation state, the attenuation of the variable attenuator is larger than in the low attenuation state, and in the high attenuation state, the attenuation of the variable attenuator is further large.
FIG. 6 shows that when the attenuation states of the transistors 8, 9 and 10 are continuously changed from the low attenuation state to the high attenuation state from the low attenuation state to the high attenuation state, the attenuation amount increases continuously and the passing phase delay is continuous. Represents an increase.

以上で明らかなように、この実施の形態１によれば、抵抗４と並列に接続されているトランジスタ８と、抵抗５と並列に接続されているトランジスタ９と、一端がトランジスタ回路３と接続されて、他端が抵抗容量組合せ回路１１と接続されているトランジスタ１０とを設け、制御回路１４が、トランジスタ８，９，１０に印加するゲートバイアス電圧を調整することで、トランジスタ８，９，１０のインピーダンスを制御するように構成したので、回路の減衰量を連続的に変化させることができるとともに、移相器を縦続に接続することなく、通過位相を連続的に変化させることができる効果を奏する。 As apparent from the above, according to the first embodiment, the transistor 8 connected in parallel to the resistor 4, the transistor 9 connected in parallel to the resistor 5, and one end are connected to the transistor circuit 3 , And the control circuit 14 adjusts the gate bias voltage applied to the transistors 8, 9, 10, thereby providing the transistors 8, 9, Of the circuit, so that the attenuation of the circuit can be changed continuously, and the passing phase can be changed continuously without connecting the phase shifters in cascade. Play.

図１の例では、トランジスタ１０が、インダクタ６とインダクタ７の接続点と、抵抗容量組合せ回路１１との間に挿入されているものを示しているが、抵抗容量組合せ回路１１とグランド１５の間に挿入されているものであってもよい。
また、図１では、トランジスタ８，９及びトランジスタ回路３からなる回路と、トランジスタ１０及び抵抗容量組合せ回路１１からなる回路とによってＴ型の可変減衰器が構成されている例を示しているが、Ｔ型の可変減衰器に限るものではなく、例えば、図７に示すようなΠ型の可変減衰器が構成されているものであってもよい。この場合、トランジスタ１０及び抵抗容量組合せ回路１１からなる回路は、２つ実装することになる。 In the example of FIG. 1, the transistor 10 is illustrated as being inserted between the connection point of the inductor 6 and the inductor 7 and the resistance-capacitance combination circuit 11, but between the resistance-capacitance combination circuit 11 and the ground 15 May be inserted into the
Further, FIG. 1 shows an example in which a T-type variable attenuator is configured by a circuit composed of the transistors 8 and 9 and the transistor circuit 3 and a circuit composed of the transistor 10 and the resistance-capacitance combination circuit 11. The present invention is not limited to the T-type variable attenuator. For example, a wedge-type variable attenuator as shown in FIG. 7 may be configured. In this case, two circuits including the transistor 10 and the resistance-capacitance combination circuit 11 are mounted.

図１の例では、トランジスタ回路３に対するトランジスタ１０の接続位置が、インダクタ６とインダクタ７の接続点であるものを示しているが、トランジスタ回路３に対するトランジスタ１０の接続位置は、インダクタ６とインダクタ７の接続点に限るものではなく、入力端子１の出力側、インダクタ６の入力側、インダクタ７の出力側、出力端子２の入力側などでもよい。
また、図１の例では、トランジスタ回路３が、２つの抵抗４，５と、２つのインダクタ６，７とから構成されているが、１つの抵抗と１つのインダクタとから構成されているものであってもよい。したがって、トランジスタ回路３が、抵抗４及びインダクタ６のみから構成されて、抵抗５及びインダクタ７がない構成や、抵抗５及びインダクタ７のみから構成されて、抵抗４及びインダクタ６がない構成でもよい。この場合、トランジスタ８，９についても、どちらか一方だけになる。 In the example of FIG. 1, the connection position of the transistor 10 with respect to the transistor circuit 3 indicates the connection point of the inductor 6 and the inductor 7, but the connection position of the transistor 10 with respect to the transistor circuit 3 is the inductor 6 with the inductor 7 The output side of the input terminal 1, the input side of the inductor 6, the output side of the inductor 7, the input side of the output terminal 2 or the like may be used.
In the example of FIG. 1, the transistor circuit 3 is composed of two resistors 4 and 5 and two inductors 6 and 7, but it is composed of one resistor and one inductor. It may be. Therefore, the transistor circuit 3 may be configured only with the resistor 4 and the inductor 6 without the resistor 5 and the inductor 7 or with only the resistor 5 and the inductor 7 without the resistor 4 and the inductor 6. In this case, only one of the transistors 8 and 9 is only one.

実施の形態２．
上記実施の形態１では、トランジスタ１０とグランド１５の間に接続されている抵抗容量組合せ回路１１が、抵抗１２とキャパシタ１３が並列に接続されている線路であるものを示したが、抵抗とキャパシタが直列に接続されている線路であってもよい。
図８はこの発明の実施の形態２による可変減衰器を示す構成図であり、図８において、図１と同一符号は同一または相当部分を示すので説明を省略する。
抵抗容量組合せ回路２１は一端がトランジスタ１０の他端と接続されて、他端がグランド１５に接続されており、第２の抵抗である抵抗２２とキャパシタ２３が直列に接続されている第２の回路である。 Second Embodiment
In the first embodiment described above, the resistance-capacitance combination circuit 11 connected between the transistor 10 and the ground 15 is a line in which the resistor 12 and the capacitor 13 are connected in parallel. May be a line connected in series.
8 is a block diagram showing a variable attenuator according to a second embodiment of the present invention. In FIG. 8, the same reference numerals as in FIG. 1 denote the same or corresponding parts, and a description thereof will be omitted.
The second resistor-capacitor combination circuit 21 has one end connected to the other end of the transistor 10 and the other end connected to the ground 15, and a second resistor, a resistor 22 and a capacitor 23, connected in series. It is a circuit.

制御回路１４の制御内容は、上記実施の形態１と同様であり、図８の可変減衰器を低減衰状態で使用する場合、トランジスタ８，９の短絡に係るゲート閾値電圧Ｖｔｈ_１より十分に大きなゲートバイアス電圧をトランジスタ８，９に印加する。また、トランジスタ１０の開放に係るゲート閾値電圧Ｖｔｈ_２より十分に小さいゲートバイアス電圧をトランジスタ１０に印加する。
図８の可変減衰器を中減衰状態で使用する場合、トランジスタ８，９の短絡に係るゲート閾値電圧Ｖｔｈ_１より小さく、かつ、開放に係るゲート閾値電圧Ｖｔｈ_２より大きなゲートバイアス電圧をトランジスタ８，９に印加する。また、トランジスタ１０の短絡に係るゲート閾値電圧Ｖｔｈ_１より小さく、かつ、開放に係るゲート閾値電圧Ｖｔｈ_２より大きなゲートバイアス電圧をトランジスタ１０に印加する。
図８の可変減衰器を高減衰状態で使用する場合、トランジスタ８，９の開放に係るゲート閾値電圧Ｖｔｈ_２より十分に小さなゲートバイアス電圧をトランジスタ８，９に印加する。また、トランジスタ１０の短絡に係るゲート閾値電圧Ｖｔｈ_１より十分に大きなゲートバイアス電圧をトランジスタ１０に印加する。 Control content of the control circuit 14 is the same as in the first embodiment, when using a variable attenuator in FIG. 8 in the low attenuation state, sufficiently large than the gate threshold voltage Vth ₁ according to the short circuit of the transistors 8 and 9 A gate bias voltage is applied to the transistors 8 and 9. Moreover, applying a sufficiently small gate bias voltage than the gate threshold voltage Vth ₂ according to the opening of the transistor 10 to the transistor 10.
When used in the medium damping state variable attenuator of Figure 8, less than the gate threshold voltage Vth ₁ according to the short circuit of the transistors 8 and 9, and a large gate bias voltage than the gate threshold voltage Vth ₂ according to the opening transistor 8, Apply to 9). Moreover, less than the gate threshold voltage Vth ₁ according to the short circuit of the transistor 10, and a large gate bias voltage than the gate threshold voltage Vth ₂ is applied to the transistor 10 according to the open.
When using a variable attenuator in FIG. 8 in the high attenuation state, to apply a sufficiently small gate bias voltage than the gate threshold voltage Vth ₂ according to the opening of the transistors 8 and 9 in transistors 8 and 9. Moreover, applying a sufficiently large gate bias voltage than the gate threshold voltage Vth ₁ according to the short circuit of the transistor 10 to the transistor 10.

抵抗容量組合せ回路２１が、抵抗２２とキャパシタ２３が直列に接続されている線路であっても、制御回路１４が、トランジスタ８，９，１０のインピーダンスを制御することで、上記実施の形態１と同様の効果を得ることができる。
また、抵抗２２とキャパシタ２３が直列に接続されている場合、抵抗１２とキャパシタ１３が並列に接続されている場合よりも、トランジスタ１０からグランド１５に至る線路の線路長を短くすることができる。即ち、抵抗２２とキャパシタ２３を直列に接続する場合、トランジスタ１０と接続される線路を分岐する必要がないため、抵抗１２とキャパシタ１３を並列に接続する場合よりも、トランジスタ１０からグランド１５に至る線路の線路長を短くすることができる。このため、上記実施の形態１よりも、可変減衰器の小型化を図ることができる効果も得られる。 Even if the resistance-capacitance combination circuit 21 is a line in which the resistor 22 and the capacitor 23 are connected in series, the control circuit 14 controls the impedance of the transistors 8, 9, and 10, thereby achieving the first embodiment. Similar effects can be obtained.
In addition, when the resistor 22 and the capacitor 23 are connected in series, the line length of the line from the transistor 10 to the ground 15 can be shorter than in the case where the resistor 12 and the capacitor 13 are connected in parallel. That is, when the resistor 22 and the capacitor 23 are connected in series, since it is not necessary to branch the line connected to the transistor 10, the transistor 10 leads to the ground 15 compared to the case where the resistor 12 and the capacitor 13 are connected in parallel. The line length of the line can be shortened. For this reason, the effect that the variable attenuator can be miniaturized can be obtained as compared with the first embodiment.

図８の例では、トランジスタ１０が、インダクタ６とインダクタ７の接続点と、抵抗容量組合せ回路２１との間に挿入されているものを示しているが、抵抗容量組合せ回路２１とグランド１５の間に挿入されているものであってもよい。
また、図８では、トランジスタ８，９及びトランジスタ回路３からなる回路と、トランジスタ１０及び抵抗容量組合せ回路２１からなる回路とによってＴ型の可変減衰器が構成されている例を示しているが、Ｔ型の可変減衰器に限るものではなく、例えば、Π型の可変減衰器が構成されているものであってもよい。この場合、トランジスタ１０及び抵抗容量組合せ回路２１からなる回路は、２つ実装することになる。 In the example of FIG. 8, the transistor 10 is illustrated as being inserted between the connection point of the inductor 6 and the inductor 7 and the resistive-capacitance combination circuit 21, but between the resistive-capacitance combination circuit 21 and the ground 15 May be inserted into the
Further, FIG. 8 illustrates an example in which a T-type variable attenuator is configured by a circuit including the transistors 8 and 9 and the transistor circuit 3 and a circuit including the transistor 10 and the resistor-capacitance combination circuit 21. The present invention is not limited to the T-type variable attenuator. For example, a wedge-type variable attenuator may be configured. In this case, two circuits including the transistor 10 and the resistance-capacitance combination circuit 21 are mounted.

図８の例では、トランジスタ回路３に対するトランジスタ１０の接続位置が、インダクタ６とインダクタ７の接続点であるものを示しているが、トランジスタ回路３に対するトランジスタ１０の接続位置は、インダクタ６とインダクタ７の接続点に限るものではなく、入力端子１の出力側、インダクタ６の入力側、インダクタ７の出力側、出力端子２の入力側などでもよい。
また、図８の例では、トランジスタ回路３が、２つの抵抗４，５と、２つのインダクタ６，７とから構成されているが、１つの抵抗と１つのインダクタとから構成されているものであってもよい。したがって、トランジスタ回路３が、抵抗４及びインダクタ６のみから構成されて、抵抗５及びインダクタ７がない構成や、抵抗５及びインダクタ７のみから構成されて、抵抗４及びインダクタ６がない構成でもよい。この場合、トランジスタ８，９についても、どちらか一方だけになる。 Although the connection position of the transistor 10 with respect to the transistor circuit 3 is the connection point of the inductor 6 and the inductor 7 in the example of FIG. 8, the connection position of the transistor 10 with respect to the transistor circuit 3 is the inductor 6 and the inductor 7 The output side of the input terminal 1, the input side of the inductor 6, the output side of the inductor 7, the input side of the output terminal 2 or the like may be used.
Also, in the example of FIG. 8, the transistor circuit 3 is composed of two resistors 4 and 5 and two inductors 6 and 7, but it is composed of one resistor and one inductor. It may be. Therefore, the transistor circuit 3 may be configured only with the resistor 4 and the inductor 6 without the resistor 5 and the inductor 7 or with only the resistor 5 and the inductor 7 without the resistor 4 and the inductor 6. In this case, only one of the transistors 8 and 9 is only one.

実施の形態３．
図９はこの発明の実施の形態３による可変減衰器を示す構成図であり、図９において、図１と同一符号は同一または相当部分を示すので説明を省略する。
トランジスタ回路３１は入力端子１と出力端子２の間に接続されており、第１の抵抗である抵抗４，５とキャパシタ３２，３３が直列に接続されている第１の回路である。
キャパシタ３２は、一端が抵抗４の他端と接続されている入力側のキャパシタである。
キャパシタ３３は、一端がキャパシタ３２の他端と接続されている出力側のキャパシタである。
抵抗インダクタ組合せ回路３４は一端がトランジスタ１０の他端と接続されて、他端がグランド１５に接続されており、第２の抵抗である抵抗１２とインダクタ３５が並列に接続されている第２の回路である。 Third Embodiment
FIG. 9 is a block diagram showing a variable attenuator according to a third embodiment of the present invention. In FIG. 9, the same reference numerals as in FIG. 1 denote the same or corresponding parts, and a description thereof will be omitted.
The transistor circuit 31 is a first circuit which is connected between the input terminal 1 and the output terminal 2 and in which the first and second resistors 4 and 5 and the capacitors 32 and 33 are connected in series.
The capacitor 32 is an input-side capacitor whose one end is connected to the other end of the resistor 4.
The capacitor 33 is an output-side capacitor whose one end is connected to the other end of the capacitor 32.
The second resistor-inductor combination circuit 34 has one end connected to the other end of the transistor 10 and the other end connected to the ground 15, and a second resistor, the resistor 12 and the inductor 35 connected in parallel. It is a circuit.

図１０はこの発明の実施の形態３による可変減衰器の等価回路を示す回路図である。
この実施の形態３では、トランジスタ８，９，１０が、モノリシック集積回路上に形成された電界効果トランジスタで構成されているものを想定しているが、トランジスタ８，９，１０が、等価的な容量８ａ，９ａ，１０ａと等価的な可変抵抗８ｂ，９ｂ，１０ｂを持っていればよく、即ち、インピーダンスが連続的に変化するものであればよく、例えば、トランジスタ８，９，１０が、ダイオードや機械式スイッチで構成されているものであってもよい。 10 is a circuit diagram showing an equivalent circuit of a variable attenuator according to a third embodiment of the present invention.
In the third embodiment, transistors 8, 9, and 10 are assumed to be formed of field effect transistors formed on a monolithic integrated circuit, but transistors 8, 9, and 10 are equivalent. It suffices to have variable resistors 8b, 9b, 10b equivalent to the capacitors 8a, 9a, 10a, that is, as long as the impedance changes continuously, for example, the transistors 8, 9, 10 are diodes And may be configured by a mechanical switch.

次に動作について説明する。
図９の可変減衰器の減衰量及び通過位相は、制御回路１４が、トランジスタ８，９，１０に印加するゲートバイアス電圧を調整することで制御する。
ここで、図１１は図９の可変減衰器を低減衰状態で使用する場合の等価回路を示す回路図である。 Next, the operation will be described.
The attenuation amount and the passing phase of the variable attenuator of FIG. 9 are controlled by the control circuit 14 adjusting the gate bias voltage applied to the transistors 8, 9, 10.
Here, FIG. 11 is a circuit diagram showing an equivalent circuit in the case of using the variable attenuator of FIG. 9 in a low attenuation state.

まず、図９の可変減衰器を低減衰状態で使用する場合、制御回路１４が、トランジスタ８，９の短絡に係るゲート閾値電圧Ｖｔｈ_１より十分に大きなゲートバイアス電圧をトランジスタ８，９に印加する。また、トランジスタ１０の開放に係るゲート閾値電圧Ｖｔｈ_２より十分に小さいゲートバイアス電圧をトランジスタ１０に印加する。 First, when using a variable attenuator in FIG. 9 in the low attenuation state, control circuit 14 applies a sufficiently large gate bias voltage than the gate threshold voltage Vth ₁ according to the short circuit of the transistors 8 and 9 in transistors 8 and 9 . Moreover, applying a sufficiently small gate bias voltage than the gate threshold voltage Vth ₂ according to the opening of the transistor 10 to the transistor 10.

これにより、トランジスタ８，９が持つ可変抵抗８ｂ，９ｂは、抵抗値が十分に小さくなるため、図１１に示すように、短絡の状態とみなすことができるようになる。
また、トランジスタ１０が持つ可変抵抗１０ｂは、抵抗値が十分に大きくなるため、図１１に示すように、開放の状態とみなすことができるようになる。
このとき、可変減衰器の全体を見ると、入力端子１と出力端子２の間にシリーズに接続されている抵抗の値は小さくなり、シャントに接続されているインダクタ３５が、トランジスタ１０が持つ容量１０ａによって遮断されるため、インダクタンスが小さい状態になる。 As a result, the variable resistors 8 b and 9 b possessed by the transistors 8 and 9 have sufficiently small resistance values, so that they can be regarded as a short-circuited state as shown in FIG.
Further, since the variable resistance 10b of the transistor 10 has a sufficiently large resistance value, it can be regarded as an open state as shown in FIG.
At this time, when looking at the entire variable attenuator, the value of the resistor connected in series between the input terminal 1 and the output terminal 2 becomes smaller, and the inductor 35 connected to the shunt has a capacitance of the transistor 10 Since the current is cut off by 10a, the inductance becomes small.

次に、図１２は図９の可変減衰器を中減衰状態で使用する場合の等価回路を示す回路図である。
図９の可変減衰器を中減衰状態で使用する場合、制御回路１４が、図９の可変減衰器を低減衰状態で使用する場合にトランジスタ８，９に印加するゲートバイアス電圧より小さなゲートバイアス電圧をトランジスタ８，９に印加する。具体的には、トランジスタ８，９の短絡に係るゲート閾値電圧Ｖｔｈ_１より小さく、かつ、開放に係るゲート閾値電圧Ｖｔｈ_２より大きなゲートバイアス電圧をトランジスタ８，９に印加する。
また、図９の可変減衰器を低減衰状態で使用する場合にトランジスタ１０に印加するゲートバイアス電圧より大きなゲートバイアス電圧をトランジスタ１０に印加する。具体的には、トランジスタ１０の短絡に係るゲート閾値電圧Ｖｔｈ_１より小さく、かつ、開放に係るゲート閾値電圧Ｖｔｈ_２より大きなゲートバイアス電圧をトランジスタ１０に印加する。 Next, FIG. 12 is a circuit diagram showing an equivalent circuit in the case of using the variable attenuator of FIG. 9 in a medium attenuation state.
When the variable attenuator of FIG. 9 is used in the middle attenuation state, a gate bias voltage smaller than the gate bias voltage applied to the transistors 8 and 9 when the control circuit 14 uses the variable attenuator of FIG. 9 in the low attenuation state. Is applied to the transistors 8 and 9. Specifically, less than the gate threshold voltage Vth ₁ according to the short circuit of the transistors 8 and 9, and a large gate bias voltage than the gate threshold voltage Vth ₂ is applied to the transistors 8 and 9 of the opening.
When the variable attenuator of FIG. 9 is used in a low attenuation state, a gate bias voltage larger than the gate bias voltage applied to the transistor 10 is applied to the transistor 10. Specifically, less than the gate threshold voltage Vth ₁ according to the short circuit of the transistor 10, and a large gate bias voltage than the gate threshold voltage Vth ₂ is applied to the transistor 10 according to the open.

これにより、トランジスタ８，９が持つ可変抵抗８ｂ，９ｂは、抵抗値が図９の可変減衰器を低減衰状態で使用する場合よりも大きくなり、図１２に示すように、短絡の状態ではなくなる。
また、トランジスタ１０が持つ可変抵抗１０ｂは、抵抗値が図９の可変減衰器を低減衰状態で使用する場合よりも小さくなり、図１２に示すように、開放の状態ではなくなる。
このとき、可変減衰器の全体を見ると、入力端子１と出力端子２の間にシリーズに接続されている抵抗の値は、低減衰状態で使用する場合よりも大きく、シャントに接続されているインダクタンスは、低減衰状態で使用する場合よりも大きい状態になる。
このため、可変減衰器の減衰量は、低減衰状態で使用する場合よりも大きくなり、可変減衰器の通過位相進みが大きい状態になる。 As a result, the variable resistances 8b and 9b of the transistors 8 and 9 have resistance values larger than those in the case of using the variable attenuator of FIG. 9 in the low attenuation state, and as shown in FIG. .
Further, the variable resistor 10b of the transistor 10 has a resistance value smaller than when the variable attenuator of FIG. 9 is used in the low attenuation state, and as shown in FIG. 12, it is not in the open state.
At this time, when looking at the entire variable attenuator, the value of the resistance connected in series between the input terminal 1 and the output terminal 2 is larger than that in the low attenuation state, and is connected to the shunt. The inductance will be larger than when used in low attenuation conditions.
For this reason, the amount of attenuation of the variable attenuator is larger than when it is used in the low attenuation state, and the passing phase lead of the variable attenuator becomes large.

次に、図１３は図９の可変減衰器を高減衰状態で使用する場合の等価回路を示す回路図である。
図９の可変減衰器を高減衰状態で使用する場合、制御回路１４が、図９の可変減衰器を中減衰状態で使用する場合にトランジスタ８，９に印加するゲートバイアス電圧より小さなゲートバイアス電圧をトランジスタ８，９に印加する。具体的には、トランジスタ８，９の開放に係るゲート閾値電圧Ｖｔｈ_２より十分に小さなゲートバイアス電圧をトランジスタ８，９に印加する。
また、図９の可変減衰器を中減衰状態で使用する場合にトランジスタ１０に印加するゲートバイアス電圧より大きなゲートバイアス電圧をトランジスタ１０に印加する。具体的には、トランジスタ１０の短絡に係るゲート閾値電圧Ｖｔｈ_１より十分に大きなゲートバイアス電圧をトランジスタ１０に印加する。 Next, FIG. 13 is a circuit diagram showing an equivalent circuit in the case of using the variable attenuator of FIG. 9 in a high attenuation state.
When the variable attenuator of FIG. 9 is used in the high attenuation state, a gate bias voltage smaller than the gate bias voltage applied to the transistors 8 and 9 when the control circuit 14 uses the variable attenuator of FIG. Is applied to the transistors 8 and 9. Specifically, application of a sufficiently small gate bias voltage than the gate threshold voltage Vth ₂ according to the opening of the transistors 8 and 9 in transistors 8 and 9.
Also, when the variable attenuator of FIG. 9 is used in the middle attenuation state, a gate bias voltage larger than the gate bias voltage applied to the transistor 10 is applied to the transistor 10. Specifically, a gate bias voltage sufficiently larger than the gate threshold voltage Vth ₁ related to the short circuit of the transistor 10 is applied to the transistor 10.

これにより、トランジスタ８，９が持つ可変抵抗８ｂ，９ｂは、抵抗値が十分に大きくなるため、図１３に示すように、開放の状態とみなすことができるようになる。
また、トランジスタ１０が持つ可変抵抗１０ｂは、抵抗値が十分に小さくなるため、図１３に示すように、短絡の状態とみなすことができるようになる。
このとき、可変減衰器の全体を見ると、入力端子１と出力端子２の間にシリーズに接続されている抵抗の値は、中減衰状態で使用する場合よりも大きく、シャントに接続されているインダクタンスは、中減衰状態で使用する場合よりも大きい状態になる。
このため、可変減衰器の減衰量は、中減衰状態で使用する場合よりも大きくなり、可変減衰器の通過位相進みが大きい状態になる。 As a result, the variable resistors 8 b and 9 b possessed by the transistors 8 and 9 have sufficiently large resistance values, and can be regarded as an open state as shown in FIG. 13.
In addition, since the variable resistance 10b of the transistor 10 has a sufficiently small resistance value, it can be regarded as a short circuit state as shown in FIG.
At this time, when looking at the whole variable attenuator, the value of the resistance connected in series between the input terminal 1 and the output terminal 2 is larger than when used in the medium attenuation state, and is connected to the shunt The inductance will be greater than when used in medium damping conditions.
For this reason, the amount of attenuation of the variable attenuator is larger than when used in the medium attenuation state, and the passing phase lead of the variable attenuator is large.

図１４は図９の可変減衰器における各状態での減衰量と通過位相を示す説明図である。
可変減衰器が低減衰状態であれば、図１４に示すように、可変減衰器の減衰量は小さいが、トランジスタ８，９，１０のインピーダンスを調整することで、可変減衰器の減衰状態を連続的に変化させることができる。中減衰状態では、低減衰状態のときよりも可変減衰器の減衰量が大きくなり、高減衰状態では、さらに可変減衰器の減衰量が大きくなっている。
図１４は、トランジスタ８，９，１０の減衰状態を、低減衰状態から中減衰状態を経て高減衰状態へ連続的に変化させると、減衰量が連続的に増加すると同時に、通過位相進みが連続的に増加することを表している。 FIG. 14 is an explanatory view showing the amount of attenuation and the passing phase in each state in the variable attenuator of FIG.
If the variable attenuator is in a low attenuation state, as shown in FIG. 14, although the attenuation amount of the variable attenuator is small, the attenuation state of the variable attenuator can be continued by adjusting the impedance of the transistors 8, 9 and 10. Can be changed. In the medium attenuation state, the attenuation of the variable attenuator is larger than in the low attenuation state, and in the high attenuation state, the attenuation of the variable attenuator is further large.
FIG. 14 shows that when the attenuation state of the transistors 8, 9, 10 is continuously changed from the low attenuation state to the high attenuation state from the low attenuation state to the high attenuation state, the attenuation amount increases continuously and the passing phase lead is continuous. Represents an increase.

以上で明らかなように、この実施の形態３によれば、抵抗４と並列に接続されているトランジスタ８と、抵抗５と並列に接続されているトランジスタ９と、一端がトランジスタ回路３１と接続されて、他端が抵抗インダクタ組合せ回路３４と接続されているトランジスタ１０とを設け、制御回路１４が、トランジスタ８，９，１０に印加するゲートバイアス電圧を調整することで、トランジスタ８，９，１０のインピーダンスを制御するように構成したので、回路の減衰量を連続的に変化させることができるとともに、移相器を縦続に接続することなく、通過位相を連続的に変化させることができる効果を奏する。 As apparent from the above, according to the third embodiment, the transistor 8 connected in parallel to the resistor 4, the transistor 9 connected in parallel to the resistor 5, and one end are connected to the transistor circuit 31. , And the control circuit 14 adjusts the gate bias voltage applied to the transistors 8, 9, 10, thereby providing the transistors 8, 9, Of the circuit, so that the attenuation of the circuit can be changed continuously, and the passing phase can be changed continuously without connecting the phase shifters in cascade. Play.

図９の例では、トランジスタ１０が、キャパシタ３２とキャパシタ３３の接続点と、抵抗インダクタ組合せ回路３４との間に挿入されているものを示しているが、抵抗インダクタ組合せ回路３４とグランド１５の間に挿入されているものであってもよい。
また、図９では、トランジスタ８，９及びトランジスタ回路３１からなる回路と、トランジスタ１０及び抵抗インダクタ組合せ回路３４からなる回路とによってＴ型の可変減衰器が構成されている例を示しているが、Ｔ型の可変減衰器に限るものではなく、例えば、Π型の可変減衰器が構成されているものであってもよい。この場合、トランジスタ１０及び抵抗インダクタ組合せ回路３４からなる回路は、２つ実装することになる。 Although the example of FIG. 9 shows that the transistor 10 is inserted between the connection point of the capacitor 32 and the capacitor 33 and the resistance-inductor combination circuit 34, it is between the resistance-inductor combination circuit 34 and the ground 15. May be inserted into the
Further, FIG. 9 shows an example in which a T-type variable attenuator is configured by a circuit composed of the transistors 8 and 9 and the transistor circuit 31 and a circuit composed of the transistor 10 and the resistor-inductor combination circuit 34. The present invention is not limited to the T-type variable attenuator. For example, a wedge-type variable attenuator may be configured. In this case, two circuits consisting of the transistor 10 and the resistor-inductor combination circuit 34 are mounted.

図９の例では、トランジスタ回路３１に対するトランジスタ１０の接続位置が、キャパシタ３２とキャパシタ３３の接続点であるものを示しているが、トランジスタ回路３１に対するトランジスタ１０の接続位置は、キャパシタ３２とキャパシタ３３の接続点に限るものではなく、入力端子１の出力側、キャパシタ３２の入力側、キャパシタ３３の出力側、出力端子２の入力側などでもよい。
また、図９の例では、トランジスタ回路３１が、２つの抵抗４，５と、２つのキャパシタ３２，３３とから構成されているが、１つの抵抗と１つのキャパシタとから構成されているものであってもよい。したがって、トランジスタ回路３１が、抵抗４及びキャパシタ３２のみから構成されて、抵抗５及びキャパシタ３３がない構成や、抵抗５及びキャパシタ３３のみから構成されて、抵抗４及びキャパシタ３２がない構成でもよい。この場合、トランジスタ８，９についても、どちらか一方だけになる。 In the example of FIG. 9, the connection position of the transistor 10 to the transistor circuit 31 is the connection point of the capacitor 32 and the capacitor 33, but the connection position of the transistor 10 to the transistor circuit 31 is the capacitor 32 and the capacitor 33. The output side of the input terminal 1, the input side of the capacitor 32, the output side of the capacitor 33, the input side of the output terminal 2 or the like may be used.
Further, in the example of FIG. 9, the transistor circuit 31 is composed of two resistors 4 and 5 and two capacitors 32 and 33, but is composed of one resistor and one capacitor. It may be. Therefore, the transistor circuit 31 may be configured only with the resistor 4 and the capacitor 32 without the resistor 5 and the capacitor 33 or with only the resistor 5 and the capacitor 33 without the resistor 4 and the capacitor 32. In this case, only one of the transistors 8 and 9 is only one.

実施の形態４．
上記実施の形態３では、トランジスタ１０とグランド１５の間に接続されている抵抗インダクタ組合せ回路３４が、抵抗１２とインダクタ３５が並列に接続されている線路であるものを示したが、抵抗とインダクタが直列に接続されている線路であってもよい。
図１５はこの発明の実施の形態４による可変減衰器を示す構成図であり、図１５において、図９と同一符号は同一または相当部分を示すので説明を省略する。
抵抗インダクタ組合せ回路４１は一端がトランジスタ１０の他端と接続されて、他端がグランド１５に接続されており、第２の抵抗である抵抗４２とインダクタ４３が直列に接続されている第２の回路である。 Fourth Embodiment
In the third embodiment described above, the resistance-inductor combination circuit 34 connected between the transistor 10 and the ground 15 is a line in which the resistor 12 and the inductor 35 are connected in parallel. May be a line connected in series.
FIG. 15 is a block diagram showing a variable attenuator according to a fourth embodiment of the present invention. In FIG. 15, the same reference numerals as those in FIG.
The second resistor-inductor combination circuit 41 has one end connected to the other end of the transistor 10, the other end connected to the ground 15, and a second resistor, the second resistance 42 and the inductor 43 connected in series. It is a circuit.

制御回路１４の制御内容は、上記実施の形態３と同様であり、図１５の可変減衰器を低減衰状態で使用する場合、トランジスタ８，９の短絡に係るゲート閾値電圧Ｖｔｈ_１より十分に大きなゲートバイアス電圧をトランジスタ８，９に印加する。また、トランジスタ１０の開放に係るゲート閾値電圧Ｖｔｈ_２より十分に小さいゲートバイアス電圧をトランジスタ１０に印加する。
図１５の可変減衰器を中減衰状態で使用する場合、トランジスタ８，９の短絡に係るゲート閾値電圧Ｖｔｈ_１より小さく、かつ、開放に係るゲート閾値電圧Ｖｔｈ_２より大きなゲートバイアス電圧をトランジスタ８，９に印加する。また、トランジスタ１０の短絡に係るゲート閾値電圧Ｖｔｈ_１より小さく、かつ、開放に係るゲート閾値電圧Ｖｔｈ_２より大きなゲートバイアス電圧をトランジスタ１０に印加する。
図１５の可変減衰器を高減衰状態で使用する場合、トランジスタ８，９の開放に係るゲート閾値電圧Ｖｔｈ_２より十分に小さなゲートバイアス電圧をトランジスタ８，９に印加する。また、トランジスタ１０の短絡に係るゲート閾値電圧Ｖｔｈ_１より十分に大きなゲートバイアス電圧をトランジスタ１０に印加する。 Control content of the control circuit 14 is the same as the third embodiment, when using the variable attenuator 15 in the low attenuation state, sufficiently large than the gate threshold voltage Vth ₁ according to the short circuit of the transistors 8 and 9 A gate bias voltage is applied to the transistors 8 and 9. Moreover, applying a sufficiently small gate bias voltage than the gate threshold voltage Vth ₂ according to the opening of the transistor 10 to the transistor 10.
When used in the medium damping state variable attenuator of Figure 15, smaller than the gate threshold voltage Vth ₁ according to the short circuit of the transistors 8 and 9, and a large gate bias voltage than the gate threshold voltage Vth ₂ according to the opening transistor 8, Apply to 9). Moreover, less than the gate threshold voltage Vth ₁ according to the short circuit of the transistor 10, and a large gate bias voltage than the gate threshold voltage Vth ₂ is applied to the transistor 10 according to the open.
When using a variable attenuator in FIG. 15 in the high attenuation state, to apply a sufficiently small gate bias voltage than the gate threshold voltage Vth ₂ according to the opening of the transistors 8 and 9 in transistors 8 and 9. Moreover, applying a sufficiently large gate bias voltage than the gate threshold voltage Vth ₁ according to the short circuit of the transistor 10 to the transistor 10.

抵抗インダクタ組合せ回路４１が、抵抗４２とインダクタ４３が直列に接続されている線路であっても、制御回路１４が、トランジスタ８，９，１０のインピーダンスを制御することで、上記実施の形態３と同様の効果を得ることができる。
また、抵抗４２とインダクタ４３が直列に接続されている場合、抵抗１２とインダクタ３５が並列に接続されている場合よりも、トランジスタ１０からグランド１５に至る線路の線路長を短くすることができる。即ち、抵抗４２とインダクタ４３を直列に接続する場合、トランジスタ１０と接続される線路を分岐する必要がないため、抵抗１２とインダクタ３５を並列に接続する場合よりも、トランジスタ１０からグランド１５に至る線路の線路長を短くすることができる。このため、上記実施の形態３よりも、可変減衰器の小型化を図ることができる効果も得られる。 Even if the resistance-inductor combination circuit 41 is a line in which the resistor 42 and the inductor 43 are connected in series, the control circuit 14 controls the impedance of the transistors 8, 9, 10 to obtain the third embodiment. Similar effects can be obtained.
Further, when the resistor 42 and the inductor 43 are connected in series, the line length of the line from the transistor 10 to the ground 15 can be made shorter than when the resistor 12 and the inductor 35 are connected in parallel. That is, when the resistor 42 and the inductor 43 are connected in series, since it is not necessary to branch the line connected to the transistor 10, the transistor 10 to the ground 15 are connected as compared to the case where the resistor 12 and the inductor 35 are connected in parallel. The line length of the line can be shortened. For this reason, the effect that the variable attenuator can be miniaturized can be obtained as compared with the third embodiment.

図１５の例では、トランジスタ１０が、キャパシタ３２とキャパシタ３３の接続点と、抵抗インダクタ組合せ回路４１との間に挿入されているものを示しているが、抵抗インダクタ組合せ回路４１とグランド１５の間に挿入されているものであってもよい。
また、図１５では、トランジスタ８，９及びトランジスタ回路３１からなる回路と、トランジスタ１０及び抵抗インダクタ組合せ回路４１からなる回路とによってＴ型の可変減衰器が構成されている例を示しているが、Ｔ型の可変減衰器に限るものではなく、例えば、Π型の可変減衰器が構成されているものであってもよい。この場合、トランジスタ１０及び抵抗インダクタ組合せ回路４１からなる回路は、２つ実装することになる。 The example of FIG. 15 shows that the transistor 10 is inserted between the connection point of the capacitor 32 and the capacitor 33 and the resistor-inductor combination circuit 41, but between the resistor-inductor combination circuit 41 and the ground 15. May be inserted into the
Further, FIG. 15 illustrates an example in which a T-type variable attenuator is configured by a circuit including transistors 8 and 9 and a transistor circuit 31 and a circuit including transistor 10 and a resistor-inductor combination circuit 41. The present invention is not limited to the T-type variable attenuator. For example, a wedge-type variable attenuator may be configured. In this case, two circuits including the transistor 10 and the resistor-inductor combination circuit 41 are mounted.

図１５の例では、トランジスタ回路３１に対するトランジスタ１０の接続位置が、キャパシタ３２とキャパシタ３３の接続点であるものを示しているが、トランジスタ回路３１に対するトランジスタ１０の接続位置は、キャパシタ３２とキャパシタ３３の接続点に限るものではなく、入力端子１の出力側、キャパシタ３２の入力側、キャパシタ３３の出力側、出力端子２の入力側などでもよい。
また、図１５の例では、トランジスタ回路３１が、２つの抵抗４，５と、２つのキャパシタ３２，３３とから構成されているが、１つの抵抗と１つのキャパシタとから構成されているものであってもよい。したがって、トランジスタ回路３１が、抵抗４及びキャパシタ３２のみから構成されて、抵抗５及びキャパシタ３３がない構成や、抵抗５及びキャパシタ３３のみから構成されて、抵抗４及びキャパシタ３２がない構成でもよい。この場合、トランジスタ８，９についても、どちらか一方だけになる。 In the example of FIG. 15, the connection position of the transistor 10 with respect to the transistor circuit 31 is the connection point of the capacitor 32 and the capacitor 33, but the connection position of the transistor 10 with respect to the transistor circuit 31 is the capacitor 32 and the capacitor 33. The output side of the input terminal 1, the input side of the capacitor 32, the output side of the capacitor 33, the input side of the output terminal 2 or the like may be used.
Further, in the example of FIG. 15, the transistor circuit 31 is composed of two resistors 4 and 5 and two capacitors 32 and 33, but is composed of one resistor and one capacitor. It may be. Therefore, the transistor circuit 31 may be configured only with the resistor 4 and the capacitor 32 without the resistor 5 and the capacitor 33 or with only the resistor 5 and the capacitor 33 without the resistor 4 and the capacitor 32. In this case, only one of the transistors 8 and 9 is only one.

なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。 In the scope of the invention, the present invention allows free combination of each embodiment, or modification of any component of each embodiment, or omission of any component in each embodiment. .

１入力端子、２出力端子、３トランジスタ回路（第１の回路）、４抵抗（第１の抵抗、入力側の抵抗）、５抵抗（第１の抵抗、出力側の抵抗）、６インダクタ（入力側のインダクタ）、７インダクタ（出力側のインダクタ）、８トランジスタ（第１のスイッチング素子、入力側のスイッチング素子）、８ａ等価的な容量、８ｂ等価的な可変抵抗、９トランジスタ（第１のスイッチング素子、出力側のスイッチング素子）、９ａ等価的な容量、９ｂ等価的な可変抵抗、１０トランジスタ（第２のスイッチング素子）、１０ａ等価的な容量、１０ｂ等価的な可変抵抗、１１抵抗容量組合せ回路（第２の回路）、１２抵抗（第２の抵抗）、１３キャパシタ、１４制御回路、１５グランド、２１抵抗容量組合せ回路（第２の回路）、２２抵抗（第２の抵抗）、２３キャパシタ、３１トランジスタ回路（第１の回路）、３２キャパシタ（入力側のキャパシタ）、３３キャパシタ（出力側のキャパシタ）、３４抵抗インダクタ組合せ回路（第２の回路）、３５インダクタ、４１抵抗インダクタ組合せ回路（第２の回路）、４２抵抗（第２の抵抗）、４３インダクタ。 1 input terminal, 2 output terminal, 3 transistor circuit (first circuit), 4 resistance (first resistance, resistance on input side), 5 resistance (first resistance, resistance on output side), 6 inductor (input Inductor on the side), 7 inductors (inductor on the output side), 8 transistors (first switching element, switching element on the input side), 8a equivalent capacitance, 8b equivalent variable resistance, 9 transistors (first switching) Element, switching element on the output side), 9a equivalent capacitance, 9b equivalent variable resistance, 10 transistors (second switching element), 10a equivalent capacitance, 10b equivalent variable resistance, 11 resistor capacity combination circuit (Second circuit), 12 resistance (second resistance), 13 capacitors, 14 control circuits, 15 grounds, 21 resistance-capacitance combination circuits Circuit 2), 22 resistance (second resistance), 23 capacitor, 31 transistor circuit (first circuit), 32 capacitor (input side capacitor), 33 capacitor (output side capacitor), 34 resistance inductor combination circuit (Second circuit), 35 inductors, 41 resistive inductor combination circuit (second circuit), 42 resistors (second resistor), 43 inductors.

Claims

A first circuit connected between the input terminal and the output terminal, wherein a first resistor and a capacitor are connected in series;
A second circuit in which one end is connected to the first circuit and the other end is connected to the ground, and a second resistor and an inductor are connected in parallel;
A first switching element connected in parallel with the first resistor constituting the first circuit;
A second switching element inserted between the first circuit and the second circuit or between the second circuit and the ground;
A control circuit for controlling the impedance of the first and second switching elements.

A first circuit connected between the input terminal and the output terminal, wherein a first resistor and a capacitor are connected in series;
A second circuit in which one end is connected to the first circuit and the other end is connected to ground, and a second resistor and an inductor are connected in series;
A first switching element connected in parallel with the first resistor constituting the first circuit;
A second switching element inserted between the first circuit and the second circuit or between the second circuit and the ground;
A control circuit for controlling the impedance of the first and second switching elements.

The first resistor constituting the first circuit comprises an input-side resistor and an output-side resistor,
The capacitor constituting the first circuit comprises a capacitor on the input side and a capacitor on the output side,
The first switching element includes an input side switching element and an output side switching element,
One end of the resistor on the input side is connected to the input terminal,
One end of the capacitor on the input side is connected to the other end of the resistor on the input side,
One end of the capacitor on the output side is connected to the other end of the capacitor on the input side,
One end of the output-side resistor is connected to the other end of the output-side capacitor, and the other end is connected to the output terminal.
The input side switching element is connected in parallel with the input side resistor,
The variable attenuator according to claim 1 or 2 , wherein the switching element on the output side is connected in parallel with the resistor on the output side.

The variable attenuation according to any one of claims 1 to 3 , wherein the first and second switching elements are composed of field effect transistors formed on a monolithic integrated circuit. vessel.

The variable attenuator according to any one of claims 1 to 3 , wherein the first and second switching elements are composed of diodes.

The variable attenuator according to any one of claims 1 to 3 , wherein the first and second switching elements are configured by mechanical switches.