JP6418775B2 - 光電変換装置、撮像システム、および光電変換装置の駆動方法 - Google Patents

Description

本発明は、光電変換装置、撮像システム、および光電変換装置の駆動方法に関する。

信号線に、画素からの信号を読み出すためのアンプが接続された撮像装置が知られている。特許文献１には、画素から信号を読み出すためのアンプが複数、ビデオバスに接続された他、当該ビデオバスの電位を引き上げるためのプリチャージアンプが設けられた構成が記載されている。画素から信号を読み出すためのアンプは、ビデオバスの電位を引き下げるための低インピーダンスアンプを備える。プリチャージアンプでビデオバスの電位を引き上げた後、画素から信号を読み出すアンプにより、ビデオバスの電位を引き下げる動作を行う。

米国特許登録６８１８８７７号公報

しかしながら、特許文献１に記載のように動作すると、プリチャージアンプによりビデオバスの電位を引き上げる際および、画素から信号を読み出すためのアンプによりビデオバスの電位を引き下げる際に、ビデオバスと電源との間に大きな電流が流れる。この結果、ビデオバスの電位が大きく変動し、ビデオバスに出力された信号を、ビデオバスの後段の回路でサンプリングする時刻までに、ビデオバスの電位が収束しないおそれがある。正確な信号レベルをサンプリングできないため、画質の劣化につながる。

本発明は、上述の問題を解決することを目的とする。

本発明の一つの側面である光電変換装置は、複数行および複数列に渡って配された複数の光電変換部を有するアレイと、前記複数列の光電変換部に対応するように、複数列に渡って配され、前記アレイの外部に設けられた複数の信号源と、前記複数の信号源から出力された信号を受ける信号線と、前記信号線にリセット電圧を供給するためのリセット部と、を有する光電変換装置であって、前記複数の信号源のそれぞれは、増幅トランジスタと、前記増幅トランジスタに電流を供給する負荷とを有し、前記増幅トランジスタは第１の電圧が供給される第１ノードと前記負荷との間の経路に設けられ、前記負荷は前記増幅トランジスタと、第２の電圧が供給される第２ノードとの間の経路に設けられ、前記リセット電圧と前記第１の電圧との差の絶対値は、前記リセット電圧と前記第２の電圧との差の絶対値よりも小さいことを特徴とする。

本発明の別の一つの側面である光電変換装置の駆動方法は、複数行および複数列に渡って配された複数の光電変換部を有するアレイと、前記複数列の光電変換部に対応するように、複数列に渡って配され、前記アレイの外部に設けられた複数の信号源と、前記複数の信号源から出力された信号を受ける信号線と、を有し、前記複数の信号源のそれぞれは、増幅トランジスタと、前記増幅トランジスタに電流を供給する負荷とを有し、前記増幅トランジスタは第１の電圧が供給される第１ノードと前記負荷との間の経路に設けられ、前記負荷は前記増幅トランジスタと、第２の電圧が供給される第２ノードとの間の経路に設けられた光電変換装置の駆動方法であって、前記信号源から信号線に信号を出力する動作に先立って、前記信号線をリセット電圧にリセットし、前記リセット電圧と前記第１の電圧との差の絶対値は、前記リセット電圧と前記第２の電圧との差の絶対値よりも小さいことを特徴とする。

本発明に依れば、画質劣化を抑制することができる。

第１の実施形態に係る光電変換装置の構成例を示すブロック図である。 第１の実施形態に係るリセット部の構成例を示す図である。 第１の実施形態に係る光電変換装置の動作を説明するためのタイミング図である。 第１の実施形態に係る信号源の構成例を示す図である。 第２の実施形態に係る光電変換装置の構成例を示すブロック図である。 第２の実施形態に係る光電変換装置の動作を説明するためのタイミング図である。 第３の実施形態に係るマルチチップ光電変換装置の構成例を示す図である。 第４の実施形態に係る撮像システムの構成例を示す図である。

（第１の実施形態）
図１は、本実施形態に係る光電変換装置の構成例を示すブロック図である。光電変換装置は、行列状に配列された複数の画素１を持つ画素アレイ２、画素１を行単位で選択する行選択部３、および画素アレイ２から出力された信号を処理する信号処理部４を含む。光電変換装置はさらに、信号処理部４を選択する列選択部５、信号処理部４から出力された信号を伝達する水平信号線ＬＨ、水平信号線ＬＨに出力された信号を出力する出力バッファ７、水平信号線ＬＨをリセットするリセット部６を含む。出力バッファ７から出力された信号は、出力ノード８から後段の回路へと伝達される。

画素１は、光電変換部を含んでなり、光電変換部に加えて、光電変換部で生成した電荷に応じた電圧信号を出力する画素増幅部を備えても良い。同一列の画素１は、共通の垂直信号線ＬＶ（１）〜ＬＶ（ｎ）のいずれかを介して、信号処理部４に接続される。信号処理部４は、画素アレイ２の各列に対応して設けられた列信号処理部４−１〜４−ｎを含む。ここで、ｎは自然数であり、図１において、垂直信号線ＬＶ（ｎ）および信号処理部４−ｎは、ともに画素アレイ２の左からｎ列目に関係することを示す。以下では、垂直信号線ＬＶ（１）〜ＬＶ（ｎ）を総称する場合には、ＬＶと標記する。

本実施例に係る列信号処理部４−１は、垂直信号線ＬＶ（１）に電流を供給する定電流源Ｉ１、画素１の出力を入力として電圧信号を水平信号線ＬＨに出力するバッファ部を含む。バッファ部は、トランジスタＭ１、Ｍ２および定電流源Ｉ２を含み、トランジスタＭ１の一方の主ノードが第１の電圧ＶＣＣを供給する第１ノードに接続され、他方の主ノードがトランジスタＭ３を介して水平信号線ＬＨと接続される。トランジスタＭ３は、バッファ回路を選択するための選択トランジスタとしての役割を担うもので、トランジスタＭ３がオンすると、バッファ回路の出力が水平信号線ＬＨに伝達される。トランジスタＭ２がオンすると、トランジスタＭ１の他方の主ノードと定電流源Ｉ２との間の経路が導通することで、トランジスタＭ１および定電流源Ｉ２とがソースフォロワ回路として動作する。つまり、本実施形態においては、増幅トランジスタであるトランジスタＭ１と、増幅トランジスタに電流を供給する負荷である定電流源Ｉ２と、トランジスタＭ２とを含むバッファ回路が、第１の電圧ＶＣＣが供給される第１ノードと、第２の電圧ＶＳＳが供給される第２ノードとの間に設けられていると言い換えることができる。

行選択部３は、垂直スタートパルスＶＳＴと垂直クロック信号ＣＬＫＶとを受けて動作し、垂直クロック信号ＣＬＫＶに同期して、画素アレイ２の各行の画素を制御するための信号ＰＶ（１）〜ＰＶ（ｍ）を出力する。ｍは自然数であり、図１において、画素アレイ２の上からｍ行目に関係することを示す。

列選択部５は、水平スタートパルスＨＳＴと垂直クロック信号ＣＬＫＨとを受けて動作し、水平クロック信号ＣＬＫＨに同期して、列信号処理部４−１〜４−ｎを制御するための信号ＰＨ（１）〜ＰＨ（ｎ）を出力する。信号ＰＨ（ｎ）は、図１において、画素アレイ２の左からｎ列目に関係することを示す。

図２に、リセット部６の構成例を示す。本実施形態に係るリセット部６は、一方の主ノードが水平信号線ＬＨに接続され、他方の主ノードにリセット電圧ＶＲＳＴを受ける水平リセットトランジスタＭ４を有する。水平リセットトランジスタＭ４は、制御ノードに与えられる信号ＲＳＴによって制御される。リセット電圧ＶＲＳＴは、第１の電圧ＶＣＣとの差の絶対値が、第２の電圧ＶＳＳとの差の絶対値よりも小さくなるように設定される。

次に、本実施形態に係る光電変換装置の動作を説明する。図３は、光電変換装置の動作の一例を説明するためのタイミング図である。以下では、各トランジスタは、制御ノードに受ける信号がハイレベルの時にオンするものとする。

時刻ｔ１までの期間は、画素アレイ２における（Ｋ−１）行目の画素に係る信号を信号処理部４から出力する期間で、時刻ｔ２から時刻ｔ６は、画素アレイ２におけるＫ行目の画素に係る信号を信号処理部４から出力する期間である。Ｋは２〜ｍの範囲にある整数である。

時刻ｔ０において、水平クロック信号ＣＬＫＨに同期して信号ＰＨ（ｎ）がハイレベルになると、ｎ列目の列信号処理部４−ｎに含まれるトランジスタＭ２およびＭ３がオンする。これにより、トランジスタＭ１と定電流源Ｉ２とがソースフォロワ回路として動作し、このソースフォロワ回路の出力が、トランジスタＭ３を介して水平信号線ＬＨに現れる。ここでは、（Ｋ−１）行目のｎ列目の画素における出力が、飽和信号レベルであったとする。

時刻ｔ１に、水平クロック信号ＣＬＫＨがハイレベルになることに同期して、信号ＰＨ（ｎ）がローレベルになる。また、同じく時刻ｔ１に、信号ＰＶ（Ｋ−１）がローレベルになり、これにより、（Ｋ−１）行目の画素に係る読出し動作が終了する。

時刻ｔ２に垂直クロック信号ＣＬＫＶがハイレベルになると、信号ＰＶ（Ｋ−１）はＫ行目にシフトして、信号ＰＶ（Ｋ）がハイレベルになる。これにより、Ｋ行目の画素から信号を出力する動作が開始する。また、時刻ｔ２に水平クロック信号ＣＬＫＨがハイレベルになることに同期して、リセット信号ＲＳＴがハイレベルになる。これにより、リセット電圧ＶＲＳＴに応じて水平信号線ＬＨがリセットされる。水平信号線ＬＨの電位は、前行の出力が維持されているため、時刻ｔ２に水平信号線ＬＨがリセットされると、水平信号線ＬＨには大きな電流が流れる。大きな電流が流れることで、水平信号線ＬＨの電位も変動し、最終的にダーク信号レベルに収束する。ダーク信号レベルとは、入射光が画素に入射しない場合に画素から出力される信号レベルである。画素アレイ２に、光電変換部が遮光された遮光画素を含む場合には、遮光画素から出力される信号レベルに相当するものである。本例では、第２の電圧ＶＳＳよりも第１の電圧ＶＣＣに近いレベルである。本実施形態では、リセット電圧ＶＲＳＴは、ダーク信号レベルであるものとする。

時刻ｔ２から時刻ｔ３までの間に、水平信号線ＬＨの電位がダーク信号レベルに収束した後、時刻ｔ３に水平クロック信号ＣＬＫＨに同期して水平スタートパルスＨＳＴがハイレベルになる。この後、時刻ｔ４に水平クロック信号ＣＬＫＨがハイレベルになると、これに同期して、水平スタートパルスＨＳＴが次段へとシフトされるため、時刻ｔ４以降は、列選択部５の出力ＰＨ（１）、ＰＨ（２）、．．．、ＰＨ（ｎ）が順次出力される。図３においては、Ｋ行目の画素１に係る信号は、いずれもダーク信号レベルの信号を出力する場合を示している。

以上の通り、列選択部５による信号処理部４の走査が完了すると、時刻ｔ６に、信号ＰＶ（Ｋ）がローレベルとなり、Ｋ行目の画素に係る信号の読み出し動作が終了する。

本実施形態では、リセット電圧ＶＲＳＴは、第１の電圧ＶＣＣとの差の絶対値が、第２の電圧ＶＳＳとの差の絶対値よりも小さくなるように設定されるため、信号処理部４から、信号を精度よく読み出すことができる。以下に、その理由を説明する。まず、信号源である列信号処理部４−１〜４−ｎは、第１の電圧ＶＣＣが供給される第１ノードと第２の電圧ＶＳＳが供給される第２ノードとの間に、直列に設けられた増幅トランジスタと負荷とを含む。そして、リセット電圧ＶＲＳＴを、第１の電圧ＶＣＣとの差の絶対値が、第２の電圧ＶＳＳとの差の絶対値よりも小さくなるように設定している。そのため、水平信号線ＬＨをリセットした後、最初に読み出される信号が、リセット電圧ＶＲＳＴよりも第２の電圧ＶＳＳに近い信号レベルだったとすると、水平信号線ＬＨの電位を引き下げるために流れる電流量は、定電流源Ｉ２によって制限される。したがって、水平信号線ＬＨの電位が急峻に変化することを抑制できることで、出力バッファ７から信号を精度よく読み出せる。一方、水平信号線ＬＨをリセットした後、最初に読み出される信号が、リセット電圧ＶＲＳＴよりも第１の電圧ＶＣＣに近い信号レベルであるとしても、水平信号線ＬＨの電位を引き上げるために流れる電流量は大きくはない。したがって、水平信号線ＬＨの電位変動を抑制することができ、結果として、出力バッファ７から信号を精度よく読み出すことができる。

逆に、リセット電圧ＶＲＳＴが、第１の電圧ＶＣＣとの差の絶対値が、第２の電圧ＶＳＳとの差の絶対値よりも大きい場合には、水平信号線ＬＨをリセットした後、最初に読み出される信号のレベルによっては大きな電流が流れ得る。具体的には、水平信号線ＬＨをリセットした後に、リセット電圧ＶＲＳＴよりも第１の電圧ＶＣＣに近い信号が信号処理部４から出力された場合に、大きな電流が流れるおそれがある。

本実施形態においては、トランジスタＭ１がＮＭＯＳトランジスタであるＮＭＯＳソースフォロワ回路を例に説明したが、図４に示すように、トランジスタＭ１をＰＭＯＳトランジスタとして、ＰＭＯＳソースフォロワ回路としても良い。この場合には、電圧ＶＳＳが第１の電圧で、電圧ＶＣＣが第２の電圧となり、リセット電圧ＶＲＳＴは、電圧ＶＣＣよりも電圧ＶＳＳに近い値に設定される。

本実施形態では、信号処理部４と水平信号線ＬＨとに注目して説明したが、画素１と垂直信号線ＬＶも同様に構成してもよいし、垂直信号線ＬＶと水平信号線ＬＨのどちらか一方についてのみでもよい。つまり、本実施形態では、一次元状に配列された列信号処理部４−１〜４−ｎと水平信号線ＬＨとの関係を説明したが、一次元状に配列された複数の画素と共通に設けられた垂直信号線ＬＶとの関係においても、本発明は成り立つ。

（第２の実施形態）
図５は、本発明の第２の実施形態に係る光電変換装置の構成を示すブロック図である。以下では、第１の実施形態との相違点を中心に説明する。

第１の実施形態においては１本の水平信号線ＬＨに対してすべての列信号処理部４−ｎが接続されていたが、本実施形態においては、４本の水平信号線ＬＨ（１）、ＬＨ（２）、ＬＨ（３）、ＬＨ（４）が設けられている点で相違する。さらに４本の水平信号線ＬＨ（１）〜ＬＨ（４）は、マルチプレクサ１０によって共通水平信号線ＬＡに接続される点で相違する。本実施形態に係る光電変換装置は、マルチプレクサ１０の動作を制御するためのマルチプレクサ制御回路９をさらに備える。

４本の水平信号線ＬＨ（１）、ＬＨ（２）、ＬＨ（３）、ＬＨ（４）には、ｎ個の列信号処理部のうち、４個周期の列信号処理部が接続される。具体的には、水平信号線ＬＨ（１）には、列信号処理部４−１、４−５、４−９、．．．が接続される。この構成に依れば、水平信号線ＬＨ（ｎ）ならびにＬＡに付随する寄生容量が小さくなるため、信号の読み出し速度を高速化できるという利点がある。

本実施形態において、水平信号線ＬＨ（１）〜ＬＨ（４）ならびにＬＡのそれぞれに対応してリセット部６−１〜６−４ならびに６−Ａを設けても良いし、全ての水平信号線を共通にリセットするリセット部としても良い。

図６に、本実施形態に係る動作を説明するためのタイミング図を示す。

図６において、時刻ｔ７から時刻ｔ８までは、画素アレイ２のうち、（Ｋ−１）行目の画素に係る信号を読み出す期間である。時刻ｔ９以降が、画素アレイ２のうち、Ｋ行目の画素に係る信号を読み出す期間である。

時刻ｔ７に、信号ＰＨ（ｎ）がハイレベルになると、水平クロック信号ＣＬＫＨの立ち上がりに同期して、信号φ１〜信号φ４が順次ハイレベルとなる。これにより、水平信号線ＬＨ（１）〜ＬＨ（４）に出力された信号が順次水平信号線ＬＡに現れ、出力部７を介して出力される。

時刻ｔ８に信号ＰＨ（ｎ）および信号ＰＶ（Ｋ−１）がローレベルになる。

時刻ｔ９に信号ＣＬＫＶがハイレベルになると、垂直スタートパルスＶＳＴが次段へとシフトし、信号ＰＶ（Ｋ）がハイレベルになる。これにより、画素アレイ２のうち、Ｋ行目の画素が選択される。

時刻ｔ９に信号ＲＳＴがハイレベルになると、水平信号線ＬＨ（１）〜ＬＨ（４）ならびにＬＡがリセットレベルにリセットされる。本実施例においても、リセット電圧ＶＲＳＴは、第１の電圧ＶＣＣとの差の絶対値が、第２の電圧ＶＳＳとの差の絶対値よりも小さくなるように設定されるため、信号処理部４から、信号を精度よく読み出すことができる。

時刻ｔ１０に、信号ＲＳＴがローレベルになるとともに、水平スタートパルスＨＳＴがハイレベルとなる。

時刻ｔ１１からは、水平クロック信号ＣＬＫＨの立ち上がりに同期して、信号ＰＨ（１）、ＰＨ（２）、．．．、ＰＨ（ｎ）が順次ハイレベルになる。各信号ＰＨ（１）、ＰＨ（２）、．．．、ＰＨ（ｎ）は、水平スタートパルスＨＳＴと同じく、水平クロック信号ＣＬＫＨの４周期分の幅を持つ。そして、信号ＰＨ（１）、ＰＨ（２）、．．．、ＰＨ（ｎ）は、それぞれがハイレベルとなっている期間のうち、水平信号クロックＣＬＫＨの４クロック目の立ち上がりに同期して、信号φ１〜φ４のいずれかがハイレベルになる。以上の動作により、Ｋ行目の画素に係る信号を読み出す動作が完了する。

本実施形態に係る動作を、第１の実施形態に係る動作と比較すると、本実施形態の方が、信号ＰＨ（ｎ）のパルス幅が広い。これは、各水平信号線ＬＨ（１）〜ＬＨ（４）に４個周期の列信号処理部が接続されているために、各列信号処理部が対応する水平信号線を充放電する時間を長く取ることができるからである。水平信号線ＬＨ（１）〜ＬＨ（４）の電位が静定するまでの時間を十分に取れることで、信号を精度よく読み出す効果が得られる。

本実施形態では、４本の水平信号線ＬＨ（１）〜ＬＨ（４）を持つ構成を例に説明したが、水平信号線の数は４本に限定されるものではない。一般化すると、水平信号線をｍ本設けた場合には、（ｍ−１）個おきの列選択部が各水平線に接続されることになる。

（第３の実施形態）
本発明の第３の実施形態に係るマルチチップ光電変換装置を説明する。ここでは、それぞれに光電変換装置が形成された３個のチップを、二次元状に配列した場合を考える。複数の光電変換装置を二次元状に配列することにより、撮像領域を大きくすることができる。本発明は、このようなマルチチップ光電変換装置に適用した場合にも効果がある。

図７（Ａ）は、本実施形態に係るマルチチップ光電変換装置を示す模式図である。図において、チップＳ１、Ｓ２、Ｓ３はそれぞれが別個の半導体基板を含み、それぞれに、上記実施形態で説明した光電変換装置が形成されている。行の走査は図の上から下に向かって行われ、列の走査は左から右に向かって行われるものとする。マルチチップ光電変換装置を構成する複数の光電変換装置は、並列に動作してもよい。

仮に、チップＳ１とＳ２とにまたがる一部の領域が黒で、それ以外の領域は白となるような被写体を、マルチチップ光電変換装置で撮像したとする。図において、ｋ行目は白の領域で、（ｋ＋１）行目は、一部に黒の領域を含む。上述の各実施形態で説明した光電変換装置によれば、ｋ行目の画素から信号を読み出した後、（ｋ＋１）行目の画素からの信号読み出しを開始した後にも、画質が劣化することを抑制できる。以下では、その理由を説明する。

例えばチップＳ２において、ｋ行目の画素から読み出される最後の画素は白であるため、水平信号線ＬＨには、飽和レベルに近い電圧信号が出力される。つまり、図１に示した構成における、第２の電圧ＶＳＳに近い値の信号である。ところが、（ｋ＋１）行目の画素から最初に読み出される画素は黒であるため、水平信号線ＬＨには、図１に示した構成における第１の電圧ＶＣＣに近い値の電圧信号が出力される。このため、従来の光電変換装置では、水平信号線ＬＨの電位が大きく変動する恐れがあった。この結果、図７（Ｂ）に示すように、（ｋ＋１）行目の１列目の画素から読み出された信号は、画像として表示すると黒ではなくグレーとして表示されてしまうおそれがあった。（ｋ＋２）行目以降も、１列目の画素はグレーとして現れ、筋状のノイズとなる。

これに対して、本発明によれば、（ｋ＋１）行目の画素から信号を読み出すことに先立って、第２の電圧よりも第１の電圧に近いリセットレベルで水平信号線をリセットするため、従来の光電変換装置で生じ得た問題を低減できる。

（第４の実施形態）
図８は、本発明の第４の実施形態に係る撮像システムの構成例を示す図である。撮像システム８００は、例えば、光学部８１０、撮像素子８９０、映像信号処理部８３０、記録・通信部８４０、タイミング制御部８５０、システム制御部８６０、及び再生・表示部８７０を含む。撮像装置８２０は、撮像素子８９０及び映像信号処理部８３０を有する。撮像素子８９０は、先の実施形態で説明した光電変換装置またはマルチチップ光電変換装置が用いられる。

レンズ等の光学系である光学部８１０は、被写体からの光を撮像素子８９０の、複数の画素が二次元状に配列された画素部ＰＡに結像させ、被写体の像を形成する。撮像素子８９０は、タイミング制御部８５０からの信号に基づくタイミングで、画素部ＰＡに結像された光に応じた信号を出力する。撮像素子８９０から出力された信号は、映像信号処理部である映像信号処理部８３０に入力され、映像信号処理部８３０が、プログラム等によって定められた方法に従って信号処理を行う。映像信号処理部８３０での処理によって得られた信号は画像データとして記録・通信部８４０に送られる。記録・通信部８４０は、画像を形成するための信号を再生・表示部８７０に送り、再生・表示部８７０に動画や静止画像を再生・表示させる。記録・通信部８４０は、また、映像信号処理部８３０からの信号を受けて、システム制御部８６０と通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。

システム制御部８６０は、撮像システムの動作を統括的に制御するものであり、光学部８１０、タイミング制御部８５０、記録・通信部８４０、及び再生・表示部８７０の駆動を制御する。また、システム制御部８６０は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システムの動作を制御するのに必要なプログラム等が記録される。また、システム制御部８６０は、例えばユーザの操作に応じて駆動モードを切り替える信号を撮像システム内に供給する。具体的な例としては、読み出す行やリセットする行の変更、電子ズームに伴う画角の変更や、電子防振に伴う画角のずらし等である。タイミング制御部８５０は、システム制御部８６０による制御に基づいて撮像素子８９０及び映像信号処理部８３０の駆動タイミングを制御する。

また、光学部８１０として、入射光の波長を変換する波長変換部材を備えるように構成しても良い。一例として、入射光としてＸ線が入射すると、可視光を放出する波長変換部材が挙げられる。撮像素子８９０は、波長変換部材によって波長が変換された入射光に基づく信号を生成する。この構成によれば、Ｘ線撮像装置としての撮像システムを構成することができる。また、撮像システムは、Ｘ線を生成する光源としてのＸ線生成装置を含んでも良い。

上述の各実施形態は例示的なものに過ぎず、本発明の思想から逸脱しない範囲で変更を加えることができる。

また、信号源はソースフォロワ回路に限らず、他の形式の回路でも良い。例えば、ソース接地回路、ボルテージフォロワなど、第１ノードと第２のノードとの間に、増幅トランジスタと負荷が直列に設けられた構成を含むものであればよい。

１ 画素
６ リセット部
Ｍ１ 増幅トランジスタ
Ｉ２ 定電流源
ＶＣＣ 第１の電圧
ＶＳＳ 第２の電圧
ＶＲＳＴ リセット電圧
ＬＨ 水平信号線
ＶＨ 垂直信号線

Claims (11)

1. 複数行および複数列に渡って配された複数の光電変換部を有するアレイと、
   前記複数列の光電変換部に対応するように複数列に渡って配され、前記アレイの外部に設けられた複数の信号源と、
   前記複数の信号源から出力された信号を受ける信号線と、
   前記信号線にリセット電圧を供給するためのリセット部と、を有する光電変換装置であって、
   前記複数の信号源のそれぞれは、増幅トランジスタと、前記増幅トランジスタに電流を供給する負荷とを有し、前記増幅トランジスタは第１の電圧が供給される第１ノードと前記負荷との間の経路に設けられ、前記負荷は前記増幅トランジスタと、第２の電圧が供給される第２ノードとの間の経路に設けられ、
   前記リセット電圧と前記第１の電圧との差の絶対値は、前記リセット電圧と前記第２の電圧との差の絶対値よりも小さいこと
   を特徴とする光電変換装置。
2. 前記負荷は定電流源であり、
   前記増幅トランジスタと前記定電流源とで、ソースフォロワ回路を構成すること
   を特徴とする請求項１に記載の光電変換装置。
3. 複数の前記信号線を有し、
   前記複数の信号源のうちの一部は前記複数の信号線のうちの第１の信号線に接続され、
   前記複数の信号源のうちの別の一部は前記複数の信号線のうちの第２の信号線に接続されること
   を特徴とする請求項１または２に記載の光電変換装置。
4. 前記複数の信号線はｍ本の信号線であって、
   前記ｍ本の信号線のそれぞれには、前記複数の信号源のうちの（ｍ−１）個おきの信号源が接続されたこと
   を特徴とする請求項３に記載の光電変換装置。
5. 前記信号源から対応する信号線に信号を出力する動作に先立って、前記リセット部が前記信号線をリセットすることを特徴とする請求項１乃至４のいずれかに記載の光電変換装置。
6. 前記複数列の光電変換部に対応するように、複数列に渡って配された複数の垂直信号線と、
   前記複数の垂直信号線のうち、各々に対応する垂直信号線に電流を供給するように配された複数の第２定電流源とを有し、
   前記複数の画素の各々は、前記光電変換部の電荷に対応する信号を出力する画素増幅部を有し、
   前記複数の信号源のそれぞれに対応する前記垂直信号線に出力された、前記画素増幅部が出力する信号を、前記複数の信号源のそれぞれが受けることを特徴とする請求項１乃至５のいずれかに記載の光電変換装置。
7. 各々に請求項１乃至６のいずれかに記載の光電変換装置が設けられた複数の半導体基板を二次元状に配列してなることを特徴とするマルチチップ光電変換装置。
8. 請求項１乃至７のいずれかに記載の光電変換装置と、
   前記光電変換装置から出力された信号を処理して画像データを生成する映像信号処理部と、を備えたこと
   を特徴とする撮像システム。
9. Ｘ線を生成する光源をさらに備えることを特徴とする、請求項８に記載の撮像システム。
10. 前記Ｘ線の波長を変換する波長変換部材をさらに有することを特徴とする請求項９に記載の撮像システム。
11. 複数行および複数列に渡って配された複数の光電変換部を有するアレイと、
    前記複数列の光電変換部に対応するように複数列に渡って配され、前記アレイの外部に設けられた複数の信号源と、
    前記複数の信号源から出力された信号を受ける信号線と、を有し、
    前記複数の信号源のそれぞれは、増幅トランジスタと、前記増幅トランジスタに電流を供給する負荷とを有し、前記増幅トランジスタは第１の電圧が供給される第１ノードと前記負荷との間の経路に設けられ、前記負荷は前記増幅トランジスタと、第２の電圧が供給される第２ノードとの間の経路に設けられた光電変換装置の駆動方法であって、
    前記信号源から信号線に信号を出力する動作に先立って、前記信号線をリセット電圧にリセットし、
    前記リセット電圧と前記第１の電圧との差の絶対値は、前記リセット電圧と前記第２の電圧との差の絶対値よりも小さいこと
    を特徴とする光電変換装置の駆動方法。

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