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JP6416141B2 - メモリデバイス - Google Patents

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Description

本実施形態は、メモリデバイスに関する。
メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが、知られている。
特開２０１４−１７０５９８号公報
メモリデバイスの製造コストを低減する。
本実施形態のメモリデバイスは、複数のメモリ領域を含むメモリセルアレイと、前記複数のメモリ領域に対するアドレスのデコードを行うデコーダ回路と、を含み、前記デコーダ回路は、前記アドレスに基づいて、前記デコーダ回路の活性化を制御するデコーダ部と、前記複数のメモリ領域の不良情報をそれぞれ保持する複数の情報保持部と、前記不良情報に基づいて、前記アドレスが示すメモリ領域を活性化するか否か判定する第１のトランジスタを含む判定部と、前記判定部の判定結果に基づいて、前記メモリ領域の制御のための制御信号を出力する信号出力部と、を含み、前記第１のトランジスタの第１の端子は、前記信号出力部の入力端子に接続され、前記第１のトランジスタの第２の端子は、前記デコーダ部の一端に接続され、前記第１のトランジスタのゲートは、前記複数の情報保持部に接続されている。
実施形態のメモリデバイスを含むメモリシステムを示すブロック図。 実施形態のメモリデバイスの内部構成の一例を示すブロック図。 実施形態のメモリデバイスの内部構成の一例を示すブロック図。 実施形態のメモリデバイスのメモリセルアレイの内部構成の一例を示す図。 実施形態のメモリデバイスのメモリセルアレイの構造例を示す断面図。 実施形態のメモリデバイスの内部構成例を示す回路図。 実施形態のメモリデバイスのデコーダ回路の構成例を示すブロック図。 実施形態のメモリデバイスのデコーダ回路の内部構成例を示す等価回路図。 実施形態のメモリデバイスのデコーダ回路の動作例を説明するための図。 実施形態のメモリデバイスのデコーダ回路の変形例を示す等価回路図。
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。
また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号（例えば、ワード線ＷＬやビット線ＢＬ、各種の電圧及び信号など）が相互に区別されない場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
［実施形態］
図１乃至図１０を参照して、実施形態に係るメモリデバイスを、説明する。
（１） 構成
図１乃至図８を用いて、実施形態のメモリデバイスの構成例を説明する。
図１に示されるように、本実施形態のメモリデバイスを含むメモリシステム９は、ストレージデバイス５００、及び、ホストデバイス６００を含む。
ホストデバイス６００は、例えば、コネクタ、ケーブル、無線通信、イントラネット又はインターネットなどによって、ストレージデバイス５００に結合される。
ホストデバイス６００は、データの書き込み／消去、データの読み出しを、ストレージデバイス５００に要求する。ストレージデバイス５００は、ホストデバイス６００からの要求に応じて動作する。
ストレージデバイス５００は、メモリコントローラ５と、メモリデバイス（半導体メモリ）１と、を含む。メモリコントローラ５は、ホストデバイス６００の要求に応じた動作を、メモリデバイス１に実行させる。
メモリコントローラ５は、メモリデバイス１からのデータを、ホストデバイス６００に転送する。メモリコントローラ５は、ホストデバイス６００からのデータを、メモリデバイスに転送する。例えば、メモリコントローラ５は、データに対するＥＣＣ処理を実行できる。
メモリコントローラ５は、メモリデバイス１の動作を制御するためのプログラム及びメモリデバイス１を管理するため管理情報（管理テーブル）を、保持する。
メモリデバイス１は、データを記憶する。メモリデバイス１は、メモリコントローラ５からの指示（ホストデバイス６００の要求）に基づいて、データの書き込み、データの読み出し及びデータの消去を実行する。
メモリデバイス１は、例えば、ＮＡＮＤ型フラッシュメモリである。例えば、フラッシュメモリ１を含むストレージデバイス５００（又は、メモリシステム９）は、メモリカード（例えば、ＳＤＴＭカード、ｅＭＭＣＴＭ）、ＵＳＢメモリ、又は、Solid State Drive（ＳＳＤ）などである。
図２に示されるように、ＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ１０、ロウ制御回路１２、センスアンプ回路１３、データ保持回路１４、電圧生成回路１５、ソース線・ウェル制御回路１６、入出力回路１７、ＲＯＭ領域１８及びシーケンサ１９を含む。
メモリセルアレイ１０は、複数のメモリセルＭＣを含む。
ロウ制御回路１２は、メモリセルアレイ１０のロウ（例えば、ワード線）を制御する。例えば、ロウ制御回路１２は、ロウデコーダ回路１２１、スイッチ回路１２２、及び、ドライバ回路８３を含む。
ロウデコーダ回路１２１は、アドレスを、デコードする。スイッチ回路１２２は、ロウデコーダ回路１２１からの信号に基づいて、メモリセルアレイ１０内の配線を、選択する。ドライバ回路８３は、メモリセルアレイ内の配線に電圧を供給し、配線を駆動する。
センスアンプ回路１３は、データの読み出し時に、メモリセルアレイ１０内のビット線に出力された信号を、センス及び増幅する。例えば、センスアンプ回路１３は、ビット線における電流の発生、又は、ビット線の電位の変動を、メモリセルＭＣのデータ保持状態に応じた信号として、センスする。これによって、センスアンプ回路１３は、メモリセルＭＣに保持されたデータを読み出す。また、センスアンプ回路１３は、データの書き込み時に、書き込むべきデータに応じて、ビット線の電位を制御する。
データ保持回路（例えば、ページバッファ回路）１４は、メモリセルアレイ１０から出力されたデータ、メモリセルアレイ１０に入力されるデータを一時的に保持する。
電圧生成回路１５は、メモリセルアレイ１０の動作に用いられる各種の電圧を生成する。電圧生成回路１５に、フラッシュメモリ１の端子（パッド又はピン）を介して、１以上の電源電圧及びグランド電圧が供給される。電圧生成回路１５は、電源電圧及びグランド電圧から、各種の電圧を生成する。電圧生成回路１５は、生成した各種の電圧を、各回路に出力する。
ソース線・ウェル制御回路１６は、メモリセルアレイ１０内のソース線の電位を、制御する。ソース線・ウェル制御回路１６は、メモリセルアレイ１０内のウェル領域の電位を制御する。
入出力回路１７は、メモリコントローラ５からのデータＤＴ、アドレスＡＤＲ及びコマンドを受ける。入出力回路１７は、メモリコントローラ５からのデータＤＴを、データ保持回路１４に、供給する。入出力回路１７は、メモリセルアレイ１０からのデータＤＴを、メモリコントローラ５に供給する。入出力回路１７は、アドレスＡＤＲを、ロウ制御回路１２、センスアンプ回路１３、データ保持回路１４に供給する。入出力回路１７は、コマンドＣＭＤを、シーケンサ１９に供給する。入出力回路１７は、制御信号ＣＮＴを、フラッシュメモリ１とメモリコントローラ５との間で、送受信する。
ＲＯＭ領域１８は、フラッシュメモリ１の設定情報、及び、メモリセルアレイ１０内の不良情報（リダンダンシ情報）などを、記憶する。メモリセルアレイ１０内のある領域内に、設定情報及び不良情報が、記憶されてもよい。
シーケンサ１９は、フラッシュメモリ１全体の動作を制御する。シーケンサ１９は、制御信号ＣＮＴ及びコマンドＣＭＤに基づいて、フラッシュメモリ１内部の動作を、制御する。
図３は、本実施形態のフラッシュメモリ１のメモリセルアレイ及びロウ制御回路の構成例を模式的に示すブロック図である。
図３に示されるように、メモリセルアレイ１０は、複数のブロックＢＬＫを含む。
フラッシュメモリにおいて、ブロックＢＬＫはデータの消去単位である。但し、メモリセルアレイ１０に対する消去動作は、ブロックより小さい単位（記憶領域）に対して、実行されてもよい。フラッシュメモリの消去動作に関して、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載された構成が、参照され、本実施形態に援用される。
ロウ制御回路１２は、ロウデコーダ回路１２１、スイッチ回路１２２、ドライバ回路８３を含む。
ロウデコーダ回路１２１は、複数のブロックデコーダ８１を含む。１つのブロックデコーダ８１が、複数のブロックＢＬＫに対応づけられている。１つのブロックデコーダ８１が、複数のブロックに対して共有されている。以下では、複数のブロックＢＬＫに共有されたブロックデコーダ８１のことを、共有ブロックデコーダともよぶ。また、ある１つのブロックデコーダ（共有ブロックデコーダ）に対応する複数のブロックの集合（制御単位）１００を、ブロックセット１００ともよぶ。
ブロックデコーダ８１は、アドレスＡＤＲをデコードする。ブロックデコーダ８１は、デコード結果に基づいた信号を、スイッチ回路１２２に供給する。ブロックデコーダ８１は、ブロックＢＬＫの不良情報（以下では、バッドブロック情報とよばれる）を保持する。
スイッチ回路１２２は、複数のスイッチボックス８２を含む。
スイッチボックス８２は、ブロックデコーダ８１に１対１で対応する。１つのスイッチボックス８２は、複数のブロックＢＬＫに接続されている。スイッチボックス８２は、配線群９９に接続されている。
スイッチボックス８２は、ブロックデコーダ８１からの制御信号に基づいて、ブロックＢＬＫの選択（活性化）及び非選択（非活性化）を制御する。スイッチボックス８２は、ブロックデコーダ８１のバッドブロック情報に基づいて、不良のブロックＢＬＫを非活性化できる。
スイッチボックス８２は、選択されたブロックＢＬＫ内の配線（ワード線ＷＬ及びセレクトゲート線ＳＧＤ，ＳＧＳ）を、配線群９９に含まれる複数の制御線のうち配線ＷＬ，ＳＧＤ，ＳＧＳに対応する制御線に、接続する。
ドライバ回路８３は、複数の制御線を含む配線群９９に接続されている。
ドライバ回路８３は、ブロックＢＬＫ（メモリセルアレイ１０）内の配線に印加されるべき電圧を、電圧生成回路１５から配線群９９に転送する。これによって、選択ブロックＢＬＫを動作させるための各種の電圧が、スイッチボックス８２を介して、ブロックＢＬＫ内の配線に、印加される。
＜メモリセルアレイの構成例＞
図４は、本実施形態のフラッシュメモリのブロックの構成例を示している。
例えば、本実施形態のフラッシュメモリ１は、３次元構造のメモリセルアレイ１０を有する。
図４に示される例のように、３次元構造のメモリセルアレイ１０において、１つのブロックＢＬＫは、複数（例えば、４つ）のストリングユニットＳＵ（ＳＵ０，ＳＵ１，ＳＵ２，ＳＵ３）を含む。
複数のストリングユニットＳＵは、複数のＮＡＮＤストリング（メモリストリング）１１１を含む。ＮＡＮＤストリング１１１は、複数のメモリセル（メモリ部又はメモリ素子ともよばれる）ＭＣ（ＭＣ０，ＭＣ１，・・・，ＭＣｍ−２，ＭＣｍ−１）と、複数のセレクトトランジスタＳＴ１，ＳＴ２を含む。
メモリセルＭＣは、制御ゲートと電荷蓄積層（メモリ膜）とを含む。ＮＡＮＤストリング１１１内において、複数のメモリセルＭＣは、セレクトトランジスタＳＴ１，ＳＴ２間に、直列接続される。直列接続された複数のメモリセルＭＣのうち、ドレイン側のメモリセルＭＣの一端（ソース／ドレイン）は、ドレイン側セレクトトランジスタＳＴ１の一端に接続されている。直列接続された複数のメモリセルＭＣのうち、ソース側のメモリセルＭＣの一端は、ソース側セレクトトランジスタＳＴ２の一端に接続されている。
複数のワード線ＷＬ（ＷＬ０，ＷＬ１，・・・，ＷＬｍ−２，ＷＬｍ−１）は、対応するメモリセルＭＣのゲートにそれぞれ接続されている。“ｍ”は、２以上の自然数である。例えば、１つのワード線ＷＬは、複数のストリングユニットＳＵ内の複数のメモリセルＭＣに共通に接続される。データの書き込み及びデータの読み出しは、いずれか１つのストリングユニットＳＵにおけるいずれかの１つのワード線ＷＬに接続された複数のメモリセルＭＣに対して、一括して行われる。このデータの読み出し／書き込みの単位ＰＧは、“ページ”とよばれる。
複数のドレイン側セレクトゲート線ＳＧＤ（ＳＧＤ０〜ＳＧＤ３）は、対応するストリングユニットＳＵの複数のドレイン側セレクトトランジスタＳＴ１のゲートに、それぞれ接続されている。
ソース側セレクトゲート線ＳＧＳは、複数のストリングユニットＳＵの複数のソース側セレクトトランジスタＳＴ２のゲートに、それぞれ接続されている。
１つのドレイン側セレクトトランジスタＳＴ１の他端は、複数のビット線のうちいずれか１つのビット線ＢＬ（ＢＬ０，ＢＬ１，・・・，ＢＬｎ−１）に接続される。尚、“ｎ”は、１以上の自然数である。
複数のソース側セレクトトランジスタＳＴ２の他端は、ソース線ＳＬに共通に接続されている。
メモリセルアレイ１１内のブロックＢＬＫの数、１つのブロックＢＬＫ内のストリングユニットＳＵの数、ＮＡＮＤストリング１１１内のメモリセルＭＣの数は、任意である。また、１つのブロックＢＬＫ内において、複数のソース側セレクトゲート線が設けられてもよい。この場合、１つのストリングユニットＳＵに対して、１つのソース側セレクトゲート線が、設けられている。
図５は、３次元構造のメモリセルアレイの構造例を示す模式的断面図である。図５において、図示の簡略化のため、３つのＮＡＮＤストリングが抽出されて、示されている。
図５に示されるように、半導体領域（例えば、Ｓｉ基板）内のｐ型ウェル領域２０上に、複数のＮＡＮＤストリング１１１が設けられている。
半導体ピラー３１が、ｐ型ウェル領域２０上に設けられている。半導体ピラー３１は、Ｄ３方向（ウェル領域２０（基板）の表面に対して垂直方向）に延在している。半導体ピラー３１は、ＮＡＮＤストリング１１１の電流経路として機能する。半導体ピラー３１は、メモリセルＭＣ及びセレクトトランジスタＳＴ１及びＳＴ２の動作時に、メモリセルＭＣ及びトランジスタＳＴのチャネルが形成される領域である。
メモリセルアレイ１０の製造工程に起因して、半導体ピラー３１の下端側（ＮＡＮＤストリング１１１のソース側）の直径は、半導体ピラー３１の上端側（ＮＡＮＤストリングのドレイン側）の直径より小さくなる場合がある。
半導体ピラー３１の側面上に、メモリ膜２９が設けられている。メモリ膜２９は、ゲート絶縁膜２９０、電荷蓄積層（絶縁膜）２９１、及びブロック絶縁膜２９２が、半導体ピラー３１側から順次設けられている。
複数の導電層２３，２５，２７が、層間絶縁膜（図示せず）を介して、ウェル領域２０上に、積層されている。各導電層２３，２５，２７は、メモリ膜を介して、半導体ピラー３１の側面上に設けられている。各導電層２３，２５，２７は、Ｄ２方向に延在する。
複数の導電層２３は、ワード線ＷＬとしてそれぞれ機能する。
複数（本例では、４つ）の導電層２５は、各ＮＡＮＤストリング１１１において、同一のドレイン側セレクトゲート線ＳＧＤに接続される。４つの導電層２５は、実質的に１つのセレクトトランジスタＳＴ１のゲート電極として機能する。
複数（本例では、４つ）の導電層２７は、同一のソース側セレクトゲート線ＳＧＳに接続される。４つの導電層２７は、実質的に１つのセレクトトランジスタＳＴ２のゲート電極として機能する。例えば、同一のストリングユニットＳＵ内の導電層（ソース側セレクトゲート線）２７は、互いに共通に接続されている。
半導体ピラー３１の上端の上方に、ビット線ＢＬとして機能する導電層３２が設けられている。ビット線ＢＬは、プラグ（図示せず）を介して、半導体ピラー３１に電気的に接続されている。導電層３２は、Ｄ１方向に延在する。
ウェル領域２０の表面領域内に、ｎ＋型不純物拡散層３３及びｐ＋型不純物拡散層３４が、設けられている。
拡散層３３上に、コンタクトプラグ３５が設けられている。コンタクトプラグ３５上に、導電層３６が、設けられている。導電層３６は、ソース線ＳＬとして機能する。隣り合うＮＡＮＤストリング１１１間のウェル領域２０上に、ゲート絶縁膜３０が形成される。導電層２７及びゲート絶縁膜３０は、拡散層３３近傍まで延在する。これによって、セレクトトランジスタＳＴ２がオン状態とされる際には、セレクトトランジスタＳＴ２のチャネルは、メモリセルＭＣと拡散層３３とを電気的に接続する。
拡散層３４上に、コンタクトプラグ３７が設けられている。コンタクトプラグ３７上に、導電層３８が設けられている。導電層３８は、ウェル配線ＣＰＷＥＬＬとして機能する。ウェル配線ＣＰＷＥＬＬに電圧が印加されることによって、半導体ピラー３１に対する電位の印加が、可能である。
複数のＮＡＮＤストリング１１１は、Ｄ２方向に配列されている。各ストリングユニットＳＵは、Ｄ２方向に並ぶ複数のＮＡＮＤストリング１１１の集合である。
各ＮＡＮＤストリング１１１において、セレクトトランジスタＳＴ２、複数のメモリセルＭＣ、及びセレクトトランジスタＳＴ１が、ウェル領域２０上に順次積層されている。
メモリセルＭＣは、導電層２３の位置に設けられている。ドレイン側セレクトトランジスタＳＴ１は、導電層２５の位置に設けられている。ソース側セレクトトランジスタＳＴ２は、導電層２７の位置に設けられている。
メモリ膜２９内に電荷が注入されることによって、メモリセルＭＣのしきい値電圧が変化する。メモリセルＭＣのしきい値電圧の変化を利用して、データがメモリセルに書き込まれる。例えば、メモリセルＭＣは、１ビット以上のデータを記憶可能である。
３次元構造のメモリセルアレイにおいて、１つのＮＡＮＤストリング１１１が、Ｄ３方向に積層された２つの半導体ピラーを含んでいてもよい。
本実施形態において、３次元構造のメモリセルアレイの構造、動作及び製造方法は、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載された構成が、参照され、援用される。
＜スイッチ回路及びドライバ回路の構成例＞
図６は、本実施形態のフラッシュメモリにおけるスイッチ回路及びドライバ回路の構成例を模式的に示す図である。
図６において、複数のブロックセット１００のうち１つのブロックセット１００とドライバ回路８３との関係を示している。そして、図６において、１つの共有ブロックデコーダ８１における、スイッチボックス８２の内部構成を示している。
本実施形態において、例えば、ブロックセット１００は、４つのブロックＢＬＫ（ＢＬＫｉ，ＢＬＫｉ＋１，・・・）を含む。１つのブロックデコーダ８１は、４つのブロックＢＬＫに対応する。
ブロックデコーダ８１は、制御信号ＲＤＥＣＡＤ，ＲＤＥＣＡＤｎを、スイッチボックス８２に供給する。
スイッチボックス８２は、制御信号ＲＤＥＣＡＤ，ＲＤＥＣＡＤｎに基づいて、複数のブロックＢＬＫとドライバ回路８３との接続を制御する。
スイッチボックス８２は、複数のスイッチユニット８２０を含む。各スイッチユニット８２０は、１つのブロックＢＬＫに対応するスイッチ素子の集合である。各スイッチユニット８２０ｉ，８２０ｉ＋１，・・・は、互いに異なるブロックＢＬＫに接続されている。
各スイッチユニット８２０（８２０ｉ，８２０ｉ＋１）は、複数のスイッチ素子ＴＧ（ＴＧ−Ｄ，ＴＧ−Ｓ，ＴＧ−Ｗ），ＴＧｎ（ＴＧｎ−Ｄ，ＴＧｎ−Ｓ，ＴＧｎ−Ｗ）を含む。スイッチ素子ＴＧ，ＴＧｎは、電界効果トランジスタである。
例えば、ｉ番目（ｉは、０以上の整数）のブロックＢＬＫｉに対応するスイッチユニット８２０ｉにおいて、スイッチ素子としてのトランジスタ（転送トランジスタ）ＴＧ−Ｄ，ＴＧ−Ｗ，ＴＧ−Ｓは、ブロックＢＬＫｉ内の各配線ＳＧＤ，ＷＬ，ＳＧＳに対応する。
ドライバ回路８３は、ブロックＢＬＫ内の配線に対応するように、複数のドライバ８３０（ドレイン側セレクトゲート線ドライバ８３０−Ｄ、ワード線ドライバ８３０−Ｗ及びソース側セレクトゲート線ドライバ８３０−Ｓ）を含む。
ドライバ８３０のそれぞれは、スイッチ素子ＴＧを介して、ドライバ８３０に対応するブロックＢＬＫ内の配線に接続されている。
ドライバ８３０は、シーケンサ１９の制御によって、選択ブロックに供給されるべき電圧を、トランジスタＴＧを介して、配線ＷＬ，ＳＧＤ，ＳＧＳに供給する。非選択ブロックに対応するドライバ８３０は、ブロックＢＬＫを非選択状態に設定するための電圧を、トランジスタＴＧｎを介して、配線ＷＬ，ＳＧＤ，ＳＧＳに供給する。
以下では、トランジスタＴＧ，ＴＧｎとドライバ８３０との接続関係について、より具体的に説明する。
１つのスイッチユニット８２０ｉ内のトランジスタＴＧ−Ｗ、ＴＧ−Ｓ，ＴＧ−Ｃは、それぞれ１つのブロックＢＬＫ内のワード線、セレクトゲート線に接続されている。
複数のトランジスタＴＧ−Ｄは、１つのブロック内の複数のドレイン側セレクトゲート線ＳＧＤに対して１対１で対応する。トランジスタＴＧ−Ｄの一端（ソース／ドレインの一方）は、１つのセレクトゲート線ＳＧＤに、接続されている。トランジスタＴＧ−Ｄの他端（ソース／ドレインの他端）は、ドレイン側セレクトゲート線ドライバ８３０−Ｄに接続されている。
トランジスタＴＧ−Ｗは、ワード線ＷＬに、１対１で対応する。つまり、トランジスタＴＧ−Ｗの一端は、１つのワード線ＷＬに接続されている。トランジスタＴＧ−Ｗの他端は、ワード線ドライバ８３０−Ｗに接続されている。
トランジスタＴＧ−Ｓは、１つのソース側セレクトゲート線ＳＧＳに接続されている。トランジスタＴＧ−Ｓの一端は、ブロックＢＬＫ内のソース線側セレクトゲート線ＳＧＳに接続されている。トランジスタＴＧ−Ｓの他端は、ソース側セレクトゲート線ドライバ８３０−Ｓに接続されている。
複数のトランジスタＴＧｎ−Ｄは、ブロックＢＬＫ内の複数のドレイン側セレクトゲート線ＳＧＤに１対１で対応する。トランジスタＴＧｎ−Ｄの一端は、ドレイン側セレクトゲート線ＳＧＤに接続されている。トランジスタＴＧ−Ｄｎの他端は、ノード（端子又は配線）Ｖｓｓに接続されている。ノードＶｓｓは、グランド電圧Ｖｓｓが印加されたノード（以下では、グランドノードとよぶ）である。
トランジスタＴＧｎ−Ｓは、ブロックＢＬＫ内のソース側セレクトゲート線ＳＧＳに対応する。トランジスタＴＧｎ−Ｓの一端は、ソース側セレクトゲート線ＳＧＳに接続されている。トランジスタＴＧｎ−Ｓの他端は、グランドノードＶｓｓに接続されている。
なお、スイッチユニット８２０ｉと同様に、スイッチユニット８２０ｉ＋１も、複数のトランジスタＴＧ，ＴＧｎを含む。つまり、スイッチユニット８２０ｉ＋１内の複数のトランジスタＴＧ，ＴＧｎも、各ドライバ８３０及び各配線ＳＧＤ，ＷＬ，ＳＧＳに接続されている。
トランジスタＴＧ−Ｄ，ＴＧ−Ｗ，ＴＧ−Ｓのゲートは、ブロックデコーダ８１のノード８９０に接続されている。制御信号ＲＤＥＣＡＤは、ノード８９０から複数のスイッチユニット８２０ｉ，８２０ｉ＋１，・・・のトランジスタＴＧに、共通に供給される。つまり、制御信号ＲＤＥＣＡＤの信号レベルに応じて、トランジスタＴＧは、オン又はオフされる。
トランジスタＴＧｎ−Ｄ，ＴＧｎ−Ｓのゲートは、ブロックデコーダ８１のノード８９０ｎに接続されている。制御信号ＲＤＥＣＡＤｎは、ノード８９０ｎから複数のスイッチユニット８２０のトランジスタＴＧｎ−Ｄ，ＴＧｎ−Ｓに共通に供給される。つまり、制御信号ＲＤＥＣＡＤｎの信号レベルに応じて、トランジスタＴＧｎは、オン又はオフされる。
制御信号ＲＤＥＣＡＤ及び制御信号ＲＤＥＣＡＤｎは、互いに相補の関係を有する。制御信号ＲＤＥＣＡＤがＨ（high）レベルである場合、制御信号ＲＤＥＣＡＤｎは、Ｌ（low）レベルである。これに対して、制御信号ＲＤＥＣＡＤがＬレベルである場合、制御信号ＲＤＥＣＡＤｎは、Ｈレベルである。
尚、Ｈレベルの信号は、ｎ型トランジスタをオン状態に設定するための電圧値を有する。ｐ型トランジスタは、Ｈレベルの信号によって、オフされる。Ｌレベルの信号は、ｐ型トランジスタをオン状態に設定するための電圧値を有する。ｎ型トランジスタは、Ｌレベルの信号によって、オフされる。
例えば、データの記憶のためにユーザーが使用可能なブロックに関して、ブロックデコーダ８１は、制御信号ＲＤＥＣＡＤをＨレベルに設定する。一方、不良なブロック（以下ではバッドブロックとよぶ）に関して、ブロックデコーダ８１は、制御信号ＲＤＥＣＡＤをＬレベルに設定する。
制御信号ＲＤＥＣＡＤ，ＲＤＥＣＡＤｎの信号レベルは、ブロックデコーダ８１内のバッドブロック情報に基づいて、制御される。
以下では、ブロックデコーダ８１内のバッドブロック情報に基づくスイッチユニット８２０の制御について、具体的に説明する。
制御信号ＲＤＥＣＡＤがＨレベルであり、制御信号ＲＤＥＣＡＤｎがＬレベルである場合、各ドライバ８３０の出力電圧が、オン状態のトランジスタＴＧを介して、ドレイン側セレクトゲート線ＳＧＤ、ワード線ＷＬ及びセレクトゲート線ＳＧＳにそれぞれ供給される。
これによって、ブロックＢＬＫの動作のための電圧が、選択ブロックＢＬＫに、供給される。
制御信号ＲＤＥＣＡＤがＬレベルであり、制御信号ＲＤＥＣＡＤｎがＨレベルである場合、各ドライバ８３０は、オフ状態のトランジスタＴＧによって、ブロックＢＬＫ内の配線ＳＧＤ，ＷＬ，ＳＧＳから電気的に分離される。この場合、ノードＶｓｓの電圧が、オン状態のトランジスタＴＧｎ−Ｄ，ＴＧｎ−Ｓを介して、ドレイン側セレクトゲート線ＳＧＤ及びセレクトゲート線ＳＧＳに供給される。
これによって、バッドブロックが駆動されないように、ブロックＢＬＫ内のセレクトゲート線ＳＧＤ，ＳＧＳの電位が、制御される。
＜ブロックデコーダの構成例＞
図７は、本実施形態のフラッシュメモリ内に含まれるブロックデコーダの構成例を模式的に示すブロック図である。
図７に示されるように、本実施形態のフラッシュメモリにおいて、ブロックデコーダ８１は、デコーダ部８１２、情報格納部８１３、信号出力部８１４及び判定部９０を含む。
デコーダ部８１２は、アドレスＡＤＲに対応した信号ＡＲＯＷを受信する。信号ＡＲＯＷに基づいて、デコーダ部８１２が制御（活性化）される。
情報格納部８１３は、共有ブロックデコーダ８１によって活性化が制御される複数のブロックＢＬＫのバッドブロック情報を格納する。
情報格納部８１３は、複数のラッチ回路（信号保持部）ＬＡＴを含む。１つのブロックデコーダ８１内に含まれるラッチ回路ＬＡＴの個数は、１つのブロックデコーダ８１に対応するブロックＢＬＫの個数に対応する。
１つのブロックデコーダ８１に４つのブロックＢＬＫが割り当てられる場合、４つのラッチ回路ＬＡＴが、情報格納部８１３内に設けられる。ラッチ回路ＬＡＴは、ブロックＢＬＫに１対１で対応している。
ラッチ回路ＬＡＴは、バッドブロック情報を保持できる。活性化されたブロックデコーダ８１において、ラッチ回路ＬＡＴ内のバッドブロック情報によって、ラッチ回路ＬＡＴに対応するブロックＢＬＫが、バッドブロック（不良）であるか否か示される。
例えば、１つのブロックＢＬＫに対するバッドブロック情報は、１ビットのデータ（Ｈレベル又はＬレベルの信号）で、示される。バッドブロック情報がＬレベルの信号である場合、そのブロックＢＬＫはバッドブロックである。バッドブロック情報がＨレベルの信号である場合、そのブロックＢＬＫは使用可能なブロックである。
例えば、バッドブロック情報は、フラッシュメモリの起動時（メモリシステム／ストレージデバイスの電源投入時）に、ＲＯＭ領域１８からラッチ回路ＬＡＴに転送される。バッドブロック情報は、メモリコントローラ５（又はホストデバイス）からフラッシュメモリ１に提供されてもよい。
バッドブロック情報は、フラッシュメモリ１の出荷時におけるテスト工程に得られる。但し、バッドブロック情報は、ユーザーの使用時（フラッシュメモリ１の出荷後）におけるブロックＢＬＫの劣化情報（例えば、ブロックの消去動作の回数）によって、得られてもよい。
複数のラッチ回路ＬＡＴは、共通の１つの配線（信号線、ノード）ＧＤに接続されている。
複数のラッチ回路ＬＡＴは、スイッチ素子（トランジスタ）Ｚを介して、ＲＯＭ領域１８に接続されている。
判定部９０は、バッドブロック情報に基づいて、アドレスによって選択されるべきブロックがバッドブロックであるか否か、判定する。
判定部９０は、デコーダ部８１２と信号出力部８１４との間に接続されている。
判定部９０の第１の端子は、ノードＮＤ０を介して、信号出力部８１４の入力端子に接続されている。判定部９０の第２の端子は、デコーダ部８１２の一端に接続されている。
判定部９０は、例えば、１つのトランジスタＱ１を含む。トランジスタＱ１のゲートは、ノードＧＤに接続されている。
ノードＧＤに出力されたラッチ回路ＬＡＴの信号に応じて、トランジスタＱ１が、オン、又は、オフする。すなわち、ノードＮＤ０の電位が変化する。つまり、ラッチ回路ＬＡＴに保存されたバッドブロック情報に応じてノードＮＤ０の電位が変化する。
信号出力部８１４は、バッドブロック情報が反映されたノードＮＤ０の電位に基づいて、制御信号ＲＤＥＣＡＤ，ＲＤＥＣＡＤｎの信号レベルを、決定する。
信号出力部８１４の一端（信号入力端子）は、ノードＮＤ０に接続されている。信号出力部８１４の他端（信号出力端子）は、ノード８９０，８９０ｎを介して、スイッチボックス８２に接続されている。
図７に示されるブロックデコーダの回路構成によって、本実施形態のフラッシュメモリ１は、比較的少ない素子数及び配線数によって構成されたブロックデコーダを、実現できる。
この結果として、本実施形態のフラッシュメモリは、製造コストを低減できる。
＜具体例＞
図８を用いて、本実施形態のフラッシュメモリのブロックデコーダの内部構成について、説明する。
図８は、本実施形態のフラッシュメモリの１つのブロックデコーダ（共有ブロックデコーダ）の内部構成の具体例の１つを示す等価回路図である。
上述のように、１つのブロックデコーダは、情報格納部８１３としての複数のラッチ回路（例えば、４個のラッチ回路）ＬＡＴを含む。図８において、図示の簡略化のために、１つのラッチ回路ＬＡＴの内部構成のみが、図示されている。
図８に示されるように、１つのブロックデコーダ８１内において、複数のラッチ回路ＬＡＴが、ノード（配線）ＧＤに接続されている。
ラッチ回路ＬＡＴは、フリップフロップＦＦを含んでいる。フリップフロップＦＦは、４つのトランジスタＦ１，Ｆ２，Ｆ３，Ｆ４を含む。
ｎ型トランジスタＦ１の一端は、ノードＮＤ１に接続されている。ｎ型トランジスタＦ１の他端は、グランドノードＶｓｓに接続されている。ｐ型トランジスタＦ２の一端は、ノードＮＤ１に接続されている。ｐ型トランジスタＦ２の他端は、ｐ型トランジスタＰ１を介して、電源ノードＶＤＤＡに接続されている。
ｎ型トランジスタＦ１のゲートと、ｐ型トランジスタＦ２のゲートとは、ノードＮＤ１ｂに接続されている。
ｎ型トランジスタＦ３の一端は、ノードＮＤ１ｂに接続されている。ｎ型トランジスタＦ３の他端は、グランドノードＶｓｓに接続されている。ｐ型トランジスタＦ４の一端は、ノードＮＤ１ｂに接続されている。ｐ型トランジスタＦ４の他端は、ｐ型トランジスタＰ２を介して、電源ノードＶＤＤＡに接続されている。
ｎ型トランジスタＦ３のゲートと、ｐ型トランジスタＦ４のゲートとは、ノードＮＤ１に接続されている。
フリップフロップＦＦに対する電圧の供給の制御素子として、ｐ型トランジスタＰ１，Ｐ２が、フリップフロップＦＦに接続されている。
ｐ型トランジスタＰ１の一端は、ｐ型トランジスタＦ２の他端に接続されている。ｐ型トランジスタＰ１の他端は、電源ノードＶＤＤＡに接続されている。
ｐ型トランジスタＰ１のゲートに、制御信号ＲＦＳＥＴが、供給される。制御信号ＲＦＳＥＴの信号レベルに応じて、Ｐ型トランジスタＰ１が、オンされる、又は、オフされる。
ｐ型トランジスタＰ２の一端は、ｐ型トランジスタＦ４の他端に接続されている。ｐ型トランジスタＰ２の他端は、電源ノードＶＤＤＡに接続されている。
ｐ型トランジスタＰ２のゲートに、制御信号ＲＦＲＳＴが、供給される。制御信号ＲＦＲＳＴの信号レベルに応じて、ｐ型トランジスタＰ２が、オンされる、又は、オフされる。
ラッチ回路ＬＡＴは、ｐ型トランジスタＰ３，Ｐ４を含む。
ｐ型トランジスタＰ３の一端は、ｐ型トランジスタＦ２の他端に接続されている。ｐ型トランジスタＰ３の他端は、電源ノードＶＤＤＡに接続されている。ｐ型トランジスタＰ４の一端は、ｐ型トランジスタＦ４の他端に接続されている。ｐ型トランジスタＰ４の他端は、電源ノードＶＤＤＡに接続されている。
ｐ型トランジスタＰ３，Ｐ４のゲートは、後述のノードＲＤＥＣ−ＳＥＬに接続されている。ノードＲＤＥＣ−ＳＥＬの電位が、制御信号ＲＤＥＣ−ＳＥＬとして、ｐ型トランジスタＰ３，Ｐ４のゲートに供給される。制御信号ＲＤＥＣ−ＳＥＬの信号レベルに応じて、ｐ型トランジスタＰ３が、オンされる、又は、オフされる。
ｐ型トランジスタＰ３，Ｐ４は、トランジスタＰ１，Ｐ２とは異なる制御信号ＲＤＥＣ−ＳＥＬによって、フリップフロップＦＦに対する電源電圧ＶＤＤＡの供給を、制御する。
ラッチ回路ＬＡＴは、ｎ型トランジスタＮ１，Ｎ２を含む。ｎ型トランジスタＮ１，Ｎ２は、ラッチ回路ＬＡＴの転送ゲートとして機能する。
ｎ型トランジスタＮ１の一端は、ノードＮＤ１に接続されている。ｎ型トランジスタＮ１の他端は、ノードＧＤに接続されている。
ｎ型トランジスタＮ１のゲートに制御信号ＲＦＳＥＴｄが、供給される。制御信号ＲＦＳＥＴｄの信号レベルに応じて、ｎ型トランジスタＮ１は、オンされる、又は、オフされる。
ｎ型トランジスタＮ２の一端は、ノードＮＤ１ｂに接続されている。ｎ型トランジスタＮ２の他端は、ノードＧＤに接続されている。
ｎ型トランジスタＮ２のゲートに、制御信号ＲＦＲＳＴｄが、供給される。制御信号ＲＦＲＳＴｄの信号レベルに応じて、ｎ型トランジスタＮ２は、オンされる、又は、オフされる。
尚、１つのブロックデコーダ８１内の情報格納部８１３において、複数のラッチ回路ＬＡＴは、実質的に同じ回路構成を有している。但し、複数のラッチ回路ＬＡＴのそれぞれは、互いに独立な制御信号ＲＦＳＥＴ，ＲＦＳＥＴｄ，ＲＦＲＳＴ，ＲＦＲＳＴｄによって、制御される。
判定部９０は、ｎ型トランジスタＱ１を有している。
ｎ型トランジスタＱ１の一端は、ノードＮＤ０に接続されている。ｎ型トランジスタＱ１の他端は、デコーダ部８１２の第１の端子（トランジスタＲＷａの一端）に接続されている。
ｎ型トランジスタＱ１のゲートは、ノードＧＤに接続されている。
ｎ型トランジスタＱ１は、ラッチ回路ＬＡＴからノードＧＤに出力された信号に応じて、オン又はオフされる。すなわち、ｎ型トランジスタＱ１は、バッドブロック情報に応じて、オン又はオフされる。
デコーダ部８１２は、複数のｎ型トランジスタＲＷ（ＲＷａ，・・・，ＲＷｚ）を含む。デコーダ部８１２内のトランジスタＲＷの個数は、ブロックＢＬＫのアドレスを示すビット数に応じる。複数のトランジスタＲＷの電流経路は、直列接続されている。
デコーダ部８１２の一端（高電位側）のｎ型トランジスタＲＷａに関して、ｎ型トランジスタＲＷａの一端は、ｎ型トランジスタＱ１を介して、ノードＮＤ０に接続されている。ｎ型トランジスタＲＷａの他端は、デコーダ部８１２内の他のｎ型トランジスタの一端に接続されている。
デコーダ部８１２の他端（低電位側）のｎ型トランジスタＲＷｚに関して、トランジスタＲＷｚの一端は、デコーダ部８１２内の他のｎ型トランジスタの他端に接続されている。トランジスタＲＷｚの他端は、トランジスタＳ２を介して、グランドノードＶｓｓに接続されている。
各トランジスタＲＷａ，・・・，ＲＷｚのゲートに、信号ＡＲＯＷａ，・・・，ＡＲＯＷｚが、それぞれ供給される。複数のトランジスタＲＷのうち１つのトランジスタ（例えば、トランジスタＲＷａ）のゲートに、複数の信号ＡＲＯＷのうち１つの信号（例えば、信号ＡＲＯＷａ）が、供給される。
選択アドレスＡＤＲに基づいて、ブロックデコーダ８１が活性化される場合に、活性化されるブロックデコーダ８１のデコーダ部８１２内の全てのｎ型トランジスタＲＷがオンされる。この場合、デコーダ部８１２に供給される信号ＡＲＯＷの全てが、Ｈレベルに設定されている。
ブロックデコーダ８１は、制御部８１８としてのトランジスタＳ１，Ｓ２を、を含む。トランジスタＳ１，Ｓ２は、ブロックデコーダ８１の活性化、ノードＮＤ０の充電及びノードＮＤ０の放電などを、担う。
ｐ型トランジスタＳ１が、電源ノードＶＤＤＡとノードＮＤ０との間に、設けられている。ｐ型トランジスタＳ１の一端は、電源ノードＶＤＤＡに接続されている。ｐ型トランジスタＳ１の他端は、ノードＮＤ０に接続されている。
ｎ型トランジスタＳ２が、デコーダ部８１２とグランドノードＶｓｓとの間に、設けられている。ｎ型トランジスタＳ２の一端は、ｎ型トランジスタＲＷｘの他端に接続されている。ｎ型トランジスタＳ２の他端は、グランドノードＶｓｓに接続されている。デコーダ部８１２の電流経路は、トランジスタＱ１とトランジスタＳ２との間に設けられている。
ｐ型トランジスタＳ１のゲート及びｎ型トランジスタＳ２のゲートに、制御信号ＲＤＥＣが、供給される。これによって、制御信号ＲＤＥＣの信号レベルに応じて、２つのトランジスタＳ１，Ｓ２のうち、一方のトランジスタがオンされ、他方のトランジスタがオフされる。
信号出力部８１４は、複数のインバータＩＮＶ（ＩＮＶ１，ＩＮＶ２，ＩＮＶ３）及びトランジスタＸ１，Ｘ２を含む。
インバータＩＮＶ１の入力端子は、ノードＮＤ０に接続されている。インバータＩＮＶ１の出力端子は、ノードＲＤＥＣ−ＳＥＬに接続されている。
インバータＩＮＶ２の入力端子は、ノードＲＤＥＣ−ＳＥＬに接続されている。インバータＩＮＶ２の出力端子は、ノードＲＤＥＣＡＤｎ及びインバータＩＮＶ３の入力端子に接続されている。
インバータＩＮＶ３の入力端子は、インバータＩＮＶ２の出力端子に接続されている。インバータＩＮＶ３の出力端子は、ｎ型トランジスタＸ１の一端に接続されている。
ｎ型トランジスタＸ１の他端は、ノードＲＤＥＣＡＤに接続されている。
制御信号ＢＳＴＯＦＦｎが、ｎ型トランジスタＸ１のゲートに供給されている。制御信号ＢＳＴＯＦＦｎの信号レベルに応じて、ｎ型トランジスタＸ１が、オンされる、又は、オフされる。Ｈレベルの制御信号ＢＳＴＯＦＦｎによって、トランジスタＸ１がオンされた場合において、インバータＩＮＶ３の出力信号が、制御信号ＲＤＥＣＡＤとして、スイッチボックス８２に出力される。
ｐ型トランジスタＸ２の一端は、ノードＮＤ０及びインバータＩＮＶ１の入力端子に接続されている。ｐ型トランジスタＸ２の他端は、電源ノードＶＤＤＡに接続されている。
ｐ型トランジスタＸ２のゲートは、ノードＲＤＥＣ−ＳＥＬ（インバータＩＮＶ１の出力端子）に接続されている。
ｐ型トランジスタＸ２は、ノードＲＤＥＣ−ＳＥＬの電位に応じて、オンされる、又は、オフされる。尚、ノードＲＤＥＣ−ＳＥＬの電位は、ラッチ回路ＬＡＴの制御信号ＲＤＥＣ−ＳＥＬとして、ラッチ回路ＬＡＴ内のトランジスタＰ３，Ｐ４のゲートに供給される。
ブロックデコーダ８１は、上記の素子に加えて、以下の素子を含む。
ｎ型トランジスタＱ２は、ｎ型トランジスタＱ１の電流経路に対して並列に接続されている。ｎ型トランジスタＱ２の一端は、ｎ型トランジスタＮＴＸの一端（ノードＮＤ０）に接続されている。ｎ型トランジスタＱ２の他端は、ｎ型トランジスタＱ１の他端に接続されている。トランジスタＱ２の電流経路は、トランジスタＱ１の電流経路に並列に接続されている。
制御信号ＲＯＭＢＡＥＮが、ｎ型トランジスタＱ２のゲートに、供給される。制御信号ＲＯＭＢＡＥＮの信号レベルによって、ｎ型トランジスタＱ２は、オンされる、又は、オフされる。
ｎ型トランジスタＱ２は、ｐ型トランジスタＤ１とデコーダ部８１２との間の接続経路となる。
ｎ型トランジスタＱ２によって、ｎ型トランジスタＱ１のオン／オフに依存せずに、電源ノードＶＤＤＡからデコーダ部８１２へ、電圧／電流が、供給される。
ノードＰＢＵＳＢＳは、ＲＯＭ領域１８に接続されている。
ノードＰＢＵＳＢＳは、２つのトランジスタＺ１，Ｚ２を経由して、ノードＧＤに接続されている。トランジスタＺ１，Ｚ２を介して、ＲＯＭ領域１８内のバッドブロック情報が、ラッチ回路ＬＡＴに転送される。
トランジスタＺ１の一端は、ノードＧＤ及び転送ゲートＮ１，Ｎ２の他端に接続されている。トランジスタＺ１の他端は、トランジスタＺ２の一端に接続されている。トランジスタＺ２の他端は、ノードＰＢＵＳＢＳに接続されている。
制御信号ＢＢＳＲＳ−ＥＮが、トランジスタＺ１のゲートに、供給される。制御信号ＢＢＳＲＳ−ＥＮによって、トランジスタＺ１が、オンされる、又は、オフされる。
トランジスタＺ２のゲートは、ノードＲＤＥＣ＿ＳＥＬに接続されている。ノードＲＤＥＣ−ＳＥＬの電位が、制御信号として、トランジスタＺ２のゲートに供給される。
（２） 動作例
図９を用いて、実施形態のメモリデバイスの動作例（フラッシュメモリの制御方法）について、説明する。図９は、実施形態のメモリデバイスに含まれるブロックデコーダの動作を説明するための模式図である。ここでは、図９に加えて、図１乃至図８も適宜用いて、本実施形態のフラッシュメモリのブロックデコーダの動作について、説明する。
＜不良情報の転送及び格納＞
本実施形態のフラッシュメモリは、ブロックデコーダに対する不良情報（バッドブロック情報）の転送及び格納を、図９に示される順序を一例として、実行する。
図１のストレージデバイス５００（メモリシステム９）に対して、電源電圧が印加され、ストレージデバイスが、起動する。
ストレージデバイス５００の起動時において、シーケンサ１９は、ブロックデコーダ８１内のラッチ回路ＬＡＴに対して、リセット動作を行う。
ラッチ回路ＬＡＴに、電源電圧ＶＤＤＡが供給される。
シーケンサ１９は、ラッチ回路ＬＡＴのリセット動作のために、制御信号ＲＤＥＣを、ＬレベルからＨレベルに変える（順序ａ１）。これによって、ブロックデコーダ８１は、イネーブル状態に設定される。
リセット動作の対象のデコーダ部８１２において、各トランジスタＲＷのゲートに、Ｈレベルの信号ＡＲＯＷが、供給される（順序ａ２）。
シーケンサ１９は、リセット動作のために、ノードＧＤをある電位に設定する。
シーケンサ１９は、制御信号ＲＦＲＳＴｄを、Ｈレベルに設定する（順序ａ３）。これによって、トランジスタＮ２がオンされる。
これによって、フリップフロップＦＦ内のノードＮＤ１，ＮＤ１ｂの電位が、リセット状態を示す電位に設定される。
制御信号ＲＦＲＳＴＤがＬレベルに設定された後、シーケンサ１９は、制御信号ＲＤＥＣを、Ｌレベルに設定する。Ｌレベルのデコード信号ＡＲＯＷが、各トランジスタＲＷに供給される。
これによって、ラッチ回路ＬＡＴに対するリセット動作が、完了する。
以下のようなセット動作によって、ストレージデバイスの起動時において、バッドブロック情報が、ブロックデコーダ８１に転送される。各ブロックＢＬＫのバッドブロック情報が、ブロックＢＬＫに対応するラッチ回路ＬＡＴに、格納される。
例えば、シーケンサ１９は、ＲＯＭ領域１８内のバッドブロック情報を、読み出す。シーケンサ１９は、ＲＯＭ領域１８内におけるあるブロックのバッドブロック情報（Ｈレベル又はＬレベルの信号）が、そのブロックＢＬＫに対応するブロックデコーダ８１に転送する。
バッドブロック情報は、ノードＰＢＵＳＢＳに供給される（順序ｂ１）。
シーケンサ１９は、バッドブロック情報をブロックデコーダ８１内に格納するために、ラッチ回路ＬＡＴに対してセット動作を実行する。
シーケンサ１９は、バッドブロック情報を格納すべきブロックデコーダ８１において、制御信号ＲＤＥＣの信号レベルをＨレベルに設定する（順序ｂ２）。シーケンサ１９は、制御信号ＢＢＳＲＳ−ＥＮを、Ｈレベルに設定する（順序ｂ３）。また、Ｈレベルのデコード信号ＡＲＯＷが、各トランジスタＲＷのゲートに供給される（順序ｂ４）。
シーケンサ１９は、制御信号ＲＯＭＢＡＥＮを、Ｈレベルに設定する。この時、制御信号（ノード）ＲＤＥＣ−ＳＥＬの信号レベルは、Ｈレベルに設定される。
これによって、トランジスタＺ１，Ｚ２が、オンされる。ノードＰＢＵＳＢＳが、ラッチ回路ＬＡＴと接続可能な状態になる。
シーケンサ１９は、制御信号ＲＦＳＥＴｄをＨレベルに設定する（順序ｂ５）。これによって、フリップフロップＦＦのノードＮＤ１が、ノードＰＢＵＳＢＳと電気的に接続される。
ノードＰＢＵＳＢＵの電位は、バッドブロック情報に応じて、Ｈレベル又はＬレベルに設定されている。
それゆえ、ノードＮＤ１の電位は、ノードＰＢＵＳＢＳの電位に応じて、Ｈレベル又はＬレベルに設定される。フリップフロップＦＦのノードＮＤ１ｎの電位は、ノードＮＤ１の電位と反対のレベルになる。
シーケンサ１９は、制御信号ＲＦＳＥＴｄの信号レベルを、ＨレベルからＬレベルに変える。これによって、ラッチ回路ＬＡＴのセット動作が完了する。シーケンサ１９は、制御信号ＲＤＥＣの信号レベルを、ＨレベルからＬレベルに変える。これによって、ブロックデコーダ８１が、非活性化される。
このように、バッドブロック情報が、ブロックデコーダ８１内のラッチ回路ＬＡＴ内に、格納される。
＜ブロックに対するアクセス＞
本実施形態のフラッシュメモリは、データの書き込み、データの読み出し及びデータの消去時において、ブロックデコーダ８１に格納されたバッドブロック情報を用いて、ブロックの活性化／非活性化を、以下のように制御する。
メモリコントローラ５は、ホストデバイス６００からの要求に応じて、コマンドＣＭＤ、制御信号ＣＮＴ及びアドレスＡＤＲを、フラッシュメモリ１に送信する。フラッシュメモリ１は、アドレスＡＤＲに示されるブロックに対して、コマンドＣＭＤに基づいた動作を開始する。
シーケンサ１９は、選択ブロックに対応するブロックデコーダ８１の制御信号ＲＤＥＣの信号レベルを、ＬレベルからＨレベルに変える（順序ｃ１）。
選択ブロックに対応するブロックデコーダ８１に対して、Ｈレベルの信号ＡＲＯＷが、デコーダ部８１２内の各トランジスタＲＷのゲートに供給される（順序ｃ２）。
このとき、ノードＮＤ０は、オフ状態のトランジスタＱ１によって、グランドノードＶｓｓから電気的に分離されている。それゆえ、ノードＮＤ０は、充電されている。
アドレスＡＤＲに基づいて、選択ブロックＢＬＫに対応するラッチ回路ＬＡＴ内のバッドブロック情報が、ノードＧＤに出力される。
例えば、シーケンサ１９は、制御信号ＲＦＳＥＴｄ（又は制御信号ＲＦＲＳＴｄ）の信号レベルを制御する（順序ｃ３）。これによって、フリップフロップＦＦのノードＮＤ１（又はノードＮＤ１ｂ）が、オン状態のトランジスタＮ１（又はトランジスタＮ２）を介して、ノードＧＤに電気的に接続される。
ノードＮＤ１（ノードＮＤ１ｂ）の電位に応じて、ノードＧＤの電位が、設定される。
例えば、バッドブロック情報を示す信号が、ラッチ回路ＬＡＴからノードＧＤに出力された後、転送ゲートＮ１（転送ゲートＮ２）は、オフされてもよい。
ノードＧＤの電位に応じて、トランジスタＱ１が、オン又はオフされる。
ノードＧＤの電位が、Ｈレベルである場合（選択ブロックが使用可能ブロックである場合）において、トランジスタＱ１は、オンされる（順序ｃ４）。
この場合、ノードＮＤ０は、グランドノードＶｓｓに電気的に接続される。それゆえ、ノードＮＤ０は放電され、ノードＮＤ０の電位は、Ｌレベルに設定される。
Ｌレベルの信号によって、インバータＩＮＶ１は、Ｈレベルの信号を出力する。
インバータＩＮＶ２に、ノードＲＤＥＣ−ＳＥＬ上のＨレベルの信号が、入力される。インバータＩＮＶ２は、Ｌレベルの信号を出力する。Ｌレベルの信号が、ノードＲＤＥＣＣＡＤｎに供給される。
インバータＩＮＶ３は、Ｈレベルの信号を、出力する。Ｈレベルの信号が、オン状態のトランジスタＱ１を介して、ノードＲＤＥＣＡＤに供給される。
これによって、制御信号ＲＤＥＣＡＤの信号レベルは、Ｈレベルに設定される。これに対して、制御信号ＲＤＥＣＡＤｎの信号レベルは、Ｌレベルに設定される。
この結果として、スイッチボックス８２内の転送トランジスタＴＧがオンされ、アドレスＡＤＲに示されるブロックＢＬＫが、活性化される。図６のスイッチユニット８２５によって、実行されるべき動作に応じたドライバ８３０−Ｄ，８３０−Ｗ，８３０−Ｓの出力電圧が、ブロックＢＬＫ内の各配線ＳＧＤ，ＷＬ，ＳＧＳに供給される。
したがって、アドレスＡＤＲに示されるブロックＢＬＫに対して、コマンドＣＭＤに対応する動作が、実行される。
ノードの電位が、Ｌレベルである場合（選択ブロックがバッドブロックである場合）、トランジスタＱ１は、オフされる（順序ｃ４ｘ）。
この場合、ノードＮＤ０は、充電状態を維持し、ノードＮＤ０の電位は、Ｈレベルに設定される。
Ｈレベルの信号によって、インバータＩＮＶ１は、Ｌレベルの信号を出力する。
インバータＩＮＶ２は、Ｈレベルの信号を、ノードＲＤＥＣＡＤｎに供給する。
インバータＩＮＶ３は、Ｌレベルの信号を、オン状態のトランジスタＸ１を介して、ノードＲＤＥＣＡＤに供給する。
これによって、制御信号ＲＤＥＣＡＤの信号レベルは、Ｌレベルに設定され、制御信号ＲＤＥＣＡＤｎの信号レベルは、Ｈレベルに設定される。
この結果として、転送トランジスタＴＧは、オフされ、アドレスＡＤＲに示されるブロックＢＬＫが、非活性化される。図６のスイッチユニット８２０によって、ブロックＢＬＫ内の各配線ＳＧＤ，ＳＧＳは、ドライバ回路８３から電気的に分離される。セレクトゲート線ＳＴＤ，ＳＴＳは、オン状態のトランジスタＴＧｎによって、グランドノードＶｓｓに接続される。
このように、アドレスＡＤＲに示されるブロックＢＬＫに対して、コマンドＣＭＤに対応する動作は、実行されない。
例えば、バッドブロックと置換されたリダンダンシブロックに対して、コマンドＣＭＤに対応する動作が、実行される。
以上のように、本実施形態のフラッシュメモリにおいて、ブロックデコーダ８１内のバッドブロック情報に基づいて、ブロックＢＬＫの活性化／非活性化が、制御される。
尚、図９に示されたブロックデコーダの動作例は一例であって、本実施形態のフラッシュメモリのブロックデコーダの動作は、図９の例に限定されない。
（３） 変形例
図１０を参照して、本実施形態のフラッシュメモリの変形例について、説明する。
図１０は、本実施形態のフラッシュメモリ内のブロックデコーダの変形例を示す等価回路図である。
図１０に示されるように、判定部９０のトランジスタＱ１は、デコーダ部８１２とグランドノードＶｓｓとの間に接続されてもよい。
尚、バッドブロック情報を示すための信号レベル、及び／又は、ラッチ回路ＬＡＴの構成に応じて、判定部９０としてのトランジスタＱ１は、ｐ型トランジスタでもよい。
ブロックデコーダ８１が、図１０の回路構成を有する場合であっても、図７及び図８のブロックデコーダと実質的に同じ効果を得ることができる。
（４）まとめ
本実施形態のフラッシュメモリは、図７乃至図１０に示されるデコーダ回路（ブロックデコーダ）の構成によって、デコーダ回路に用いられる素子数及び配線数を、削減できる。
例えば、従来のフラッシュメモリの共有ブロックデコーダは、バッドブロック情報を保持するラッチ回路毎に、判定部としてのトランジスタが、設けられている。また、アドレスに基づいて、複数の判定部のうち１つを活性化するためのトランジスタが、各判定部に対して、設けられている。
それゆえ、従来のフラッシュメモリの共有ブロックデコーダ内において、複数の判定部としてのトランジスタ、判定部の制御のためのトランジスタ、及び、複数の判定部と複数のラッチ回路とを接続するための配線が、設けられている。
これに対して、本実施形態のフラッシュメモリにおいて、ブロックデコーダ内の複数のラッチ回路に対して、１つの判定部（トランジスタ）が設けられていればよい。
したがって、本実施形態のフラッシュメモリは、フラッシュメモリの製造コストを低減できる。
（５）その他
上述の実施形態において、１つのブロックデコーダ８１が、複数のブロックＢＬＫに共有されるロウデコーダ回路の構成が示されている。
但し、図７乃至図１０の構成は、１つのブロックデコーダ８１が、１つのブロックＢＬＫに対応し、１つのブロックＢＬＫ内に設定された複数の制御単位に関して、ブロックデコーダの複数のラッチ回路ＬＡＴが、各制御単位の不良情報を保持してもよい。
例えば、１つのブロックデコーダ８１が、図４の３次元構造のメモリセルアレイにおける１つのブロックに対応する。ブロックデコーダ８１内の複数のラッチ回路ＬＡＴが、ブロック内の複数のストリングユニットＳＵに、関連付けられる。１つのラッチ回路ＬＡＴが、１つのストリングユニットＳＵの不良情報を保持する。
このように、１つのブロックデコーダが、１つのブロックデコーダ内の複数の制御単位に関する不良情報を保持してもよい。
この場合においても、図７乃至図１０を用いて説明した構成の効果と実質的に同じ効果が得られる。
本実施形態の３次元構造のメモリセルアレイを含むメモリセルアレイにおいて、１つのＮＡＮＤストリングは、２つの半導体ピラーを含んでもよい。
この場合、ＮＡＮＤストリングは、２つの半導体ピラーと、２つの半導体ピラーを接続する半導体部とを含む。
半導体部は、一方の半導体ピラーの下端を、他方の半導体ピラーの下端に接続する。
一方の半導体ピラーの上端は、ビット線に接続される。他方の半導体ピラーの上端は、ソース線に接続される。ドレイン側セレクトトランジスタは、一方の半導体ピラーの上部側に、設けられている。ソース側セレクトトランジスタは、他方の半導体ピラーの上部側に設けられている。ソース側セレクトトランジスタは、基板上方において、ドレイン側セレクトトランジスタと同じ高さに、位置している。
各半導体ピラーにおいて、メモリセルは、セレクトトランジスタと半導体部との間の領域において、半導体ピラーの側面上に、それぞれ設けられている。
上述の実施形態において、３次元構造のメモリセルアレイを有するフラッシュメモリが、例示されている。但し、本実施形態のフラッシュメモリは、２次元構造のメモリセルアレイを有するフラッシュメモリでもよい。２次元構造のメモリセルアレイは、複数のメモリセルが、Ｄ１方向及びＤ２方向に沿ってマトリックス状に、半導体基板上に配列されている。
本実施形態のメモリシステムに用いられるフラッシュメモリは、多値フラッシュメモリでもよい。
多値フラッシュメモリの読み出し動作は、以下のような判定電圧を含む。
Ａレベルの読み出し動作に選択されたワード線に印加される判定電圧は、例えば、０Ｖ〜０．５５Ｖの間である。但し、Ａレベルの判定電圧は、この値に限定されることなく、０．１Ｖ〜０．２４Ｖ、０．２１Ｖ〜０．３１Ｖ、０．３１Ｖ〜０．４Ｖ、０．４Ｖ〜０．５Ｖ、及び、０．５Ｖ〜０．５５Ｖのうち、いずれの範囲でもよい。
Ｂレベルの読み出し動作に選択されたワード線に印加される判定電圧は、例えば１．５Ｖ〜２．３Ｖの間である。但し、Ｂレベルの判定電圧は、この値に限定されず、１．６５Ｖ〜１．８Ｖ、１．８Ｖ〜１．９５Ｖ、１．９５Ｖ〜２．１Ｖ、及び、２．１Ｖ〜２．３Ｖのうち、いずれの範囲でもよい。
Ｃレベルの読み出し動作に選択されたワード線に印加される判定電圧は、例えば、３．０Ｖ〜４．０Ｖの間である。Ｂレベルの判定電圧は、、これに限定されることなく、３．０Ｖ〜３．２Ｖ、３．２Ｖ〜３．４Ｖ、３．４Ｖ〜３．５Ｖ、３．５Ｖ〜３．６Ｖ、及び、３．６Ｖ〜４．０Ｖのうち、いずれの範囲でもよい。
尚、読み出し動作の期間（ｔＲ）は、例えば、２５μｓ〜３８μｓ、 ３８μｓ〜７０μs、 ７０μｓ〜８０μｓのうち、いずれか１つの期間でよい。
多値フラッシュメモリの書き込み動作は、プログラム動作とベリファイ動作を含む。
多値フラッシュメモリの書き込み動作において、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば、１３．７Ｖ〜１４．３Ｖの間である。この電圧は、この値に限定されることなく、例えば、１３．７Ｖ〜１４．０Ｖ及び１４．０Ｖ〜１４．６Ｖのうち、いずれの範囲でもよい。
プログラム動作が、incremental step pulse Program（ＩＳＰＰ）方式である場合、ステップアップの電圧は、例えば、０．５Ｖ程度である。
非選択のワード線に印加される非選択電圧（パス電圧）は、例えば、６．０Ｖ〜７．３Ｖの範囲の値である。但し、非選択電圧は、この値に限定されることなく、例えば、７．３Ｖ〜８．４Ｖの範囲の値でもよく、６．０Ｖ以下でもよい。
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。
書き込み動作の時間（tProg）は、例えば、１７００μｓ〜１８００μｓ、 １８００μｓ〜１９００μｓ、及び、１９００μｓ〜２０００μｓのうち、いずれかの１つの期間でよい。
多値フラッシュメモリの消去動作は、半導体基板の上部上に形成され、かつ、メモリセルが上方に配置されたウェル領域に最初に印加される電圧は、例えば、１２Ｖ〜１３．６Ｖの範囲の値である。この電圧は、この値に限定されることなく、例えば、１３．６Ｖ〜１４．８Ｖ、１４．８Ｖ〜１９．０Ｖ、 １９．０〜１９．８Ｖ或いは１９．８Ｖ〜２１Ｖのうち、いずれかの範囲の値でよい。
消去動作の時間（tErase）は、例えば、３０００μｓ〜４０００μｓ、４０００μｓ〜５０００μｓ、及び、４０００μｓ〜９０００μｓのうち、いずれか１つの期間でよい。
メモリセルは、４ｎｍ〜１０ｎｍのトンネル絶縁膜を介して半導体ピラーの側面上に配置された電荷蓄積層を、有している。この電荷蓄積層は、２ｎｍ〜３ｎｍの膜厚を有する絶縁膜（例えば、ＳｉＮ又はＳｉＯＮなど）と３ｎｍ〜８ｎｍの膜厚のポリシリコンとの積層構造でもよい。また、ポリシリコンはＲｕのような金属を、含んでいてもよい。
電荷蓄積層上に、絶縁膜を有している。この絶縁膜は、例えば、３ｎｍ〜１０ｎｍの膜厚を有する下層Ｈｉｇｈ−ｋ膜と、３ｎｍ〜１０ｎｍの膜厚を有する上層Ｈｉｇｈ−ｋ膜と、下層及び上層Ｈｉｇｈ−ｋ膜に挟まれた４〜１０ｎｍの膜厚を有するシリコン酸化膜とを、含む。Ｈｉｇｈ−ｋ膜は、ＨｆＯなどの膜が挙げられる。また、シリコン酸化膜の膜厚は、Ｈｉｇｈ−ｋ膜の膜厚より厚くともよい。
絶縁膜上に、３ｎｍ〜１０ｎｍの膜厚の仕事関数調整用の材料を介して、３０ｎｍ〜７０ｎｍの膜厚を有する制御ゲート電極が設けられている。仕事関数調整用の材料は、ＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御ゲート電極は、Ｗ（タングステン）などの金属でもよい。
メモリセル間に、エアギャップが設けられてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１：フラッシュメモリ、１０：メモリセルアレイ、１２：ロウ制御回路、８１：ブロックデコーダ、８１２：デコーダ部、８１３：情報格納部、８１４：信号出力部、９０：判定部、ＬＡＴ：ラッチ回路、ＭＣ：メモリセル。

Claims (5)

  1. 複数のメモリ領域を含むメモリセルアレイと、
    前記複数のメモリ領域に対するアドレスのデコードを行うデコーダ回路と、
    を具備し、
    前記デコーダ回路は、
    前記アドレスに基づいて、前記デコーダ回路の活性化を制御するデコーダ部と、
    前記複数のメモリ領域の不良情報をそれぞれ保持する複数の情報保持部と、
    前記不良情報に基づいて、前記アドレスが示すメモリ領域を活性化するか否か判定する第１のトランジスタを含む判定部と、
    前記判定部の判定結果に基づいて、前記メモリ領域の制御のための制御信号を出力する信号出力部と、
    を含み、
    前記第１のトランジスタの第１の端子は、前記信号出力部の入力端子に接続され、前記第１のトランジスタの第２の端子は、前記デコーダ部の一端に接続され、
    前記第１のトランジスタのゲートは、前記複数の情報保持部に接続されている、
    メモリデバイス。
  2. 複数のメモリ領域を含むメモリセルアレイと、
    前記複数のメモリ領域に対するアドレスのデコードを行うデコーダ回路と、
    を具備し、
    前記デコーダ回路は、
    前記アドレスに基づいて、前記デコーダ回路の活性化を制御するデコーダ部と、
    前記複数のメモリ領域の不良情報をそれぞれ保持する複数の情報保持部と、
    前記不良情報に基づいて、前記アドレスが示すメモリ領域を活性化するか否か判定する第１のトランジスタを含む判定部と、
    前記判定部の判定結果に基づいて、前記メモリ領域の制御のための制御信号を出力する信号出力部と、
    を含み、
    前記デコーダ部の一端は、前記信号出力部の入力端子に接続され、
    前記デコーダ部の他端は、前記第１のトランジスタの第１の端子に接続され、
    前記第１のトランジスタの第２の端子は、グランド端子に接続され、
    前記第１のトランジスタのゲートは、前記複数の情報保持部に接続されている
    メモリデバイス。
  3. 前記複数の情報保持部のそれぞれは、
    前記不良情報を保持可能な第１の部分と、
    前記第１の部分の第１のノードと前記第１のトランジスタのゲートとの間に接続された第１の転送ゲートと、
    前記第１の部分の第２のノードと前記第１のトランジスタのゲートとの間に接続された第２の転送ゲートと、
    を含む請求項１又は２に記載のメモリデバイス。
  4. 前記第１のトランジスタの前記第１の端子に接続された第３の端子と、前記第１のトランジスタの他端に接続された第４の端子と、第２の制御信号が供給されるゲートを有する第２のトランジスタを、
    さらに具備する請求項１乃至３のうちいずれか１項に記載のメモリデバイス。
  5. 前記不良情報を、前記デコーダ回路の外部から前記複数の情報保持部に供給するための第１の配線と、
    前記第１の配線と前記複数の情報保持部との接続を制御する第３のトランジスタと、
    をさらに具備する請求項１乃至４のうちいずれか１項に記載のメモリデバイス。
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