JP6392010B2 - 試験用キャリア - Google Patents

Description

本発明は、ダイに形成された集積回路等の電子回路を試験するために、当該ダイが一時的に実装される試験用キャリアに関するものである。

減圧下においてベース部材とカバー部材との間にダイを挟み込み、その状態で大気圧に戻すことでベース部材とカバー部材との間にダイを保持する試験用キャリアが知られている（例えば特許文献１参照）。

この試験用キャリアでは、ベース部材に設けられた配線パターンを介して、ダイの電極が外部端子と電気的に接続されており、当該外部端子を介して試験装置がダイに形成された電子回路を試験する。

特開２０１３−１０４８３４号公報

ところで、被試験電子部品（ＤＵＴ：Device Under Test）が、ＣＰＵやＭＰＵのようなロジックデバイスである場合には、ダイ（ベアチップ）をパッケージングした後の最終試験工程において、当該ＤＵＴにＤＲＡＭ等のメモリデバイスを接続して、実動作に近い状態でＤＵＴを試験する場合がある。

三次元実装技術を用いてロジックチップの上にメモリチップを直接実装する場合にも、実動作に近い状態でＤＵＴを試験する必要がある。しかも、こうした三次元実装構造のデバイスは高価であるため、ロジックチップにメモリチップを実装する前に、当該ロジックチップをベアチップレベルで動作確認することが要求される。

しかしながら、上記の試験用キャリアを用いた試験では、実動作と同程度にメモリチップをロジックチップの近くに配置できず、高品質な試験を確保することが難しい、という問題がある。

本発明が解決しようとする課題は、実動作に近い状態での被試験電子部品の試験の品質向上を図ることが可能な試験用キャリアを提供することである。

［１］本発明に係る試験用キャリアは、被試験電子部品が一時的に実装されるベース部材と、前記ベース部材に実装され、前記被試験電子部品と電気的に接続される試験用電子部品と、前記被試験電子部品を覆うように前記ベース部材に重ねられたカバー部材と、を備えた試験用キャリアであって、前記試験用キャリアは、前記ベース部材と前記カバー部材の間に前記被試験電子部品を挟んだ状態で搬送されることを特徴とする。

［２］上記発明において、前記ベース部材は、前記試験用キャリアの第１の外部端子と、前記被試験電子部品と前記第１の外部端子を電気的に接続する第１の配線と、前記被試験電子部品と前記試験用電子部品を電気的に接続する第２の配線と、を有してもよい。

［３］上記発明において、前記ベース部材は、前記試験用電子部品が実装されたインタポーザと、前記第１の外部端子が設けられていると共に前記インタポーザを保持する配線基板と、を有しており、前記インタポーザは、前記被試験電子部品の第１及び第２の電極に接触する第１及び第２の内部端子が設けられた第１の主面と、前記試験用電子部品の第３の電極に接合された第３の内部端子が設けられた第２の主面と、を有し、前記第１の配線は、前記インタポーザと前記配線基板に設けられ、前記第１の内部端子と前記第１の外部端子を電気的に接続しており、前記第２の配線は、前記インタポーザに設けられ、前記第２の内部端子と前記第３の内部端子を電気的に接続していてもよい。

［４］本発明に係る試験用キャリアは、被試験電子部品が一時的に実装されるベース部材と、前記ベース部材に実装され、前記被試験電子部品と電気的に接続される試験用電子部品と、を備え、前記ベース部材は、前記試験用キャリアの第１の外部端子と、前記被試験電子部品と前記第１の外部端子を電気的に接続する第１の配線と、前記被試験電子部品と前記試験用電子部品を電気的に接続する第２の配線と、を有し、前記ベース部材は、前記試験用電子部品が実装されたインタポーザと、前記第１の外部端子が設けられていると共に前記インタポーザを保持する配線基板と、を有しており、前記インタポーザは、前記被試験電子部品の第１及び第２の電極に接触する第１及び第２の内部端子が設けられた第１の主面と、前記試験用電子部品の第３の電極に接合された第３の内部端子が設けられた第２の主面と、を有し、前記第１の配線は、前記インタポーザと前記配線基板に設けられ、前記第１の内部端子と前記第１の外部端子を電気的に接続し、前記第２の配線は、前記インタポーザに設けられ、前記第２の内部端子と前記第３の内部端子を電気的に接続しており、前記配線基板は、第１の開口を有する第１の配線基板と、前記第１の配線基板が積層された第２の配線基板と、を含み、前記インタポーザと前記試験用電子部品は、前記第１の配線基板と前記第２の配線基板の間に挟まれており、前記インタポーザの前記第１及び第２の内部端子は、前記第１の開口を介して前記被試験電子部品に対向していることを特徴とする。

［５］上記発明において、前記被試験電子部品は、ロジック集積回路を含み、前記試験用電子部品は、メモリ集積回路を含んでもよい。

［６］本発明に係る試験用キャリアは、被試験電子部品が一時的に実装されるベース部材と、前記ベース部材に実装され、前記被試験電子部品と電気的に接続される試験用電子部品と、を備え、前記被試験電子部品は、ロジック集積回路を含み、前記試験用電子部品は、メモリ集積回路と、前記被試験電子部品と前記メモリ集積回路の間の通信を記録する記録手段と、を含むことを特徴とする。

［７］上記発明において、前記被試験電子部品は、ロジック集積回路を含み、前記試験用電子部品は、前記被試験電子部品の試験に用いられる試験用回路を含んでもよい。

［８］上記発明において、前記ベース部材は、前記試験用キャリアの第２の外部端子と、前記試験用電子部品と前記第２の外部端子を電気的に接続する第３の配線と、を有してもよい。

［９］上記発明において、前記インタポーザの前記第２の主面は、前記試験用電子部品の第４の電極に接合された第４の内部端子を有しており、前記第３の配線は、前記インタポーザと前記配線基板に設けられ、前記第４の内部端子と前記第２の外部端子を電気的に接続していてもよい。

［１０］上記発明において、前記試験用キャリアは、前記被試験電子部品を覆うように前記ベース部材に重ねられたカバー部材をさらに備え、前記試験用キャリアは、前記ベース部材と前記カバー部材の間に前記被試験電子部品を挟んでもよい。

［１１］上記発明において、前記カバー部材は、前記被試験電子部品を覆うフィルムと、第２の開口が形成されていると共に、前記フィルムが貼り付けられたフレームと、を有しており、前記ベース部材と前記カバー部材との間に形成され、前記被試験電子部品を収容する収容空間は、外気に比して減圧されていてもよい。

［１２］上記発明において、前記フィルムは、自己粘着性を有する材料から構成されていてもよい。

［１３］上記発明において、前記被試験電子部品は、半導体ウェハをダイシングすることで形成されたダイであってもよい。

本発明では、被試験電子部品と電気的に接続される試験用電子部品を試験用キャリアが備えている。このため、実動作に近い状態での被試験電子部品の試験の品質向上を図ることが可能となる。

図１は、本発明の第１実施形態におけるデバイス製造工程の一部を示すフローチャートである。 図２は、本発明の第１実施形態における試験用キャリアの分解斜視図である。 図３は、本発明の第１実施形態における試験用キャリアの分解断面図である。 図４は、本発明の第１実施形態における試験用キャリアの変形例を示す分解断面図である。 図５は、本発明の実施形態における試験用キャリアの断面図である。 図６は、本発明の第１実施形態における試験用キャリアの電気的な接続関係を示すブロック図である。 図７は、本発明の第２実施形態における試験用キャリアの電気的な接続関係を示すブロック図である。 図８は、本発明の第２実施形態における試験用キャリアの分解断面図である。 図９は、本発明の第３実施形態における試験用キャリアの電気的な接続関係を示すブロック図である。

以下、本発明の実施形態を図面に基づいて説明する。

図１は本発明の第１実施形態におけるデバイス製造工程の一部を示すフローチャートである。

本実施形態では、半導体ウェハのダイシング後（図１のステップＳ１０の後）であって三次元実装や最終パッケージングの前（ステップＳ５０，Ｓ６０の前）に、試験用キャリア１０を用いてＤＵＴ９０の試験を行う（ステップＳ２０〜Ｓ４０）。

本実施形態におけるＤＵＴ９０は、ロジックＬＳＩ（Logic Large Scale Integration）が作り込まれたダイ（ベアチップ）であり、具体的には、ＣＰＵ（Central Processing Unit）或いはＭＰＵ（Micro Processing Unit）等のプロセッサのベアチップ等を例示することができる。なお、このＤＵＴ９０が、ロジックＬＳＩに加えて、メモリＬＳＩ等が作り込まれたＳｏＣ（System on Chip）であってもよい。本実施形態におけるＤＵＴ９０が、本発明における被試験電子部品の一例に相当し、本実施形態におけるロジックＬＳＩが、本発明におけるロジック集積回路の一例に相当する。

図１に示すように、本実施形態では、先ず、キャリア組立装置（不図示）によってＤＵＴ９０を試験用キャリア１０に一時的に実装する（ステップＳ２０）。次いで、この試験用キャリア１０を介してＤＵＴ９０と試験装置１（図６参照）を電気的に接続することで、ＤＵＴ９０の試験を実行する（ステップＳ３０）。そして、この試験が終了したら、試験用キャリア１０からＤＵＴ９０を取り出す（ステップＳ４０）。因みに、ＤＵＴ９０が取り出された試験用キャリア１０は、別のＤＵＴ９０の試験に再利用される。

一方、試験用キャリア１０から取り出されたＤＵＴ９０には、三次元実装技術を用いて他のダイが直接実装される（ステップＳ５０）。次いで、当該ＤＵＴ９０を本パッケージングすることで、デバイスが最終製品として完成する（ステップＳ６０）。ＤＵＴ９０に三次元実装される他のダイは、例えば、メモリＬＳＩが作り込まれたベアチップであり、具体的には、ＤＲＡＭ（Dynamic Random Access Memory）等のメモリのベアチップを例示することができる。

以下に、本実施形態においてＤＵＴ９０が一時的に実装される（仮パッケージングされる）試験用キャリア１０の構成について、図２〜図４を参照しながら説明する。

図２及び図３は本実施形態における試験用キャリアの分解斜視図及び分解断面図、図４は本実施形態における試験キャリアの変形例を示す分解断面図である。

本実施形態における試験用キャリア１０は、図２及び図３に示すように、ＤＵＴ９０が載置されたベース部材２０と、ベース部材２０に実装された試験用電子部品７０と、ベース部材２０に重ねられてＤＵＴ９０を覆うカバー部材８０と、を備えている。この試験用キャリア１０は、ベース部材２０とカバー部材８０との間にＤＵＴ９０を挟み込むことで、ＤＵＴ９０を保持する。

本実施形態における試験用キャリア１０が本発明における試験用キャリアの一例に相当する。また、本実施形態におけるベース部材２０が本発明におけるベース部材の一例に相当し、本実施形態における試験用電子部品７０が本発明における試験用電子部品の一例に相当し、本実施形態におけるカバー部材８０が本発明におけるカバー部材の一例に相当する。

ベース部材２０は、インタポーザ３０と配線基板４０を備えている。インタポーザ３０の下面３１２に試験用電子部品７０が恒久的に実装されているのに対し、試験の際にインタポーザ３０の上面３１１にＤＵＴ９０が一時的に実装される。また、このインタポーザ３０は、配線基板４０に保持されている。

本実施形態におけるインタポーザ３０が本発明におけるインタポーザの一例に相当し、本実施形態における配線基板４０が本発明における配線基板の一例に相当する。

インタポーザ３０は、例えば、シリコン（Ｓｉ）製のインタポーザである。図３に示すように、このインタポーザ３０の基材３１の上面３１１には、第１及び第２の内部端子３２１，３２２と第１の中継端子３３１が設けられている。

第１の内部端子３２１は、ＤＵＴ９０の第１の電極９１に対向するように配置されている。一方、第２の内部端子３２２は、当該ＤＵＴ９０の第２の電極９２に対向するように配置されている。また、第１の中継端子３３１は、第１の配線基板５０の突出部５２に設けられた第１の中継端子５５に対向するように配置されている。

これに対し、インタポーザ３０の基材３１の下面３１２には、第３の内部端子３２３が設けられている。第３の内部端子３２３は、試験用電子部品７０の第３の電極７０１に対向するように配置されている。

さらに、このインタポーザ３０には、第１及び第２の内部配線３４１，３４２が設けられている。第１の内部配線３４１は、インタポーザ３０の第１の内部端子３２１と第１の中継端子３３１を接続している。一方、第２の内部配線３４２は、インタポーザ３０の上下方向に貫通しており、インタポーザ３０の第２の内部端子３２２と第３の内部端子３２３を接続している。

試験用電子部品７０は、例えば、メモリＬＳＩ７１（図６参照）が作り込まれたベアチップである。試験用電子部品７０の第３の電極７０１がインタポーザ３０の第３の内部端子３２３に接合されており、試験用電子部品７０がインタポーザ３０の下面３１２に恒久的に実装されている。なお、この試験用電子部品７０は、メモリＬＳＩ７１を有していれば特に限定されず、例えば、最終パッケージングされたメモリデバイスであってもよい。

なお、インタポーザ３０の上面３１１における端子３２１，３２２，３３１の数や配置は、図２や図３に示す例に限定されず、例えば、ＤＵＴ９０の電極９１，９２の数や配置に応じて設定することができる。また、インタポーザ３０の下面３１２における端子３２３の数や配置も、図３に示す例に限定されず、例えば、試験用電子部品７０の電極７０１の数や配置に応じて設定することができる。

本実施形態におけるインタポーザ３０の上面３１１が本発明におけるインタポーザの第１の主面の一例に相当し、本実施形態におけるインタポーザ３０の下面３１２が本発明におけるインタポーザの第２の主面の一例に相当する。

また、本実施形態における第１の電極９１が本発明における第１の電極の一例に相当し、本実施形態における第２の電極９２が本発明における第２の電極の一例に相当し、本実施形態におけるメモリＬＳＩ７１が、本発明におけるメモリ集積回路の一例に相当し、本実施形態における第３の電極７０１が本発明における第３の電極の一例に相当する。

さらに、本実施形態における第１の内部端子３２１が本発明における第１の内部端子の一例に相当し、本実施形態における第２の内部端子３２２が本発明における第２の内部端子の一例に相当し、本発明における第３の内部端子３２３が本発明における第３の内部端子の一例に相当し、本実施形態における第２の内部配線３４２が本発明における第２の配線の一例に相当する。

配線基板４０は、第１の配線基板５０と第２の配線基板６０を備えている。本実施形態における第１の配線基板５０が発明における第１の配線基板に相当し、本実施形態における第２の配線基板６０が本発明における第２の配線基板の一例に相当する。

第１の配線基板５０は、開口５１を中央に有する枠状の多層配線基板である。この第１の配線基板５０の開口５１の上部には突出部５２が設けられている。この突出部５２は、開口５１の内側に向かって突出している。開口５１は、インタポーザ３０を収容可能な内径を有している。これに対し、突出部５２の間の距離はインタポーザ３０の外形よりも小さくなっている。

この第１の配線基板５０には、第１の外部端子５３と第１の中継端子５５が設けられている。第１の外部端子５３は、当該第１の配線基板５０の上面の外縁近傍に設けられている。一方、第１の中継端子５５は、第１の配線基板５０の突出部５２の下面に設けられている。

また、この第１の配線基板５０には、第１の内部配線５７が設けられている。この第１の内部配線５７は、第１の中継端子５５と第１の外部端子５３を接続している。この第１の内部配線５７によって、第１の中継端子５５のピッチと比較して、第１の外部端子５３のピッチが広げられている。

なお、第１の配線基板５０における端子５３，５５の数や配置は、図２や図３に示す例に特に限定されない。

第２の配線基板６０は、２段の凹部６１，６２を中央に有するプリント配線基板である。この第２の配線基板６０の第１の凹部６１は、インタポーザ３０を収容可能な内径を有している。第２の凹部６２は、第１の凹部６１の中央に設けられており、試験用電子部品７０を収容可能であり、且つ、インタポーザ３０の外形よりも小さな内径を有している。

図３に示すように、第１の配線基板５０と第２の配線基板６０とが相互に積層されて固定されている。この際、試験用電子部品７０は、第２の配線基板６０の第２の凹部６２に収容され、インタポーザ３０は、第１の配線基板５０の開口５１及び第２の配線基板６０の第１の凹部６１に収容されている。このため、インタポーザ３０と試験用電子部品７０は、第１の配線基板５０と第２の配線基板６０の間に挟まれて保持されている。この状態において、インタポーザ３０の第１及び第２の内部端子３２１，３２２は、第１の配線基板５０の開口５１を介して上方に露出しており、ＤＵＴ９０の電極９１，９２と対向することが可能となっている。

また、インタポーザ３０の第１の中継端子３３１と、第１の配線基板５０の第１の中継端子５５と、が接合されている。このため、インタポーザ３０の第１の内部配線３４１及び第１の中継端子３３１と第１の配線基板５０の第１の中継端子５５及び第１の内部配線５７を介して、インタポーザ３０の第１の内部端子３２１と第１の配線基板５０の第１の外部端子５３が電気的に接続されている。

本実施形態における開口５１が本発明における第１の開口の一例に相当し、本実施形態における第１の外部端子５３が本発明における第１の外部端子の一例に相当する。また、本実施形態では、インタポーザ３０の第１の内部配線３４１及び第１の中継端子３３１と、第１の配線基板５０の第１の中継端子５５及び第１の内部配線５７とが、本発明における第１の配線の一例に相当する。

なお、第１の外部端子５３の設置位置は特に限定されない。例えば、図４に示すように、第１の外部端子５３を第２の配線基板６０の下面に設けてもよい。この場合には、スルーホール等の内部配線６３を第２の配線基板６０に形成し、当該内部配線６３を介して第１の内部配線５７と第１の外部端子５３を接続する。

この図４に示す例では、インタポーザ３０の第１の内部配線３４１及び第１の中継端子３３１と、第１の配線基板５０の第１の中継端子５５及び第１の内部配線５７と、第２の配線基板６０の内部配線６３とが、本発明における第１の配線の一例に相当する。

図２及び図３に戻り、カバー部材８０は、カバーフレーム８１と、カバーフィルム８２と、を備えている。本実施形態におけるカバーフレーム８１が本発明におけるフレームの一例に相当し、本実施形態におけるカバーフィルム８２が本発明におけるフィルムの一例に相当する。

カバーフレーム８１は、開口８１１を中央に有する枠状のリジッドな基板である。このカバーフレーム８１は、例えば、ポリアミドイミド樹脂、セラミックス、ガラス等の絶縁性材料から構成されている。本実施形態における開口８１１が、本発明における第２の開口の一例に相当する。

一方、カバーフィルム８２は、柔軟性と自己粘着性（タック性）を備えた弾性材料から構成されたフィルムである。このカバーフィルム８２を構成する具体的な材料としては、例えば、シリコーンゴムやポリウレタン等を例示することができる。ここで、「自己粘着性」とは、粘着剤や接着剤を用いることなく被粘着物に粘着することのできる特性を意味する。

このカバーフィルム８２は、開口８１１を含めたカバーフレーム８１の全面に接着剤（不図示）によって貼り付けられている。このように、本実施形態では、柔軟なカバーフィルム８２が、剛性の高いカバーフレーム８１に貼り付けられているので、カバー部材８０のハンドリング性の向上が図られている。なお、カバー部材８０をカバーフィルム８２のみで構成してもよい。

以上に説明した試験用キャリア１０は、次のように組み立てられる。

図５は本実施形態における試験用キャリアの断面図であり、図６は本実施形態における試験用キャリアの電気的な接続関係を示すブロック図である。

先ず、カバー部材８０を反転させて、ＤＵＴ９０の第１及び第２の電極９１，９２が上方を向くような姿勢で、当該ＤＵＴ９０をカバーフィルム８２の上に載置する。

この際、本実施形態では、上述のように、カバー部材８０が自己粘着性を有しているので、ＤＵＴ９０をカバーフィルム８２の上に載置するだけで、ＤＵＴ９０をカバーフィルム８２に仮止めすることができる。

次いで、ＤＵＴ９０の第１及び第２の電極９１，９２を、インタポーザ３０の第１及び第２の内部端子３２１，３２２に対して位置決めする。次いで、大気圧に比した環境下で、カバー部材８０の上にベース部材２０を重ねて、ベース部材２０とカバー部材８０の間にＤＵＴ９０を挟み込む。

次いで、ベース部材２０とカバー部材８０との間にＤＵＴ９０を挟み込んだままの状態で、試験用キャリア１０を大気圧環境に戻すことで、図５に示すように、ベース部材２０とカバー部材８０との間に形成された収容空間１５内にＤＵＴ９０が保持される。

因みに、ＤＵＴ９０の第１及び第２の電極９１，９２とインタポーザ３０の第１及び第２の内部端子３２１，３２２とは、半田等で固定されていない。本実施形態では、図５に示すように、収容空間１５が大気圧に比して負圧となっているので、ＤＵＴ９０がカバーフィルム８２によって押圧されて、ＤＵＴ９０の電極９１，９２とインタポーザ３０の内部端子３２１，３２２が相互に接触している。

以上のように組み立てられた試験用キャリア１０は、試験装置１に運ばれて、当該試験装置１のコンタクタが試験用キャリア１０の第１の外部端子５３に接触する。図５及び図６に示すように、この第１の外部端子５３は、第１の配線基板５０の第１の内部配線５７やインタポーザ３０の第１の内部配線３４１を介して、ＤＵＴ９０と電気的に接続されており、試験装置１は、試験用キャリア１０を介して、ＤＵＴ９０の試験を実行する。

この際、本実施形態では、同図に示すように、ＤＵＴ９０と試験用電子部品７０がインタポーザ３０の第２の内部配線３４２を介して電気的に接続されている。このため、試験の実行中に、ＤＵＴ９０が試験用電子部品７０のメモリＬＳＩ７１と通信することができ、実動作に近い状態でＤＵＴ９０を試験することができる。

このように、本実施形態では、試験用キャリア１０が、ＤＵＴ９０と電気的に接続される試験用電子部品７０を備えているため、実動作に近い状態でのＤＵＴ９０の試験の品質向上を図ることが可能となる。

なお、以上説明した実施形態は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記の実施形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。

図７は本発明の第２実施形態における試験用キャリアの電気的な接続関係を示すブロック図、図８は本発明の第２実施形態における試験用キャリアの分解断面図である。

図７に示すように、試験用電子部品７０が、メモリＬＳＩ７１に加えて、記録回路７２を備えてもよい。この記録回路７２は、ＤＵＴ９０の試験中に当該ＤＵＴ９０とメモリＬＳＩ７１との間の通信を記録する回路である。

この場合には、図８に示すように、第４の内部端子３２４、第３の内部配線３４３及び第２の中継端子３３２が、インタポーザ３０に設けられていると共に、第２の中継端子５６、第２の内部配線５８及び第２の外部端子５４が、第１の配線基板５０に設けられている。インタポーザ３０の第４の内部端子３２４は、試験用電子部品７０の第４の電極７０２に接合されている。また、記録回路７２に記録された通信記録は、第２の外部端子５４を介して試験装置１に出力される。

なお、本実施形態における記録回路７２が本発明における記録手段の一例に相当し、本実施形態における第２の外部端子５４が本発明における第２の外部端子の一例に相当し、本実施形態における第４の内部端子３２４が本発明における第４の内部端子の一例に相当し、本実施形態における第４の電極７０２が本発明における第４の電極の一例に相当する。また、本実施形態では、インタポーザ３０の第３の内部配線３４３及び第２の中継端子３３２と、第１の配線基板５０の第２の中継端子５６及び第２の内部配線５８とが、本発明における第３の配線の一例に相当する。

図９は本発明の第３実施形態における試験用キャリアの電気的な接続関係を示すブロック図である。

図９に示すように、試験用電子部品７０が、メモリＬＳＩに代えて、ＤＵＴ９０の試験に用いられる試験用回路７３を備えてもよい。この試験用回路７３の具体例としては、例えば、ＤＵＴ９０用のＢＩＳＴ（Built-in self test）回路を例示することができる。

この場合にも、図７に示す例と同様に、図８に示すように、第４の内部端子３２４、第３の内部配線３４３及び第２の中継端子３３２が、インタポーザ３０に設けられていると共に、第２の中継端子５６、第２の内部配線５８及び第２の外部端子５４が、第１の配線基板５０に設けられている。また、インタポーザ３０の第４の内部端子３２４は、試験用電子部品７０の第４の電極７０２に接合されている。

なお、この試験用回路７３が、ＤＵＴ９０のロジックＬＳＩに組み込まれたＢＩＳＴ回路と補完的な関係を有するＢＩＳＴ回路であってもよい。或いは、試験用回路７３が、ＤＵＴ９０の試験を実行するテスタチップであってもよい。また、試験用回路７３に加えて、試験用電子部品７０がメモリＬＳＩ７１を備えてもよい。

本実施形態における試験用回路７３が本発明における試験用回路の一例に相当し、本実施形態における第２の外部端子５４が本発明における第２の外部端子の一例に相当し、本実施形態における第４の内部端子３２４が本発明における第４の内部端子の一例に相当し、本実施形態における第４の電極７０２が本発明における第４の電極の一例に相当する。また、本実施形態では、インタポーザ３０の第３の内部配線３４３及び第２の中継端子３３２と、第１の配線基板５０の第２の中継端子５６及び第２の内部配線５８とが、本発明における第３の配線の一例に相当する。

１…試験装置
１０…試験用キャリア
１５…収容空間
２０…ベース部材
３０…インタポーザ
３１…基材
３１１…上面
３１２…下面
３２１〜３２４…第１〜第４の内部端子
３３１〜３３２…第１〜第２の中継端子
３４１〜３４３…第１〜第３の内部配線
４０…配線基板
５０…第１の配線基板
５１…開口
５２…突出部
５３〜５４…第１〜第２の外部端子
５５〜５６…第１〜第２の中継端子
５７〜５８…第１〜第２の内部配線
６０…第２の配線基板
６１…第１の凹部
６２…第２の凹部
６３…内部配線
７０…試験用電子部品
７０１〜７０２…第３〜第４の電極
７１…メモリ集積回路
７２…記憶回路
７３…ＢＩＳＴ回路
８０…カバー部材
８１…カバーフレーム
８１１…開口
８２…カバーフィルム
９０…ＤＵＴ
９１〜９２…第１〜第２の電極

Claims (10)

1. 被試験電子部品が一時的に実装されるベース部材と、
   前記ベース部材に実装され、前記被試験電子部品と電気的に接続される試験用電子部品と、
   前記被試験電子部品を覆うように前記ベース部材に重ねられたカバー部材と、を備えた試験用キャリアであって、
   前記試験用キャリアは、前記ベース部材と前記カバー部材の間に前記被試験電子部品を挟んだ状態で搬送されることを特徴とする試験用キャリア。
2. 請求項１に記載の試験用キャリアであって、
   前記ベース部材は、
   前記試験用キャリアの第１の外部端子と、
   前記被試験電子部品と前記第１の外部端子を電気的に接続する第１の配線と、
   前記被試験電子部品と前記試験用電子部品を電気的に接続する第２の配線と、を有することを特徴とする試験用キャリア。
3. 請求項２に記載の試験用キャリアであって、
   前記ベース部材は、
   前記試験用電子部品が実装されたインタポーザと、
   前記第１の外部端子が設けられていると共に前記インタポーザを保持する配線基板と、を有しており、
   前記インタポーザは、
   前記被試験電子部品の第１及び第２の電極に接触する第１及び第２の内部端子が設けられた第１の主面と、
   前記試験用電子部品の第３の電極に接合された第３の内部端子が設けられた第２の主面と、を有し、
   前記第１の配線は、前記インタポーザと前記配線基板に設けられ、前記第１の内部端子と前記第１の外部端子を電気的に接続しており、
   前記第２の配線は、前記インタポーザに設けられ、前記第２の内部端子と前記第３の内部端子を電気的に接続していることを特徴とする試験用キャリア。
4. 被試験電子部品が一時的に実装されるベース部材と、
   前記ベース部材に実装され、前記被試験電子部品と電気的に接続される試験用電子部品と、を備え、
   前記ベース部材は、
   前記試験用キャリアの第１の外部端子と、
   前記被試験電子部品と前記第１の外部端子を電気的に接続する第１の配線と、
   前記被試験電子部品と前記試験用電子部品を電気的に接続する第２の配線と、を有し、
   前記ベース部材は、
   前記試験用電子部品が実装されたインタポーザと、
   前記第１の外部端子が設けられていると共に前記インタポーザを保持する配線基板と、を有し、
   前記インタポーザは、
   前記被試験電子部品の第１及び第２の電極に接触する第１及び第２の内部端子が設けられた第１の主面と、
   前記試験用電子部品の第３の電極に接合された第３の内部端子が設けられた第２の主面と、を有し、
   前記第１の配線は、前記インタポーザと前記配線基板に設けられ、前記第１の内部端子と前記第１の外部端子を電気的に接続し、
   前記第２の配線は、前記インタポーザに設けられ、前記第２の内部端子と前記第３の内部端子を電気的に接続しており、
   前記配線基板は、
   第１の開口を有する第１の配線基板と、
   前記第１の配線基板が積層された第２の配線基板と、を含み、
   前記インタポーザと前記試験用電子部品は、前記第１の配線基板と前記第２の配線基板の間に挟まれており、
   前記インタポーザの前記第１及び第２の内部端子は、前記第１の開口を介して前記被試験電子部品に対向していることを特徴とする試験用キャリア。
5. 請求項１〜４のいずれか一項に記載の試験用キャリアであって、
   前記被試験電子部品は、ロジック集積回路を含み、
   前記試験用電子部品は、メモリ集積回路を含むことを特徴とする試験用キャリア。
6. 被試験電子部品が一時的に実装されるベース部材と、
   前記ベース部材に実装され、前記被試験電子部品と電気的に接続される試験用電子部品と、を備え、
   前記被試験電子部品は、ロジック集積回路を含み、
   前記試験用電子部品は、
   メモリ集積回路と、
   前記被試験電子部品と前記メモリ集積回路の間の通信を記録する記録手段と、を含むことを特徴とする試験用キャリア。
7. 請求項１〜４のいずれか一項に記載の試験用キャリアであって、
   前記被試験電子部品は、ロジック集積回路を含み、
   前記試験用電子部品は、前記被試験電子部品の試験に用いられる試験用回路を含むことを特徴とする試験用キャリア。
8. 請求項６又は７に記載の試験用キャリアであって、
   前記ベース部材は、
   前記試験用キャリアの第２の外部端子と、
   前記試験用電子部品と前記第２の外部端子を電気的に接続する第３の配線と、を有することを特徴とする試験用キャリア。
9. 請求項４又は６に記載の試験用キャリアであって、
   前記試験用キャリアは、前記被試験電子部品を覆うように前記ベース部材に重ねられたカバー部材をさらに備え、
   前記試験用キャリアは、前記ベース部材と前記カバー部材の間に前記被試験電子部品を挟むことを特徴とする試験用キャリア。
10. 請求項９に記載の試験用キャリアであって、
    前記カバー部材は、
    前記被試験電子部品を覆うフィルムと、
    第２の開口が形成されていると共に、前記フィルムが貼り付けられたフレームと、を有しており、
    前記ベース部材と前記カバー部材との間に形成され、前記被試験電子部品を収容する収容空間は、外気に比して減圧されていることを特徴とする試験用キャリア。

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