JP6390429B2 - 固体撮像素子およびその駆動方法、並びに電子機器 - Google Patents

Description

本技術は、固体撮像素子およびその駆動方法、並びに電子機器に関し、特に、低解像度画像を出力する場合の消費電力を低減させることができるようにする固体撮像素子およびその駆動方法、並びに電子機器に関する。

昨今の撮像装置は、高解像度の画像撮影のために、数１００万〜数１０００万画素の極めて多数の画素を持つ撮像素子を備えたものが多くなってきている。しかし、高解像度での撮像を必要としない場合もある。また、高解像度画像をメモリに記録すると、必要となるメモリ容量が増大するので、記録可能な画像枚数を優先したい場合もある。

このような状況を考慮し、高画素数の撮像素子を備えた撮像装置では、撮像素子からの出力画素信号をそのままメモリに記録せず、出力画素数を間引く処理や、複数画素の加算演算などを含む合成処理によって、総画素数を削減してメモリに記録する処理が多く行われている。このような画素数削減処理を開示した技術として、例えば特許文献１がある。

特開２０１２−１７５６００号公報

このような画素数を削減した低解像度画像を出力する場合には、消費電力も、より低減できることが望ましい。

本技術は、このような状況に鑑みてなされたものであり、低解像度画像を出力する場合の消費電力を低減させることができるようにするものである。

本技術の第１の側面の固体撮像素子は、行列状に配置された複数の画素のうち、垂直方向の異なる重みの複数画素の画素信号と、水平方向の異なる重みの複数画素の画素信号とを加算した水平垂直画素加算信号を出力する画素加算部と、前記画素加算部から出力された前記水平垂直画素加算信号をAD変換するAD変換部とを備え、前記画素加算部は、垂直方向の前記複数画素の露光時間を異なる時間に制御することで、前記垂直方向の異なる重みの複数画素の画素信号を生成する。

本技術の第２の側面の固体撮像素子の駆動方法は、固体撮像素子が、行列状に配置された複数の画素のうち、垂直方向の異なる重みの複数画素の画素信号と、水平方向の異なる重みの複数画素の画素信号とを加算した水平垂直画素加算信号を出力し、出力された前記水平垂直画素加算信号をAD変換することを含み、前記垂直方向の異なる重みの複数画素の画素信号は、垂直方向の前記複数画素の露光時間を異なる時間に制御することで生成する。

本技術の第３の側面の電子機器は、行列状に配置された複数の画素のうち、垂直方向の異なる重みの複数画素の画素信号と、水平方向の異なる重みの複数画素の画素信号とを加算した水平垂直画素加算信号を出力する画素加算部と、前記画素加算部から出力された前記水平垂直画素加算信号をAD変換するAD変換部とを備え、前記画素加算部は、垂直方向の前記複数画素の露光時間を異なる時間に制御することで、前記垂直方向の異なる重みの複数画素の画素信号を生成する固体撮像素子を備える。

本技術の第１乃至第３の側面においては、行列状に配置された複数の画素のうち、垂直方向の異なる重みの複数画素の画素信号と、水平方向の異なる重みの複数画素の画素信号とを加算した水平垂直画素加算信号が出力され、出力された前記水平垂直画素加算信号がAD変換される。前記垂直方向の異なる重みの複数画素の画素信号は、垂直方向の前記複数画素の露光時間を異なる時間に制御することで生成される。

固体撮像素子および電子機器は、独立した装置であっても良いし、１つの装置を構成している内部ブロックであっても良い。

本技術の第１乃至第３の側面によれば、低解像度画像を出力する場合の消費電力を低減させることができる。

本技術が適用された固体撮像素子の概略構成を示すブロック図である。 画素アレイ部の画素配列例を示す図である。 画素回路の例を示す図である。 ２×２の画素加算モードの処理を説明する図である。 ２×２の画素加算モードの処理を説明する図である。 垂直方向の画素の感度制御について説明する図である。 垂直方向の画素の感度制御について説明する図である。 水平方向の画素の感度制御について説明する図である。 第１の画素加算方法で２×２の画素加算モードの処理手順を説明する図である。 各画素の駆動制御のタイミングチャートを示す図である。 ２×２の画素加算モードの第２の画素加算方法を説明する図である。 第２の画素加算方法で２×２の画素加算モードの処理手順を説明する図である。 ４×４の画素加算モードの第１の画素加算方法を説明する図である。 第１の画素加算方法で４×４の画素加算モードの処理手順を説明する図である。 ４×４の画素加算モードの第２の画素加算方法を説明する図である。 第２の画素加算方法で４×４の画素加算モードの処理手順を説明する図である。 第１の画素加算方法と第２の画素加算方法を併用する固体撮像素子の概略構成図である。 第１の画素加算方法で実行する場合の接続例を説明する図である。 第２の画素加算方法で実行する場合の接続例を説明する図である。 本技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。

＜固体撮像素子の構成例＞
図１は、本技術が適用された固体撮像素子の概略構成を示すブロック図である。

図１に示される固体撮像素子１は、画素アレイ部１１、垂直駆動部１２、容量加算部１３、AD変換部１４、水平駆動部１５、システム制御部１６、画素駆動線１７、垂直信号線１８、信号処理部１９、及びDAC２０から構成されている。

画素アレイ部１１は、受光した光量に応じた光電荷を生成しかつ蓄積する光電変換部を有する画素が行方向及び列方向に、即ち、行列状に２次元配置された構成となっている。ここで、行方向とは画素行の画素の配列方向、即ち、水平方向を言い、列方向とは画素列の画素の配列方向、即ち、垂直方向を言う。画素の具体的な回路構成については後述する。

画素アレイ部１１の行列状の画素配列に対して、画素行ごとに画素駆動線１７が水平方向に沿って配線され、画素列ごとに垂直信号線１８が垂直方向に沿って配線されている。画素駆動線１７は、画素から画素信号を読み出す際の駆動を行うための駆動信号を伝送する。図１では、画素駆動線１７について１本の配線として示しているが、１本に限られるものではない。画素駆動線１７の一端は、垂直駆動部１２の各行に対応した出力端に接続されている。

垂直駆動部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素を全画素同時あるいは行単位等で駆動する。垂直駆動部１２の具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。

読出し走査系は、画素から画素信号を読み出すために、画素アレイ部１１の画素を行単位で順に選択走査する。画素から読み出される画素信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。

この掃出し走査系による掃出し走査により、読出し行の画素の光電変換部から不要な電荷が掃き出されることによって光電変換部がリセットされる。そして、この掃出し走査系による不要電荷を掃き出す（リセットする）ことにより、所謂電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。

読出し走査系による読出し動作によって読み出される画素信号は、その直前の読出し動作または電子シャッタ動作以降に受光した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、画素における光電荷の露光期間となる。

垂直駆動部１２によって選択走査された画素行の各画素から出力される画素信号は、画素列ごとに垂直信号線１８の各々を通して容量加算部１３に入力される。

容量加算部１３は、垂直信号線１８を介して入力される画素信号を蓄積する容量素子（図８の容量素子CPなど）を、画素列に対応して備える。容量加算部１３は、複数画素の画素信号を一つの画素信号として出力する場合に、水平方向の複数画素の画素信号を加算する。容量加算部１３は、垂直駆動部１２とともに、水平方向および垂直方向に複数の画素の画素信号を加算した水平垂直画素加算信号を出力する画素加算部を構成している。

AD変換部１４は、複数のADC(Analog-Digital Converter)２１を有し、各々のADC２１は、画素アレイ部１１の画素列に対応して配置されている。各ADC２１は、同列の画素から垂直信号線１８を介して供給される画素信号を、CDS(Correlated Double Sampling；相関２重サンプリング)処理し、さらにAD変換処理する。

ADC２１には、参照信号生成部としてのDAC（Digital to Analog Converter）２０から、時間経過に応じてレベル（電圧）が階段状に変化するランプ信号が供給される。

ADC２１は、画素アレイ部１１の同列の画素が出力する画素信号と、DAC２０からのランプ信号とを比較するコンパレータ（比較器）と、コンパレータの比較時間をカウントするアップダウンカウンタを有する。

コンパレータ（比較器）は、画素信号とランプ信号とを比較して得られる差信号をアップダウンカウンタに出力する。例えば、ランプ信号が画素信号より大である場合にはHi(High)の差信号がアップダウンカウンタに供給され、ランプ信号が画素信号より小である場合にはLo(Low)の差信号がアップダウンカウンタに供給される。

アップダウンカウンタは、P相（Preset Phase）AD変換期間で、Hiの差信号が供給されている間だけダウンカウントするとともに、D相（Data Phase）AD変換期間で、Hiの差信号が供給されている間だけアップカウントする。そして、アップダウンカウンタは、P相AD変換期間のダウンカウント値と、D相AD変換期間のアップカウント値との加算結果を、CDS処理およびAD変換処理後の画素データとして出力する。なお、P相AD変換期間でアップカウントし、D相AD変換期間でダウンカウントしてもよい。

このCDS処理により、リセットノイズや画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。また、AD変換処理により、アナログの画素信号がデジタル信号に変換される。AD変換後の画素信号は、水平駆動部１５によって出力されるまで、ADC２１で一時的に保持される。

水平駆動部１５は、シフトレジスタやアドレスデコーダなどによって構成され、例えば、AD変換部１４の画素列に対応するADC２１を順番に選択する。この水平駆動部１５による選択走査により、ADC２１で一時的に保持されている画素信号が順番に出力される。

システム制御部１６は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、タイミングジェネレータで生成された各種のタイミングを基に、垂直駆動部１２、AD変換部１４、及び、水平駆動部１５などの駆動制御を行う。

信号処理部１９は、少なくとも演算処理機能を有し、AD変換部１４から出力される画素信号に対して演算処理等の種々の信号処理を行う。

DAC（Digital to Analog Converter）２０は、時間経過に応じてレベル（電圧）が階段状に変化するランプ信号を、参照信号として生成し、AD変換部１４の各ADC２１に出力する。

＜画素配列例＞
図２は、画素アレイ部１１の画素配列例を示している。

画素アレイ部１１には、行列状に複数の画素３１が配列されている。なお、図２では、画素アレイ部１１に含まれる画素３１のうち、８×８（垂直方向×水平方向）の６４画素の配列だけが示されているが、その他の画素３１についても同様である。

画素アレイ部１１における各画素３１の配列は、Ｒ（赤）、Ｇｂ、（緑）Ｇｒ（緑）、Ｂ（青）の２×２からなる４画素を一組として、その４画素を水平方向および垂直方向に繰り返し配列させたベイヤー配列となっている。なお、以下において、Ｒ、Ｇｂ、Ｇｒ、Ｂの画素３１を、それぞれ、Ｒ画素、Ｇｂ画素、Ｇｒ画素、Ｂ画素ともいう。

図２に示される各画素３１のうち、垂直方向に並ぶ４画素の領域である画素領域３２の画素回路が、例えば、図３に示すように構成されている。

＜画素の回路構成＞
図２に示した画素領域３２において垂直方向に並ぶ４画素は、Ｇｂ画素、Ｒ画素、Ｇｂ画素、Ｒ画素の画素配列であり、Ｇｂ画素とＲ画素がそれぞれ２画素となるので、図３の説明では、便宜的に、画素領域３２の上の画素３１から順に、Ｇｂ１画素、Ｒ１画素、Ｇｂ２画素、Ｒ２画素として区別して説明する。

画素領域３２は、光電変換部４１乃至４４、転送トランジスタ４５乃至４８、ＦＤ（フローティングディフュージョン）４９、リセットトランジスタ５０、増幅トランジスタ５１、及び選択トランジスタ５２により構成される。

光電変換部４１乃至４４のそれぞれは、例えば、PN接合のフォトダイオードで構成され、光を受光して光電荷を生成し、蓄積する。

転送トランジスタ４５は、駆動信号Ｔ１がアクティブ状態になるとこれに応答して導通状態になることで、光電変換部４１に蓄積されている光電荷をＦＤ４９に転送する。転送トランジスタ４６は、駆動信号Ｔ２がアクティブ状態になるとこれに応答して導通状態になることで、光電変換部４２に蓄積されている光電荷をＦＤ４９に転送する。転送トランジスタ４７は、駆動信号Ｔ３がアクティブ状態になるとこれに応答して導通状態になることで、光電変換部４３に蓄積されている光電荷をＦＤ４９に転送する。転送トランジスタ４８は、駆動信号Ｔ４がアクティブ状態になるとこれに応答して導通状態になることで、光電変換部４４に蓄積されている光電荷をＦＤ４９に転送する。

光電変換部４１と転送トランジスタ４５は、Ｇｂ１画素の画素内に配置され、光電変換部４２と転送トランジスタ４６は、Ｒ１画素の画素内に配置される。また、光電変換部４３と転送トランジスタ４７は、Ｇｂ２画素の画素内に配置され、光電変換部４４と転送トランジスタ４８は、Ｇｂ２画素の画素内に配置される。

ＦＤ４９は、光電変換部４１乃至４４から供給された光電荷を蓄積する。

リセットトランジスタ５０は、駆動信号ＲＳＴがアクティブ状態になるとこれに応答して導通状態になることで、ＦＤ４９の電位を所定のレベル（リセット電圧）にリセットする。

増幅トランジスタ５１は、ソース電極が選択トランジスタ５２を介して垂直信号線１８に接続されることにより、垂直信号線１８の一端に接続される定電流源回路部の負荷MOS（図示せず）とソースフォロワ回路を構成する。

選択トランジスタ５２は、増幅トランジスタ５１のソース電極と垂直信号線１８との間に接続されている。駆動信号ＳＥＬは、選択トランジスタ５２のゲート電極に選択信号として印加される。そして、選択トランジスタ５２は、駆動信号ＳＥＬがアクティブ状態になるとこれに応答して導通状態となり、画素領域３２を選択状態として増幅トランジスタ５１から出力される画素信号を垂直信号線１８に出力する。

以上のように、画素領域３２では、光電変換部４１乃至４４及び転送トランジスタ４５乃至４８は各画素３１に独立して設けられるが、ＦＤ４９、リセットトランジスタ５０、増幅トランジスタ５１、及び選択トランジスタ５２は、画素領域３２の４画素で共有されている。

画素アレイ部１１は、例えば、図３に示した４画素単位の画素領域３２の回路が、垂直方向と水平方向に繰り返し配置される構成となっている。なお、画素アレイ部１１の回路構成として、これ以外の構成を採用してもよい。

以上のような構成を有する固体撮像素子１は、動作モードとして、画素アレイ部１１の全画素から画素信号を出力する全画素読み出しモードと、画素アレイ部１１の画素数よりも少ない画素数の画素信号を出力する低解像度モードを有する。低解像度モードが実行される場合、固体撮像素子１は、行列状に配置された複数の画素３１の水平方向と垂直方向のそれぞれにおいて、複数の画素３１の画素信号を加算することにより画素数を削減した画素信号を出力する。

以下、固体撮像素子１の低解像度モードが実行される場合の動作について説明する。

＜２×２の画素加算モードの例＞
初めに、画素行および画素列において同色の２画素の画素信号を加算した画素加算信号を出力する２×２の画素加算モードの処理について説明する。

図４に示される画素ブロック７１は、２×２の画素加算モードにおける画素加算の処理単位となる４×４画素の画素領域を示している。

２×２の画素加算モードにおけるＧｂ画素の画素信号は、画素ブロック７１のうち、左上側の３×３の画素ブロック８１に含まれる４つのＧｂ画素の画素信号を加算して求められる。このとき、固体撮像素子１は、４つのＧｂ画素の画素信号を加算したときの重心位置９１が、図４に示されるように、画素ブロック８１の中心画素の左上端部となるように制御する。重心位置９１は、水平方向については、同行の２つのＧｂ画素の画素間を、１：３の距離比に分割した位置に相当し、また、垂直方向については、同列の２つのＧｂ画素の画素間を、１：３の距離比に分割した位置に相当する。

また、２×２の画素加算モードにおけるＢ画素の画素信号は、画素ブロック７１のうち、右上側の３×３の画素ブロック８２に含まれる４つのＢ画素の画素信号を加算して求められる。このとき、固体撮像素子１は、４つのＢ画素の画素信号を加算したときの重心位置９２が、図４に示されるように、画素ブロック８２の中心画素の右上端部となるように制御する。重心位置９２は、水平方向については、同行の２つのＢ画素の画素間を、１：３の距離比に分割した位置に相当し、また、垂直方向については、同列の２つのＢ画素の画素間を、１：３の距離比に分割した位置に相当する。

同様に、２×２の画素加算モードにおけるＲ画素の画素信号は、画素ブロック７１のうち、左下側の３×３の画素ブロック８３に含まれる４つのＲ画素の画素信号を加算して求められる。このとき、固体撮像素子１は、４つのＲ画素の画素信号を加算したときの重心位置９３が、図４に示されるように、画素ブロック８３の中心画素の右下端部となるように制御する。重心位置９３は、水平方向については、同行の２つのＲ画素の画素間を、１：３の距離比に分割した位置に相当し、また、垂直方向については、同列の２つのＲ画素の画素間を、１：３の距離比に分割した位置に相当する。

また、２×２の画素加算モードにおけるＧｒ画素の画素信号は、画素ブロック７１のうち、右下側の３×３の画素ブロック８４に含まれる４つのＧｒ画素の画素信号を加算して求められる。このとき、固体撮像素子１は、４つのＧｒ画素の画素信号を加算したときの重心位置９４が、図４に示されるように、画素ブロック８４の中心画素の右下端部となるように制御する。重心位置９４は、水平方向については、同行の２つのＧｒ画素の画素間を、１：３の距離比に分割した位置に相当し、また、垂直方向については、同列の２つのＧｒ画素の画素間を、１：３の距離比に分割した位置に相当する。

固体撮像素子１は、以上のように画素加算モードにおける画素信号の出力位置を、加算対象の複数画素の中心値からずらした位置とする。これにより、図５に示すように、出力画像全体としては、２×２の画素加算モードにおけるＲ画素、Ｇｂ画素、Ｇｒ画素、Ｂ画素それぞれの出力位置が均等となるので、偽色等を低減し、低解像度の画像を出力する場合の画質劣化を低減させることができる。

＜第１の画素加算方法＞
次に、２×２の画素加算モードにおいて、画素信号の出力位置を、加算対象の複数画素の中心値からずらした画素加算信号を生成する第１の画素加算方法について説明する。

第１の画素加算方法では、垂直方向の重心位置については、固体撮像素子１は、加算対象の複数画素の露光時間（感度）を変えることで、重心位置を制御する。

一方、水平方向の重心位置については、固体撮像素子１は、加算対象の複数画素の画素信号を蓄積する容量加算部１３の容量素子の容量比を変えることで、重心位置を制御する。

初めに、図６及び図７を参照して、画素アレイ部１１の垂直方向の画素３１の感度制御について説明する。

図６に示すように、画素アレイ部１１の各画素行を、上から順に、第１行（Ｌ１）、第２行（Ｌ２）、第３行（Ｌ３）、・・と呼ぶことにする。固体撮像素子１は、第１行の各画素３１を、長時間露光を行う高感度画素に設定する。また、固体撮像素子１は、第２行および第３行の各画素３１を、短時間露光を行う低感度画素に設定し、第４行および第５行の各画素３１を、長時間露光を行う高感度画素に設定する。以下同様に、２行単位で、高感度の画素行と、低感度の画素行が割り当てられる。

ここで、短時間露光を行う低感度画素と、長時間露光を行う高感度画素の感度比は、１：３に設定される。すなわち、低感度画素の露光時間：高感度画素の露光時間＝１：３である。

この場合、図７に示すように、例えば、高感度に設定された第１行のＧｂ画素と、低感度に設定された第３行のＧｂ画素との重心位置１０１は、第１行のＧｂ画素の下端部となる。すなわち、重心位置１０１は、第１行のＧｂ画素と第３行のＧｂ画素の画素中心間を、１：３の距離比に分割した位置に相当する。

このように、垂直方向の重心位置については、加算対象の複数画素の露光時間を変えることで、重心位置を制御することができる。

次に、図８を参照して、画素アレイ部１１の水平方向の画素３１の感度制御について説明する。

図８は、第１の画素加算方法により２×２の画素加算モードを実行する場合の容量加算部１３の構成を説明する図である。

なお、図８では、画素アレイ部１１の一部（８×８の画素配列）と、それに対応する容量加算部１３とAD変換部１４の構成が示されている。

容量加算部１３は、図８に示すように、画素アレイ部１１の画素列に対応して、容量素子（キャパシタ）CPを備える。容量加算部１３の各容量素子CPは、垂直信号線１８を介して供給される画素信号を蓄積する。

容量加算部１３では、第１列（Ｃ１）の容量素子CP１と第３列（Ｃ３）の容量素子CP３が並列に接続されており、第１列の容量素子CP１と第３列の容量素子CP３の容量比がCP１：CP３＝３：１に設定されている。第１列の容量素子CP１と第３列の容量素子CP３のそれぞれに蓄積された画素信号は、合算されて、AD変換部１４の第１列のADC２１−１に出力される。

また、容量加算部１３では、第２列（Ｃ２）の容量素子CP２と第４列（Ｃ４）の容量素子CP４が並列に接続されており、第２列の容量素子CP２と第４列の容量素子CP４の容量比がCP２：CP４＝１：３に設定されている。第２列の容量素子CP２と第４列の容量素子CP４のそれぞれに蓄積された画素信号は、合算されて、AD変換部１４の第４列のADC２１−４に出力される。

同様に、第５列（Ｃ５）の容量素子CP５と第７列（Ｃ７）の容量素子CP７が並列に接続されており、第５列の容量素子CP５と第７列の容量素子CP７の容量比がCP５：CP７＝３：１に設定されている。第５列の容量素子CP５と第７列の容量素子CP７のそれぞれに蓄積された画素信号は、合算されて、AD変換部１４の第５列のADC２１−５に出力される。

また、第６列（Ｃ６）の容量素子CP６と第８列（Ｃ８）の容量素子CP８が並列に接続されており、第６列の容量素子CP６と第８列の容量素子CP８の容量比がCP６：CP８＝１：３に設定されている。第６列の容量素子CP６と第８列の容量素子CP８のそれぞれに蓄積された画素信号は、合算されて、AD変換部１４の第８列のADC２１−８に出力される。

なお、第１の画素加算方法による２×２の画素加算モードでは、ADC２１−２、ADC２１−３、ADC２１−６、およびADC２１−７は使用されない。したがって、未使用のADC２１については電源供給をオフすることができるので、消費電力を低減させることができる。

次に、図９を参照して、第１の画素加算方法で２×２の画素加算モードを実行する場合の処理手順について説明する。

初めに、ステップＳ１において、画素アレイ部１１の各画素３１に対して露光制御処理が実行される。これにより、画素アレイ部１１の画素行ごとに高感度または低感度のいずれかの露光時間が設定され、露光が行われる。

図９に示される画素マップ１１１は、２×２の画素加算モードにおいてＲ、Ｇｂ、Ｇｒ、Ｂそれぞれ一つの画素信号を生成する処理単位である４×４の各画素３１の露光時間の比を示している。

画素マップ１１１の各画素３１に示される山括弧で囲まれた値は、低感度画素の露光時間を基準（１）としたときの各画素３１の露光時間を示している。低感度画素の露光時間が「１」であり、高感度画素の露光時間が「３」であり、低感度画素と高感度画素の露光時間の比（感度比）は１対３となっている。

次に、ステップＳ２において、垂直方向加算処理が実行される。具体的には、加算対象の垂直方向の低感度の画素３１と高感度の画素３１の画素信号が同時に読み出されることで、加算対象の垂直方向の複数画素の画素信号が加算され、容量加算部１３の容量素子CPに蓄積される。容量加算部１３の容量素子CPは、加算対象の垂直方向の複数画素の画素信号を加算した垂直画素加算信号を蓄積する。

図９の画素マップ１１２は、垂直方向加算処理により生成された垂直画素加算信号の４×４の画素領域内での重心位置を示す概念図である。

画素マップ１１２において、山括弧で囲まれた値＜３＋１＞は、その垂直画素加算信号が、低感度画素の露光時間「１」の画素信号と、高感度画素の露光時間「３」の画素信号を加算した信号であることを示している。

続いて、ステップＳ３において、水平方向加算処理が実行される。具体的には、容量加算部１３の加算対象の複数の容量素子CPに蓄積された画素信号が同時に出力されることで、加算対象の水平方向の複数画素の画素信号が加算される。ここで加算される画素信号は、垂直方向について加算済みの垂直画素加算信号である。したがって、ステップＳ３の処理により、垂直方向と水平方向の両方の加算対象の複数画素の画素信号を加重加算した水平垂直画素加算信号が生成される。

図９の画素マップ１１３は、水平方向加算処理により生成された水平垂直画素加算信号の４×４の画素領域内での重心位置を示す概念図である。画素マップ１１３が示すＲ、Ｇｂ、Ｇｒ、Ｂの画素信号の出力位置は、図４に示した画素ブロック７１に対するＲ画素、Ｇｂ画素、Ｇｒ画素、Ｂ画素の重心位置９１乃至９４と一致する。したがって、第１の画素加算方法によれば、２×２の画素加算モードにおけるＲ画素、Ｇｂ画素、Ｇｒ画素、Ｂ画素の出力位置を均等に配置することができ、画質劣化を低減した低解像度画像を出力することができる。

＜駆動タイミングチャート＞
図１０は、画素アレイ部１１の各画素３１の駆動制御のタイミングチャートを示している。

高感度に設定される行の各画素３１では、露光時間が時間ＬＴに設定される。一方、低感度に設定される行の各画素３１では、露光時間が、時間ＬＴの１／３の時間である時間ＳＴに設定される。

時刻ｔ１において、長い露光時間ＬＴだけ露光した第１行（Ｌ１）の各画素３１と、短い露光時間ＳＴだけ露光した第３行（Ｌ３）の各画素３１の画素信号が、同時に読み出される。

次に、時刻ｔ２において、短い露光時間ＳＴだけ露光した第２行（Ｌ２）の各画素３１と、長い露光時間ＬＴだけ露光した第４行（Ｌ４）の各画素３１の画素信号が、同時に読み出される。

次に、時刻ｔ３において、長い露光時間ＬＴだけ露光した第５行（Ｌ５）の各画素３１と、短い露光時間ＳＴだけ露光した第７行（Ｌ７）の各画素３１の画素信号が、同時に読み出される。

次に、時刻ｔ４において、短い露光時間ＳＴだけ露光した第６行（Ｌ６）の各画素３１と、長い露光時間ＬＴだけ露光した第８行（Ｌ８）の各画素３１の画素信号が、同時に読み出される。

第９行（Ｌ９）以降の各画素３１の画素信号についても同様に駆動制御される。

以上のように、第１の画素加算方法では、垂直方向については、露光時間（感度）を変えることで、加算対象の複数画素の重みが制御され、水平方向については、容量素子CPの容量比を変えることで、加算対象の複数画素の重みが制御される。これにより、垂直方向の異なる重みの複数画素の画素信号と、水平方向の異なる重みの複数画素の画素信号とを加算した水平垂直画素加算信号を出力することができる。

＜第２の画素加算方法＞
次に、図１１を参照して、２×２の画素加算モードにおいて、画素信号の出力位置を、加算対象の複数画素の中心値からずらした画素加算信号を生成する第２の画素加算方法について説明する。

図１１は、第２の画素加算方法により２×２の画素加算モードを実行する場合の固体撮像素子１の構成例を示している。なお、図１１では、図８と同様に、画素アレイ部１１、容量加算部１３、およびAD変換部１４の一部のみが示されている。

第２の画素加算方法では、固体撮像素子１は、垂直方向と水平方向のいずれの重心位置についても、加算対象の複数画素の露光時間（感度）を変えることで、重心位置を制御する。

具体的には、固体撮像素子１は、垂直方向に着目すると、第１行の各画素３１を、長時間露光を行う高感度画素に設定する。また、固体撮像素子１は、第２行および第３行の各画素３１を、短時間露光を行う低感度画素に設定し、第４行および第５行の各画素３１を、長時間露光を行う高感度画素に設定する。以下同様に、２行単位で、高感度の画素行と、低感度の画素行が割り当てられる。

また、水平方向に着目すると、固体撮像素子１は、第１列の各画素３１を、長時間露光を行う高感度画素に設定する。また、固体撮像素子１は、第２列および第３列の各画素３１を、短時間露光を行う低感度画素に設定し、第４列および第５列の各画素３１を、長時間露光を行う高感度画素に設定する。以下同様に、２列単位で、高感度の画素列と、低感度の画素列が割り当てられる。

なお、画素行の各画素３１に対して、異なる露光時間を設定して制御する技術としては、例えば、特開２００４−２８２５５２号公報に開示された技術を採用することができる。

一方、容量加算部１３については、第１の画素加算方法では、水平方向の加重比が容量比で制御されていたが、第２の画素加算方法では、水平方向の加重比も露光時間比で制御されるため、加算対象の容量素子CPの容量比は等しく設定される。

具体的には、容量加算部１３の第１列の容量素子CP１と第３列の容量素子CP３とが並列に接続されており、第１列の容量素子CP１と第３列の容量素子CP３の容量比がCP１：CP３＝１：１に設定されている。第１列の容量素子CP１と第３列の容量素子CP３のそれぞれに蓄積された画素信号は、合算されて、AD変換部１４の第１列のADC２１−１に出力される。

また、容量加算部１３の第２列の容量素子CP２と第４列の容量素子CP４とが並列に接続されており、第２列の容量素子CP２と第４列の容量素子CP４の容量比がCP２：CP４＝１：１に設定されている。第２列の容量素子CP２と第４列の容量素子CP４のそれぞれに蓄積された画素信号は、合算されて、AD変換部１４の第４列のADC２１−４に出力される。

第５列の容量素子CP５と第７列の容量素子CP７とが並列に接続されており、第５列の容量素子CP５と第７列の容量素子CP７の容量比がCP５：CP７＝１：１に設定されている。第５列の容量素子CP５と第７列の容量素子CP７のそれぞれに蓄積された画素信号は、合算されて、AD変換部１４の第５列のADC２１−５に出力される。

また、第６列の容量素子CP６と第８列の容量素子CP８とが並列に接続されており、第６列の容量素子CP６と第８列の容量素子CP８の容量比がCP６：CP８＝１：１に設定されている。第６列の容量素子CP６と第８列の容量素子CP８のそれぞれに蓄積された画素信号は、合算されて、AD変換部１４の第８列のADC２１−８に出力される。

第２の画素加算方法による２×２の画素加算モードにおいても、ADC２１−２、ADC２１−３、ADC２１−６、およびADC２１−７は使用されない。したがって、未使用のADC２１については電源供給をオフすることができるので、消費電力を低減させることができる。

次に、図１２を参照して、第２の画素加算方法で２×２の画素加算モードを実行する場合の処理手順について説明する。

初めに、ステップＳ１１において、画素アレイ部１１の各画素３１に対して露光制御処理が実行される。これにより、画素アレイ部１１の各画素３１に対して、所定の露光時間が設定され、露光が行われる。

図１２に示される画素マップ１２１は、２×２の画素加算モードにおいてＲ、Ｇｂ、Ｇｒ、Ｂそれぞれ一つの画素信号を生成する処理単位である４×４の各画素３１の露光時間の比を示している。

画素マップ１２１の各画素３１に示される山括弧で囲まれた値は、露光時間が最も短い画素３１の露光時間を基準（１）としたときの各画素３１の露光時間を示している。水平および垂直のいずれにおいても低感度に設定された画素３１の露光時間が＜１＞であり、水平または垂直の一方のみが高感度に設定された画素３１の露光時間が＜３＞であり、水平および垂直の両方が高感度に設定された画素３１の露光時間が＜９＞となっている。

次に、ステップＳ１２において、垂直方向加算処理が実行される。具体的には、加算対象の垂直方向の低感度の画素３１と高感度の画素３１の画素信号が同時に読み出されることで、加算対象の垂直方向の複数画素の画素信号が加算され、容量加算部１３の容量素子CPに蓄積される。容量加算部１３の容量素子CPは、加算対象の垂直方向の複数画素の画素信号を加算した垂直画素加算信号を蓄積する。

図１２に示される画素マップ１２２は、垂直方向加算処理により生成された垂直画素加算信号の４×４の画素領域内での重心位置を示す概念図である。

画素マップ１２２において、山括弧で囲まれた値＜３＋１＞は、その垂直画素加算信号が、露光時間「１」の画素信号と、露光時間「３」の画素信号を加算した信号であることを示している。また、山括弧で囲まれた値＜９＋３＞は、その垂直画素加算信号が、露光時間「９」の画素信号と、露光時間「３」の画素信号を加算した信号であることを示している。

続いて、ステップＳ１３において、水平方向加算処理が実行される。具体的には、容量加算部１３の加算対象の複数の容量素子CPに蓄積された画素信号が同時に出力されることで、加算対象の水平方向の複数画素の画素信号が加算される。ここで加算される画素信号は、垂直方向について加算済みの垂直画素加算信号である。したがって、ステップＳ１３の処理により、垂直方向と水平方向の両方の加算対象の複数画素の画素信号を加重加算した水平垂直画素加算信号が生成される。

図１２に示される画素マップ１２３は、水平方向加算処理により生成された水平垂直画素加算信号の４×４の画素領域内での重心位置を示す概念図である。画素マップ１２３が示すＲ、Ｇｂ、Ｇｒ、Ｂの画素信号の出力位置は、図４に示した画素ブロック７１に対するＲ画素、Ｇｂ画素、Ｇｒ画素、Ｂ画素の重心位置９１乃至９４と一致する。したがって、第２の画素加算方法によれば、２×２の画素加算モードにおけるＲ画素、Ｇｂ画素、Ｇｒ画素、およびＢ画素の出力位置を均等に配置することができ、画質劣化を低減した低解像度画像を出力することができる。

以上のように、第２の画素加算方法では、垂直方向と水平方向のいずれにおいても、露光時間（感度）を変えることで、加算対象の複数画素の重みが制御される。これにより、垂直方向の異なる重みの複数画素の画素信号と、水平方向の異なる重みの複数画素の画素信号とを加算した水平垂直画素加算信号を出力することができる。

第１の画素加算方法と第２の画素加算方法のいずれにおいても、AD変換の前で水平方向の複数画素の画素信号を加重加算するので、画素列の列数と同数のADC２１のうち、１／２のADC２１を休止させることができ、消費電力を低減させることができる。固体撮像素子１のAD変換部１４が画素列の列数の１／２のADC２１のみで予め構成される場合には、２倍のフレームレートで動作させることができる。

＜４×４の画素加算モードの例＞
上述の例では、低解像度モードの例として、画素行および画素列において同色の２画素の画素信号を加算する２×２の画素加算モードの処理の例について説明した。

次に、その他の低解像度モードの処理の例として、画素行および画素列において同色の４画素の画素信号を加算する４×４の画素加算モードの処理について説明する。

＜第１の画素加算方法＞
図１３は、第１の画素加算方法により４×４の画素加算モードを実行する場合の固体撮像素子１の構成例を示している。

４×４の画素加算モードでは、８×８の画素領域から、Ｒ、Ｇｂ、Ｇｒ、Ｂそれぞれ一つの画素信号が生成される。そのため、図１３では、画素アレイ部１１の８×８の画素領域と、それに対応する容量加算部１３およびAD変換部１４の部分のみを示している。

第１の画素加算方法で４×４の画素加算モードを実行する場合、固体撮像素子１は、第１行、第３行、第６行、および第８行の各画素３１を、長時間露光を行う高感度画素に設定する。また、固体撮像素子１は、第２行、第４行、第５行、および第７行の各画素３１を、短時間露光を行う低感度画素に設定する。

ここで、短時間露光を行う低感度画素と、長時間露光を行う高感度画素の感度比は、１：７に設定される。すなわち、低感度画素の露光時間：高感度画素の露光時間＝１：７である。

一方、水平方向の加重加算を行う容量加算部１３では、第１列の容量素子CP１、第３列の容量素子CP３、第５列の容量素子CP５、および第７列の容量素子CP７が並列に接続される。そして、容量素子CP１、容量素子CP３、容量素子CP５、および容量素子CP７の容量比は、CP１：CP３：CP５：CP７＝７：７：１：１に設定されている。容量素子CP１、容量素子CP３、容量素子CP５、および容量素子CP７のそれぞれに蓄積された画素信号は、合算されて、AD変換部１４の第１列のADC２１−１に出力される。

また、第２列の容量素子CP２、第４列の容量素子CP４、第６列の容量素子CP６、および第８列の容量素子CP８が並列に接続される。そして、容量素子CP２、容量素子CP４、容量素子CP６、および容量素子CP８の容量比は、CP２：CP４：CP６：CP８＝１：１：７：７に設定されている。容量素子CP２、容量素子CP４、容量素子CP６、および容量素子CP８のそれぞれに蓄積された画素信号は、合算されて、AD変換部１４の第８列のADC２１−８に出力される。

なお、第１の画素加算方法による４×４の画素加算モードでは、ADC２１−２乃至ADC２１−７は使用されない。したがって、未使用のADC２１については電源供給をオフすることができるので、消費電力を低減させることができる。

次に、図１４を参照して、第１の画素加算方法で４×４の画素加算モードを実行する場合の処理手順について説明する。

初めに、ステップＳ２１において、画素アレイ部１１の各画素３１に対して露光制御処理が実行される。これにより、画素アレイ部１１の画素行ごとに高感度または低感度のいずれかの露光時間が設定され、露光が行われる。

図１４に示される画素マップ１３１は、４×４の画素加算モードにおいてＲ、Ｇｂ、Ｇｒ、Ｂそれぞれ一つの画素信号を生成する処理単位である８×８の各画素３１の露光時間の比を示している。

画素マップ１３１の各画素３１に示される山括弧で囲まれた値は、低感度画素の露光時間を基準（１）としたときの各画素３１の露光時間を示している。低感度画素の露光時間が「１」であり、高感度画素の露光時間が「７」であり、低感度画素と高感度画素の露光時間の比（感度比）は１対７となっている。

次に、ステップＳ２２において、垂直方向加算処理が実行される。具体的には、加算対象の垂直方向の低感度の画素３１と高感度の画素３１の画素信号が同時に読み出されることで、加算対象の垂直方向の複数画素の画素信号が加算され、容量加算部１３の容量素子CPに蓄積される。容量加算部１３の容量素子CPは、加算対象の垂直方向の複数画素の画素信号を加算した垂直画素加算信号を蓄積する。

図１４に示される画素マップ１３２は、垂直方向加算処理により生成された垂直画素加算信号の８×８の画素領域内での重心位置を示す概念図である。

画素マップ１３２において、山括弧で囲まれた値＜７，７，１，１＞は、その垂直画素加算信号が、露光時間「７」、「７」、「１」、「１」の４画素の画素信号を加算した信号であることを示している。

続いて、ステップＳ２３において、水平方向加算処理が実行される。具体的には、容量加算部１３の加算対象の複数の容量素子CPに蓄積された画素信号が同時に出力されることで、加算対象の水平方向の複数画素の画素信号が加算される。ここで加算される画素信号は、垂直方向について加算済みの垂直画素加算信号である。したがって、ステップＳ２３の処理により、垂直方向と水平方向の両方の加算対象の複数画素の画素信号を加重加算した水平垂直画素加算信号が生成される。

図１４に示される画素マップ１３３は、水平方向加算処理により生成された水平垂直画素加算信号の８×８の画素領域内での重心位置を示す概念図である。画素マップ１３３が示すＲ、Ｇｂ、Ｇｒ、Ｂの画素信号の出力位置は均等に配置されている。したがって、第１の画素加算方法によれば、画質劣化を低減した低解像度画像を出力することができる。

＜第２の画素加算方法＞
次に、第２の画素加算方法により４×４の画素加算モードを実行する場合について説明する。

図１５は、第２の画素加算方法により４×４の画素加算モードを実行する場合の固体撮像素子１の構成例を示している。図１５においても、図１３と同様に、画素アレイ部１１、容量加算部１３、およびAD変換部１４の、８×８の画素領域に関する部分のみが示されている。

第２の画素加算方法では、上述したように、垂直方向と水平方向のいずれの重心位置についても、加算対象の複数画素の露光時間（感度）を変えることで、重心位置が制御される。

すなわち、垂直方向に着目すると、固体撮像素子１は、第１行、第３行、第６行、および第８行の各画素３１を、長時間露光を行う高感度画素に設定する。また、固体撮像素子１は、第２行、第４行、第５行、および第７行の各画素３１を、短時間露光を行う低感度画素に設定する。

ここで、垂直方向における低感度画素と高感度画素の感度比は、１：７に設定される。すなわち、垂直方向における低感度画素の露光時間：高感度画素の露光時間＝１：７である。

また、水平方向に着目すると、固体撮像素子１は、第１列、第３列、第６列、および第８列の各画素３１を、長時間露光を行う高感度画素に設定する。また、固体撮像素子１は、第２列、第４列、第５列、および第７列の各画素３１を、短時間露光を行う低感度画素に設定する。

ここで、水平方向における低感度画素と、長時間露光を行う高感度画素の感度比は、１：７に設定される。すなわち、水平方向における低感度画素の露光時間：高感度画素の露光時間＝１：７である。

一方、容量加算部１３では、第１列の容量素子CP１、第３列の容量素子CP３、第５列の容量素子CP５、および第７列の容量素子CP７が並列に接続される。そして、容量素子CP１、容量素子CP３、容量素子CP５、および容量素子CP７の容量比は、CP１：CP３：CP５：CP７＝１：１：１：１に設定されている。容量素子CP１、容量素子CP３、容量素子CP５、および容量素子CP７のそれぞれに蓄積された画素信号は、合算されて、AD変換部１４の第１列のADC２１−１に出力される。

また、第２列の容量素子CP２、第４列の容量素子CP４、第６列の容量素子CP６、および第８列の容量素子CP８が並列に接続される。そして、容量素子CP２、容量素子CP４、容量素子CP６、および容量素子CP８の容量比は、CP２：CP４：CP６：CP８＝１：１：１：１に設定されている。容量素子CP２、容量素子CP４、容量素子CP６、および容量素子CP８のそれぞれに蓄積された画素信号は、合算されて、AD変換部１４の第８列のADC２１−８に出力される。

第２の画素加算方法による４×４の画素加算モードにおいても、ADC２１−２乃至ADC２１−７は使用されない。したがって、未使用のADC２１については電源供給をオフすることができるので、消費電力を低減させることができる。

次に、図１６を参照して、第２の画素加算方法で４×４の画素加算モードを実行する場合の処理手順について説明する。

初めに、ステップＳ３１において、画素アレイ部１１の各画素３１に対して露光制御処理が実行される。これにより、画素アレイ部１１の各画素３１に対して、所定の露光時間が設定され、露光が行われる。

図１６に示される画素マップ１４１は、４×４の画素加算モードにおいてＲ、Ｇｂ、Ｇｒ、Ｂそれぞれ一つの画素信号を生成する処理単位である８×８の各画素３１の露光時間の比を示している。

画素マップ１４１の各画素３１に示される山括弧で囲まれた値は、露光時間が最も短い画素３１の露光時間を基準（１）としたときの各画素３１の露光時間を示している。水平および垂直のいずれにおいても低感度に設定された画素３１の露光時間が「１」であり、水平または垂直の一方のみが高感度に設定された画素３１の露光時間が「７」であり、水平および垂直の両方が高感度に設定された画素３１の露光時間が「４９」となっている。

次に、ステップＳ３２において、垂直方向加算処理が実行される。具体的には、加算対象の垂直方向の低感度の画素３１と高感度の画素３１の画素信号が同時に読み出されることで、加算対象の垂直方向の複数画素の画素信号が加算され、容量加算部１３の容量素子CPに蓄積される。容量加算部１３の容量素子CPは、加算対象の垂直方向の複数画素の画素信号を加算した垂直画素加算信号を蓄積する。

図１６に示される画素マップ１４２は、垂直方向加算処理により生成された垂直画素加算信号の８×８の画素領域内での重心位置を示す概念図である。

画素マップ１４２において、山括弧で囲まれた値＜４９，４９，７，７＞は、その垂直画素加算信号が、露光時間「４９」、「４９」、「７」、「７」の４画素の画素信号を加算した信号であることを示している。また、山括弧で囲まれた値＜７，７，１，１＞は、その垂直画素加算信号が、露光時間「７」、「７」、「１」、「１」の４画素の画素信号を加算した信号であることを示している。

続いて、ステップＳ３３において、水平方向加算処理が実行される。具体的には、容量加算部１３の加算対象の複数の容量素子CPに蓄積された画素信号が同時に出力されることで、加算対象の水平方向の複数画素の画素信号が加算される。ここで加算される画素信号は、垂直方向について加算済みの垂直画素加算信号である。したがって、ステップＳ３３の処理により、垂直方向と水平方向の両方の加算対象の複数画素の画素信号を加重加算した水平垂直画素加算信号が生成される。

図１４に示される画素マップ１４３は、水平方向加算処理により生成された水平垂直画素加算信号の８×８の画素領域内での重心位置を示す概念図である。画素マップ１４３が示すＲ、Ｇｂ、Ｇｒ、Ｂの画素信号の出力位置は均等に配置されている。したがって、第２の画素加算方法によれば、画質劣化を低減した低解像度画像を出力することができる。

４×４の画素加算モードでは、第１の画素加算方法と第２の画素加算方法のいずれにおいても、画素列の列数と同数のADC２１のうち、３／４のADC２１を休止させることができ、消費電力を低減させることができる。固体撮像素子１のAD変換部１４が画素列の列数の３／４のADC２１のみで予め構成される場合には、４倍のフレームレートで動作させることができる。

＜第１の画素加算方法と第２の画素加算方法の併用例＞
上述の例では、低解像度モードの実現方法として、第１の画素加算方法と、第２の画素加算方法について説明した。

第１の画素加算方法は、垂直方向については異なる露光時間を設定し、水平方向については容量加算部１３の容量素子CPにおいて異なる容量比を設定することで、出力画素信号の重心位置を制御する方法である。

第２の画素加算方法は、垂直方向および水平方向の両方について、異なる露光時間を設定することで、出力画素信号の重心位置を制御する方法である。

低解像度モードの実現方法として、第１の画素加算方法を採用した場合には、行単位で露光時間が同一となるので、画素３１の露光、読出しを制御する画素駆動線１７の配線数を削減することができ、画素内の開口領域を広く確保することが可能となる。

一方、低解像度モードの実現方法として、第２の画素加算方法を採用した場合には、各画素３１の露光時間制御の自由度が高まるので、様々な加重比を柔軟に選択して実行することができる。

固体撮像素子１をシリコン基板等の半導体基板上に製造する場合には、低解像度モードを実現するための構成として、上述した第１の画素加算方法または第２の画素加算方法のいずれか一方を選択して、選択した方法のみに対応する回路構成を採用することができる。

またあるいは、第１の画素加算方法及び第２の画素加算方法の両方を選択的に実行可能に固体撮像素子１を製造することも可能である。

そこで次に、２×２の画素加算モードを例に、全画素読み出しモードとともに、第１の画素加算方法と第２の画素加算方法の両方を選択的に実行可能な固体撮像素子１の構成について説明する。

図１７は、全画素読み出しモードとともに、第１の画素加算方法と第２の画素加算方法の両方を選択的に実行可能な固体撮像素子１の概略構成図を示している。

なお、図１７では、画素アレイ部１１の一部（第１行乃至第４行かつ第１列乃至第８列の画素３１）と、それに対応する容量加算部１３及びAD変換部１４の部分のみ示している。

画素アレイ部１１の各画素行には、例えば、水平方向の４画素単位で異なる露光時間を設定するため、４本の画素駆動線１７が配線されている。垂直信号線１８は、画素アレイ部１１の画素列にそれぞれ対応して配線されている。

容量加算部１３は、AD変換部１４の第１列のADC２１−１と接続される容量素子CP１として、３つの容量素子CP１−１、容量素子CP１−２、および容量素子CP１−３を備える。この３つの容量素子CP１−１、容量素子CP１−２、および容量素子CP１−３は並列に接続され、その容量比は、CP１−１：CP１−２：CP１−３＝３：３：１に設定されている。容量素子CP１に蓄積された画素信号は、ADC２１−１に出力される。

また、容量加算部１３は、AD変換部１４の第２列のADC２１−２と接続される容量素子CP２と、AD変換部１４の第３列のADC２１−３と接続される容量素子CP３を備える。容量素子CP２および容量素子CP３の容量は、容量素子CP１−１や容量素子CP１−２の容量と同一に設定されている。容量素子CP２に蓄積された画素信号は、ADC２１−２に出力され、容量素子CP３に蓄積された画素信号は、ADC２１−３に出力される。

また、容量加算部１３は、AD変換部１４の第４列のADC２１−４と接続される容量素子CP４として、３つの容量素子CP４−１、容量素子CP４−２、および容量素子CP４−３を備える。この３つの容量素子CP４−１、容量素子CP４−２、および容量素子CP４−３は並列に接続され、その容量比は、CP４−１：CP４−２：CP４−３＝３：３：１に設定されている。容量素子CP４に蓄積された画素信号は、ADC２１−４に出力される。

さらに、容量加算部１３は、セレクトスイッチＳＷ１乃至ＳＷ４も備える。

セレクトスイッチＳＷ１は、第３列の垂直信号線１８とセレクトスイッチＳＷ２との接続（オン・オフ）を切り替える。セレクトスイッチＳＷ２は、第１列の容量素子CP１−２若しくは容量素子CP１−３との接続か、または、そのどちらとも接続されない状態である非接続を切り替える。

セレクトスイッチＳＷ３は、第２列の垂直信号線１８とセレクトスイッチＳＷ４との接続を切り替える。セレクトスイッチＳＷ４は、第４列の容量素子CP４−２若しくは容量素子CP４−３との接続か、または、そのどちらとも接続されない状態である非接続を切り替える。

容量加算部１３は、第５列乃至第８列についても、上述した第１列乃至第４列と同様の構成を備える。

すなわち、容量加算部１３は、AD変換部１４の第５列のADC２１−５と接続される容量素子CP５として、３つの容量素子CP５−１、容量素子CP５−２、および容量素子CP５−３を備える。この３つの容量素子CP５−１、容量素子CP５−２、および容量素子CP５−３は並列に接続され、その容量比は、CP５−１：CP５−２：CP５−３＝３：３：１に設定されている。容量素子CP５に蓄積された画素信号は、ADC２１−５に出力される。

また、容量加算部１３は、AD変換部１４の第６列のADC２１−６と接続される容量素子CP６と、AD変換部１４の第７列のADC２１−７と接続される容量素子CP７を備える。容量素子CP６および容量素子CP７の容量は、容量素子CP５−１や容量素子CP５−２の容量と同一に設定されている。容量素子CP６に蓄積された画素信号は、ADC２１−６に出力され、容量素子CP７に蓄積された画素信号は、ADC２１−７に出力される。

また、容量加算部１３は、AD変換部１４の第８列のADC２１−８と接続される容量素子CP８として、３つの容量素子CP８−１、容量素子CP８−２、および容量素子CP８−３を備える。この３つの容量素子CP８−１、容量素子CP８−２、および容量素子CP８−３は並列に接続され、その容量比は、CP８−１：CP８−２：CP８−３＝３：３：１に設定されている。容量素子CP８に蓄積された画素信号は、ADC２１−８に出力される。

さらに、容量加算部１３は、セレクトスイッチＳＷ５乃至ＳＷ８も備える。

セレクトスイッチＳＷ５は、第７列の垂直信号線１８とセレクトスイッチＳＷ６との接続・非接続（オン・オフ）を切り替える。セレクトスイッチＳＷ６は、第５列の容量素子CP５−２若しくは容量素子CP５−３との接続か、または、そのどちらとも接続されない状態である非接続を切り替える。

セレクトスイッチＳＷ７は、第６列の垂直信号線１８とセレクトスイッチＳＷ８との接続を切り替える。セレクトスイッチＳＷ８は、第８列の容量素子CP８−２若しくは容量素子CP８−３との接続か、または、そのどちらとも接続されない状態である非接続を切り替える。

＜全画素モードの接続例＞
以上のように構成される固体撮像素子１において、動作モードが全画素読み出しモードである場合、図１７に示されるように、全てのセレクトスイッチＳＷ１乃至ＳＷ８が非接続に設定される。

この場合、第１列の各画素３１の画素信号は、第１列の垂直信号線１８を介して容量素子CP１−１のみに蓄積された後、ADC２１−１に出力される。第２列の各画素３１の画素信号は、第２列の垂直信号線１８を介して容量素子CP２に蓄積された後、ADC２１−２に出力される。第３列の各画素３１の画素信号は、第３列の垂直信号線１８を介して容量素子CP３に蓄積された後、ADC２１−３に出力される。第４列の各画素３１の画素信号は、第４列の垂直信号線１８を介して容量素子CP１−４のみに蓄積された後、ADC２１−４に出力される。容量素子CP１−１、容量素子CP２、容量素子CP３、容量素子CP４−１の容量比は、CP１−１：CP２：CP３：CP４−１＝３：３：３：３である。

したがって、画素アレイ部１１の各画素３１で生成された画素信号が、重み付けされずに（均等な重みで）、ADC２１に出力される。

第５列乃至第８列や、その他の列についても同様である。

したがって、固体撮像素子１において、全画素読み出しモードの実行が可能となる。

＜第１の画素加算方法で実行する場合の接続例＞
図１８は、第１の画素加算方法を選択して２×２の画素加算モードを実行する場合の容量加算部１３の接続例を示している。

第１の画素加算方法で２×２の画素加算モードを実行する場合、容量加算部１３は、セレクトスイッチＳＷ１およびＳＷ３を、接続状態（オン）に設定する。また、容量加算部１３は、セレクトスイッチＳＷ２を、容量素子CP１−３と接続するように設定し、セレクトスイッチＳＷ４を、容量素子CP４−３と接続するように設定する。

同様に、容量加算部１３は、セレクトスイッチＳＷ５およびＳＷ７を、接続状態（オン）に設定する。また、容量加算部１３は、セレクトスイッチＳＷ６を、容量素子CP５−３と接続するように設定し、セレクトスイッチＳＷ８を、容量素子CP８−３と接続するように設定する。

このようにセレクトスイッチＳＷ１乃至ＳＷ７を接続した場合、第１列の各画素３１の画素信号は、第１列の垂直信号線１８を介して容量素子CP１−１に蓄積される。第３列の各画素３１の画素信号は、第３列の垂直信号線１８からセレクトスイッチＳＷ１およびＳＷ２を経由して容量素子CP１−３に蓄積される。容量素子CP１−１と容量素子CP１−３の容量比は、CP１−１：CP１−３＝３：１である。そして、容量素子CP１−１と容量素子CP１−３に蓄積された画素信号が、合算されて、ADC２１−１に出力される。

また、第２列の各画素３１の画素信号は、第２列の垂直信号線１８からセレクトスイッチＳＷ３およびＳＷ４を経由して容量素子CP４−３に蓄積される。第４列の各画素３１の画素信号は、第４列の垂直信号線１８から容量素子CP４−１に蓄積される。容量素子CP４−１と容量素子CP４−３の容量比は、CP４−１：CP４−３＝３：１である。そして、容量素子CP４−１と容量素子CP４−３に蓄積された画素信号が、合算されて、ADC２１−４に出力される。

同様に、第５列の各画素３１の画素信号は、第５列の垂直信号線１８を介して容量素子CP５−１に蓄積される。第７列の各画素３１の画素信号は、第７列の垂直信号線１８からセレクトスイッチＳＷ５およびＳＷ６を経由して容量素子CP５−３に蓄積される。容量素子CP５−１と容量素子CP５−３の容量比は、CP５−１：CP５−３＝３：１である。そして、容量素子CP５−１と容量素子CP５−３に蓄積された画素信号が、合算されて、ADC２１−５に出力される。

また、第６列の各画素３１の画素信号は、第６列の垂直信号線１８からセレクトスイッチＳＷ７およびＳＷ８を経由して容量素子CP８−３に蓄積される。第８列の各画素３１の画素信号は、第８列の垂直信号線１８から容量素子CP８−１に蓄積される。容量素子CP８−１と容量素子CP８−３の容量比は、CP８−１：CP８−３＝３：１である。そして、容量素子CP８−１と容量素子CP８−３に蓄積された画素信号が、合算されて、ADC２１−８に出力される。

したがって、第１の画素加算方法による２×２の画素加算モードの実行が可能となる。なお、２×２の画素加算モードでは、ADC２１−２、ADC２１−３、ADC２１−６、およびADC２１−７については使用しないため、それらに対する電源供給をオフすることができ、消費電力を低減させることができる。

＜第２の画素加算方法で実行する場合の接続例＞
図１９は、第２の画素加算方法を選択して２×２の画素加算モードを実行する場合の容量加算部１３の接続例を示している。

第２の画素加算方法で２×２の画素加算モードを実行する場合、容量加算部１３は、セレクトスイッチＳＷ１およびＳＷ３を、接続状態（オン）に設定する。また、容量加算部１３は、セレクトスイッチＳＷ２を、容量素子CP１−２と接続するように設定し、セレクトスイッチＳＷ４を、容量素子CP４−２と接続するように設定する。

同様に、容量加算部１３は、セレクトスイッチＳＷ５およびＳＷ７を、接続状態（オン）に設定する。また、容量加算部１３は、セレクトスイッチＳＷ６を、容量素子CP５−２と接続するように設定し、セレクトスイッチＳＷ８を、容量素子CP８−２と接続するように設定する。

このようにセレクトスイッチＳＷ１乃至ＳＷ７を接続した場合、第１列の各画素３１の画素信号は、第１列の垂直信号線１８を介して容量素子CP１−１に蓄積される。第３列の各画素３１の画素信号は、第３列の垂直信号線１８からセレクトスイッチＳＷ１およびＳＷ２を経由して容量素子CP１−２に蓄積される。容量素子CP１−１と容量素子CP１−２の容量比は、CP１−１：CP１−２＝３：３である。そして、容量素子CP１−１と容量素子CP１−２に蓄積された画素信号が、合算されて、ADC２１−１に出力される。

また、第２列の各画素３１の画素信号は、第２列の垂直信号線１８からセレクトスイッチＳＷ３およびＳＷ４を経由して容量素子CP４−２に蓄積される。第４列の各画素３１の画素信号は、第４列の垂直信号線１８から容量素子CP４−１に蓄積される。容量素子CP４−１と容量素子CP４−２の容量比は、CP４−１：CP４−２＝３：３である。そして、容量素子CP４−１と容量素子CP４−２に蓄積された画素信号が、合算されて、ADC２１−４に出力される。

同様に、第５列の各画素３１の画素信号は、第５列の垂直信号線１８を介して容量素子CP５−１に蓄積される。第７列の各画素３１の画素信号は、第７列の垂直信号線１８からセレクトスイッチＳＷ５およびＳＷ６を経由して容量素子CP５−２に蓄積される。容量素子CP５−１と容量素子CP５−２の容量比は、CP５−１：CP５−２＝３：３である。そして、容量素子CP５−１と容量素子CP５−２に蓄積された画素信号が、合算されて、ADC２１−５に出力される。

また、第６列の各画素３１の画素信号は、第６列の垂直信号線１８からセレクトスイッチＳＷ７およびＳＷ８を経由して容量素子CP８−２に蓄積される。第８列の各画素３１の画素信号は、第８列の垂直信号線１８から容量素子CP８−１に蓄積される。容量素子CP８−１と容量素子CP８−２の容量比は、CP８−１：CP８−２＝３：３である。そして、容量素子CP８−１と容量素子CP８−２に蓄積された画素信号が、合算されて、ADC２１−８に出力される。

したがって、第２の画素加算方法による２×２の画素加算モードの実行が可能となる。なお、２×２の画素加算モードでは、ADC２１−２、ADC２１−３、ADC２１−６、およびADC２１−７については使用しないため、それらに対する電源供給をオフすることができ、消費電力を低減させることができる。

以上のように、固体撮像素子１の回路構成として、低解像度モードを実行する場合に、第１の画素加算方法及び第２の画素加算方法の両方を選択的に実行可能な回路構成とすることもできる。

また、図示は省略するが、固体撮像素子１は、上述した２×２の画素加算モードと、４×４の画素加算モードを選択的に実行する回路構成とすることも可能である。

さらには、上述した例では、画素数の削減率が水平方向と垂直方向で等しい、Ｎ×Ｎ（Ｎは２以上の整数）の画素加算モードについて説明したが、水平方向と垂直方向で画素数の削減率が異なる、Ｍ×Ｎ（ＭはＮとは異なる２以上の整数）の画素加算モードを実行する回路構成とすることも可能である。

＜電子機器への適用例＞
上述した固体撮像素子１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像装置、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。

図２０は、本技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。

図２０に示される撮像装置２０１は、光学系２０２、シャッタ装置２０３、固体撮像素子２０４、駆動回路２０５、信号処理回路２０６、モニタ２０７、およびメモリ２０８を備えて構成され、静止画像および動画像を撮像可能である。

光学系２０２は、１枚または複数枚のレンズを有して構成され、被写体からの光（入射光）を固体撮像素子２０４に導き、固体撮像素子２０４の受光面に結像させる。

シャッタ装置２０３は、光学系２０２および固体撮像素子２０４の間に配置され、駆動回路２０５の制御に従って、固体撮像素子２０４への光照射期間および遮光期間を制御する。

固体撮像素子２０４は、上述した固体撮像素子１により構成される。固体撮像素子２０４は、光学系２０２およびシャッタ装置２０３を介して受光面に結像される光に応じて、一定期間、信号電荷を蓄積する。固体撮像素子２０４に蓄積された信号電荷は、駆動回路２０５から供給される駆動信号（タイミング信号）に従って転送される。固体撮像素子２０４は、それ単体でワンチップとして構成されてもよいし、光学系２０２ないし信号処理回路２０６などと一緒にパッケージングされたカメラモジュールの一部として構成されてもよい。

駆動回路２０５は、固体撮像素子２０４の転送動作、および、シャッタ装置２０３のシャッタ動作を制御する駆動信号を出力して、固体撮像素子２０４およびシャッタ装置２０３を駆動する。

信号処理回路２０６は、固体撮像素子２０４から出力された画素信号に対して各種の信号処理を施す。信号処理回路２０６が信号処理を施すことにより得られた画像（画像データ）は、モニタ２０７に供給されて表示されたり、メモリ２０８に供給されて記憶（記録）されたりする。

本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。

例えば、上述した複数の実施の形態の全てまたは一部を組み合わせた形態を採用することができる。

なお、本技術は以下のような構成も取ることができる。
（１）
行列状に配置された複数の画素のうち、垂直方向の異なる重みの複数画素の画素信号と、水平方向の異なる重みの複数画素の画素信号とを加算した水平垂直画素加算信号を出力する画素加算部と、
前記画素加算部から出力された前記水平垂直画素加算信号をAD変換するAD変換部と
を備える固体撮像素子。
（２）
前記画素加算部は、垂直方向の前記複数画素の露光時間を異なる時間に制御することで、前記垂直方向の異なる重みの複数画素の画素信号を生成する
前記（１）に記載の固体撮像素子。
（３）
前記画素加算部は、画素列に対応して、前記画素信号を蓄積する蓄積部を有し、水平方向の加算対象の前記複数画素に対応する複数の前記蓄積部が並列接続されている蓄積加算部を備える
前記（１）または（２）に記載の固体撮像素子。
（４）
並列接続されている複数の前記蓄積部の容量比は、水平方向の加算対象の前記複数画素の前記重みに等しく、
前記画素加算部は、前記容量比が異なる複数の前記蓄積部に蓄積されている、露光時間同一の水平方向の前記複数画素の画素信号を加算することで、前記水平方向の異なる重みの複数画素の画素信号を加算する
前記（１）乃至（３）のいずれかに記載の固体撮像素子。
（５）
並列接続されている複数の前記蓄積部の容量比は等しく、
前記画素加算部は、複数の前記蓄積部に蓄積されている、露光時間が異なる水平方向の前記複数画素の画素信号を加算することで、前記水平方向の異なる重みの複数画素の画素信号を加算する
前記（１）乃至（３）のいずれかに記載の固体撮像素子。
（６）
並列接続されている複数の前記蓄積部の容量比が切り替え可能であり、
前記画素加算部は、
前記容量比が等しい複数の前記蓄積部に蓄積されている、露光時間が異なる水平方向の前記複数画素の画素信号を加算するか、
または、
水平方向の加算対象の前記複数画素の前記重みに等しい前記容量比の複数の前記蓄積部に保持されている、露光時間同一の水平方向の前記複数画素の画素信号を加算するか、
のいずれか一方を選択的に実行して、前記水平方向の異なる重みの複数画素の画素信号を加算する
前記（１）乃至（３）のいずれかに記載の固体撮像素子。
（７）
前記画素加算部は、画素行および画素列において同色の２画素の画素信号を加算した前記水平垂直画素加算信号を出力する
前記（１）乃至（６）のいずれかに記載の固体撮像素子。
（８）
前記画素加算部は、画素行および画素列において同色の４画素の画素信号を加算した前記水平垂直画素加算信号を出力する
前記（１）乃至（６）のいずれかに記載の固体撮像素子。
（９）
固体撮像素子が、
行列状に配置された複数の画素のうち、垂直方向の異なる重みの複数画素の画素信号と、水平方向の異なる重みの複数画素の画素信号とを加算した水平垂直画素加算信号を出力し、
出力された前記水平垂直画素加算信号をAD変換する
固体撮像素子の駆動方法。
（１０）
行列状に配置された複数の画素のうち、垂直方向の異なる重みの複数画素の画素信号と、水平方向の異なる重みの複数画素の画素信号とを加算した水平垂直画素加算信号を出力する画素加算部と、
前記画素加算部から出力された前記水平垂直画素加算信号をAD変換するAD変換部と
を備える固体撮像素子
を備える電子機器。

１ 固体撮像素子， １１ 画素アレイ部， １２ 垂直駆動部， １３ 容量加算部， １４ AD変換部， １５ 水平駆動部， １６ システム制御部， ２１ ADC， ３１ 画素， ２０１ 撮像装置， ２０４ 固体撮像素子

Claims (9)

1. 行列状に配置された複数の画素のうち、垂直方向の異なる重みの複数画素の画素信号と、水平方向の異なる重みの複数画素の画素信号とを加算した水平垂直画素加算信号を出力する画素加算部と、
   前記画素加算部から出力された前記水平垂直画素加算信号をAD変換するAD変換部と
   を備え、
   前記画素加算部は、垂直方向の前記複数画素の露光時間を異なる時間に制御することで、前記垂直方向の異なる重みの複数画素の画素信号を生成する
   固体撮像素子。
2. 前記画素加算部は、画素列に対応して、前記画素信号を蓄積する蓄積部を有し、水平方向の加算対象の前記複数画素に対応する複数の前記蓄積部が並列接続されている蓄積加算部を備える
   請求項１に記載の固体撮像素子。
3. 並列接続されている複数の前記蓄積部の容量比は、水平方向の加算対象の前記複数画素の前記重みに等しく、
   前記画素加算部は、前記容量比が異なる複数の前記蓄積部に蓄積されている、露光時間同一の水平方向の前記複数画素の画素信号を加算することで、前記水平方向の異なる重みの複数画素の画素信号を加算する
   請求項２に記載の固体撮像素子。
4. 並列接続されている複数の前記蓄積部の容量比は等しく、
   前記画素加算部は、複数の前記蓄積部に蓄積されている、露光時間が異なる水平方向の前記複数画素の画素信号を加算することで、前記水平方向の異なる重みの複数画素の画素信号を加算する
   請求項２に記載の固体撮像素子。
5. 並列接続されている複数の前記蓄積部の容量比が切り替え可能であり、
   前記画素加算部は、
   前記容量比が等しい複数の前記蓄積部に蓄積されている、露光時間が異なる水平方向の前記複数画素の画素信号を加算するか、
   または、
   水平方向の加算対象の前記複数画素の前記重みに等しい前記容量比の複数の前記蓄積部に保持されている、露光時間同一の水平方向の前記複数画素の画素信号を加算するか、
   のいずれか一方を選択的に実行して、前記水平方向の異なる重みの複数画素の画素信号を加算する
   請求項２に記載の固体撮像素子。
6. 前記画素加算部は、画素行および画素列において同色の２画素の画素信号を加算した前記水平垂直画素加算信号を出力する
   請求項１乃至５のいずれかに記載の固体撮像素子。
7. 前記画素加算部は、画素行および画素列において同色の４画素の画素信号を加算した前記水平垂直画素加算信号を出力する
   請求項１乃至５のいずれかに記載の固体撮像素子。
8. 固体撮像素子が、
   行列状に配置された複数の画素のうち、垂直方向の異なる重みの複数画素の画素信号と、水平方向の異なる重みの複数画素の画素信号とを加算した水平垂直画素加算信号を出力し、
   出力された前記水平垂直画素加算信号をAD変換することを含み、
   前記垂直方向の異なる重みの複数画素の画素信号は、垂直方向の前記複数画素の露光時間を異なる時間に制御することで生成する
   固体撮像素子の駆動方法。
9. 行列状に配置された複数の画素のうち、垂直方向の異なる重みの複数画素の画素信号と、水平方向の異なる重みの複数画素の画素信号とを加算した水平垂直画素加算信号を出力する画素加算部と、
   前記画素加算部から出力された前記水平垂直画素加算信号をAD変換するAD変換部と
   を備え、
   前記画素加算部は、垂直方向の前記複数画素の露光時間を異なる時間に制御することで、前記垂直方向の異なる重みの複数画素の画素信号を生成する
   固体撮像素子
   を備える電子機器。

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