JP6371646B2 - 帰還型パルス幅変調器 - Google Patents

Description

本発明は、帰還型パルス幅変調器に関し、詳しくは、その分解能の改善に関するものである。

帰還型パルス幅Ａ／Ｄ変換装置は、高精度のＡ／Ｄ変換器として、各種の測定器で広く用いられている。

図４は従来の帰還型パルス幅変調装置の一例を示すブロック図であり、（Ａ）は詳細構成図、（Ｂ）は（Ａ）の概略構成図である。図４において、帰還型パルス幅変調装置は、大きくは、帰還型パルス幅変調器（以下ＰＷＭともいう）１０と、カウンタ２０と、デジタルフィルタ３０と、所定周波数のクロックパルスｆＣＬＫを出力するクロック発生器４０と、所定の矩形波ＥＣを出力する搬送波発生器５０とで構成されている。

図４は、従来の帰還形パルス幅変調器の一例を示すブロック図である。加算器１の一方の入力端子には入力信号が入力されて他方の入力端子にはレベル変換器５を介して比較器３の出力信号が帰還信号として入力され、その出力端子に接続された積分器２には入力信号から帰還信号を減じた値が出力される。

積分器２は、入力信号から帰還信号を減じた値を積分し、その積分結果を比較器３の一方の入力端子に入力する。比較器３の他方の入力端子には、三角波発生器４の出力端子が接続されている。

比較器３は、積分器２の出力値と三角波発生器４から出力される三角波を比較し、２値化された出力信号を得る。この２値化された出力信号の周波数は、三角波発生器４から出力される三角波の周波数と一致する。ただし、積分器２の出力レベルは、三角波の最小値から最大値の範囲とする。

比較器３から出力される２値化信号のデューティー比は、積分器２の出力値に応じて変化する。これら比較器３の出力信号のデューティー比と積分器２の出力値との対応関係は概ね線形であり、以下、比較器３の出力信号をパルス幅変調(PWM)信号ともいう。

比較器３から出力されるPWM信号はレベル変換器５で所定のレベルに変換されて加算器１に帰還信号として入力される。レベル変換器５は、PWM信号が「論理１」のときに入力レンジの上限値を出力し、「論理０」のときには入力レンジの下限値を出力する。帰還信号の平均値は、帰還信号がPWM信号のデューティー比(0〜100%)に対して線形に対応していることから、入力レンジの下限値と上限値間の値となる。

前述のように、帰還信号は入力信号から減じられるので、図４の回路全体として負帰還経路が構成される。

このような構成において、帰還系が安定していてレベル変換器５の誤差が無視できるとすると、三角波発生器４から出力される三角波のオフセット、振幅、非直線性などの誤差や、比較器３のオフセット、立上り立下りの遅延時間差などの誤差は、負帰還の効果により補正される。

また、帰還信号の遷移時には、スイッチングに伴う雑音の混入により帰還信号の振幅が変動するなど誤差が生じやすいが、パルス幅変調(PWM)と同様な構成のパルス密度変調（２値ΔΣ変調）と比べてスイッチングの頻度を少なくできるため高精度化しやすい。

帰還系の安定動作について、図５のタイミングチャートを用いて説明する。
比較器３から出力される（ｃ）に示すPWM信号が入力側の加算器１に帰還されるため、積分器２の出力信号は（ｂ）に一点鎖線で示すように変動する。

ここで、（ａ）に示す三角波の傾きに比べて（ｂ）に示す積分器２の出力信号の傾きが小さい場合には、（ｃ）に示すように正常なPWM信号が得られる動作となる。

一方、（ａ）に示す三角波の傾きに比べて（ｂ）に示す積分器２の出力信号の傾きが大きい場合には帰還系は発振状態になり、PWM信号は得られない。積分器２の出力信号が立上り側において最大の傾きとなるのは、積分器２の入力が最大の場合である。

これは、入力信号が入力レンジの上限値よりわずかに下側で、PWM信号が論理０、すなわち帰還信号が入力レンジの下限値となっている場合である。

積分器２の最大入力を求めると、
（積分器の入力）＝（入力信号）−（帰還信号）
であることから、
（積分器の最大入力）＝（入力レンジの上限値）−（入力レンジの下限値）
（積分器の最大入力）＝（入力スパン）
となる。

このときの傾き、すなわち（最大の傾き）は、積分ゲインを1/T_i（伝達関数は1/(sT_i)）とすると、
（積分器出力の最大の傾き）＝（入力スパン）/T_i
になる。
安定なPWM動作のための（三角波の傾き最小値）は、
（三角波の傾き最小値）＝（入力スパン）/T_i
である。
また、積分器２の出力が立下り側の場合における安定な動作の条件は、傾きが負であることを除き、立上り側と同様である。

PWM信号の搬送波周波数をf_pwmとすると、その周期T_PWMは、
T_PWM＝1/f_PWM
となる。
三角波の立上り時間と立下り時間を等しく0.5×T_PWMとして、（三角波の振幅_pp最小値）を求めると、
（三角波の振幅_pp最小値）＝0.5×（入力スパン）×（T_PWM/T_i）
になる。

ここで前述の三角波の振幅について、帰還経路の安定を検討するために｜経路ゲイン｜が１となる「ゲイン交差周波数」の近似値f_tを求める。

比較器３の入力信号を脈動のない直流とした場合、比較器３の入力が（三角波の振幅_pp）分だけ変化するとPWM信号のデューティー比は0〜100%の変化をし、レベル変換器５の直流分は（入力スパン）分の変化をする。

このことから、比較器３の入力からレベル変換器５の出力までの利得を近似でき、
（比較器入力からレベル変換器出力までの利得）＝（入力スパン）/（三角波の振幅_pp）
となる。

特に、三角波の振幅が（三角波の振幅_pp最小値）の場合には（入力スパン）に依存せず、
（比較器入力からレベル変換器出力までの利得）＝2×（T_i/T_PWM）
となる。
この利得と積分器の伝達関数1/(sT_i)を用いて帰還経路の一巡伝達関数を求めると、
（一巡伝達関数）＝2×（T_i/T_PWM）×1/(sT_i)
＝2f_PWM/s
になる。

一巡の周波数応答は、s＝j2πfとすると、
（一巡の周波数応答）＝f_PWM/(jπf)
と表すことができる。
この式からゲイン交差周波数f_tを求めると、
f_t＝f_PWM/π
になる。
このゲイン交差周波数f_tはf_PWMの1/2よりもある程度低いため、帰還経路の応答は１次遅れ系として近似できて安定である。

もし、三角波の振幅が上記（三角波の振幅_pp最小値）より大きい場合には、経路ゲインが下がるので安定なPWM変調が可能であるが、入力変化に対する追従性が劣化する。

図５で使用する三角波は、矩形波を積分することにより得られるので、回路誤差が無ければ、図６（Ａ）の三角波発生器４を図６（Ｂ）に示すように矩形波発生器６と積分器７に置き換えることができる。

ここで、説明を簡単にするため２つの積分器２、７の特性を同一とし、安定な動作の条件を図５と同様に（三角波の傾き）が（積分器出力の傾き）よりも大きいとすると、（矩形波の最小振幅）は、
（矩形波の最小振幅）＝±（入力スパン）
となる。

図７は従来の帰還型パルス幅変調器の他の例を示すブロック図であり、図４および図６と共通する部分には同一の符号を付けている。図７の構成では、矩形波発生器６の矩形波出力を加算器１に入力し、入力信号に加算して積分器２に与えることで、図６（Ｂ）では２個必要とした積分器を１個にまとめている。三角波の位相が反転するが、応答特性には影響しない。

前述のように、矩形波の振幅が±（入力スパン）よりも大きければ安定に動作するが、振幅が大きければ経路ゲインが低下して応答性が劣化する。

図４の構成における（三角波の振幅_pp最小値）の場合に相当する条件、すなわち、入力信号の全範囲で安定に動作して応答性が良好な条件は、矩形波の振幅が、
（矩形波の最小振幅）＝±（入力スパン）
の場合である。
そのときのゲイン交差周波数f_tは、図５と同様に、
f_t＝f_PWM/π
である。

図７に示すように、２つの積分器を１つにまとめることで、以下の利点が得られる。
１）部品点数を削減できる。
２）図６（Ｂ）に示すように２つの積分器２、７を使い、矩形波を積分する方法で三角波を発生した場合には、積分器の入力に直流成分（誤差）があると積分値が時間とともに増大（発散）して比較器３の動作範囲を逸脱するが、積分器を１つにまとめることでこの直流誤差も信号とともに帰還されることから、比較器３の入力として過剰な直流電圧が加わることがなくなる。

図８も従来の帰還型パルス幅変調器の他の構成例であり、（Ａ）は回路図、（Ｂ）はそのブロック図であって、図７と共通する部分には同一の符号を付けている。図８（Ａ）において、入力電圧Exは抵抗Rxにより電流Ex/Rxに変換される。この電流は、演算増幅器OP1とコンデンサC1により構成された加算積分器に入力され積分される。

この演算増幅器OP1の反転入力端子に接続されるノードの電位はほぼ０Ｖであり、このノードに流れ込む電流の総和は０になるので、コンデンサC1の充電電圧は、コンデンサC1以外の経路から流れ込んだ電流の和を積分したものとなる。なお、演算増幅器OP1の出力電圧は反転極性となるが、帰還経路が一巡で負帰還となるように経路内のいずれかのブロックで再度反転すれば動作の本質には影響しない。

積分器２の出力は比較器３で０Ｖと比較され、２値のPWM信号となる。ただし、極性反転している。

そのPWM信号はフリップフロップFFに入力され、クロック発生器８で生成されたクロック・パルスの整数倍のパルス幅を持つPWM信号を出力することになり、PWM変調器として機能する。

なお、ゲート回路AGでPWM信号とクロック・パルスとの論理積を求めてバースト信号に変換しているが、このゲート回路AGはPWM変調器の動作には影響しない。

レベル変換器５は、スイッチSW1,SW2、抵抗R1,R2および電圧源+Es,-Esにより電流出力型として構成されていて、フリップフロップFFのＱ出力が論理１のときスイッチSW1がONになり、論理０のときスイッチSW2がONになるように駆動される。

レベル変換器５の出力電流は、以下のようになる。
フリップフロップFFのQ出力が論理０のとき：-Es/R1
フリップフロップFFのQ出力が論理１のとき：+Es/R2

レベル変換器５の出力は演算増幅器OP1の反転入力端子が接続されたノードに帰還され、負帰還経路が構成される。

演算増幅器OP1の反転入力端子が接続されたノードに、クロック・パルスを分周して生成された電圧レベルが±Ecの矩形波を抵抗Rcを介して±Ec/Rcの電流に変換して注入することにより、PWM信号の周波数を矩形波の周波数に同期させている。

この矩形波電流の振幅は、図７と同様に、±（入力電流スパン）すなわち±（Es/R1+Es/R2）よりも大きい必要がある。ここで、抵抗Rcに直列接続されているコンデンサC2は直流成分を除去するための素子であり、動作の本質には影響しない。

電流入力としたときの入力レンジの上限は+Es／R1になり、下限は-Es/R2になることから、入力電流スパンはEs/R1＋Es/R2になる。

そして、矩形波発生器６の電流出力振幅は、以下のようになる。
（矩形波発生器の電流出力振幅）＝±（入力電流スパン）
＝±（Es/R1＋Es/R2）

図８（Ｂ）は図７とほぼ同様に構成されていて、図７とほぼ同様に動作するが、以下の点で異なる。
ａ）クロック発生器８を付加している。
ｂ）矩形波発生器としてクロック発生器８のクロック・パルスを分周する分周器９を使用する。
ｃ）フリップフロップFFを比較器３とレベル変換器５の間に挿入し、クロック発生器８のクロック・パルスによりPWMパルスの遷移タイミングを量子化(離散化)している。

このような構成をＡ／Ｄ変換器に応用して、PWMパルスの遷移タイミングを後段のカウンタのクロックで量子化することにより、帰還量が量子化されてカウント値と一致することから、PWMの１周期で生じた量子化誤差が積分器に蓄積したままとなって次のPWMの周期に繰り越される。

その蓄積された量子化誤差が１カウントに相当する量になると１クロック分パルス幅が広がり、蓄積された量子化誤差から相当する量が除去される。

一般に、帰還型PWM変調器は、入力の変化に対して出力が整定するまでに5〜10周期程度の遅れが生じるため、応答性を向上させるには搬送波周波数を高くする必要がある。

これに対し、パルス幅が量子化されたPWM信号のパルス幅を複数周期にわたり累算することで、高い分解能と応答性の向上が両立できる。

量子化雑音は、比較操作およびＤ／Ａのブロックを多値にした１次のΔ−Σ変調器の場合と同様に量子化が積分器の後段で行われているため、6dB/octで低域が減衰する１次ノイズ・シェーピングの特性を持っている。

図９はΔ−Σ変調回路の一例を示すブロック図であり、図７と共通する部分には同一の符号を付けている。図９において、比較器３から積分器２の値を２値化したパルスが出力され、比較器３の出力信号は遅延回路１０およびＤ／Ａ変換器１１を介して加算器１に帰還信号として入力される。なお、比較器３は、積分値が発散しないように出力パルスの１,０が設定されていて、Ｄ／Ａ変換器１１の出力平均値が入力信号を打ち消すように動作する。

このように、図９の回路は出力パルスの密度（パルスが１の割合）が入力信号に応じて変化することから、パルス密度（頻度）変調器として動作する。

ここで、このΔ−Σ変調器の出力のパルス列に含まれる量子化雑音のスペクトルについて検討する。量子化雑音を発生しているブロックは、2値化を行っている比較ブロックと考えられる。

この量子化雑音を白色雑音と考えて入力レベルに換算すると、負帰還システムの性質により比較ブロックの前段の積分器の利得で除されるため、概ね6dB/octで低域が減衰するスペクトルとなる。これは、１次ノイズ・シェーピングの特性である。

このΔ−Σ変調器を使用してＡ／Ｄ変換器を構成した場合、高周波領域に偏った量子化雑音を後段に設けるディジタル・フィルタで除去することで、フィルタの帯域幅に応じた分解能を得ることができる。

図１０は２次Δ−Σ変調回路の一例を示すブロック図であり、図９に示したΔ−Σ変調回路の前段に、さらに加算器１２と積分器１３を縦続接続したものである。単純に積分器を２段縦続接続した場合の位相は180°遅れとなり系が不安定になるが、図１０では、後段の積分器２にＤ／Ａ変換器１１の出力を加算することで経路一巡の伝達関数にゼロ点を挿入し、高周波域の位相を戻して系を安定化している。

図１０の構成における量子化雑音スペクトルは、比較器３の前段で２段積分しているため、量子化雑音に着目すると、低周波域で12db/octで減衰する2次ノイズ・シェーピングの特性となる。

これにより、Ａ／Ｄ変換器の通過帯域幅を同一としたとき、積分器が１つの場合に比べて、２段積分構成の方が高分解能にできる。同一の分解能とした場合には、この２段積分構成の方が広帯域化でき、入力の変化に対して高速に応答できる。

特開昭５７-４９８６６号公報

特許文献１には、帰還型パルス幅変調器とそれを用いたディジタル電圧計に関する発明が開示されている。

しかし、図８の回路構成によれば、変調器の量子化雑音は、１次ノイズ・シェーピングの特性となっているが、入力が直流の場合には、長周期で周期性の強い雑音が生じる。たとえば１回のPWM周期で繰り越される量子化誤差がクロック・パルスの1/100の場合には、100周期に１回の周期でクロック・パルスの幅だけ出力パルス幅が増加する。

このPWM変調器を使用したデジタル電圧計用のＡ／Ｄ変換器は、後段に設けたカウンタを使用して複数の周期にわたってパルス幅を積算するが、（計測時間）と（クロック周期）とスパンで正規化した（分解能）の関係は、
（分解能）＝（クロック周期）／（計測時間）
になる。

たとえば、0.1ppmの分解能を10msの計測時間で得るためには、周期が１nsのクロックを使用する必要があるが、これは高次のΔ‐Σ方式に比べて高速のクロックが必要であり、コスト的に不利である。

また、積分器にコンデンサを使用した場合、入力に応じてコンデンサの直流電圧成分が変化するので、コンデンサの誘電吸収特性の影響を受けて応答特性が劣化し、誤差の要因となる。

図９の回路構成によれば、変調器の量子化雑音が図８のPWMと同様に１次ノイズ・シェーピングの特性であるため、高性能化が困難である。

また、クロック周期毎に出力パルスの１,０を判定しているため、PWMに比べて帰還信号の値が変化する頻度が高くなり、誤差が大きくなりやすい。

図１０の回路構成によれば、２次ノイズ・シェーピングの特性となるため、１次ΔΣ方式に比べてクロック周波数を下げることができるが、PWMに比べると帰還信号が変化する頻度が高く、誤差が大きくなりやすい。

さらに積分段数を増やして高次のΔ−Σ方式とすれば、低いクロック周波数で十分なS/N比（分解能）を得ることができるが、回路規模の増大だけでなく、入力信号が急変したときに積分器が飽和して帰還経路の安定が損なわれやすいなどの問題がある。

本発明は、これらの課題を解決するもので、その目的は、所定の分解能を維持しながら変換時間を短縮でき、同一の変換時間であれば分解能を向上させることができる帰還型パルス幅変調器を提供することにある。

このような課題を達成するために、本発明のうち請求項１記載の発明は、
積分器と出力信号の負帰還経路を備え、所定の周期を有するパルス信号のパルス幅をアナログ入力信号の大きさに応じて変化させるように構成された帰還型パルス幅変調器において、
前記積分器と縦続接続され、前記アナログ入力信号と前記負帰還経路を介して帰還される出力信号との差分の低周波成分を増幅する増幅器を設け、
前記増幅器を前記積分器の前段に配置するとともに、前記積分器の入力信号に矩形波信号を加算する矩形波信号系統を設け、前記積分器の出力信号を所定の値と比較してパルス幅信号に変換することを特徴とする。

請求項２記載の発明は、
積分器と出力信号の負帰還経路を備え、所定の周期を有するパルス信号のパルス幅をアナログ入力信号の大きさに応じて変化させるように構成された帰還型パルス幅変調器において、
前記積分器と縦続接続され、前記アナログ入力信号と前記負帰還経路を介して帰還される出力信号との差分の低周波成分を増幅する増幅器を設け、
前記積分器の出力信号を三角波信号と比較してパルス幅信号に変換することを特徴とする。

請求項３記載の発明は、
積分器と出力信号の負帰還経路を備え、所定の周期を有するパルス信号のパルス幅をアナログ入力信号の大きさに応じて変化させるように構成された帰還型パルス幅変調器において、
前記積分器の前段に配置され、前記アナログ入力信号と前記負帰還経路を介して帰還される出力信号との差分の低周波成分を増幅する増幅器を設けたことを特徴とする。

本発明によれば、量子化雑音の低周波成分を低減した帰還型パルス幅変調器を提供できる。

本発明の一実施例を示す構成図である。 本発明の他の実施例を示すブロック図である。 本発明の他の実施例を示すブロック図である。 従来の帰還型パルス幅変調器の一例を示すブロック図である。 図４の動作を説明するタイミングチャートである。 従来の帰還型パルス幅変調器の主要部のブロック図である。 従来の帰還型パルス幅変調器の他の例を示すブロック図である。 従来の帰還型パルス幅変調器の他の例を示すブロック図である。 Δ−Σ変調回路の一例を示すブロック図である。 ２次Δ−Σ変調回路の一例を示すブロック図である。

以下、本発明の実施の形態について、図面を用いて詳細に説明する。図１は本発明の一実施例を示す構成図であって、図７と共通する部分には同一の符号を付けたものであり、（Ａ）は回路図、（Ｂ）はそのブロック図である。

図１の構成は、図１０に示した２次Δ−Σ変調回路と似ている。特にΔ−Σ変調器において、量子化雑音のスペクトルを分散させるために「ディザ信号」と呼ばれる小振幅の交流信号を信号に加算した場合と同様の構成であるが、本発明で注入する矩形波は出力信号の周波数を決定してしまう程度の大振幅であり「ディザ信号」ではない。

本発明に基づく変調器は、大振幅の矩形波を注入することによりその矩形波周波数のPWM信号を得ているため、２値パルスのパルス密度を出力するΔ−Σ変調器とは異なるものである。

また、本発明に基づく変調器を多値量子化器を使用したΔ−Σ変調器として解釈する場合、その動作の基本周期は注入した矩形波（搬送波）の周期となるが、本発明に基づく変調器ではその周期でのサンプリングを行っておらず、基本周期毎のサンプリングを前提とした従来のΔ−Σ変調器の動作とは異なっている。

演算増幅器OP1の反転入力端子には抵抗Riを介して入力電圧Eiが入力されるとともに、抵抗RfbおよびフリップフロップFFのQ出力により切換駆動される切換スイッチSW3を介して基準電圧±Vrefも入力されている。演算増幅器OP1の反転入力端子と出力端子間にはコンデンサC1が接続され、非反転入力端子は共通電位点に接続されている。

演算増幅器OP3の反転入力端子にはコンデンサC3と抵抗R3の直列回路と抵抗R4との並列回路を介して演算増幅器OP1の出力端子が接続されるとともに、抵抗R5および分周器９の出力により切換駆動される切換スイッチSW4を介して基準電圧±Vrefも入力されている。演算増幅器OP3の反転入力端子と出力端子間にはコンデンサC4が接続され、非反転入力端子は共通電位点に接続されている。

比較器３の反転入力端子には演算増幅器OP3の出力端子が接続され、非反転入力端子は共通電位点に接続され、出力端子はフリップフロップFFのD端子に接続されている。

クロック発生器８で生成されるクロック信号はフリップフロップFFのクロック端子CKに入力されるとともに、分周器９に入力されている。

図１のように構成される変調器は、以下のように動作する。
１）入力信号Eiから帰還信号を減じ、
２）それを演算増幅器OP1よりなる増幅器１５で増幅し、
３）その増幅された信号に矩形波発生器で生成された矩形波を加算し、
４）矩形波が加算された信号を演算増幅器OP3よりなる積分器２で積分し、

５）積分器２の出力を一定電圧（たとえば0V）と比較して２値の論理レベルの非同期PWM信号に変換し、
６）その非同期PWM信号をフリップフロップFFでクロックに同期させてPWM出力信号とする。
７）そのPWM出力信号をさらにレベル変換ブロックにより入力と同種（たとえば電流）の２値帰還信号に変換する。
８）帰還信号と入力信号は、１）で述べたように、入力信号から帰還信号を減じて次段の増幅器１５に入力されるので、負帰還経路が構成される。

ここで、演算増幅器OP1よりなる増幅器１５の利得が１であれば、図９と全く同一の動作となる。増幅器１５の利得を周波数によらずｋ倍（１＜ｋ）にしたときは、帰還信号の振幅をｋ倍にした場合と等価になるため、動作が不安定となる。

このとき、矩形波の振幅をｋ倍にすれば従来例と同一の特性となり動作は安定するが、量子化雑音を低減する効果はない。

量子化雑音を低減して安定なパルス幅変調動作を行うための増幅器１５の利得は、後段に設けられる図示しないPWM復調器の通過帯域において大きな値を持つだけでなく、搬送波周波数f_PWMの1/πで経路一巡の利得が１以下でなければならない。

このため、増幅器１５の利得は高周波域で減少する特性、すなわち積分、あるいは、低域通過特性でなければならない。

また、負帰還が安定するためには十分な位相余裕も必要であるため、少なくとも帰還信号に対して、ゲイン交差周波数、または、それより低い周波数にゼロ点を持ち、ゲイン交差周波数において概ね比例特性となる必要がある。

図１に示した増幅器１５には、入力信号と帰還信号の差を入力する主ポートと、帰還信号を直接入力する副ポートがあるが、副ポートは帰還側のみにゼロ点を挿入する場合に使用する。

なお、ゼロ点は伝達関数の値を０にする複素周波数であり、ゼロ点が負の実数の場合には周波数軸(虚軸)上の伝達関数の値を０にすることはないが、原点とゼロ点の距離に相当する周波数よりも高い周波数において微分特性を与える効果を持っている。

ここで、説明を簡単にするために、Ri＝Rfb＝R4＝Rとし、さらに増幅器１５の利得を−１とするように変形する。すなわち、コンデンサC1と並列に抵抗Rを付加し、コンデンサC3をコンデンサC1と一致させ、抵抗R3を０Ωとする。この抵抗R3は演算増幅器の負荷インピーダンスを高周波域で抵抗性にして安定化するために挿入する小抵抗であり、原理的には不要である。

このように変形すると、反転増幅器を挿入したことによる信号の極性反転を除き、図７に示した従来のPWM変調器と同様の構成になる。

図１に示す実施例では、矩形波発生器６を、分周器９、基準電圧±Vref、基準電圧±Vrefを制御するスイッチSW3、SW4および抵抗R5により構成し、±Vref/R5の電流出力としている。

積分器２に注入する矩形波の振幅は、帰還信号の２倍にすると安定なPWM変調動作と良好な応答性を得られることが知られている。そこで、本実施例では、抵抗R5の抵抗値を抵抗Rfbの1/2とすることで、矩形波電流を帰還信号電流の２倍にしている。

増幅器１５の利得を１、矩形波の振幅を帰還信号の２倍としたときのゲイン交差周波数f_tを搬送波周波数f_PWM（矩形波の周波数）で表すと、従来例と同様にf_t＝f_PWM/πになる。

本来の増幅器１５の利得を求めるためにコンデンサC1に対して並列に付加した抵抗を除去すると、周波数がゼロ点1/(2πC3R)よりも高い場合には容量比C3/C1の比例特性に近似でき、それよりも低い周波数では積分特性に近似できる。図１に示す実施例では、簡単のため特にC1＝C3としているので、高周波で利得の絶対値は１となる。

ゼロ点の周波数は、ゲイン交差周波数f_t近傍またはそれよりも低く設定する。ここで、ゼロ点の周波数とf_tを一致させたときのC3およびC1は、
1/(2πC3R)＝f_PWM/π
より、
C1＝C3＝1/(2Rf_PWM)
になる。

積分器２を構成する演算増幅器OP3の帰還容量C4の値は、PWM変調器の特性に直接的な影響を与えないが、耐雑音性を向上するために積分器２および比較器３の正常動作範囲を超えない範囲で出力を大きくするように設定する。

これらのように定数を定めることにより、入力範囲の大部分で安定に動作するPWM変調器を得ることができるが、厳密には上記ゼロ点における増幅器１５の利得は+3dBであり、位相は45°遅れるため、やや振動的な挙動となる。

安定性を改善するには、たとえばコンデンサC1,C3の静電容量を増加してゼロ点を低周波側に移動させればよい。これにより、位相余裕が増加する。

また、入力範囲の上限あるいは下限に近い信号が入力されたときに出力信号が搬送波に同期せずに反転を繰り返す場合には、矩形波の振幅を増加させたり、静電容量比C3/C1を１より小さくすることで、動作範囲を広げることができる。

このようにパルス幅を量子化する帰還型PWM変調器において、増幅器１５と積分器２を縦列に接続することにより、量子化雑音を２次Δ−Σ変調器と同様のスペクトルにして低周波域におけるS/N比を向上させることができる。

前段の増幅器１５の出力は直流成分が０Ｖとなるため、この増幅器１５がコンデンサの誘電吸収特性の影響を殆ど受けることはなく、後段の積分器２はコンデンサの誘電吸収特性の影響を受けるものの、入力換算誤差は増幅器１５の１／利得になるため、小さな値となる。

同様の理由により、後段の積分器２のオフセット誤差や、注入する矩形波の直流成分による誤差も無視できる。

図１で用いる増幅器１５の伝達関数としては、以下の特徴を持つことが望ましい。
ａ）矩形波の1/π程度の周波数、またはそれ以下の周波数に少なくとも１つのゼロ点を持ち、
ｂ）ゼロ点よりも低い周波数(または0Hz)に少なくとも１つの極を持つ。
ｃ）矩形波の周波数の1/πにおける帰還信号側からの利得は、概ね比例特性である。

なお、矩形波の振幅は、概ね(帰還信号の振幅)に、(矩形波周波数の1/πにおける増幅器１５の倍率の２倍)を掛けた程度の大きさであることが望ましい。

図２は本発明の他の実施例を示すブロック図であり、離散時間システムに適用したものであって、図１と共通する部分には同一の符号を付けている。図２において、加算器１６の一方の入力端子には±フルスケールの入力信号が入力され、他方の入力端子にはレベル変換器５を介して±フルスケールのPWM出力信号が一方の入力端子とは逆極性で入力されている。

加算器１７の一方の入力端子には加算器１６の出力信号が入力され、他方の入力端子には１計算周期前の値を記憶するレジスタ機能素子１８の出力信号が一方の入力端子と同じ極性で帰還入力されて積分器を構成している。レジスタ機能素子１８の記号z^-1は、計算周期の遅延（T秒）をz変換したものであって、ラプラス変換とはz^-1＝e^-sTの関係にある。レジスタ機能素子１８の出力信号は、係数演算器１９に入力されている。

係数演算器１９は、
係数値＝（矩形波周波数）／（クロック周波数）
の演算を行う。なお、クロック周波数は、計算周期の逆数である。この係数値は、積分を迂回した信号とともにゼロ点の周波数を決めている。この実施例では、ゼロ点の周波数は概ね（矩形波周波数）／（２π）であり、十分な位相余裕がある。係数演算器１９の出力信号は加算器２０の一方の入力端子に入力されている。

加算器２０の他方の入力端子には加算器１６の出力信号が一方の入力端子と同じ極性で入力されている。

加算器２１は３つの入力端子を有するものであり、第１の入力端子には加算器２０の出力信号が入力され、第２の入力端子には矩形波発生器６の出力信号が第１の入力端子と同じ極性で入力され、第３の入力端子にはレジスタ機能素子２２の出力信号が他の入力端子と同じ極性で帰還入力されている。

レジスタ機能素子２２の出力信号は、比較器３に入力されている。

比較器３は、入力と任意の定数（たとえば０）とを比較して２値化されたPWM信号を出力する。

図２の回路構成において、入力をデジタル値として数値計算を行えば、デジタル回路を用いて入力に対応するPWM信号を得られる。

このPWM信号をレベル変換した後、ローパス・フィルタを使用して交流成分を除去することにより、Ｄ／Ａ変換器として使用することができる。

図３も本発明の他の実施例を示すブロック図であり、図１と共通する部分には同一の符号を付けている。図３が図１と異なる点は、図１の矩形波注入に代えて図４と同様な三角波発生器４を設けていることである。

図３において、比較器３の一方の入力端子には積分器２の出力信号が入力され、他方の入力端子には三角波発生器４の出力信号が入力されている。

これにより、比較器３は入力信号と三角波発生器４の三角波出力信号とを比較することになり、フリップフロップFFからPWM信号を得ることができる。

なお、図３に示す増幅器１５と積分器２の順番は入れ替えてもよい。

図３で用いる増幅器１５の伝達関数としては、以下の特徴を持つことが望ましい。
ａ）三形波の1/π程度の周波数、またはそれ以下の周波数に少なくとも１つのゼロ点を持ち、
ｂ）ゼロ点よりも低い周波数(または0Hz)に少なくとも１つの極を持つ。
ｃ）三角波の周波数の1/πにおける帰還信号側からの利得は、概ね比例特性である。

なお、三角波の振幅は、概ね次式で表すものであることが望ましい。
（三角波の振幅）＝（帰還信号の振幅）×0.5×（T_PWM／T_i）×A
T_i：1／（積分ゲイン）
T_PWM：三角波の周期
A ：三角波周波数の1/πにおける増幅器１５の倍率

以上説明したように、本発明によれば、量子化雑音を低周波域で低減したパルス幅変調器を実現でき、Ａ／Ｄ変換装置に適用すれば比較的短い変換時間で高精度高分解能の変換出力が得られ、直流測定器や直流信号発生器などに好適である。

１、１４ 加算器
２ 積分器
３ 比較器
４ 三角波発生器
５ レベル変換器
６ 矩形波発生器
８ クロック発生器
１５ 増幅器
ＦＦ フリップフロップ

Claims (3)

1. 積分器と出力信号の負帰還経路を備え、所定の周期を有するパルス信号のパルス幅をアナログ入力信号の大きさに応じて変化させるように構成された帰還型パルス幅変調器において、
   前記積分器と縦続接続され、前記アナログ入力信号と前記負帰還経路を介して帰還される出力信号との差分の低周波成分を増幅する増幅器を設け、
   前記増幅器を前記積分器の前段に配置するとともに、前記積分器の入力信号に矩形波信号を加算する矩形波信号系統を設け、前記積分器の出力信号を所定の値と比較してパルス幅信号に変換することを特徴とする帰還型パルス幅変調器。
2. 積分器と出力信号の負帰還経路を備え、所定の周期を有するパルス信号のパルス幅をアナログ入力信号の大きさに応じて変化させるように構成された帰還型パルス幅変調器において、
   前記積分器と縦続接続され、前記アナログ入力信号と前記負帰還経路を介して帰還される出力信号との差分の低周波成分を増幅する増幅器を設け、
   前記積分器の出力信号を三角波信号と比較してパルス幅信号に変換することを特徴とする帰還型パルス幅変調器。
3. 積分器と出力信号の負帰還経路を備え、所定の周期を有するパルス信号のパルス幅をアナログ入力信号の大きさに応じて変化させるように構成された帰還型パルス幅変調器において、
   前記積分器の前段に配置され、前記アナログ入力信号と前記負帰還経路を介して帰還される出力信号との差分の低周波成分を増幅する増幅器を設けたことを特徴とする帰還型パルス幅変調器。

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