[go: up one dir, main page]

JP6346115B2 - パターン形成方法 - Google Patents

パターン形成方法 Download PDF

Info

Publication number
JP6346115B2
JP6346115B2 JP2015061796A JP2015061796A JP6346115B2 JP 6346115 B2 JP6346115 B2 JP 6346115B2 JP 2015061796 A JP2015061796 A JP 2015061796A JP 2015061796 A JP2015061796 A JP 2015061796A JP 6346115 B2 JP6346115 B2 JP 6346115B2
Authority
JP
Japan
Prior art keywords
phase
block copolymer
polymer
layer
group
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2015061796A
Other languages
English (en)
Other versions
JP2016181630A (ja
JP2016181630A5 (ja
Inventor
敦 日恵野
敦 日恵野
鋼児 浅川
鋼児 浅川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Priority to JP2015061796A priority Critical patent/JP6346115B2/ja
Priority to US15/065,129 priority patent/US9659816B2/en
Publication of JP2016181630A publication Critical patent/JP2016181630A/ja
Publication of JP2016181630A5 publication Critical patent/JP2016181630A5/ja
Application granted granted Critical
Publication of JP6346115B2 publication Critical patent/JP6346115B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00023—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems without movable or flexible elements
    • B81C1/00031—Regular or irregular arrays of nanoscale structures, e.g. etch mask layer
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y30/00—Nanotechnology for materials or surface science, e.g. nanocomposites
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/002—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor using materials containing microcapsules; Preparing or processing such materials, e.g. by pressure; Devices or apparatus specially designed therefor
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0035—Multiple processes, e.g. applying a further resist layer on an already in a previously step, processed pattern or textured surface
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/16—Coating processes; Apparatus therefor
    • G03F7/165—Monolayers, e.g. Langmuir-Blodgett
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/20—Exposure; Apparatus therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H01L21/0275—Photolithographic processes using lasers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2201/00—Manufacture or treatment of microstructural devices or systems
    • B81C2201/01—Manufacture or treatment of microstructural devices or systems in or on a substrate
    • B81C2201/0101—Shaping material; Structuring the bulk substrate or layers on the substrate; Film patterning
    • B81C2201/0147—Film patterning
    • B81C2201/0149—Forming nanoscale microstructures using auto-arranging or self-assembling material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Optics & Photonics (AREA)
  • Composite Materials (AREA)
  • Analytical Chemistry (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Laminated Bodies (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Plasma & Fusion (AREA)

Description

本発明の実施形態は、パターン形成方法に関する。
半導体装置の配線やコンタクトホールパターンを形成する方法として、ブロック共重合体を用いたパターン形成方法がある。例えば、従来の光リソグラフィー技術で形成されたパターンをガイド層として用い、より寸法の小さい規則パターンをブロック共重合体の相分離を用いて形成することが可能である。この技術はＤＳＡ（Ｄｉｒｅｃｔｅｄ Ｓｅｌｆ−Ａｓｓｅｍｂｌｙ）技術と称される。
しかし、ＤＳＡ技術で形成されたポリマーのパターンには、十分なドライエッチング耐性がない。このため、ＤＳＡ技術で形成されたポリマーのパターンをマスクにドライエッチング加工する場合、あらかじめパターン上に選択的に酸化物等の保護膜を形成する方法がある。この場合、ドライエッチング耐性は得られるが、保護膜の形成工程が新たに必要となり、製造プロセスが複雑化する。
本発明が解決しようとする課題は、ＤＳＡ技術を用いた簡易な製造プロセスによるパターン形成方法を提供することにある。
実施形態のパターン形成方法は、基板上に、第１の重合体と、前記第１の重合体より低い表面エネルギーを有する第２の重合体とを含むブロック共重合体層を形成し、前記ブロック共重合体層を熱処理し、前記ブロック共重合体層を、前記第１の重合体を含む第１の相と、前記第２の重合体を含む第２の相とに相分離させ、原子堆積法を用いて、前記第１の相上に選択的に金属層を形成し、且つ、前記第２の相を選択的に除去する。
第１の実施形態のパターン形成方法を示す模式図。 第１の実施形態のパターン形成方法を示す模式図。 第１の実施形態のパターン形成方法を示す模式図。 第１の実施形態のパターン形成方法を示す模式図。 第１の実施形態のパターン形成方法を示す模式図。 第１の実施形態のパターン形成方法を示す模式図。 第２の実施形態のパターン形成方法を示す模式図。 第２の実施形態のパターン形成方法を示す模式図。 第２の実施形態のパターン形成方法を示す模式図。 第３の実施形態のパターン形成方法を示す模式図。 第３の実施形態のパターン形成方法を示す模式図。 第３の実施形態のパターン形成方法を示す模式図。 第３の実施形態のパターン形成方法を示す模式図。 第３の実施形態のパターン形成方法を示す模式図。 第３の実施形態のパターン形成方法を示す模式図。 第３の実施形態のパターン形成方法を示す模式図。 第３の実施形態のパターン形成方法を示す模式図。 第３の実施形態のパターン形成方法を示す模式図。 第４の実施形態のパターン形成方法を示す模式図。 第４の実施形態のパターン形成方法を示す模式図。 第４の実施形態のパターン形成方法を示す模式図。 第４の実施形態のパターン形成方法を示す模式図。 第４の実施形態のパターン形成方法を示す模式図。 第４の実施形態のパターン形成方法を示す模式図。
本明細書中、同一又は類似する部材については、同一の符号を付し、重複する説明を省略する場合がある。
本明細書中、部品等の相対的位置関係を示すために、「上」、「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
以下、図面を参照しつつ実施形態を説明する。
（第１の実施形態）
本実施形態のパターン形成方法は、基板上に、第１の重合体と、第１の重合体より低い表面エネルギーを有する第２の重合体とを含むブロック共重合体層を形成し、ブロック共重合体層を熱処理し、ブロック共重合体層を、第１の重合体を含む第１の相と、第２の重合体を含む第２の相とに相分離させ、原子堆積法を用いて、第１の相上に選択的に金属層を形成し、且つ、第２の相を選択的に除去する。
また、本実施形態のパターン形成方法は、ブロック共重合体層を形成する前に、基板上に、第１の方向に伸長する第１の領域と、第１の領域よりも低い表面エネルギーを有し第１の方向に伸長する第２の領域とが交互に配列するガイド層を形成し、ガイド層上にブロック共重合体層を形成し、熱処理により、ブロック共重合体層を第１の方向に伸長する第１の相と第１の方向に伸長する第２の相が交互に配列するよう相分離させる。
また、本実施形態のパターン形成方法は、第２の相を除去した領域に絶縁物層を形成する。
本実施形態のパターン形成方法には、ＤＳＡ技術が適用される。
図１−図６は、本実施形態のパターン形成方法を示す模式図である。図１（ａ）−図６（ａ）は上面図、図１（ｂ）−図６（ｂ）は、図１（ａ）−図６（ａ）のＡＡ断面図である。
まず、基板１０上に第１の方向に伸長する複数の第１の領域１２ａを形成する（図１）。第１の領域１２ａは、例えば、有機材料膜のスピンコート法による塗布と、光フォトリソグラフィ法及びＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法で形成する。基板１０は、例えば、半導体基板であり、例えば、単結晶シリコン基板である。第１の領域１２ａは、例えば、ポリマー鎖の片末端にＯＨ基を有するポリ４−ヒドロキシスチレン(ＰＨＳ−ＯＨ）、ポリ２−ビニルピリジン(Ｐ２ＶＰ−ＯＨ)、ポリアクリルアミド（ＰＡＡｍ−ＯＨ）、又は、ポリメタクリル酸（ＰＭＡｃ−ＯＨ）である。
次に、第１の領域１２ａの間に露出する基板１０表面に、第１の方向に伸長する第２の領域１２ｂを形成する（図２）。第２の領域１２ｂは、第１の領域１２ａよりも低い表面エネルギーを備える。言い換えれば、第１の領域１２ａは、第２の領域１２ｂよりも親水性の程度が高い。厳密には第２の領域１２ｂは、後に形成されるブロック共重合体層１４の第１の重合体と第２の重合体のほぼ中間の表面エネルギーの値を有している。
第２の領域１２ｂは、例えば、塗布有機材料膜のスピンコート法による塗布と余剰部分の除去により形成される。第２の領域１２ｂは、例えば、ポリマー鎖の片末端にＯＨ基を有するポリ４−ヒドロキシスチレン−ポリメチルメタクリレートランダム共重合体（ＰＨＳ−ｒ−ＰＭＭＡ−ＯＨ）、ポリスチレン−ポリ２ビニルピリジンランダム共重合体(ＰＳ−ｒ−Ｐ２ＶＰ)、ポリ４−ヒドロキシスチレン−ポリメチルアクリレートランダム共重合体(ＰＨＳ−ｒ−ＰＭＡ−ＯＨ)、ポリアクリルアミド−ポリメチルメタクリレートランダム共重合体（ＰＡＡｍ−ｒ−ＰＭＭＡ−ＯＨ）、ポリメタクリル酸−ポリメチルメタクリレートランダム共重合体（ＰＭＡｃ−ｒ−ＰＭＭＡ−ＯＨ）、又は、ポリアクリルアミド−ポリメチルアクリレートランダム共重合体（ＰＡＡｍ−ｒ−ＰＭＡ−ＯＨ）である。
交互に配列する第１の領域１２ａと第２の領域１２ｂがガイド層１２を構成する。第１のガイド層１２表面に相対的に表面エネルギーの高い第１の領域１２ａと、相対的に表面エネルギーの低い第２の領域１２ｂとが、交互に配列することになる。
なお、ガイド層１２は、感光性を有する有機材料膜に変更することで、例えば、光リソグラフィ法で第１の領域１２ａ又は第２の領域１２ｂに相当する領域に光を照射することで表面を改質して形成することも可能である。光の照射により、相対的に表面エネルギーの高い第１の領域１２ａと、相対的に表面エネルギーの低い第２の領域１２ｂとが、交互に配列する構造が形成可能である。
次に、第１のガイド層１２上にブロック共重合体層１４を形成する（図３）。ブロック共重合体層１４は、第１の重合体と、第１の重合体より低い表面エネルギーを有する第２の重合体とを含む。第１の重合体は、第２の重合体よりも親水性の程度が高い。ブロック共重合体層１４は、例えば、スピンコート法による塗布により形成される。
第１の重合体が、側鎖にヒドロキシル基、カルボキシル基、アミノ基、アミド基、イソシアネート基、ピリジン環の群から選ばれる官能基を含み、第２の重合体は、側鎖にヒドロキシル基、カルボキシル基、アミノ基、アミド基、イソシアネート基、ピリジン環の群から選ばれる官能基を含まないことが望ましい。
また、ブロック共重合体層１４は、ポリスチレン誘導体とポリメタクリレート誘導体、ポリスチレン誘導体とポリアクリレート誘導体、ポリメタクリレート誘導体とポリアクリレート誘導体、ポリスチレン誘導体とポリスチレン誘導体、ポリメタクリレート誘導体とポリメタクリレート誘導体、ポリアクリレート誘導体とポリアクリレート誘導体のいずれかの組み合わせから構成されることが、合成を容易にする観点から望ましい。
第１の重合体は、例えば、ポリ４−ヒドロキシスチレン（ＰＨＳ）、ポリ２−ヒドロキシエチルメタクリレート（ＰＨＥＭＡ）、ポリ２ビニルピリジン（Ｐ２ＶＰ）、ポリアクリル酸（ＰＡＡ）、ポリアクリルアミド（ＰＡＡｍ）、ポリメタクリル酸（ＰＭＡｃ）である。第２の重合体は、例えば、ポリへキシルメタクリレート（ＰＨＭＡ）、ポリスチレン（ＰＳ）、ポリメチルメタクリレート（ＰＭＭＡ）、ポリメチルアクリレート（ＰＭＡ）,ポリｔｅｒｔ−ブチルメタクリレート（ＰｔＢＭＡ）、又は、ポリｔｅｒｔ−ブチルアクリレート（ＰｔＢＡ）である。
ブロック共重合体層１４は、例えば、ポリ４−ヒドロキシスチレン−ポリメチルメタクリレートブロック共重合体（ＰＨＳ−ｂ−ＰＭＭＡ）、ポリスチレン−ポリ２ビニルピリジンブロック共重合体(ＰＳ−ｂ−Ｐ２ＶＰ)、ポリ４−ヒドロキシスチレン−ポリメチルアクリレートブロック共重合体(ＰＨＳ−ｂ−ＰＭＡ)、ポリアクリルアミド−ポリメチルメタクリレートブロック共重合体（ＰＡＡｍ−ｂ−ＰＭＭＡ）、ポリメタクリル酸−ポリメチルメタクリレートブロック共重合体（ＰＭＡｃ−ｂ−ＰＭＭＡ）、又は、ポリアクリルアミド−ポリメチルアクリレートブロック共重合体（ＰＡＡｍ−ｂ−ＰＭＡ）である。この場合、第１の重合体がＰＨＳ、Ｐ２ＶＰ、ＰＡＡｍ、又は、ＰＭＡc、第２の重合体がＰＭＭＡ、ＰＳ、又は、ＰＭＡである。
次に、ブロック共重合体層１４を熱処理し、第１の相１４ａと第２の相１４ｂとに相分離させる（図４）。第１の相１４ａは、第１の重合体を含み第１の方向に伸長する。第２の相１４ｂは、第２の重合体を含み第１の方向に伸長する。分離により、第１の相１４ａと第２の相１４ｂとが交互に配列する。
なお、第１の相１４ａと第２の相１４ｂとを安定して分離させる観点から、第１の重合体が第２の領域１２ｂより大きい表面エネルギーを有し、第２の重合体が第２の領域１２ｂより小さい表面エネルギーを有することが望ましい。また、第１の相１４ａと第２の相１４ｂとを安定して分離させる観点から、第１の領域１２ａは第１の重合体に近い表面エネルギーを有し、第２の領域１２ｂは第１の重合体と第２の重合体のほぼ中間の表面エネルギーを有することがより望ましい。そして、第１の相１４ａと第２の相１４ｂとを安定して分離させる観点から、第１の領域１２ａは第１の重合体とほぼ同一の表面エネルギーを有することがさらに望ましい。
次に、原子堆積（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）法を用いて、第１の相１４ａ上に選択的に金属層１６を形成し、且つ、第２の相１４ｂを選択的に除去する（図５）。ＡＬＤ法による同一処理内で、第１の相１４ａ上への金属層１６の選択成長と、第２の相１４ｂのエッチングを同時に行う。
金属層１６は、例えば、ニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）である。
第１の重合体が、例えば、ヒドロキシル基（−ＯＨ）を有する場合、第１の重合体を含む第１の相１４ａは表面に選択的に金属層１６が堆積するためエッチングされにくい。一方、第１の重合体が、ヒドロキシル基を有しない場合、第２の重合体を含む第２の相１４ｂは表面に金属層１６が堆積されないため、酸化剤のオゾンやプラズマに曝されエッチングされやすく選択的に除去される。
第２の相１４ｂの除去の選択性を向上させる観点から、原子堆積法は、成膜用のガスとしてオゾンと水素を用いることが望ましい。また、第２の相１４ｂの除去の選択性を向上させる観点から、原子堆積法は、水素プラズマを用いることが望ましい。
次に、第２の相１４ｂを除去した領域に絶縁物層１８を形成する（図６）。絶縁物層１８は、例えば、酸化物である。絶縁物層１８は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコンである。
絶縁物層１８は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により堆積される。その後、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、平坦化される。
以上のパターン形成方法により、第１の方向に伸長する微細な金属層１６を形成することが可能となる。
以下、本実施形態のパターン形成方法の作用及び効果について説明する。
本実施形態では、自己組織化材料であるブロック共重合体を用いて金属層１６を形成する。その際、ＡＬＤ法を用いて、相分離したブロック共重合体の一方の相（第１の相１４ａ）に選択的に金属層１６を形成し、他方の相（第２の相１４ｂ）を選択的に除去する。
例えば、ＡＬＤ法を行う際、金属成膜用の前駆体とオゾン、水素を供給するとする。水素を追加することで金属酸化膜の生成を抑制させる。そして、第１の相１４ａを構成する第１の重合体が、ヒドロキシル基のような親水基を有し、第２の相１４ｂを構成する第２の重合体がヒドロキシル基のような親水基を有しないとする。
この場合、前駆体は第１の相１４ａの親水基に選択的に化学吸着する。一方、第２の相１４ｂは疎水性のため、前駆体が化学吸着されにくく、オゾンに晒されることで酸化されエッチングが進行する。また、この現象は金属成膜用の前駆体と水素プラズマの組み合わせでも同様に生ずる。
本実施形態では、金属層１６の成膜とパターニングが、ＡＬＤ法により同時に行われる。したがって、ブロック共重合体の相分離を用いて形成されたデザインルールの小さいラインパターンを用いて、金属のエッチングを行うことなく金属層１６を形成できる。
このため、金属層１６形成のための、複雑な工程や高コストの工程を減らすことができる。したがって、製造プロセスが簡略化・低コスト化できる。よって、低コストで微細な半導体装置等を製造することが可能となる。
なお、第１の相１４ａ上への金属層１６形成の選択性と、第２の相１４ｂの除去の選択性を向上させる観点から、第１の重合体が、側鎖にヒドロキシル基、カルボキシル基、アミノ基、アミド基、イソシアネート基、ピリジン環の群から選ばれる官能基を含み、第２の重合体は、側鎖にヒドロキシル基、カルボキシル基、アミノ基、アミド基、イソシアネート基、ピリジン環の群から選ばれる官能基を含まないことが望ましい。
以上、本実施形態によれば、ＤＳＡ技術を用いた簡易な製造プロセスによるパターン形成方法を提供することが可能となる。
（第２の実施形態）
本実施形態のパターン形成方法は、基板上に、第１の重合体と、第１の重合体より低い表面エネルギーを有する第２の重合体とを含むブロック共重合体層を形成し、ブロック共重合体層を熱処理し、ブロック共重合体層を、第１の重合体を含む第１の相と、第２の重合体を含む第２の相とに相分離させ、原子堆積法を用いて、第１の相上に選択的に酸化物層を形成し、且つ、第２の相を選択的に除去する。
また、本実施形態のパターン形成方法は、ブロック共重合体層を形成する前に、基板上に、第１の方向に伸長する第１の領域と、第１の領域よりも低い表面エネルギーを有し第１の方向に伸長する第２の領域とが交互に配列するガイド層を形成し、ガイド層上にブロック共重合体層を形成し、熱処理により、ブロック共重合体層を第１の方向に伸長する第１の相と第１の方向に伸長する第２の相が交互に配列するよう相分離させる。
また、本実施形態のパターン形成方法は、第２の相を除去した領域に金属層を形成する。
本実施形態のパターン形成方法には、ＤＳＡ技術が適用される。
図７−図９は、本実施形態のパターン形成方法を示す模式図である。図７（ａ）−図９（ａ）は上面図、図７（ｂ）−図９（ｂ）は、図７（ａ）−図９（ａ）のＡＡ断面図である。
ブロック共重合体層１４を熱処理し、第１の相１４ａと第２の相１４ｂとに相分離させるまでは、第１の実施形態と同様である（図７）。
次に、原子堆積法を用いて、第１の相１４ａ上に選択的に酸化物層２０を形成し、且つ、第２の相１４ｂを選択的に除去する（図８）。ＡＬＤ法による同一処理内で、第１の相１４ａ上への酸化物層２０の選択成長と、第２の相１４ｂのエッチングを同時に行う。
酸化物層２０は、例えば、酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化亜鉛、酸化チタン、酸化ジルコニアである。
第１の重合体がＰＨＳのように、ヒドロキシル基（−ＯＨ）を有する場合、第１の重合体を含む第１の相１４ａは表面に選択的に酸化物層２０が堆積するためエッチングされにくい。一方、第１の重合体がＰＭＭＡのように、ヒドロキシル基を有しない場合、第２の重合体を含む第２の相１４ｂは表面に酸化物層２０が堆積されないため酸化剤のオゾンやプラズマに曝されエッチングされやすく選択的に除去される。
第２の相１４ｂの除去の選択性を向上させる観点から、原子堆積法は、酸化剤としてオゾンを用いることが望ましい。また、第２の相１４ｂの除去の選択性を向上させる観点から、原子堆積法は、酸素プラズマを用いることが望ましい。
次に、第２の相１４ｂを除去した領域に金属層２２を形成する（図９）。すなわち、ＡＬＤ法により形成された酸化物層２０の溝内に、金属層２２を形成する。金属層２２は、例えば、ニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）である。
金属層２２は、例えば、ＣＶＤ法、スパッタ法又は無電解めっき法により形成される。その後、例えば、ＣＭＰ法により、平坦化される。
以上のパターン形成方法により、第１の方向に伸長する微細な金属層２２を形成することが可能となる。
以下、本実施形態のパターン形成方法の作用及び効果について説明する。
本実施形態では、自己組織化材料であるブロック共重合体を用いて金属層２２を形成する。その際、ＡＬＤ法を用いて、相分離したブロック共重合体の一方の相（第１の相１４ａ）に選択的に酸化物層２０を形成し、他方の相（第２の相１４ｂ）を選択的に除去する。
例えば、ＡＬＤ法を行う際、酸化物成膜用の前駆体とオゾンを供給するとする。そして、第１の相１４ａを構成する第１の重合体が、ヒドロキシル基のような親水基を有し、第２の相１４ｂを構成する第２の重合体がヒドロキシル基のような親水基を有しないとする。
この場合、前駆体は第１の相１４ａの親水基に選択的に化学吸着する。一方、第２の相１４ｂは疎水性のため、前駆体が化学吸着されにくく、オゾンに晒されることで酸化されエッチングが進行する。一方、第１の相１４ａに吸着した前駆体が酸化され、酸化物層２０が形成される。オゾンに代えて酸素プラズマを用いても同様の現象が生ずる。
本実施形態では、酸化物層２０の成膜とパターニングが、ＡＬＤ法により同時に行われる。そして、ＡＬＤ法により形成された酸化物層２０の間に金属層２２が形成される。したがって、ブロック共重合体の相分離を用いて形成されたデザインルールの小さいラインパターンを用いて、酸化物のエッチングを行うことなく金属層１６を形成できる。
このため、金属層２２形成のための、複雑な工程や高コストの工程を減らすことができる。したがって、製造プロセスが簡略化・低コスト化できる。よって、低コストで微細な半導体装置等を製造することが可能となる。
なお、第１の相１４ａ上への酸化物層２０形成の選択性と、第２の相１４ｂの除去の選択性を向上させる観点から、第１の重合体が、側鎖にヒドロキシル基、カルボキシル基、アミノ基、アミド基、イソシアネート基、ピリジン環の群から選ばれる官能基を含み、第２の重合体は、側鎖にヒドロキシル基、カルボキシル基、アミノ基、アミド基、イソシアネート基、ピリジン環の群から選ばれる官能基を含まないことが望ましい。
以上、本実施形態によれば、ＤＳＡ技術を用いた簡易な製造プロセスによるパターン形成方法を提供することが可能となる。
（第３の実施形態）
本実施形態のパターン形成方法は、基板上に、第１の重合体と、第１の重合体より低い表面エネルギーを有する第２の重合体とを含むブロック共重合体層を形成し、ブロック共重合体層を熱処理し、ブロック共重合体層を、第１の重合体を含む第１の相と、第２の重合体を含む第２の相とに相分離させ、原子堆積法を用いて、第１の相上に選択的に酸化物層を形成し、且つ、第２の相を選択的に除去する。
また、本実施形態のパターン形成方法は、ブロック共重合体層を形成する前に、基板上に、第１の方向に伸長する第１の領域と、第１の領域よりも低い表面エネルギーを有し第１の方向に伸長する第２の領域とが交互に配列するガイド層を形成し、ガイド層上にブロック共重合体層を形成し、熱処理により、ブロック共重合体層を第１の方向に伸長する第１の相と第１の方向に伸長する第２の相が交互に配列するよう相分離させる。
また、本実施形態のパターン形成方法は、第１の相をマスクに、基板をエッチングする。
本実施形態のパターン形成方法には、ＤＳＡ技術が適用される。
図１０−図１８は、本実施形態のパターン形成方法を示す模式図である。図１０（ａ）−図１８（ａ）は上面図、図１０（ｂ）−図１８（ｂ）は、図１０（ａ）−図１８（ａ）のＡＡ断面図である。
まず、基板１０上に第１の方向に伸長する複数の第１の領域１２ａを形成する（図１０）。第１の領域１２ａは、例えば、有機材料膜のスピンコート法による塗布と、光フォトリソグラフィ法及びＲＩＥ法で形成する。基板１０は、半導体基板１０ａと絶縁層１０ｂの積層構造である。例えば、半導体基板１０ａは単結晶シリコン基板である。絶縁層１０ｂは、例えば、酸化シリコンである。第１の領域１２ａは、例えば、ポリマー鎖の片末端にＯＨ基を有するポリ４−ヒドロキシスチレン(ＰＨＳ−ＯＨ）、ポリ２−ビニルピリジン(Ｐ２ＶＰ−ＯＨ)、ポリアクリルアミド（ＰＡＡｍ−ＯＨ）、又は、ポリメタクリル酸（ＰＭＡｃ−ＯＨ）である。
次に、第１の領域１２ａの間に露出する基板１０表面に、第１の方向に伸長する第２の領域１２ｂを形成する（図１１）。第２の領域１２ｂは、第１の領域１２ａよりも低い表面エネルギーを備える。言い換えれば、第１の領域１２ａは、第２の領域１２ｂよりも親水性の程度が高い。厳密には第２の領域１２ｂは、後に形成されるブロック共重合体層１４の第１の重合体と第２の重合体のほぼ中間の表面エネルギーの値を有している。
第２の領域１２ｂは、例えば、塗布有機材料膜のスピンコート法による塗布と余剰部分の除去により形成される。第２の領域１２ｂは、例えば、ポリマー鎖の片末端にＯＨ基を有するポリ４−ヒドロキシスチレン−ポリメチルメタクリレートランダム共重合体（ＰＨＳ−ｒ−ＰＭＭＡ−ＯＨ）、ポリスチレン−ポリ２ビニルピリジンランダム共重合体(ＰＳ−ｒ−Ｐ２ＶＰ)、ポリ４−ヒドロキシスチレン−ポリメチルアクリレートランダム共重合体(ＰＨＳ−ｒ−ＰＭＡ−ＯＨ)、ポリアクリルアミド−ポリメチルメタクリレートランダム共重合体（ＰＡＡｍ−ｒ−ＰＭＭＡ−ＯＨ）、ポリメタクリル酸−ポリメチルメタクリレートランダム共重合体（ＰＭＡｃ−ｒ−ＰＭＭＡ−ＯＨ）、又は、ポリアクリルアミド−ポリメチルアクリレートランダム共重合体（ＰＡＡｍ−ｒ−ＰＭＡ−ＯＨ）である。
交互に配列する第１の領域１２ａと第２の領域１２ｂがガイド層１２を構成する。ガイド層１２表面に相対的に表面エネルギーの高い第１の領域１２ａと、相対的に表面エネルギーの低い第２の領域１２ｂとが、交互に配列することになる。
なお、ガイド層１２は、感光性を有する有機材料膜に変更することで、例えば、光リソグラフィ法で第１の領域１２ａ又は第２の領域１２ｂに相当する領域に光を照射することで表面を改質して形成することも可能である。光の照射により、相対的に表面エネルギーの高い第１の領域１２ａと、相対的に表面エネルギーの低い第２の領域１２ｂとが、交互に配列する構造が形成可能である。
次に、第１のガイド層１２上にブロック共重合体層１４を形成する（図１２）。第１のブロック共重合体層１４は、第１の重合体と、第１の重合体より低い表面エネルギーを有する第２の重合体とを含む。第１の重合体は、第２の重合体よりも親水性の程度が高い。第１のブロック共重合体層１４は、例えば、スピンコート法による塗布により形成される。
第１の重合体が、側鎖にヒドロキシル基、カルボキシル基、アミノ基、アミド基、イソシアネート基、ピリジン環の群から選ばれる官能基を含み、第２の重合体は、側鎖にヒドロキシル基、カルボキシル基、アミノ基、アミド基、イソシアネート基、ピリジン環の群から選ばれる官能基を含まないことが望ましい。
また、ブロック共重合体層１４は、ポリスチレン誘導体とポリメタクリレート誘導体、ポリスチレン誘導体とポリアクリレート誘導体、ポリメタクリレート誘導体とポリアクリレート誘導体、ポリスチレン誘導体とポリスチレン誘導体、ポリメタクリレート誘導体とポリメタクリレート誘導体、ポリアクリレート誘導体とポリアクリレート誘導体のいずれかの組み合わせから構成されることが、合成を容易にする観点から望ましい。
第１の重合体は、例えば、ポリ４−ヒドロキシスチレン（ＰＨＳ）、ポリ２−ヒドロキシエチルメタクリレート（ＰＨＥＭＡ）、ポリ２ビニルピリジン（Ｐ２ＶＰ）、ポリアクリル酸（ＰＡＡ）、ポリアクリルアミド（ＰＡＡｍ）、ポリメタクリル酸（ＰＭＡｃ）である。第２の重合体は、例えば、ポリへキシルメタクリレート（ＰＨＭＡ）、ポリスチレン（ＰＳ）、ポリメチルメタクリレート（ＰＭＭＡ）、ポリメチルアクリレート（ＰＭＡ）,ポリｔｅｒｔ−ブチルメタクリレート（ＰｔＢＭＡ）、又は、ポリｔｅｒｔ−ブチルアクリレート（ＰｔＢＡ）である。
ブロック共重合体層１４は、例えば、ポリ４−ヒドロキシスチレン−ポリメチルメタクリレートブロック共重合体（ＰＨＳ−ｂ−ＰＭＭＡ）、ポリスチレン−ポリ２ビニルピリジンブロック共重合体(ＰＳ−ｂ−Ｐ２ＶＰ)、ポリ４−ヒドロキシスチレン−ポリメチルアクリレートブロック共重合体(ＰＨＳ−ｂ−ＰＭＡ)、ポリアクリルアミド−ポリメチルメタクリレートブロック共重合体（ＰＡＡｍ−ｂ−ＰＭＭＡ）、ポリメタクリル酸−ポリメチルメタクリレートブロック共重合体（ＰＭＡｃ−ｂ−ＰＭＭＡ）、又は、ポリアクリルアミド−ポリメチルアクリレートブロック共重合体（ＰＡＡｍ−ｂ−ＰＭＡ）である。この場合、第１の重合体がＰＨＳ、Ｐ２ＶＰ、ＰＡＡｍ、又は、ＰＭＡc、第２の重合体がＰＭＭＡ、ＰＳ、又は、ＰＭＡである。
次に、ブロック共重合体層１４を熱処理し、第１の相１４ａと第２の相１４ｂとに相分離させる（図１３）。第１の相１４ａは、第１の重合体を含み第１の方向に伸長する。第２の相１４ｂは、第２の重合体を含み第１の方向に伸長する。分離により、第１の相１４ａと第２の相１４ｂとが交互に配列する。
次に、原子堆積法を用いて、第１の相１４ａ上に選択的に酸化物層２０を形成し、同時に、第２の相１４ｂを選択的に除去する（図１４）。酸化物層２０は、例えば、酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化亜鉛、酸化チタン、酸化ジルコニアである。
第１の重合体がＰＨＳのように、ヒドロキシル基（−ＯＨ）を有する場合、第１の重合体を含む第１の相１４ａは表面に選択的に酸化物層２０が堆積するためエッチングされにくい。一方、第１の重合体がＰＭＭＡのように、ヒドロキシル基を有しない場合、第２の重合体を含む第２の相１４ｂは表面に酸化物層２０が堆積されないため酸化剤のオゾンやプラズマに曝されエッチングされやすく選択的に除去される。
第２の相１４ｂの除去の選択性を向上させる観点から、原子堆積法は、酸化剤としてオゾンを用いることが望ましい。また、第２の相１４ｂの除去の選択性を向上させる観点から、原子堆積法は、酸素プラズマを用いることが望ましい。
次に、選択的に酸化物層２０が形成された第１の相１４ａをマスクに、第２の領域１２ｂを、例えば、ＲＩＥ法によりエッチングする（図１５）。
次に、選択的に酸化物層２０が形成された第１の相１４ａをマスクに、絶縁層１０ｂをエッチングし溝を形成する。絶縁層１０ｂは、例えば、ＲＩＥ法によりエッチングする（図１６）。
次に、絶縁層１０ｂ上の第１の相１４ａ、第１の領域１２ａ、及び、第２の領域１２ｂを、除去する（図１７）。第１の相１４ａ、第１の領域１２ａ、及び、第２の領域１２ｂの除去は、例えば、アッシングにより行う。
次に、絶縁層１０ｂの溝内に金属層２２を形成する（図１８）。金属層２２は、例えば、ニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）である。
金属層２２は、例えば、ＣＶＤ法、スパッタ法又は無電解めっき法により形成される。その後、例えば、ＣＭＰ法により、平坦化される。
以上のパターン形成方法により、第１の方向に伸長する微細な金属層２２を形成することが可能となる。
以下、本実施形態のパターン形成方法の作用及び効果について説明する。
ＤＳＡ技術で形成されたポリマーのパターンには、十分なドライエッチング耐性がない。このため、ＤＳＡ技術で形成されたポリマーのパターンをマスクにドライエッチング加工する場合、あらかじめパターン上に選択的に酸化物の保護膜を形成する方法がある。この場合、ドライエッチング耐性は得られるが、保護膜の形成工程が追加で必要となり、製造プロセスが複雑化する。
本実施形態では、ＤＳＡ技術で形成されたポリマーのパターンをマスクとして、絶縁層１０ｂの溝をエッチングする。この際、ＡＬＤ法を用いて、相分離したブロック共重合体の一方の相（第１の相１４ａ）上に選択的に酸化物層２０を形成し、他方の相（第２の相１４ｂ）を選択的に除去する。すなわち、保護膜となる酸化物層２０の成膜とポリマーのパターニングが、ＡＬＤ法により同時に行われる。
したがって、ポリマーのパターンの保護膜形成のための、複雑な工程や高コストの工程を減らすことができる。したがって、製造プロセスが簡略化・低コスト化できる。よって、低コストで微細な半導体装置等を製造することが可能となる。
以上、本実施形態によれば、ＤＳＡ技術を用いた簡易な製造プロセスによるパターン形成方法を提供することが可能となる。
（第４の実施形態）
本実施形態のパターン形成方法は、基板上に、第１の重合体と、第１の重合体より低い表面エネルギーを有する第２の重合体とを含むブロック共重合体層を形成し、ブロック共重合体層を熱処理し、ブロック共重合体層を、第１の重合体を含む第１の相と、第２の重合体を含む第２の相とに相分離させ、原子堆積法を用いて、第１の相上に選択的に酸化物層を形成し、且つ、第２の相を選択的に除去する。
また、本実施形態のパターン形成方法は、ブロック共重合体層を形成する前に、開口部を有したガイド層を形成し、開口部内にブロック共重合体層を形成し、熱処理により、ブロック共重合体層を第１の相と、第１の相に囲まれる第２の相に相分離させる。
また、本実施形態のパターン形成方法は、第１の相をマスクに、基板をエッチングする。
本実施形態のパターン形成方法には、ＤＳＡ技術が適用される。
図１９−図２４は、本実施形態のパターン形成方法を示す模式図である。図１９（ａ）−図２４（ａ）は上面図、図１９（ｂ）−図２４（ｂ）は、図１９（ａ）−図２４（ａ）のＡＡ断面図である。
まず、基板１０上に、開口部２８を有するフォトレジスト（ガイド層）２６を形成する（図１９）。開口部２８は光リソグラフィー法を用いて形成される。
基板１０は、第１の絶縁層１０ｃ、第２の絶縁層１０ｅ、ＳＯＣ（Ｓｐｉｎ Ｏｎ Ｃａｒｂｏｎ）層１０ｆ、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）層１０ｇの積層構造である。第１の絶縁層１０ｃと第２の絶縁層１０ｅとの間に、金属配線層１０ｄが設けられる。
次に、開口部２８内に、ブロック共重合体層１４を形成する（図２０）。ブロック共重合体層１４は、第１の重合体と、第１の重合体より低い表面エネルギーを有する第２の重合体とを含む。第１の重合体は、第２の重合体よりも親水性の程度が高い。第１のブロック共重合体層１４は、例えば、スピンコート法による塗布により形成される。
第１の重合体が、側鎖にヒドロキシル基、カルボキシル基、アミノ基、アミド基、イソシアネート基、ピリジン環の群から選ばれる官能基を含み、第２の重合体は、側鎖にヒドロキシル基、カルボキシル基、アミノ基、アミド基、イソシアネート基、ピリジン環の群から選ばれる官能基を含まないことが望ましい。
また、ブロック共重合体層１４は、ポリスチレン誘導体とポリメタクリレート誘導体、ポリスチレン誘導体とポリアクリレート誘導体、ポリメタクリレート誘導体とポリアクリレート誘導体、ポリスチレン誘導体とポリスチレン誘導体、ポリメタクリレート誘導体とポリメタクリレート誘導体、ポリアクリレート誘導体とポリアクリレート誘導体のいずれかの組み合わせから構成されることが、合成を容易にする観点から望ましい。
第１の重合体は、例えば、ポリ４−ヒドロキシスチレン（ＰＨＳ）、ポリ２−ヒドロキシエチルメタクリレート（ＰＨＥＭＡ）、ポリ２ビニルピリジン（Ｐ２ＶＰ）、ポリアクリル酸（ＰＡＡ）、ポリアクリルアミド（ＰＡＡｍ）、ポリメタクリル酸（ＰＭＡｃ）である。第２の重合体は、例えば、ポリへキシルメタクリレート（ＰＨＭＡ）、ポリスチレン（ＰＳ）、ポリメチルメタクリレート（ＰＭＭＡ）、ポリメチルアクリレート（ＰＭＡ）,ポリｔｅｒｔ−ブチルメタクリレート（ＰｔＢＭＡ）、又は、ポリｔｅｒｔ−ブチルアクリレート（ＰｔＢＡ）である。
ブロック共重合体層１４は、例えば、ポリ４−ヒドロキシスチレン−ポリメチルメタクリレートブロック共重合体（ＰＨＳ−ｂ−ＰＭＭＡ）、ポリスチレン−ポリ２ビニルピリジンブロック共重合体(ＰＳ−ｂ−Ｐ２ＶＰ)、ポリ４−ヒドロキシスチレン−ポリメチルアクリレートブロック共重合体(ＰＨＳ−ｂ−ＰＭＡ)、ポリアクリルアミド−ポリメチルメタクリレートブロック共重合体（ＰＡＡｍ−ｂ−ＰＭＭＡ）、ポリメタクリル酸−ポリメチルメタクリレートブロック共重合体（ＰＭＡｃ−ｂ−ＰＭＭＡ）、又は、ポリアクリルアミド−ポリメチルアクリレートブロック共重合体（ＰＡＡｍ−ｂ−ＰＭＡ）である。この場合、第１の重合体がＰＨＳ、Ｐ２ＶＰ、ＰＡＡｍ、又は、ＰＭＡc、第２の重合体がＰＭＭＡ、ＰＳ、又は、ＰＭＡである。
次に、ブロック共重合体層１４を熱処理し、第１の相１４ａと第２の相１４ｂとに相分離させる（図２１）。第１の相１４ａは、第１の重合体を含み、第２の相１４ｂは、第２の重合体を含む。第２の相１４ｂは、第１の相１４ａに囲まれる。
次に、原子堆積法を用いて、第１の相１４ａ及びフォトレジスト２６上に選択的に酸化物層２０を形成し、同時に、第２の相１４ｂを選択的に除去する（図２２）。酸化物層２０は、例えば、酸化シリコン、酸化アルミニウム、酸化ハフニウムである。
第１の重合体がＰＨＳのように、ヒドロキシル基（−ＯＨ）を有する場合、第１の重合体を含む第１の相１４ａは表面に選択的に酸化物層２０が堆積するためエッチングされにくい。一方、第１の重合体がＰＭＭＡのように、ヒドロキシル基を有しない場合、第２の重合体を含む第２の相１４ｂは表面に酸化物層２０が堆積されないため酸化剤のオゾンやプラズマに曝されエッチングされやすく選択的に除去される。
第２の相１４ｂの除去の選択性を向上させる観点から、原子堆積法は、酸化剤としてオゾンを用いることが望ましい。また、第２の相１４ｂの除去の選択性を向上させる観点から、原子堆積法は、酸素プラズマを用いることが望ましい。
次に、選択的に酸化物層２０が形成された第１の相１４ａをマスクに、ＳＯＧ層１０ｇ、ＳＯＣ層１０ｆ、第２の絶縁層１０ｅを、エッチングし、コンタクトホール３２を形成する。エッチングは、例えば、ＲＩＥ法によりエッチングする（図２３）。
次に、第１の絶縁層１０ｅ上のＳＯＣ層１０ｆ、ＳＯＧ層１０ｇを除去する。
次に、コンタクトホール３２に金属プラグ３４を形成する（図２４）。金属プラグ３４は、例えば、ニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）である。
金属プラグ３４は、例えば、ＣＶＤ法、スパッタ法又は無電解めっき法により形成される。その後、例えば、ＣＭＰ法により、平坦化される。
以上のパターン形成方法により、微細な金属プラグ３４を形成することが可能となる。
以下、本実施形態のパターン形成方法の作用及び効果について説明する。
ＤＳＡ技術で形成されたポリマーのパターンには、十分なドライエッチング耐性がない。このため、ＤＳＡ技術で形成されたポリマーのパターンをマスクにドライエッチング加工する場合、あらかじめパターン上に選択的に酸化物の保護膜を形成する方法がある。この場合、ドライエッチング耐性は得られるが、保護膜の形成工程が追加で必要となり、製造プロセスが複雑化する。
本実施形態では、ＤＳＡ技術で形成されたポリマーのパターンをマスクとして、コンタクトホール３２をエッチングする。この際、ＡＬＤ法を用いて、相分離したブロック共重合体の一方の相（第１の相１４ａ）上に選択的に酸化物層２０を形成し、他方の相（第２の相１４ｂ）を選択的に除去する。すなわち、保護膜となる酸化物層２０の成膜とポリマーのパターニングが、ＡＬＤ法により同時に行われる。
したがって、ポリマーのパターンの保護膜形成のための、複雑な工程や高コストの工程を減らすことができる。したがって、製造プロセスが簡略化・低コスト化できる。よって、低コストで微細な半導体装置等を製造することが可能となる。
以上、本実施形態によれば、ＤＳＡ技術を用いた簡易な製造プロセスによるパターン形成方法を提供することが可能となる。
以下、実施例について説明する。
（実施例１）
第１の実施形態のパターン形成方法の実施例を以下説明する。
低圧水銀灯によりＵＶ光を５分間照射してＳｉ基板（基板）表面にヒドロキシル基を誘起する。ＵＶ処理後のＳｉ基板に片末端がヒドロキシル基のポリ４−ヒドロキシスチレン（ＰＨＳ−ＯＨ）の乳酸エチル溶液（濃度０．５ｗｔ％）を回転数２０００ｒｐｍでスピンコーティングする。なお、用いたＰＨＳ−ＯＨは分子量Ｍｎ＝５０，０００、多分散度Ｍｗ／Ｍｎ＝１．０５である。
ＰＨＳ−ＯＨ薄膜中に含まれる溶媒を１１０℃／９０ｓｅｃ．で除去した後、Ｓｉ基板表面のヒドロキシル基とＰＨＳ−ＯＨを架橋反応させるため１５０℃／８ｈでアニールを行う。続いて、架橋しない余分なＰＨＳ−ＯＨを乳酸エチルでリンスする。ＰＨＳ薄膜の膜厚をＡＦＭで評価すると、約５ｎｍであることが確認できる。
次にＰＨＳ薄膜にＬ＆Ｓのガイドパターンをフォトリソグラフィにて作製する。ＰＨＳ薄膜上にＪＳＲ社製ＳＯＧ０８０を用いて１５００ｒｐｍ／３０ｓｅｃ．でスピンコーティングしてＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）層（膜厚：４５ｎｍ）を形成する。続いて、ＡｒＦ用フォトレジストを１５００ｒｐｍ／３５ｓｅｃ．でスピンコートし、１２０℃／９０ｓｅｃ．でプリベークを行う。フォトレジスト／ＳＯＧ／ＰＨＳ積層膜をＡｒＦエキシマレーザ露光装置でＬ＆Ｓパターン露光をする。露光量は２５ｍＪ／ｃｍ２、パターン周期は１００ｎｍとする。ＰＥＢ（Ｐｏｓｔ Ｅｘｐｏｓｕｒｅ Ｂａｋｅ）を１２５℃／６０ｓｅｃ．した後、２．３８％ＴＭＡＨ（Ｔｅｔｒａ Ｍｅｔｈｙｌ Ａｍｍｏｎｉｕｍ Ｈｙｄｒｏｘｉｄｅ）で現像を行う。
その後、Ｏ２でＲＩＥし、ＳＯＧ層とＰＨＳ薄膜をフッ素系のガスで基板のＳｉ表面が現れるまでＲＩＥする。そして、ＴＭＹ（Ｔｒｉｍｅｔｈｙｌ−２−ｈｙｄｒｏｘｙｅｔｈｙｌ ａｍｍｏｎｉｕｍ ｈｙｄｒｏｘｉｄｅ）でフォトレジストやＳＯＧなどの残渣物を除去する。形成したＰＨＳ薄膜（第１の領域）のパターンをＳＥＭで観察すると、周期１００ｎｍのＬ＆Ｓ（Ｌｉｎｅ＆Ｓｐａｃｅ）パターンであることが分かる。
Ｌ＆Ｓパターンに加工したＳｉ基板に片末端がヒドロキシル基のポリ４−ヒドロキシスチレン−ポリメチルメタクリレートランダム共重合体（ＰＨＳ−ｒ−ＰＭＭＡ−ＯＨ）の乳酸エチル溶液（濃度０．５ｗｔ％）を回転数２０００ｒｐｍでスピンコーティングする。なお、用いたＰＨＳ−ｒ−ＰＭＭＡ−ＯＨは分子量Ｍｎ＝５０，０００、多分散度Ｍｗ／Ｍｎ＝１．０５、体積分率ｆＰＨＳ＝０．５である。ＰＨＳ−ｒ−ＰＭＭＡ−ＯＨ薄膜中に含まれる溶媒を１１０℃／９０ｓｅｃ．で除去した後、Ｓｉ基板表面のヒドロキシル基とＰＨＳ−ｒ−ＰＭＭＡ−ＯＨを架橋反応させるため１５０℃／８ｈでアニールを行う。
続いて、架橋しない余分なＰＨＳ−ｒ−ＰＭＭＡ−ＯＨを乳酸エチルでリンスする。露出していたＳｉ表面が厚さ約５ｎｍのＰＨＳ−ｒ−ＰＭＭＡ薄膜（第２の領域）で覆われる。ＰＨＳ−ｒ−ＰＭＭＡ薄膜の水の接触角を評価すると、ＰＨＳ薄膜の接触角とＰＭＭＡの接触角のほとんど中間値であることが分かる。
次にＬ＆Ｓパターンを形成したＰＨＳ−ｒ−ＰＭＭＡ／ＰＨＳ薄膜の上にポリ４−ヒドロキシスチレン−ポリメチルメタクリレートブロック共重合体（ＰＨＳ−ｂ−ＰＭＭＡ）の乳酸エチル溶液（濃度２ｗｔ％）を回転数２０００ｒｐｍでスピンコーティングする。なお、用いたＰＨＳ−ｂ−ＰＭＭＡは分子量Ｍｎ＝１２２，０００、多分散度Ｍｗ／Ｍｎ＝１．０８、体積分率ｆＰＨＳ＝０．５である。
ＰＨＳ−ｂ−ＰＭＭＡ薄膜（ブロック共重合体層）中に含まれる溶媒を１１０℃／９０ｓｅｃ．で除去した後、ＰＨＳ−ｂ−ＰＭＭＡをＰＨＳ相（第１の相）とＰＭＭＡ相（第２の相）に相分離させるために２００℃／８ｈでアニールを行う。続いて、パターン確認のためＡＦＭで観察を行う。ＡＦＭ観察を行うと周期５０ｎｍのＬ＆Ｓパターンが形成されていることが分かる。
続いてＡＬＤにてＰＨＳ相上のみに選択的にニッケル成膜を行い、ＰＭＭＡ相を選択的に除去する。ニッケルを形成するための前駆体に［Ｎｉ（ａｃｅｔｙｌａｃｅｔｏｎａｔｅ）２］、Ｏ３、Ｈ２を用いて、基板温度２００℃で成膜を行う。
ＰＨＳには、ヒドロキシル基があるため、［Ｎｉ（ａｃｅｔｙｌａｃｅｔｏｎａｔｅ）２］と反応してＰＨＳ相上のみに選択的にニッケル膜を成膜することができる。一方、ＰＭＭＡには、［Ｎｉ（ａｃｅｔｙｌａｃｅｔｏｎａｔｅ）２］が化学吸着しないため、Ｏ３に曝されて分解してしまう。
ニッケルをＡＬＤ成膜したＰＨＳ−ｂ−ＰＭＭＡ膜を断面ＳＥＭで観察すると、幅２５ｎｍ、高さ１３ｎｍのニッケルがＰＨＳ相上に選択的に成膜されており、ＰＭＭＡ相は除去されていることが分かる。
続いて、ＳｉＯ２を成膜し、ニッケル層が表面に露出していない状態にする。次にＣＭＰをして、ニッケル層が表面に露出するまで平坦化する。
（実施例２）
ガイドパターン作製材料をＰＨＳ−ＯＨとＰＨＳ−ｒ−ＰＭＭＡ−ＯＨからヒドロキシル基末端のポリ（２−ビニルピリジン）（Ｐ２ＶＰ−ＯＨ）とポリスチレン−ポリ（２−ビニルピリジン）ランダムコポリマー（ＰＳ−ｒ−Ｐ２ＶＰ−ＯＨ）に変更し、ブロック共重合体材料をＰＨＳ−ｂ−ＰＭＭＡからＰＳ−Ｐ２ＶＰブロック共重合体（ＰＳ−ｂ−Ｐ２ＶＰ）に変更した以外は実施例１と同様の処理を行った。なお、Ｐ２ＶＰ−ＯＨの分子量Ｍｎ＝５０，０００、多分散度Ｍｗ／Ｍｎ＝１．０５で、ＰＳ−ｒ−Ｐ２ＶＰ−ＯＨの分子量Ｍｎ＝５０，０００、多分散度Ｍｗ／Ｍｎ＝１．０５、体積分率ｆＰＳ＝０．５で、ＰＳ−ｂ−Ｐ２ＶＰの分子量Ｍｎ＝１２２，０００、多分散度Ｍｗ／Ｍｎ＝１．０８、体積分率ｆＰＨＳ＝０．５である。
ニッケルをＡＬＤ成膜したＰＳ−ｂ−Ｐ２ＶＰ膜を断面ＳＥＭで観察すると、幅２５ｎｍ、高さ１３ｎｍのニッケルがＰ２ＶＰ相上に選択的に成膜されており、ＰＳ相は除去されていることが分かる。
（実施例３）
第２の実施形態のパターン形成方法の実施例を以下説明する。
低圧水銀灯によりＵＶ光を５分間照射してＳｉ基板（基板）表面にヒドロキシル基を誘起する。ＵＶ処理後のＳｉ基板に片末端がヒドロキシル基のポリ４−ヒドロキシスチレン（ＰＨＳ−ＯＨ）の乳酸エチル溶液（濃度０．５ｗｔ％）を回転数２０００ｒｐｍでスピンコーティングする。なお、用いたＰＨＳ−ＯＨは分子量Ｍｎ＝５０，０００、多分散度Ｍｗ／Ｍｎ＝１．０５である。
ＰＨＳ−ＯＨ薄膜中に含まれる溶媒を１１０℃／９０ｓｅｃ．で除去した後、Ｓｉ基板表面のヒドロキシル基とＰＨＳ−ＯＨを架橋反応させるため１５０℃／８ｈでアニールを行う。続いて、架橋しない余分なＰＨＳ−ＯＨを乳酸エチルでリンスする。ＰＨＳ薄膜の膜厚をＡＦＭで評価すると、約５ｎｍであることが確認できる。
次にＰＨＳ薄膜にＬ＆Ｓのガイドパターンをフォトリソグラフィにて作製する。ＰＨＳ薄膜上にＪＳＲ社製ＳＯＧ０８０を用いて１５００ｒｐｍ／３０ｓｅｃ．でスピンコーティングしてＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）層（膜厚：４５ｎｍ）を形成する。続いて、ＡｒＦ用フォトレジストを１５００ｒｐｍ／３５ｓｅｃ．でスピンコートし、１２０℃／９０ｓｅｃ．でプリベークを行う。フォトレジスト／ＳＯＧ／ＰＨＳ積層膜をＡｒＦエキシマレーザ露光装置でＬ＆Ｓパターン露光をする。露光量は２５ｍＪ／ｃｍ２、パターン周期は１００ｎｍとする。ＰＥＢ（Ｐｏｓｔ Ｅｘｐｏｓｕｒｅ Ｂａｋｅ）を１２５℃／６０ｓｅｃ．した後、２．３８％ＴＭＡＨ（Ｔｅｔｒａ Ｍｅｔｈｙｌ Ａｍｍｏｎｉｕｍ Ｈｙｄｒｏｘｉｄｅ）で現像を行う。
その後、Ｏ２でＲＩＥし、ＳＯＧ層とＰＨＳ薄膜をフッ素系のガスで基板のＳｉ表面が現れるまでＲＩＥする。そして、ＴＭＹ（Ｔｒｉｍｅｔｈｙｌ−２−ｈｙｄｒｏｘｙｅｔｈｙｌ ａｍｍｏｎｉｕｍ ｈｙｄｒｏｘｉｄｅ）でフォトレジストやＳＯＧなどの残渣物を除去する。形成したＰＨＳ薄膜（第１の領域）のパターンをＳＥＭで観察すると、周期１００ｎｍのＬ＆Ｓ（Ｌｉｎｅ＆Ｓｐａｃｅ）パターンであることが分かる。
Ｌ＆Ｓパターンに加工したＳｉ基板に片末端がヒドロキシル基のポリ４−ヒドロキシスチレン−ポリメチルメタクリレートランダム共重合体（ＰＨＳ−ｒ−ＰＭＭＡ−ＯＨ）の乳酸エチル溶液（濃度０．５ｗｔ％）を回転数２０００ｒｐｍでスピンコーティングする。なお、用いたＰＨＳ−ｒ−ＰＭＭＡ−ＯＨは分子量Ｍｎ＝５０，０００、多分散度Ｍｗ／Ｍｎ＝１．０５、体積分率ｆＰＨＳ＝０．５である。ＰＨＳ−ｒ−ＰＭＭＡ−ＯＨ薄膜中に含まれる溶媒を１１０℃／９０ｓｅｃ．で除去した後、Ｓｉ基板表面のヒドロキシル基とＰＨＳ−ｒ−ＰＭＭＡ−ＯＨを架橋反応させるため１５０℃／８ｈでアニールを行う。
続いて、架橋しない余分なＰＨＳ−ｒ−ＰＭＭＡ−ＯＨを乳酸エチルでリンスする。露出していたＳｉ表面が厚さ約５ｎｍのＰＨＳ−ｒ−ＰＭＭＡ薄膜（第２の領域）で覆われる。ＰＨＳ−ｒ−ＰＭＭＡ薄膜の水の接触角を評価すると、ＰＨＳ薄膜の接触角とＰＭＭＡの接触角のほとんど中間値であることが分かる。
次にＬ＆Ｓパターンを形成したＰＨＳ−ｒ−ＰＭＭＡ／ＰＨＳ薄膜の上にポリ４−ヒドロキシスチレン−ポリメチルメタクリレートブロック共重合体（ＰＨＳ−ｂ−ＰＭＭＡ）の乳酸エチル溶液（濃度２ｗｔ％）を回転数２０００ｒｐｍでスピンコーティングする。なお、用いたＰＨＳ−ｂ−ＰＭＭＡは分子量Ｍｎ＝１２２，０００、多分散度Ｍｗ／Ｍｎ＝１．０８、体積分率ｆＰＨＳ＝０．５である。
ＰＨＳ−ｂ−ＰＭＭＡ薄膜（ブロック共重合体層）中に含まれる溶媒を１１０℃／９０ｓｅｃ．で除去した後、ＰＨＳ−ｂ−ＰＭＭＡをＰＨＳ相（第１の相）とＰＭＭＡ相（第２の相）に相分離させるために２００℃／８ｈでアニールを行う。続いて、パターン確認のためＡＦＭで観察を行う。ＡＦＭ観察を行うと周期５０ｎｍのＬ＆Ｓパターンが形成されていることが分かる。
続いてＡＬＤにてＰＨＳ相（第１の相）上のみに選択的にＳｉＯ２成膜を行い、ＰＭＭＡ相（第２の相）を選択的に除去する。ＳｉＯ２を形成するための前駆体にｔｒｉｓ（ｄｉｍｅｔｈｙｌａｍｉｎｏ）ｓｉｌａｎｅ、Ｏ３を用いて、基板温度１５０℃で成膜を行う。
ＰＨＳには、ヒドロキシル基があるため、ｔｒｉｓ（ｄｉｍｅｔｈｙｌａｍｉｎｏ）ｓｉｌａｎｅと反応してＰＨＳ相上のみに選択的にＳｉＯ２膜を成膜することができる。一方、ＰＭＭＡには、ｔｒｉｓ（ｄｉｍｅｔｈｙｌａｍｉｎｏ）ｓｉｌａｎｅが化学吸着しないため、Ｏ３に曝されて分解してしまう。
ＳｉＯ２をＡＬＤ成膜したＰＨＳ−ｂ−ＰＭＭＡ膜を断面ＳＥＭで観察すると、幅２５ｎｍ、高さ１３ｎｍのＳｉＯ２がＰＨＳ相上に選択的に成膜されており、ＰＭＭＡ相は除去されていることが分かる。
続いて、タングステンを成膜し、ＳｉＯ２層が表面に露出していない状態にする。次にＣＭＰをして、タングステン層が表面に露出するまで平坦化する。
（実施例４）
ガイドパターン作製材料をＰＨＳ−ＯＨとＰＨＳ−ｒ−ＰＭＭＡ−ＯＨからヒドロキシル基末端のポリ（２−ビニルピリジン）（Ｐ２ＶＰ−ＯＨ）とポリスチレン−ポリ（２−ビニルピリジン）ランダムコポリマー（ＰＳ−ｒ−Ｐ２ＶＰ−ＯＨ）に変更した以外は実施例３と同様の処理を行った。
ＳｉＯ２をＡＬＤ成膜したＰＨＳ−ｂ−ＰＭＭＡ膜を断面ＳＥＭで観察すると、幅２５ｎｍ、高さ１３ｎｍのＳｉＯ２がＰＨＳ相上に選択的に成膜されており、ＰＭＭＡ相は除去されていることが分かる。
（実施例５）
第３の実施形態のパターン形成方法の実施例を以下説明する。
最表面層がＳｉＯ２で被覆された半導体回路基板を用いて低圧水銀灯によりＵＶ光を５分間照射してＳｉＯ２（基板）表面にヒドロキシル基を誘起する。ＵＶ処理後の基板に片末端がヒドロキシル基のポリ４−ヒドロキシスチレン（ＰＨＳ−ＯＨ）の乳酸エチル溶液（濃度０．５ｗｔ％）を回転数２０００ｒｐｍでスピンコーティングする。なお、用いたＰＨＳ−ＯＨは分子量Ｍｎ＝５０，０００、多分散度Ｍｗ／Ｍｎ＝１．０５である。
ＰＨＳ−ＯＨ薄膜中に含まれる溶媒を１１０℃／９０ｓｅｃ．で除去した後、ＳｉＯ２表面のヒドロキシル基とＰＨＳ−ＯＨを架橋反応させるため１５０℃／８ｈでアニールを行う。続いて、架橋しない余分なＰＨＳ−ＯＨを乳酸エチルでリンスする。ＰＨＳ薄膜の膜厚をＡＦＭで評価すると、約５ｎｍであることが確認できる。
次にＰＨＳ薄膜にＬ＆Ｓのガイドパターンをフォトリソグラフィにて作製する。ＰＨＳ薄膜上にＪＳＲ社製ＳＯＧ０８０を用いて１５００ｒｐｍ／３０ｓｅｃ．でスピンコーティングしてＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）層（膜厚：４５ｎｍ）を形成する。続いて、ＡｒＦ用フォトレジストを１５００ｒｐｍ／３５ｓｅｃ．でスピンコートし、１２０℃／９０ｓｅｃ．でプリベークを行う。フォトレジスト／ＳＯＧ／ＰＨＳ積層膜をＡｒＦエキシマレーザ露光装置でＬ＆Ｓパターン露光をする。露光量は２５ｍＪ／ｃｍ２、パターン周期は１００ｎｍとする。ＰＥＢ（Ｐｏｓｔ Ｅｘｐｏｓｕｒｅ Ｂａｋｅ）を１２５℃／６０ｓｅｃ．した後、２．３８％ＴＭＡＨ（Ｔｅｔｒａ Ｍｅｔｈｙｌ Ａｍｍｏｎｉｕｍ Ｈｙｄｒｏｘｉｄｅ）で現像を行う。
その後、Ｏ２でＲＩＥし、ＳＯＧ層とＰＨＳ薄膜をフッ素系のガスで基板のＳｉＯ２表面が現れるまでＲＩＥする。そして、ＴＭＹ（Ｔｒｉｍｅｔｈｙｌ−２−ｈｙｄｒｏｘｙｅｔｈｙｌ ａｍｍｏｎｉｕｍ ｈｙｄｒｏｘｉｄｅ）でフォトレジストやＳＯＧなどの残渣物を除去する。形成したＰＨＳ薄膜（第１の領域）のパターンをＳＥＭで観察すると、周期１００ｎｍのＬ＆Ｓ（Ｌｉｎｅ＆Ｓｐａｃｅ）パターンであることが分かる。
Ｌ＆Ｓパターンに加工したＳｉ基板に片末端がヒドロキシル基のポリ４−ヒドロキシスチレン−ポリメチルメタクリレートランダム共重合体（ＰＨＳ−ｒ−ＰＭＭＡ−ＯＨ）の乳酸エチル溶液（濃度０．５ｗｔ％）を回転数２０００ｒｐｍでスピンコーティングする。なお、用いたＰＨＳ−ｒ−ＰＭＭＡ−ＯＨは分子量Ｍｎ＝５０，０００、多分散度Ｍｗ／Ｍｎ＝１．０５、体積分率ｆＰＨＳ＝０．５である。ＰＨＳ−ｒ−ＰＭＭＡ−ＯＨ薄膜中に含まれる溶媒を１１０℃／９０ｓｅｃ．で除去した後、ＳｉＯ２表面のヒドロキシル基とＰＨＳ−ｒ−ＰＭＭＡ−ＯＨを架橋反応させるため１５０℃／８ｈでアニールを行う。続いて、架橋しない余分なＰＨＳ−ｒ−ＰＭＭＡ−ＯＨを乳酸エチルでリンスする。露出していたＳｉＯ２表面が厚さ約５ｎｍのＰＨＳ−ｒ−ＰＭＭＡ薄膜（第２の領域）で覆われる。ＰＨＳ−ｒ−ＰＭＭＡ薄膜の水の接触角を評価すると、ＰＨＳ薄膜の接触角とＰＭＭＡの接触角のほとんど中間値であることが分かる。
次にＬ＆Ｓパターンを形成したＰＨＳ−ｒ−ＰＭＭＡ／ＰＨＳ薄膜の上にポリ４−ヒドロキシスチレン−ポリメチルメタクリレートブロック共重合体（ＰＨＳ−ｂ−ＰＭＭＡ）の乳酸エチル溶液（濃度２ｗｔ％）を回転数２０００ｒｐｍでスピンコーティングする。なお、用いたＰＨＳ−ｂ−ＰＭＭＡは分子量Ｍｎ＝１２２，０００、多分散度Ｍｗ／Ｍｎ＝１．０８、体積分率ｆＰＨＳ＝０．５である。
ＰＨＳ−ｂ−ＰＭＭＡ薄膜中に含まれる溶媒を１１０℃／９０ｓｅｃ．で除去した後、ＰＨＳ−ｂ−ＰＭＭＡをＰＨＳ相（第１の相）とＰＭＭＡ相（第２の相）に相分離させるために２００℃／８ｈでアニールを行う。続いて、パターン確認のためＡＦＭで観察を行う。ＡＦＭ観察を行うと周期５０ｎｍのＬ＆Ｓパターンが形成されていることが分かる。
続いてＡＬＤにてＰＨＳ相（第１の相）上のみに選択的にＳｉＯ２成膜を行い、ＰＭＭＡ相（第２の相）を選択的に除去する。ＳｉＯ２を形成するための前駆体にｔｒｉｓ（ｄｉｍｅｔｈｙｌａｍｉｎｏ）ｓｉｌａｎｅ、Ｏ３を用いて、基板温度１５０℃で成膜を行う。
ＰＨＳには、ヒドロキシル基があるため、ｔｒｉｓ（ｄｉｍｅｔｈｙｌａｍｉｎｏ）ｓｉｌａｎｅと反応してＰＨＳ相上のみに選択的にＳｉＯ２膜を成膜することができる。一方、ＰＭＭＡには、ｔｒｉｓ（ｄｉｍｅｔｈｙｌａｍｉｎｏ）ｓｉｌａｎｅが化学吸着しないため、Ｏ３に曝されて分解してしまう。
ＳｉＯ２をＡＬＤ成膜したＰＨＳ−ｂ−ＰＭＭＡ膜を断面ＳＥＭで観察すると、幅２５ｎｍ、高さ１３ｎｍのＳｉＯ２がＰＨＳ相上に選択的に成膜されており、ＰＭＭＡ相は除去されていることが分かる。
このパターンをマスクとして基板にＲＩＥで転写を行った後、ＴＭＹでＳｉＯ２膜上の残膜を除去する。その結果、ＳｉＯ２膜で構成された幅２５ｎｍ、深さ１０ｎｍのＬ＆Ｓ状の凹凸パターンが形成できる。タングステンを成膜し、ＳｉＯ２層が表面に露出していない状態にする。次にＣＭＰをして、タングステン層が表面に露出するまで平坦化する。幅２５ｎｍ、高さ１０ｎｍのタングステン配線が形成できる。
（実施例６）
ガイドパターン作製材料をＰＨＳ−ＯＨとＰＨＳ−ｒ−ＰＭＭＡ−ＯＨからヒドロキシル基末端のポリ（２−ビニルピリジン）（Ｐ２ＶＰ−ＯＨ）とポリスチレン−ポリ（２−ビニルピリジン）ランダムコポリマー（ＰＳ−ｒ−Ｐ２ＶＰ−ＯＨ）に変更し、ブロック共重合体材料をＰＨＳ−ｂ−ＰＭＭＡからＰＳ−Ｐ２ＶＰブロック共重合体（ＰＳ−ｂ−Ｐ２ＶＰ）に変更した以外は実施例５と同様の処理を行った。なお、Ｐ２ＶＰ−ＯＨの分子量Ｍｎ＝５０，０００、多分散度Ｍｗ／Ｍｎ＝１．０５で、ＰＳ−ｒ−Ｐ２ＶＰ−ＯＨの分子量Ｍｎ＝５０，０００、多分散度Ｍｗ／Ｍｎ＝１．０５、体積分率ｆＰＳ＝０．５で、ＰＳ−ｂ−Ｐ２ＶＰの分子量Ｍｎ＝１２２，０００、多分散度Ｍｗ／Ｍｎ＝１．０８、体積分率ｆＰＨＳ＝０．５である。
ＳｉＯ２をＡＬＤ成膜したＰＳ−ｂ−Ｐ２ＶＰ膜を断面ＳＥＭで観察すると、幅２５ｎｍ、高さ１３ｎｍのＳｉＯ２がＰ２ＶＰ相上に選択的に成膜されており、ＰＳ相は除去されていることが分かる。そのパターンをマスクにして基板にＲＩＥで転写を行い、ＴＭＹでＳｉＯ２膜上の残膜を除去する。その結果、ＳｉＯ２膜で構成された幅２５ｎｍ、深さ１０ｎｍのＬ＆Ｓ状の凹凸パターンが形成できる。タングステンを成膜し、ＳｉＯ２層が表面に露出していない状態にする。次にＣＭＰをして、タングステン層が表面に露出するまで平坦化する。幅２５ｎｍ、高さ１０ｎｍのタングステン配線が形成できる。
（実施例７）
ＰＨＳ−ｂ−ＰＭＭＡでＬ＆Ｓパターン形成するところまでは実施例１と同様の処理を行う。
続いてＡＬＤでニッケルを成膜する際、前駆体を［Ｎｉ（ａｃｅｔｙｌａｃｅｔｏｎａｔｅ）２］と水素プラズマに変更した点が実施例１と異なる。
ニッケルをＡＬＤ成膜したＰＨＳ−ｂ−ＰＭＭＡ膜を断面ＳＥＭで観察すると、実施例１と同様に幅２５ｎｍ、高さ１３ｎｍのニッケルがＰＨＳ相上に選択的に成膜されており、ＰＭＭＡ相は除去されていることが分かる。
続いて、ＳｉＯ２を成膜し、ニッケル層が表面に露出していない状態にする。次にＣＭＰをして、ニッケル層が表面に露出するまで平坦化する。
（実施例８）
ガイドパターン作製材料をＰＨＳ−ＯＨとＰＨＳ−ｒ−ＰＭＭＡ−ＯＨからヒドロキシル基末端のポリ（２−ビニルピリジン）（Ｐ２ＶＰ−ＯＨ）とポリスチレン−ポリ（２−ビニルピリジン）ランダムコポリマー（ＰＳ−ｒ−Ｐ２ＶＰ−ＯＨ）に変更し、ブロック共重合体材料をＰＨＳ−ｂ−ＰＭＭＡからＰＳ−Ｐ２ＶＰブロック共重合体（ＰＳ−ｂ−Ｐ２ＶＰ）に変更した以外は実施例７と同様の処理を行った。なお、Ｐ２ＶＰ−ＯＨの分子量Ｍｎ＝５０，０００、多分散度Ｍｗ／Ｍｎ＝１．０５で、ＰＳ−ｒ−Ｐ２ＶＰ−ＯＨの分子量Ｍｎ＝５０，０００、多分散度Ｍｗ／Ｍｎ＝１．０５、体積分率ｆＰＳ＝０．５で、ＰＳ−ｂ−Ｐ２ＶＰの分子量Ｍｎ＝１２２，０００、多分散度Ｍｗ／Ｍｎ＝１．０８、体積分率ｆＰＨＳ＝０．５である。
ニッケルをＡＬＤ成膜したＰＳ−ｂ−Ｐ２ＶＰ膜を断面ＳＥＭで観察すると、実施例７と同様に幅２５ｎｍ、高さ１３ｎｍのニッケルがＰ２ＶＰ相上に選択的に成膜されており、ＰＳ相は除去されていることが分かる。続いて、ＳｉＯ２を成膜し、ニッケル層が表面に露出していない状態にする。次にＣＭＰをして、ニッケル層が表面に露出するまで平坦化する。
（実施例９）
ＰＨＳ−ｂ−ＰＭＭＡでＬ＆Ｓパターン形成するところまでは実施例３と同様な処理を行う。
続いてＡＬＤでＳｉＯ２を成膜する際、前駆体をｔｒｉｓ（ｄｉｍｅｔｈｙｌａｍｉｎｏ）ｓｉｌａｎｅと酸素プラズマに変更した点が異なる。
ＳｉＯ２をＡＬＤ成膜したＰＨＳ−ｂ−ＰＭＭＡ膜を断面ＳＥＭで観察すると、実施例３と同様に幅２５ｎｍ、高さ１３ｎｍのＳｉＯ２がＰＨＳ相上に選択的に成膜されており、ＰＭＭＡ相は除去されていることが分かる。
続いて、タングステンを成膜し、ＳｉＯ２層が表面に露出していない状態にする。次にＣＭＰをして、ＳｉＯ２層が表面に露出するまで平坦化する。
（実施例１０）
ガイドパターン作製材料をＰＨＳ−ＯＨとＰＨＳ−ｒ−ＰＭＭＡ−ＯＨからヒドロキシル基末端のポリ（２−ビニルピリジン）（Ｐ２ＶＰ−ＯＨ）とポリスチレン−ポリ（２−ビニルピリジン）ランダムコポリマー（ＰＳ−ｒ−Ｐ２ＶＰ−ＯＨ）に変更し、ブロック共重合体材料をＰＨＳ−ｂ−ＰＭＭＡからＰＳ−Ｐ２ＶＰブロック共重合体（ＰＳ−ｂ−Ｐ２ＶＰ）に変更した以外は実施例９と同様の処理を行った。
なお、Ｐ２ＶＰ−ＯＨの分子量Ｍｎ＝５０，０００、多分散度Ｍｗ／Ｍｎ＝１．０５で、ＰＳ−ｒ−Ｐ２ＶＰ−ＯＨの分子量Ｍｎ＝５０，０００、多分散度Ｍｗ／Ｍｎ＝１．０５、体積分率ｆＰＳ＝０．５で、ＰＳ−ｂ−Ｐ２ＶＰの分子量Ｍｎ＝１２２，０００、多分散度Ｍｗ／Ｍｎ＝１．０８、体積分率ｆＰＨＳ＝０．５である。
ＳｉＯ２をＡＬＤ成膜したＰＳ−ｂ−Ｐ２ＶＰ膜を断面ＳＥＭで観察すると、実施例９と同様に幅２５ｎｍ、高さ１３ｎｍのＳｉＯ２がＰ２ＶＰ相上に選択的に成膜されており、ＰＳ相は除去されていることが分かる。
（実施例１１）
第４の実施形態のパターン形成方法の実施例を以下説明する。
最表面層がＳｉＯ２で被覆された半導体回路基板にＣ＆Ｈ（Ｃｏｎｔａｃｔ ａｎｄ Ｈｏｌｅ）パターンを形成し、下層の金属配線との接続を行う。はじめに半導体回路基板上にフォトリソグラフィにより、ガイドパターン用にＣ＆Ｈパターンを形成させる。ＪＳＲ社製ＣＴ０８を用いて１５００ｒｐｍ、３０秒で半導体回路基板上に回転塗布してＳＯＣ層を形成する。その後、ＪＳＲ社製ＳＯＧ０８０を用いて１５００ｒｐｍ、３０秒でＳＯＣ上に回転塗布してＳＯＧ層を形成する。
続いて、その多層膜上にＡｒＦ露光用のフォトレジスト（ＪＳＲ社製ＡＲ２３９５）を１５００ｒｐｍ、３０秒間の条件で回転塗布する。１２０℃、９０秒でプリベイクした後、Ｃ＆Ｈパターンのレチクルを用いてＡｒＦエキシマレーザでパターン露光を行う。露光量は２５ｍＪ／ｃｍ２とする。ＰＥＢを１２５℃、６０秒で行い、２．３８％ＴＭＡＨで現像を行う。
続いて現像後のフォトレジストをＡｒＦエキシマレーザで全面露光を行う。露光量は２５ｍＪ／ｃｍ２とする。続いて１８５℃、１２０秒でのアニールによりフォトレジストを硬化させる。フォトレジストを全面露光し、アニールすることによりブロック共重合体溶液に対して不溶化させる。このようにしてフォトレジストの膜厚が１２５ｎｍ、開口した径が７５ｎｍのＣ／Ｈパターン（物理ガイド）を得る。
次にポリ４−ヒドロキシスチレン−ポリメチルメタクリレートブロック共重合体（ＰＨＳ−ｂ−ＰＭＭＡ）の乳酸エチル溶液（濃度２ｗｔ％）を回転数２０００ｒｐｍでスピンコーティングしてＣ＆Ｈのガイドパターン内にＰＨＳ−ｂ−ＰＭＭＡ薄膜（ブロック共重合体層）を形成させる。なお、用いたＰＨＳ−ｂ−ＰＭＭＡは分子量Ｍｎ＝１２２，０００、多分散度Ｍｗ／Ｍｎ＝１．０８、体積分率ｆＰＨＳ＝０．７５である。
ＰＨＳ−ｂ−ＰＭＭＡ薄膜中に含まれる溶媒を１１０℃／９０ｓｅｃ．で除去した後、ＰＨＳ−ｂ−ＰＭＭＡをＰＨＳ相（第１の相）とＰＭＭＡ相（第２の相）に相分離させるために２００℃／８ｈでアニールを行う。続いて、パターン確認のためＡＦＭで観察を行う。ＡＦＭ観察を行うと直径２５ｎｍのＣ＆Ｈパターンが形成されていることが分かる。
続いてＡＬＤにてＰＨＳ相及びフォトレジスト上のみに選択的にＳｉＯ２成膜を行い、ＰＭＭＡ相を選択的に除去する。ＳｉＯ２を形成するための前駆体にｔｒｉｓ（ｄｉｍｅｔｈｙｌａｍｉｎｏ）ｓｉｌａｎｅ、Ｏ３を用いて、基板温度１５０℃で成膜を行う。
ＰＨＳとフォトレジストには、ヒドロキシル基があるため、ｔｒｉｓ（ｄｉｍｅｔｈｙｌａｍｉｎｏ）ｓｉｌａｎｅと反応してＰＨＳ相とフォトレジスト上のみに選択的にＳｉＯ２膜を成膜することができる。一方、ＰＭＭＡには、ｔｒｉｓ（ｄｉｍｅｔｈｙｌａｍｉｎｏ）ｓｉｌａｎｅが化学吸着しないため、Ｏ３に曝されて分解してしまう。
ＳｉＯ２をＡＬＤ成膜したＰＨＳ−ｂ−ＰＭＭＡ膜を断面ＳＥＭで観察すると、幅２５ｎｍ、高さ１２５ｎｍのホールが下層の配線上に形成できていることが分かる。
このパターンをマスクとして基板にＲＩＥで転写を行う。その結果、ＳｉＯ２膜に直径２５ｎｍのＣ＆Ｈパターンが形成できる。タングステンを成膜し、ＳｉＯ２層が表面に露出していない状態にする。次にＣＭＰをして、タングステン層が表面に露出するまで平坦化する。直径２５ｎｍのタングステンＶｉａ配線が形成できる。またこのタングステンＶｉａ配線は下層の配線に接続されている。
ブロック共重合体材料をＰＨＳ−ｂ−ＰＭＭＡからＰＳ−Ｐ２ＶＰブロック共重合体（ＰＳ−ｂ−Ｐ２ＶＰ）に変更した以外は実施例１１と同様の処理を行った。
ＰＳ−ｂ−Ｐ２ＶＰの分子量Ｍｎ＝１２２，０００、多分散度Ｍｗ／Ｍｎ＝１．０８、体積分率ｆＰＨＳ＝０．７５である。
Ｐ２ＶＰ相とフォトレジスト上のみに選択的にＳｉＯ２膜を成膜することができる。一方、ＰＳには、ｔｒｉｓ（ｄｉｍｅｔｈｙｌａｍｉｎｏ）ｓｉｌａｎｅが化学吸着しないため、Ｏ３に曝されて分解してしまう。
そのため、実施例１１と同様に幅２５ｎｍ、高さ１２５ｎｍのホールが下層の配線上に形成できていることが分かる。
このパターンをマスクとして基板にＲＩＥで転写を行う。その結果、ＳｉＯ２膜に直径２５ｎｍのＣ＆Ｈパターンが形成できる。タングステンを成膜し、ＳｉＯ２層が表面に露出していない状態にする。次にＣＭＰをして、タングステン層が表面に露出するまで平坦化する。直径２５ｎｍのタングステンＶｉａ配線が形成できる。またこのタングステンＶｉａ配線は下層の配線に接続されている。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 基板
１４ ブロック共重合体層
１４ａ 第１の相
１４ｂ 第２の相
１６ 金属層

Claims (18)

  1. 基板の上に、第１の重合体と、前記第１の重合体より低い表面エネルギーを有する第２の重合体とを含むブロック共重合体層を形成し、
    前記ブロック共重合体層を熱処理し、前記ブロック共重合体層を、前記第１の重合体を含む第１の相と、前記第２の重合体を含む第２の相とに相分離させ、
    原子堆積法を用いて、前記第１の相の上に選択的に金属層を形成し、且つ、前記第２の相を選択的に除去するパターン形成方法。
  2. 前記第２の相を除去した領域に絶縁物層を形成する請求項１記載のパターン形成方法。
  3. 前記第１の重合体は、側鎖にヒドロキシル基、カルボキシル基、アミノ基、アミド基、イソシアネート基、ピリジン環の群から選ばれる官能基を含み、前記第２の重合体は、側鎖にヒドロキシル基、カルボキシル基、アミノ基、アミド基、イソシアネート基、ピリジン環の群から選ばれる官能基を含まない請求項１又は請求項２記載のパターン形成方法。
  4. 前記ブロック共重合体層は、ポリスチレン誘導体とポリメタクリレート誘導体、ポリスチレン誘導体とポリアクリレート誘導体、ポリメタクリレート誘導体とポリアクリレート誘導体、ポリスチレン誘導体とポリスチレン誘導体、ポリメタクリレート誘導体とポリメタクリレート誘導体、ポリアクリレート誘導体とポリアクリレート誘導体のいずれかの組み合わせから構成される請求項１ないし請求項３いずれか一項記載のパターン形成方法。
  5. 前記原子堆積法は、成膜用のガスとしてオゾンと水素を用いる請求項１ないし請求項４いずれか一項記載のパターン形成方法。
  6. 前記原子堆積法は、水素プラズマを用いる請求項１ないし請求項４いずれか一項記載のパターン形成方法。
  7. 前記ブロック共重合体層を形成する前に、前記基板の上に、第１の方向に伸長する第１の領域と、前記第１の領域よりも低い表面エネルギーを有し前記第１の方向に伸長する第２の領域とが交互に配列するガイド層を形成し、
    前記ガイド層の上に前記ブロック共重合体層を形成し、
    前記熱処理により、前記ブロック共重合体層を前記第１の方向に伸長する前記第１の相と前記第１の方向に伸長する前記第２の相が交互に配列するよう相分離させる請求項１ないし請求項６いずれか一項記載のパターン形成方法。
  8. 前記ブロック共重合体層を形成する前に、開口部を有したガイド層を形成し、
    前記開口部内に前記ブロック共重合体層を形成し、
    前記熱処理により、前記ブロック共重合体層を前記第１の相と、前記第１の相に囲まれる前記第２の相に相分離させる請求項１ないし請求項６いずれか一項記載のパターン形成方法。
  9. 前記第１の相をマスクに、前記基板をエッチングする請求項１記載のパターン形成方法。
  10. 基板の上に、第１の重合体と、前記第１の重合体より低い表面エネルギーを有する第２の重合体とを含むブロック共重合体層を形成し、
    前記ブロック共重合体層を熱処理し、前記ブロック共重合体層を、前記第１の重合体を含む第１の相と、前記第２の重合体を含む第２の相とに相分離させ、
    原子堆積法を用いて、前記第１の相の上に選択的に酸化物層を形成し、且つ、前記第２の相を選択的に除去するパターン形成方法。
  11. 前記第２の相を除去した領域に金属層を形成する請求項１０記載のパターン形成方法。
  12. 前記第１の重合体は、側鎖にヒドロキシル基、カルボキシル基、アミノ基、アミド基、イソシアネート基、ピリジン環の群から選ばれる官能基を含み、前記第２の重合体は、側鎖にヒドロキシル基、カルボキシル基、アミノ基、アミド基、イソシアネート基、ピリジン環の群から選ばれる官能基を含まない請求項１０又は請求項１１記載のパターン形成方法。
  13. 前記ブロック共重合体層は、ポリスチレン誘導体とポリメタクリレート誘導体、ポリスチレン誘導体とポリアクリレート誘導体、ポリメタクリレート誘導体とポリアクリレート誘導体、ポリスチレン誘導体とポリスチレン誘導体、ポリメタクリレート誘導体とポリメタクリレート誘導体、ポリアクリレート誘導体とポリアクリレート誘導体のいずれかの組み合わせから構成される請求項１０ないし請求項１２いずれか一項記載のパターン形成方法。
  14. 前記原子堆積法は、酸化剤としてオゾンを用いる請求項１０ないし請求項１３いずれか一項記載のパターン形成方法。
  15. 前記原子堆積法は、酸素プラズマを用いる請求項１０ないし請求項１３いずれか一項記載のパターン形成方法。
  16. 前記ブロック共重合体層を形成する前に、前記基板の上に、第１の方向に伸長する第１の領域と、前記第１の領域よりも低い表面エネルギーを有し前記第１の方向に伸長する第２の領域とが交互に配列するガイド層を形成し、
    前記ガイド層の上に前記ブロック共重合体層を形成し、
    前記熱処理により、前記ブロック共重合体層を前記第１の方向に伸長する前記第１の相と前記第１の方向に伸長する前記第２の相が交互に配列するよう相分離させる請求項１０ないし請求項１５いずれか一項記載のパターン形成方法。
  17. 前記ブロック共重合体層を形成する前に、開口部を有したガイド層を形成し、
    前記開口部内に前記ブロック共重合体層を形成し、
    前記熱処理により、前記ブロック共重合体層を前記第１の相と、前記第１の相に囲まれる前記第２の相に相分離させる請求項１０ないし請求項１５いずれか一項記載のパターン形成方法。
  18. 前記第１の相をマスクに、前記基板をエッチングする請求項１０記載のパターン形成方法。
JP2015061796A 2015-03-24 2015-03-24 パターン形成方法 Expired - Fee Related JP6346115B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2015061796A JP6346115B2 (ja) 2015-03-24 2015-03-24 パターン形成方法
US15/065,129 US9659816B2 (en) 2015-03-24 2016-03-09 Pattern forming method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015061796A JP6346115B2 (ja) 2015-03-24 2015-03-24 パターン形成方法

Publications (3)

Publication Number Publication Date
JP2016181630A JP2016181630A (ja) 2016-10-13
JP2016181630A5 JP2016181630A5 (ja) 2017-09-14
JP6346115B2 true JP6346115B2 (ja) 2018-06-20

Family

ID=56974399

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015061796A Expired - Fee Related JP6346115B2 (ja) 2015-03-24 2015-03-24 パターン形成方法

Country Status (2)

Country Link
US (1) US9659816B2 (ja)
JP (1) JP6346115B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10950439B2 (en) 2019-03-14 2021-03-16 Toshiba Memory Corporation Pattern forming method

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180323078A1 (en) * 2015-12-24 2018-11-08 Intel Corporation Pitch division using directed self-assembly
JP7071175B2 (ja) * 2017-04-18 2022-05-18 東京エレクトロン株式会社 被処理体を処理する方法
TWI754041B (zh) * 2017-04-18 2022-02-01 日商東京威力科創股份有限公司 被處理體之處理方法
JP6895352B2 (ja) * 2017-09-12 2021-06-30 東京エレクトロン株式会社 被加工物を処理する方法
KR102031825B1 (ko) * 2018-03-07 2019-10-15 한국과학기술원 용액재료의 자발적 상분리와 선택적 젖음을 이용한 미세패턴 제조방법
JP7257883B2 (ja) * 2018-07-25 2023-04-14 東京エレクトロン株式会社 プラズマ処理方法およびプラズマ処理装置
US11062946B2 (en) * 2018-11-08 2021-07-13 International Business Machines Corporation Self-aligned contact on a semiconductor device
JP2020150175A (ja) * 2019-03-14 2020-09-17 キオクシア株式会社 半導体装置の製造方法、パターン膜の製造方法および金属含有有機膜

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3515445B2 (ja) 1999-09-30 2004-04-05 株式会社東芝 ミクロパターンの形成方法
JP2005510436A (ja) * 2001-11-21 2005-04-21 ユニバーシティー オブ マサチューセッツ メソポーラス材料および方法
JP3967114B2 (ja) * 2001-11-22 2007-08-29 株式会社東芝 加工方法
US20070277866A1 (en) 2006-05-31 2007-12-06 General Electric Company Thermoelectric nanotube arrays
JP4673266B2 (ja) * 2006-08-03 2011-04-20 日本電信電話株式会社 パターン形成方法及びモールド
US8084087B2 (en) * 2007-02-14 2011-12-27 The Board Of Trustees Of The Leland Stanford Junior University Fabrication method of size-controlled, spatially distributed nanostructures by atomic layer deposition
US7923373B2 (en) * 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
JP5233789B2 (ja) 2008-03-26 2013-07-10 大日本印刷株式会社 パターン形成方法
US8274777B2 (en) 2008-04-08 2012-09-25 Micron Technology, Inc. High aspect ratio openings
US8293658B2 (en) * 2010-02-17 2012-10-23 Asm America, Inc. Reactive site deactivation against vapor deposition
US8673541B2 (en) * 2010-10-29 2014-03-18 Seagate Technology Llc Block copolymer assembly methods and patterns formed thereby
US20120164389A1 (en) * 2010-12-28 2012-06-28 Yang Xiaomin Imprint template fabrication and repair based on directed block copolymer assembly
CN102915907B (zh) * 2011-08-02 2015-05-13 中芯国际集成电路制造(北京)有限公司 一种半导体器件制作方法
JP5694109B2 (ja) 2011-09-26 2015-04-01 株式会社東芝 パターン形成方法
US9177794B2 (en) * 2012-01-13 2015-11-03 Micron Technology, Inc. Methods of patterning substrates
EP2807174B1 (en) * 2012-01-26 2016-03-30 Sigma Aldrich Co. LLC Molybdenum allyl complexes and use thereof in thin film deposition
US20130209755A1 (en) 2012-02-15 2013-08-15 Phillip Dene Hustad Self-assembled structures, method of manufacture thereof and articles comprising the same
US9005877B2 (en) 2012-05-15 2015-04-14 Tokyo Electron Limited Method of forming patterns using block copolymers and articles thereof
JP5881565B2 (ja) * 2012-09-07 2016-03-09 東京エレクトロン株式会社 基板処理方法、プログラム及びコンピュータ記憶媒体
JP6088800B2 (ja) * 2012-11-07 2017-03-01 株式会社東芝 パターン形成方法
JP6200429B2 (ja) * 2012-11-13 2017-09-20 株式会社Adeka 金属アルコキシド化合物、薄膜形成用原料、薄膜の製造方法及びアルコール化合物
JP5802233B2 (ja) * 2013-03-27 2015-10-28 株式会社東芝 パターン形成方法
US8853085B1 (en) * 2013-04-23 2014-10-07 International Business Machines Corporation Grapho-epitaxy DSA process with dimension control of template pattern
US9895715B2 (en) * 2014-02-04 2018-02-20 Asm Ip Holding B.V. Selective deposition of metals, metal oxides, and dielectrics

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10950439B2 (en) 2019-03-14 2021-03-16 Toshiba Memory Corporation Pattern forming method

Also Published As

Publication number Publication date
US20160284560A1 (en) 2016-09-29
US9659816B2 (en) 2017-05-23
JP2016181630A (ja) 2016-10-13

Similar Documents

Publication Publication Date Title
JP6346115B2 (ja) パターン形成方法
JP6691195B2 (ja) 誘導自己組織化用の化学テンプレートを形成するための硬化フォトレジストのｕｖ支援剥離
US8053163B2 (en) Method of fine patterning semiconductor device
JP6139011B2 (ja) 誘導自己組織化用途における中立層オーバーコートのトポグラフィの最小化
US9159579B2 (en) Lithography using multilayer spacer for reduced spacer footing
US8716151B2 (en) Method of fabricating semiconductor devices
JP5813604B2 (ja) パターン形成方法
TW201023246A (en) Methods of utilizing block copolymer to form patterns
TW201350533A (zh) 含有嵌段共聚物之組成物及圖型之縮小方法
JP6470079B2 (ja) パターン形成方法
JP2014135435A (ja) 半導体装置の製造方法
JP2013165151A (ja) パターン形成方法
JP2010250118A (ja) 微細パターン形成方法
TWI714766B (zh) 半導體裝置的形成方法
US20080305637A1 (en) Method for forming fine pattern of semiconductor device
KR100891532B1 (ko) 반도체 소자의 패턴 형성방법
US20180275519A1 (en) Pattern Formation Method
JP2016066644A (ja) 記憶装置の製造方法
KR20080038998A (ko) 반도체 소자의 듀얼 다마신 형성방법

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20170614

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170802

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170802

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180419

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180424

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180524

R150 Certificate of patent or registration of utility model

Ref document number: 6346115

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees