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JP6304909B2 - 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置および炭化珪素半導体装置の製造方法 Download PDF

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Description

この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。
炭化珪素（ＳｉＣ）や窒化ガリウム（ＧａＮ）、ダイヤモンドなどのワイドギャップ半導体（シリコン（珪素：Ｓｉ）半導体よりもバンドギャップが広い半導体）は、シリコン半導体よりも、絶縁破壊電界強度が高い、熱伝導率が高いなどの優れた特長により、特にパワーデバイスへの応用が期待されている。その中でも炭化珪素半導体は、シリコン半導体よりも絶縁破壊電界強度に反比例するオン抵抗を小さくすることができるため、低損失なパワーデバイスに最適な半導体として近年注目されている。また、炭化珪素半導体は、シリコン半導体と同様に、炭化珪素半導体基板（炭化珪素半導体を用いた半導体基板）上に熱酸化により酸化膜（ＳｉＯ2膜）を形成することができる。
このため、熱酸化により形成した酸化膜をゲート絶縁膜として用いて、オン抵抗が小さくスイッチング速度が速いＳｉＣ−パワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）の開発が進められている。しかしながら、熱酸化により炭化珪素半導体基体（半導体チップ）の表面にゲート絶縁膜を形成した場合、ゲート絶縁膜と炭化珪素半導体部との接合界面（以下、ＳｉＯ2／ＳｉＣ界面とする）付近に欠陥（界面準位）が多く形成され、界面準位密度（Ｄｉｔ：Ｉｎｔｅｒｆａｃｅ Ｓｔａｔｅ Ｄｅｎｓｉｔｙ）が高くなる。このため、チャネル移動度が低下してオン抵抗が大きくなり、導通低損が大きくなるという問題がある。
この問題を解消する方法として、亜酸化窒素（Ｎ2Ｏ）や一酸化窒素（ＮＯ）を含む雰囲気での熱酸化により炭化珪素半導体基板上に酸化膜を形成することによって、ＳｉＯ2／ＳｉＣ界面の界面準位密度を低減させる方法が提案されている。ゲート絶縁膜となる酸化膜を亜酸化窒素や一酸化窒素を含む雰囲気での熱酸化で形成することにより、ＳｉＯ2／ＳｉＣ界面の界面準位密度を２×１０12ｃｍ-2ｅＶ-1以下にすることができ、高チャンネル移動度が実現される。このため、ＳｉＣ−ＭＯＳＦＥＴにおいて、良質な酸化膜をゲート絶縁膜とするＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造を形成することができる。
炭化珪素半導体を用いた半導体装置（以下、炭化珪素半導体装置とする）の従来構造について、プレーナーゲート構造のＳｉＣ−縦型ＭＯＳＦＥＴを例に説明する。図８，１２は、従来の炭化珪素半導体装置の構造を示す断面図である。図８，１２に示す従来の炭化珪素半導体装置では、ｎ+型ドレイン領域となるｎ+型炭化珪素基板１０１のおもて面上に、ｎ-型ドリフト層１０２となるｎ-型炭化珪素エピタキシャル層と、ｐ-型ウエル層１０４となるｐ-型エピタキシャル半導体層が順に堆積されている。以下、ｎ+型炭化珪素基板１０１上にｎ-型ドリフト層１０２およびｐ-型ウエル層１０４を順に積層して成る積層体を炭化珪素半導体基体とする。
炭化珪素半導体基体のおもて面（ｐ-型ウエル層１０４側の面）側には、ｐ型半導体領域１０３、ｐ-型ウエル層１０４、ｐ+型コンタクト領域１０５、ｎ+型ソース領域１０６、ゲート絶縁膜１０８およびゲート電極１０９からなるＭＯＳゲート構造が設けられている。ｐ型半導体領域１０３およびｐ-型ウエル層１０４は、ベース領域として機能する。ゲート電極１０９を覆うように層間絶縁膜１１０が設けられている。おもて面シリサイド層１１２は、層間絶縁膜１１０を深さ方向に貫通するコンタクトホールにおいて、炭化珪素半導体部とのオーミックコンタクト（電気的接触部）を形成する。
おもて面シリサイド層１１２は、例えばニッケルシリサイド（ＮｉＳｉ）層である。層間絶縁膜１１０およびおもて面シリサイド層１１２上には、ソース電極１１４が設けられている。ソース電極１１４は、おもて面シリサイド層１１２を介してｐ+型コンタクト領域１０５およびｎ+型ソース領域１０６に電気的に接続されるとともに、層間絶縁膜１１０によってゲート電極１０９と電気的に絶縁されている。図８に示すように層間絶縁膜１１０とソース電極１１４との間に、窒化チタン（ＴｉＮ）膜１１１が設けられていてもよい。窒化チタン膜１１１は、層間絶縁膜１１０によってゲート電極１０９と電気的に絶縁されている。
炭化珪素半導体基体の裏面（ｎ+型炭化珪素基板１０１側の面、すなわちｎ+型炭化珪素基板１０１の裏面）全体に裏面シリサイド層１１３が設けられ（図１２では不図示）、裏面シリサイド層１１３上にドレイン電極となる裏面電極１１５が設けられている。符号１０７は、ｎ-型ドリフト層１０２の、ゲート電極１０９直下（ゲート絶縁膜１０８を介してゲート電極１０９に対向する部分）のｐ-型ウエル層１０４間に挟まれた部分に設けられたｎ-型のＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）領域である。図１２の符号１１６はパッシベーション保護膜である。
次に、従来の炭化珪素半導体装置の製造方法について、図８を参照して説明する。まず、ｎ+型ドレイン領域となるｎ+型炭化珪素基板１０１のおもて面上に、エピタキシャル成長により５×１０15／ｃｍ3〜１×１０16／ｃｍ3の窒素（Ｎ）をドーピングしたｎ-型ドリフト層１０２を１０μｍの厚さで堆積（形成）する。次に、ｐ型不純物のイオン注入により、ｎ-型ドリフト層１０２の表面層にｐ型半導体領域１０３を選択的に形成する。次に、ｎ-型ドリフト層１０２上に、エピタキシャル成長により、ｐ型半導体領域１０３を覆うように、５×１０15／ｃｍ3のアルミニウム（Ａｌ）をドーピングしたｐ-型ウエル層１０４を０．５μｍの厚さで堆積する。
次に、窒素のイオン注入により、ｐ-型ウエル層１０４の内部に、ｐ-型ウエル層１０４を深さ方向（基体深さ方向）に貫通してｎ-型ドリフト層１０２に達するＪＦＥＴ領域１０７を選択的に形成する。次に、リン（Ｐ）のイオン注入により、ｐ-型ウエル層１０４の内部に、ＪＦＥＴ領域１０７と離してｎ+型ソース領域１０６を選択的に形成する。また、アルミニウムのイオン注入により、ｐ-型ウエル層１０４の内部に、ｎ+型ソース領域１０６に接するｐ+型コンタクト領域１０５を選択的に形成する。次に、アルゴン（Ａｒ）雰囲気中で１６００℃の温度で活性化アニール（熱処理）を行う。
次に、亜酸化窒素雰囲気中での熱酸化により、ｐ-型ウエル層１０４の、ｎ+型ソース領域１０６とＪＦＥＴ領域１０７とに挟まれた部分の表面上に、ゲート絶縁膜１０８を７０ｎｍの厚さで形成する。次に、ゲート絶縁膜１０８上にゲート電極１０９となるポリシリコン（ｐｏｌｙ−Ｓｉ）層を形成する。次に、炭化珪素半導体基体のおもて面全体に、ゲート電極１０９を覆うように層間絶縁膜１１０を形成する。次に、フォトリソグラフィおよびエッチングにより層間絶縁膜１１０を深さ方向に貫通するコンタクトホールを形成し、コンタクトホールにｐ+型コンタクト領域１０５およびｎ+型ソース領域１０６を露出させる。
次に、炭化珪素半導体基体のおもて面全体に、層間絶縁膜１１０を覆うように窒化チタン膜１１１を形成する。次に、フォトリソグラフィおよびエッチングにより、コンタクトホール内のｐ+型コンタクト領域１０５およびｎ+型ソース領域１０６を覆う部分の窒化チタン膜１１１を除去し、再度、コンタクトホールにｐ+型コンタクト領域１０５およびｎ+型ソース領域１０６を露出させる。次に、コンタクトホールに露出された炭化珪素半導体部上にニッケル（Ｎｉ）膜を形成し、炭化珪素半導体基体の裏面にニッケル膜およびチタン（Ｔｉ）膜を順に積層（形成）する。
次に、シンタリング（熱処理）により基体両面にそれぞれおもて面シリサイド層１１２および裏面シリサイド層１１３を形成する。次に、層間絶縁膜１１０およびおもて面シリサイド層１１２上に、ソース電極１１４となるアルミニウム層を５．０μｍの厚さで堆積する。次に、ソース電極１１４上に、図示省略するパッシベーション保護膜となるポリイミド層を形成し、３８０℃の温度の熱処理によりパッシベーション保護膜を硬化（キュア）する。その後、裏面シリサイド層１１３上に裏面電極１１５を形成することで、図８に示すＳｉＣ−縦型ＭＯＳＦＥＴが完成する。
また、図１２に示す別のＳｉＣ−縦型ＭＯＳＦＥＴを形成する場合には、コンタクトホールの形成後、窒化チタン膜１１１の形成工程を省略して、コンタクトホールの内部におもて面シリサイド層１１２となるニッケル膜を形成すればよい。
また、別のＳｉＣ−縦型ＭＯＳＦＥＴとして、次の装置が提案されている。ＤＭＯＳＦＥＴ領域におけるソース領域及びコンタクト領域の上にはシリサイド層が形成されている。ＳＢＤ領域におけるドリフトエピ層およびウエル領域の上には、ショットキー電極を構成する金属層が形成されている。金属層は、ショットキー電極から延在しシリサイド層に接触しており、チタン、タンタル（Ｔａ）およびそれらの窒化物からなる群より選択された材料からなる。また、金属層は、層間絶縁膜の上で少なくとも一部除去されていても構わないことが開示されている（例えば、下記特許文献１（第００６６段落、第１図および要約）参照。）。
また、別のＳｉＣ−縦型ＭＯＳＦＥＴとして、半導体層上に配設されたポリシリコンのゲート電極および半導体層の上部に形成された不純物領域であるソース領域を備えた装置が提案されている。ゲート電極上は層間絶縁膜によって覆われており、アルミニウムのソース電極は、層間絶縁膜上に延在する。ゲート電極にはアルミニウムのゲートパッドが接続される。ソース電極と層間絶縁膜との間、並びにゲートパッドとゲート電極との間のそれぞれに、アルミニウムの拡散を抑制するバリアメタル層が配設される。バリアメタル層は、チタン（Ｔｉ）や窒化チタン（ＴｉＮ）、チタンシリコン（ＴｉＳｉ）からなる（例えば、下記特許文献２参照。）。
特開２００９−１９４１２７号公報 特開２０１２−１２９５０３号公報
しかしながら、発明者らが鋭意研究を重ねた結果、従来の炭化珪素半導体装置では、ゲート電極に負電圧が印加されたときに、しきい値電圧（Ｖｔｈ）が大きく変動することが新たに判明した。炭化珪素半導体装置を実用化するにあたって、ストレス印加（電圧や温度）時においても安定して動作可能な高い信頼性を確保することが課題となる。例えば、ＳｉＣ−パワーＭＯＳＦＥＴでは、Ｓｉ−パワーＭＯＳＦＥＴと比較して大きな絶縁破壊電界強度をもつため、ドリフト領域の不純物濃度を高くして低オン抵抗化を図ることができる。しかしながら、ドレイン−ゲート間の帰還容量が大きく、ドレイン側で発生したｄＶ／ｄｔサージにより帰還容量を介してゲートに大きな電流が流れる。
このゲートに流れる電流によるゲート配線インピーダンス等の電圧降下でゲート電圧が持ち上がりしきい値電圧を超えた場合、ＳｉＣ−パワーＭＯＳＦＥＴが誤動作によりオンするという問題がある。このため、多くの用途では、駆動時に、ＳｉＣ−パワーＭＯＳＦＥＴをオン状態にするための正電圧、および、ＳｉＣ−パワーＭＯＳＦＥＴのオフ状態を維持し誤動作によりオンすることを防止するための負電圧ともに高電圧がゲート電極に印加される。また、ＳｉＣ−パワーＭＯＳＦＥＴでは、ジャンクション（接合）温度が２００℃以上となる高温環境下での動作を保証する必要がある。
具体的には、ゲート絶縁膜に加わる電界強度±２ＭＶ／ｃｍ〜±４ＭＶ／ｃｍ程度、および動作保証温度２００℃程度を必要とするが、この場合、ある条件下においてしきい値電圧が大きく変動する現象が観測された。以下、信頼性試験によりＳｉＣ−パワーＭＯＳＦＥＴの電気的特性を検証した結果について説明する。まず、上述した従来の炭化珪素半導体装置の製造方法にしたがい、例示した上記諸条件で図８に示す従来のＳｉＣ−ＭＯＳＦＥＴを作製（製造）した（以下、従来例とする）。そして、この従来例について、動作温度（ジャンクション温度）が２００℃となる高温動作下でゲート電極１０９に３ＭＶ／ｃｍ（正電圧）および−３ＭＶ／ｃｍ（負電圧）をそれぞれ１０分間印加し、しきい値電圧変動を観測した。
その結果、ゲート電極１０９に正電圧を印加したときには、しきい値電圧の変動は小さく、その変動幅（変動量）は±０．１Ｖ以下であることが確認された。しきい値電圧の変動幅とは、設計条件に基づいて決定された製品出荷時のしきい値電圧（基準値）からの差分である。一方、ゲート電極１０９に負電圧を印加したときには、しきい値電圧は負側に大きく変動する（すなわちしきい値電圧が小さくなる）ことが確認された。図７は、従来の炭化珪素半導体装置のゲート電極に負電圧を印加したときのしきい値電圧変動を示す特性図である。図７には、横軸をゲート電圧Ｖｇとし、縦軸をドレイン電流Ｉｄの対数として、ドレインに正電圧を印加した場合のゲート電圧とドレイン電流との関係（出力特性）を模式的に示す。しきい値電圧定義電流とは、しきい値電圧を定義するために設定されたドレイン電流値（例えば定格電流の１／１０００）である（図５においても同様）。
図７に示すように、従来例では、高温動作下でゲート電極１０９に負電圧を印加したときに、出力特性がほぼ横軸（ゲート電圧）に対して平行に負側に移動し、しきい値電圧定義電流でみたしきい値電圧はＶｔｈ１からＶｔｈ２に低下することが確認された（左矢印で示す実線位置から破線位置への移動）。Ｖｔｈ１は、正常時（実線）にしきい値電圧定義電流を流すために必要なしきい値電圧である。正常時とは、設計条件に基づいて決定される出力特性が得られるときのゲート電圧印加時である。Ｖｔｈ２は、ゲート電極１０９への負電圧印加後（破線）にしきい値電圧定義電流を流すために必要なしきい値電圧である。発明者らが鋭意研究を重ねた結果、図８に示す従来のＳｉＣ−ＭＯＳＦＥＴにおいてソース電極１１４と層間絶縁膜１１０との間に設けられた窒化チタン膜１１１は、しきい値電圧変動を抑制する効果はあるものの十分ではないことが確認された。また、上記特許文献１においても、ゲート電極に負電圧を印加したときにしきい値電圧変動が生じることが本発明者らによって確認されている。
上述したしきい値電圧が負側に変動する現象は、図１２に示す従来のＳｉＣ−ＭＯＳＦＥＴにおいても同様に生じる。このしきい値電圧が負側に変動する現象は、高温動作下でのゲート電極１０９への負電圧印加により、ゲート絶縁膜１０８と炭化珪素半導体部との接合界面（ＳｉＯ2／ＳｉＣ界面）付近またはゲート絶縁膜１０８（ＳｉＯ2膜）中に正電荷（ホール）が捕獲されて帯電し、正の固定電荷が発生することを示している。
シリコン半導体を用いたＳｉ−ＭＯＳＦＥＴやＳｉ−ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）では、ゲート電極に負電圧を印加したときにゲート絶縁膜とシリコン半導体部との接合界面（以下、ＳｉＯ2／Ｓｉ界面とする）またはゲート絶縁膜中に正の固定電荷が発生する現象についての報告は少ない。例えば、Ｓｉ−ｐチャネル型ＭＯＳＦＥＴでは、ゲート電極に負電圧を印加したときにゲートしきい値電圧が変動する現象（スロートラップ現象）について報告されているが、動作温度１５０℃でゲート電極に−３ＭＶ／ｃｍの負電圧を１０００時間印加する場合であっても、しきい値電圧の変動幅は０．１Ｖである。
同条件（動作温度１５０℃、ゲート電圧−３ＭＶ／ｃｍ）でのＳｉＣ−ＭＯＳＦＥＴのしきい値電圧の変動幅は−７Ｖ以上であるため、Ｓｉ−ＭＯＳＦＥＴとＳｉＣ−ＭＯＳＦＥＴとでしきい値電圧の変動幅が大きく異なる。具体的には、Ｓｉ−ＭＯＳＦＥＴのＳｉＯ2／Ｓｉ界面の界面準位密度は１．０×１０11ｃｍ-2ｅＶ-1以下である。一方、ＳｉＣ−ＭＯＳＦＥＴのＳｉＯ2／ＳｉＣ界面の界面準位密度は１．０×１０12ｃｍ-2ｅＶ-1以上である。ＳｉＯ2／ＳｉＣ界面の界面準位密度を低減するための多くの研究がなされているが、ＳｉＯ2／ＳｉＣ界面の界面準位密度をＳｉＯ2／Ｓｉ界面の界面準位密度と同程度まで低減する技術については報告されていない。
この発明は、上述した従来技術による問題点を解消するため、安定した電気的特性を有し、信頼性の高い炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。炭化珪素半導体部に接する二酸化珪素膜をゲート絶縁膜とする絶縁ゲート構造が設けられている。前記絶縁ゲート構造を覆う層間絶縁膜が設けられている。前記層間絶縁膜の表面に、水素を吸蔵または遮蔽する第１金属膜が設けられている。前記第１金属膜の表面に、第１主電極が設けられている。前記層間絶縁膜と前記第１金属膜との間、または前記第１主電極と前記第１金属膜との間に窒化チタン膜が設けられている。前記第１主電極は、前記第１金属膜および前記窒化チタン膜を介して前記層間絶縁膜と接する領域、および前記窒化チタン膜を介さず前記炭化珪素半導体部と接する領域を有している。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１金属膜は、チタン膜であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記窒化チタン膜は、前記層間絶縁膜と前記第１金属膜との間に設けられ、前記第１主電極は、前記窒化チタン膜を介さず前記炭化珪素半導体部と接する領域において、前記第１金属膜を介して前記炭化珪素半導体部に接することを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１金属膜は、前記層間絶縁膜の表面全体を覆うことを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記層間絶縁膜は、前記絶縁ゲート構造を覆い、前記ゲート絶縁膜に接することを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１主電極は、前記層間絶縁膜および前記ゲート絶縁膜に接しないように設けられていることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１金属膜の厚さは、１０ｎｍ以上１．０μｍ以下であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１金属膜の厚さは、８０ｎｍ以上１５０ｎｍ以下であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１金属膜に吸蔵される水素分子濃度は、１×１０16／ｃｍ2以上であることを特徴とする。
上述した発明によれば、第１金属膜と第１主電極との間に設けた第２金属膜によって、第１金属膜と第１主電極とが合金化されることを防止することができるため、第１金属膜の厚さが第１金属膜の形成時の厚さよりも薄くなることを防止することができる。このため、第１金属膜による水素原子・水素イオンの吸蔵・遮蔽効果が低下することを防止することができる。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１金属膜は、前記窒化チタン膜と前記第１主電極との間に設けられており、前記炭化珪素半導体部と前記第１主電極との間には水素を吸蔵または遮蔽する第３金属膜をさらに備えることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第３金属膜は、チタン膜であることを特徴とする。
上述した発明によれば、第２金属膜と第１主電極との間に設けた第３金属膜によって、第１金属膜の厚さを補うことができるため、第１金属膜の厚さが部分的に薄くなっている場合においても第１金属膜による水素原子・水素イオンの吸蔵・遮蔽効果が低下することを防止することができる。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１金属膜と前記第１主電極との間に設けられた、チタンおよびアルミニウムを含む合金膜をさらに備えることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第３金属膜と前記第１主電極との間に設けられた、チタンおよびアルミニウムを含む合金膜をさらに備えることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記合金膜の厚さは、１０ｎｍ以上５０ｎｍ以下であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、さらに次の特徴を有する。炭化珪素半導体からなる半導体基板の一方の主面に、炭化珪素半導体からなるｎ型ドリフト層が設けられている。前記ｎ型ドリフト層の、前記半導体基板側に対して反対側に、前記炭化珪素半導体部を構成するｐ型半導体領域が選択的に設けられている。前記ｐ型半導体領域の内部に、前記炭化珪素半導体部を構成するｎ型半導体領域が選択的に設けられている。前記ｐ型半導体領域の、前記ｎ型ドリフト層と前記ｎ型半導体領域とに挟まれた部分の表面上に、前記ゲート絶縁膜が設けられている。前記ゲート絶縁膜の上に、前記絶縁ゲート構造を構成するゲート電極が設けられている。前記ｎ型半導体領域に電気的に接続された前記第１主電極が設けられている。前記半導体基板の他方の主面に第２主電極が設けられている。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記半導体基板はｎ型であり、前記ｎ型ドリフト層よりも不純物濃度が高いことを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、炭化珪素半導体部を熱酸化して、前記炭化珪素半導体部の表面に二酸化珪素膜を形成する工程を行う。次に、前記二酸化珪素膜をゲート絶縁膜とする絶縁ゲート構造を形成する工程を行う。次に、前記絶縁ゲート構造を覆う層間絶縁膜を形成する工程を行う。次に、前記層間絶縁膜の上にチタン膜を形成する工程を行う。次に、前記チタン膜の上に、前記炭化珪素半導体部に電気的に接続されるように第１主電極を形成する工程を行う。さらに、前記第１主電極が窒化チタン膜を介して前記層間絶縁膜と接し、かつ前記窒化チタン膜を介さず前記炭化珪素半導体部と接するように、前記窒化チタン膜を形成する工程を行う。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第１主電極の形成後に行う熱処理の温度は４５０℃以下であることを特徴とする。
上述した発明によれば、高温動作下で第１主電極中から発生する水素原子・水素イオンが第１主電極の下層の第１金属膜に吸蔵・遮蔽されるため、この水素原子・水素イオンがゲート絶縁膜側へ移動してゲート絶縁膜中に拡散されることを抑制することができる。これにより、ゲート絶縁膜と炭化珪素半導体部との界面付近またはゲート絶縁膜中に正電荷が発生することを抑制することができ、ゲート電極に負電圧が印加されたときにしきい値電圧が負側へ変動することを抑制することができる。
また、上述した発明によれば、第１主電極中から発生する水素原子・水素イオンが第１金属膜と第１主電極との間の第２金属膜に遮蔽されるため、水素原子・水素イオンのゲート絶縁膜側への移動をさらに抑制することができる。これにより、ゲート電極に負電圧が印加されたときのしきい値電圧の変動幅をさらに小さくすることができる。
本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、所定の電気的特性を安定して得ることができ、信頼性を向上させることができるという効果を奏する。
図１は、実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。 図２は、実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。 図３は、実施の形態３にかかる炭化珪素半導体装置の構造を示す断面図である。 図４は、比較例の炭化珪素半導体装置の構造を示す断面図である。 図５は、実施例にかかる炭化珪素半導体装置のゲート電極に負電圧を印加したときのしきい値電圧変動を示す特性図である。 図６は、チタン膜の厚さとサブスレシュホールド領域におけるしきい値電圧変動の発生確率との関係を示す特性図である。 図７は、従来の炭化珪素半導体装置のゲート電極に負電圧を印加したときのしきい値電圧変動を示す特性図である。 図８は、従来の炭化珪素半導体装置の構造を示す断面図である。 図９は、実施の形態４にかかる炭化珪素半導体装置の構造を示す断面図である。 図１０は、実施の形態５にかかる炭化珪素半導体装置の構造を示す断面図である。 図１１は、実施の形態６にかかる炭化珪素半導体装置の構造を示す断面図である。 図１２は、従来の炭化珪素半導体装置の構造を示す断面図である。
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかる炭化珪素半導体装置の構造について、プレーナーゲート構造のＳｉＣ−縦型ＭＯＳＦＥＴを例に説明する。図１は、実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。図１には、電流駆動を担う活性領域（オン状態のときに電流が流れる領域）の１つの単位セル（素子の機能単位）を示し、この単位セルに隣接するように繰り返し配置された他の単位セルや、活性領域の周囲を囲む耐圧構造部を図示省略する（図２，３，９〜１１においても同様）。耐圧構造部は、ｎ-型ドリフト層２の基体おもて面側の電界を緩和し耐圧を保持する領域であり、例えばガードリング、フィールドプレートおよびリサーフ等を組み合わせた耐圧構造を有する。
図１に示す炭化珪素半導体装置において、ｎ+型ドレイン領域となるｎ+型炭化珪素基板１のおもて面上には、ｎ-型ドリフト層２となるｎ-型炭化珪素エピタキシャル層が堆積されている。ｎ-型ドリフト層２の、ｎ+型炭化珪素基板１側に対して反対側の表面層には、ｐ型半導体領域３が選択的に設けられている。ｎ-型ドリフト層２の、ｎ+型炭化珪素基板１側に対して反対側の表面上には、ｐ型半導体領域３を覆うように、ｐ-型ウエル層４となるｐ-型炭化珪素エピタキシャル層が堆積されている。ｐ型半導体領域３およびｐ-型ウエル層４は、ベース領域（ｐ型半導体領域）として機能する。
ｐ型半導体領域３の不純物濃度は、例えばｐ-型ウエル層４の不純物濃度よりも高くてもよい。これによって、ｐ型半導体領域３とｎ-型ドリフト層２との間のｐｎ接合に高い逆バイアスが印加された場合に、ｐ-型ウエル層４がパンチスルーすることを防止することができる。ｐ-型ウエル層４の内部には、ｐ-型ウエル層４を深さ方向に貫通してｎ-型ドリフト層２に達するｎ-型領域（ＪＦＥＴ領域）７が選択的に設けられている。すなわち、ＪＦＥＴ領域７は、ｎ-型ドリフト層２の、隣り合うｐ型半導体領域３間に挟まれた部分の表面上に設けられ、ｎ-型ドリフト層２とともにドリフト領域として機能する。ＪＦＥＴ領域７の不純物濃度は、ＪＦＥＴ抵抗を低減するために、例えばｎ-型ドリフト層２の不純物濃度よりも高くてもよい。
ｐ-型ウエル層４の内部には、ｐ型半導体領域３上に部分に、ｐ+型コンタクト領域５およびｎ+型ソース領域（ｎ型半導体領域）６がそれぞれ選択的に設けられている。ｐ+型コンタクト領域５は、ｎ+型ソース領域６の、ＪＦＥＴ領域７側に対して反対側に、例えばｎ+型ソース領域６に接するように設けられている。また、ｐ+型コンタクト領域５は、ｐ-型ウエル層４を貫通してｐ型半導体領域３に達するように設けられていてもよい。ｐ-型ウエル層４の、ＪＦＥＴ領域７とｎ+型ソース領域６とに挟まれた部分の表面上には、ＪＦＥＴ領域７上およびｎ+型ソース領域６上にまで延在するように、ゲート絶縁膜８を介してゲート電極９が設けられている。
ゲート絶縁膜８は、炭化珪素半導体基体（ｎ+型炭化珪素基板１、ｎ-型ドリフト層２およびｐ-型ウエル層４を順に積層してなる積層体）のおもて面（ｐ-型ウエル層４側の面）を熱酸化してなる二酸化珪素（ＳｉＯ2）膜である。このように炭化珪素半導体基体（半導体チップ）のおもて面側には、炭化珪素半導体部（ｐ-型ウエル層４やｎ+型ソース領域６などの各半導体領域）、ゲート絶縁膜８およびゲート電極９からなるＭＯＳゲート構造が設けられている。層間絶縁膜１０は、ゲート電極９を覆うように設けられ、ゲート絶縁膜８に接する。この層間絶縁膜１０を深さ方向に貫通してｐ+型コンタクト領域５およびｎ+型ソース領域６に達するコンタクトホールが設けられている。コンタクトホールに露出する炭化珪素半導体部上には、炭化珪素半導体部とのオーミックコンタクトを形成するおもて面シリサイド層１２が設けられている。おもて面シリサイド層１２は、例えばニッケルシリサイド（ＮｉＳｉ）層であってもよい。
層間絶縁膜１０上には、窒化チタン（ＴｉＮ）を主成分とする金属膜（以下、窒化チタン膜とする）１１が設けられている。窒化チタン膜１１は、層間絶縁膜１０によってゲート電極９と電気的に絶縁され、ソース電極１４とともにソース配線として機能する。また、窒化チタン膜１１は、おもて面シリサイド層１２を形成する際にコンタクトホール内に形成されるニッケル（Ｎｉ）膜中のニッケル原子が層間絶縁膜１０に拡散することを防止する機能を有する。層間絶縁膜１０中へのニッケル原子の拡散を防止することで、ゲート電極９と後述するソース電極１４とが短絡することを防止することができる。窒化チタン膜１１の端部は、コンタクトホールに露出する例えばｎ+型ソース領域６上まで延在し、コンタクトホール内においておもて面シリサイド層１２に接続されている。
窒化チタン膜１１およびおもて面シリサイド層１２の表面には、チタン（Ｔｉ）を主成分とする金属膜（以下、チタン膜とする）１６が設けられている。チタン膜１６は、窒化チタン膜１１を介して層間絶縁膜１０を覆う（ゲート絶縁膜８がコンタクトホールに露出されている場合にはゲート絶縁膜８および層間絶縁膜１０を覆う）。また、チタン膜１６は、後述するアルミニウム（Ａｌ）を主成分とするソース電極１４とともにソース配線として機能する。チタン膜１６は、ソース電極１４中から発生する水素（Ｈ）原子・水素イオンを吸蔵し、下層の層間絶縁膜１０に達しないように遮蔽する機能を有する。水素原子・水素イオンとは、水素原子を最小の構成単位とする粒子であり、具体的には水素原子、水素イオンおよび水素分子である。
層間絶縁膜１０とソース電極１４との間にチタン膜１６を設けることで、ソース電極１４中から発生する水素原子・水素イオンがチタン膜１６に吸蔵・遮断される。このため、ソース電極１４中から発生する水素原子・水素イオンが層間絶縁膜１０を通過してゲート絶縁膜８と炭化珪素半導体部との界面（以下、ＳｉＯ2／ＳｉＣ界面とする）またはゲート絶縁膜８中に移動することを抑制することができる。これによって、水素原子・水素イオンによる正電荷の発生を抑制することができる。
チタン膜１６の厚さは、例えば１０ｎｍ以上１．０μｍ以下程度であることが好ましい。その理由は、次の通りである。チタン膜１６の厚さを１０ｎｍ以上とすることで、チタン膜１６による水素原子・水素イオンの吸蔵効果が得られるからである。チタン膜１６に吸蔵される水素分子（Ｈ2）濃度は、例えば１×１０16／ｃｍ2以上である。また、チタンは硬い金属であるため、チタン膜１６の厚さを１．０μｍよりも厚くした場合、チタン膜１６に割れが生じるからである。より好ましくは、チタン膜１６の厚さは、例えば８０ｎｍ以上１５０ｎｍ以下程度であることが好ましい。その理由は、チタン膜１６に生じたクラックやチタン膜１６のステップカバレッジ不良によってチタン膜１６の吸蔵・遮蔽効果が低下するのを防止することができるからである。
チタン膜１６の表面には、コンタクトホールを埋め込むように、アルミニウムを主成分とするソース電極（第１主電極）１４が設けられている。ソース電極１４は、チタン膜１６およびおもて面シリサイド層１２を介してｐ+型コンタクト領域５およびｎ+型ソース領域６に電気的に接続されている。ソース電極１４は、ソース配線として機能する。ソース電極１４の下層にチタン膜１６が設けられていることにより、ソース電極１４と層間絶縁膜１０とは接触しない。ソース電極１４上には、チップおもて面を保護するパッシベーション保護膜（不図示）が設けられている。炭化珪素半導体基体の裏面（ｎ+型炭化珪素基板１側の面、すなわちｎ+型炭化珪素基板１の裏面）全面に、ｎ+型炭化珪素基板１とのオーミックコンタクトを形成する裏面シリサイド層１３が設けられている。裏面シリサイド層１３の表面には、ドレイン電極（第２主電極）となる裏面電極１５が設けられている。
次に、実施の形態１にかかる炭化珪素半導体装置の製造方法について説明する。まず、ｎ+型ドレイン領域となるｎ+型炭化珪素基板（半導体ウエハ）１のおもて面上に、エピタキシャル成長により例えば１×１０16／ｃｍ3の窒素（Ｎ）などｎ型不純物をドーピングしたｎ-型ドリフト層２を例えば１０μｍ程度の厚さで堆積（形成）する。次に、ｐ型不純物のイオン注入により、ｎ-型ドリフト層２の表面層にｐ型半導体領域３を選択的に形成する。次に、ｎ-型ドリフト層２上に、エピタキシャル成長により、ｐ型半導体領域３を覆うように、例えば５×１０15／ｃｍ3のアルミニウム（Ａｌ）などｐ型不純物をドーピングしたｐ-型ウエル層４を例えば０．５μｍ程度の厚さで堆積する。ここまでの工程により、ｎ+型炭化珪素基板１、ｎ-型ドリフト層２およびｐ-型ウエル層４を順に積層してなる炭化珪素半導体基体（エピタキシャルウエハ）が形成される。
次に、例えば窒素などのｎ型不純物のイオン注入により、ｐ-型ウエル層４の内部に、ｐ-型ウエル層４を深さ方向（基体深さ方向）に貫通してｎ-型ドリフト層２に達するＪＦＥＴ領域７を選択的に形成する。次に、例えばリン（Ｐ）などのｎ型不純物のイオン注入により、ｐ-型ウエル層４の内部に、ＪＦＥＴ領域７と離してｎ+型ソース領域６を選択的に形成する。また、例えばアルミニウムなどのｐ型不純物のイオン注入により、ｐ-型ウエル層４の内部に、例えばｎ+型ソース領域６に接するようにｐ+型コンタクト領域５を選択的に形成する。次に、例えばアルゴン（Ａｒ）雰囲気中で１６００℃程度の温度で活性化アニール（熱処理）を行う。
次に、例えば亜酸化窒素（Ｎ2Ｏ）雰囲気中での熱酸化により、ｐ-型ウエル層４の、ｎ+型ソース領域６とＪＦＥＴ領域７とに挟まれた部分の表面上に、ゲート絶縁膜８を例えば７０ｎｍ程度の厚さで形成する。次に、ゲート絶縁膜８上にゲート電極９となるポリシリコン（ｐｏｌｙ−Ｓｉ）層を形成する。次に、炭化珪素半導体基体のおもて面（ｐ-型ウエル層４側の面）全体に、ゲート電極９を覆うように層間絶縁膜１０を形成する。次に、フォトリソグラフィおよびエッチングにより層間絶縁膜１０を深さ方向に貫通するコンタクトホールを形成し、コンタクトホールにｐ+型コンタクト領域５およびｎ+型ソース領域６を露出させる。
次に、炭化珪素半導体基体のおもて面全体に、層間絶縁膜１０を覆うように、窒化チタン膜１１を形成する。この窒化チタン膜１１は、後述するおもて面シリサイド層１２となるニッケルシリサイド層を形成する際に、基体おもて面に形成したニッケル膜中のニッケル原子が層間絶縁膜１０に拡散する虞がない場合には形成しなくてもよい。具体的には、コンタクトホール内のｐ+型コンタクト領域５およびｎ+型ソース領域６上のみにニッケル膜を形成する（すなわち層間絶縁膜１０に接触しないようにニッケル膜を形成する）場合、ニッケル膜中のニッケル原子が層間絶縁膜１０に拡散しないため、窒化チタン膜１１を形成しなくてもよい。
次に、フォトリソグラフィおよびエッチングにより、コンタクトホール内のｐ+型コンタクト領域５およびｎ+型ソース領域６を覆う部分の窒化チタン膜１１を除去し、再度、コンタクトホールにｐ+型コンタクト領域５およびｎ+型ソース領域６を露出させる。次に、炭化珪素半導体基体のおもて面にニッケル膜を形成し、炭化珪素半導体基体の裏面全面にニッケル膜およびチタン膜を順に積層（形成）する。炭化珪素半導体基体のおもて面に形成するニッケル膜は、コンタクトホールに露出された炭化珪素半導体部上にのみ形成してもよい。次に、シンタリング（熱処理）により炭化珪素半導体部とニッケル膜とを反応させて、基体両面にそれぞれおもて面シリサイド層１２および裏面シリサイド層１３を形成する。
次に、例えばスパッタ法により、炭化珪素半導体基体のおもて面全面（すなわち窒化チタン膜１１およびおもて面シリサイド層１２上）に、チタン膜１６を形成する。次に、例えばスパッタ法により、チタン膜１６上に、ソース電極１４となるアルミニウムを主成分とする金属層（以下、アルミニウム層とする）を５．０μｍの厚さで堆積する。次に、ソース電極１４上にパッシベーション保護膜（不図示）となるポリイミド層を形成し、例えば３８０℃程度の温度の熱処理によりパッシベーション保護膜を硬化（キュア）する。次に、裏面シリサイド層１３上に裏面電極１５を形成する。その後、炭化珪素半導体基体を個々のチップ状に切断（ダイシング）することで、図１に示すＳｉＣ−縦型ＭＯＳＦＥＴが完成する。
以上、説明したように、実施の形態１によれば、ソース電極と層間絶縁膜との間に、層間絶縁膜を覆うようにチタン膜を設けることで、ソース電極と層間絶縁膜とが接触しない。このため、高温動作下でソース電極中から発生する水素原子・水素イオンはソース電極の下層のチタン膜に吸蔵・遮蔽される。これにより、ソース電極中から発生する水素原子・水素イオンが層間絶縁膜中に拡散され、層間絶縁膜に接するゲート絶縁膜中に拡散されることを抑制することができる。このため、ゲート絶縁膜と炭化珪素半導体部との界面付近またはゲート絶縁膜中に正電荷が発生することを抑制することができ、ゲート電極に負電圧が印加されたときにしきい値電圧が負側へ変動することを抑制することができる。すなわち、ゲート電極に負電圧が印加されたときのしきい値電圧の変動幅を小さくすることができ、しきい値電圧の安定したゲート絶縁膜を形成することができる。したがって、正・負いずれの電圧をゲート電極に印加した場合においても、しきい値電圧の変動を抑制することができ、安定した電気的特性を有する信頼性の高い炭化珪素半導体装置を提供することができる。また、実施の形態１によれば、ソース電極とコンタクトホールの側壁との間に隙間が生じないようにソース電極を形成することができるため、単位セルのサイズが大きくなることを回避することができる。
（実施の形態２）
次に、実施の形態２にかかる炭化珪素半導体装置の構造について説明する。図２は、実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態２にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なる点は、層間絶縁膜１０上にチタン膜１６および窒化チタン膜１１の順に設けられている点である。すなわち、実施の形態２においては、チタン膜１６と窒化チタン膜１１との配置とが実施の形態１と入れ替わった状態となっている。また、実施の形態２においては、おもて面シリサイド層１２上にチタン膜１６は設けられておらず、ソース電極１４はおもて面シリサイド層１２に接する。
窒化チタン膜１１は、ソース電極１４の形成後に行う熱処理によってチタン膜１６とソース電極１４との間に、チタン膜１６とソース電極１４とが反応してなる合金膜が形成されることを防止する機能を有する。これによって、製品完成後においてもチタン膜１６の厚さをチタン膜１６の堆積（形成）時の厚さのまま維持することができる。また、窒化チタン膜１１は、チタン膜１６に対して化学的に安定している（化学変化しにくい）。このため、チタン膜１６とソース電極１４との間に窒化チタン膜１１を設けることによってチタン膜１６の厚さが薄くなることはない。
また、窒化チタン膜１１は、チタン膜１６と同様に、ソース電極１４中からゲート絶縁膜８側へ移動する水素原子・水素イオンを遮蔽する機能を有する。窒化チタン膜１１による水素原子・水素イオンの遮蔽効果については、後述する実施の形態５で説明する。
実施の形態２にかかる炭化珪素半導体装置の製造方法は、例えば、実施の形態１にかかる炭化珪素半導体装置の製造方法において、コンタクトホール形成後、窒化チタン膜１１を形成する前に、チタン膜１６を形成すればよい。具体的には、まず、実施の形態１と同様に、ｎ-型ドリフト層２の堆積からコンタクトホールの形成までの工程を順に行う。次に、炭化珪素半導体基体のおもて面全体に、層間絶縁膜１０を覆うようにチタン膜１６を形成する。次に、チタン膜１６上に、窒化チタン膜１１を形成する。次に、フォトリソグラフィおよびエッチングにより、コンタクトホール内のｐ+型コンタクト領域５およびｎ+型ソース領域６を覆う部分の窒化チタン膜１１およびチタン膜１６を除去し、コンタクトホールにｐ+型コンタクト領域５およびｎ+型ソース領域６を露出させる。すなわち、窒化チタン膜１１およびチタン膜１６を同じマスクを用いて選択的に除去する。次に、実施の形態１と同様に、おもて面シリサイド層１２および裏面シリサイド層１３を形成する。次に、窒化チタン膜１１およびおもて面シリサイド層１２上に、ソース電極１４を形成する。その後、実施の形態１と同様にパッシベーション保護膜の形成以降の工程を順に行うことで、図２に示すＳｉＣ−縦型ＭＯＳＦＥＴが完成する。
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、チタン膜とソース電極との間に窒化チタン膜を形成することで、チタン膜とソース電極との間に、チタン膜とソース電極とが反応してなる合金膜が形成されない。このため、製品完成後においてもチタン膜の堆積時の厚さが維持され、チタン膜による水素原子・水素イオンの吸蔵・遮蔽効果が低下することを防止することができる。
（実施の形態３）
次に、実施の形態３にかかる炭化珪素半導体装置の構造について説明する。図３は、実施の形態３にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態３にかかる炭化珪素半導体装置が実施の形態２にかかる炭化珪素半導体装置と異なる点は、次の２点である。１つ目の相違点は、窒化チタン膜１１とソース電極１４との間に、チタン膜２１が設けられている点である。すなわち、層間絶縁膜１０とソース電極１４との間に設けられた積層膜は、窒化チタン膜１１を介して複数のチタン膜（以下、第１，２チタン膜）１６，２１が積層されてなる。第２チタン膜２１は、第１チタン膜１６と同様に、ソース電極１４中から発生する水素原子・水素イオンを吸蔵し、下層の層間絶縁膜１０に達しないように遮蔽する機能を有する。
２つ目の相違点は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）に適用した点である。具体的には、実施の形態３においては、ｎ+型ドリフト領域となるｎ+型炭化珪素基板に代えて、ｐ+型コレクタ領域となるｐ+型炭化珪素基板１８を用いる。ｐ+型炭化珪素基板１８とｎ-型ドリフト層２との間に、ｎ型バッファ層（またはｎ型フィールドストップ層）となるｎ型層１９が設けられている。ｎ+型ソース領域、ソース電極およびドレイン電極に代えて、ｎ+型エミッタ領域１７、エミッタ電極２２およびコレクタ電極２０が設けられている。
実施の形態３にかかる炭化珪素半導体装置の製造方法は、例えば、実施の形態２にかかる炭化珪素半導体装置の製造方法において、エミッタ配線として、第１チタン膜１６、窒化チタン膜１１、第２チタン膜２１およびエミッタ電極２２を順に堆積すればよい。具体的には、まず、ｐ+型コレクタ領域となるｐ+型炭化珪素基板１８上に、エピタキシャル成長によりｎ型層１９およびｎ-型ドリフト層２を順に堆積する。次に、実施の形態２と同様に、ｐ型半導体領域３の形成から窒化チタン膜１１の形成までの工程を順に行う。
次に、フォトリソグラフィおよびエッチングにより、コンタクトホール内のｐ+型コンタクト領域５およびｎ+型エミッタ領域１７を覆う部分の窒化チタン膜１１および第１チタン膜１６を除去し、コンタクトホールにｐ+型コンタクト領域５およびｎ+型エミッタ領域１７を露出させる。すなわち、窒化チタン膜１１および第１チタン膜１６を同じマスクを用いて選択的に除去する。次に、実施の形態２と同様に、おもて面シリサイド層１２および裏面シリサイド層１３を形成する。次に、第２チタン膜２１およびおもて面シリサイド層１２上に、第２チタン膜２１およびエミッタ電極２２を順に形成する。その後、実施の形態２と同様にパッシベーション保護膜の形成以降の工程を順に行うことで、図３に示すＳｉＣ−縦型ＭＯＳＦＥＴが完成する。
以上、説明したように、実施の形態３によれば、実施の形態１，２と同様の効果を得ることができる。また、実施の形態３によれば、層間絶縁膜とエミッタ電極との間に第１，２チタン膜を積層することで、チップおもて面の素子構造による段差や、チップおもて面に付着したパーティクル等によって第１チタン膜の厚さが部分的に薄くなり、第１チタン膜のステップカバレッジが悪化している場合においても、第１チタン膜の上方に設けた第２チタン膜によって、層間絶縁膜とエミッタ電極との間に設けられた積層膜の、チタン膜の厚さが足りない部分の厚さを補うことができる。これにより、チタン膜による水素原子・水素イオンの吸蔵・遮蔽効果が低下することを防止することができる。
（実施の形態４）
実施の形態４にかかる炭化珪素半導体装置の構造について説明する。図９は、実施の形態４にかかる炭化珪素半導体装置の構造を示す断面図である。図９では、符号３の導電型をｐ型と図示する（図１０，１１においても同様）。実施の形態４にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なる点は、チタン膜１６とソース電極１４との間に、チタンアルミニウム（例えばＴｉＡｌ3）合金膜５６を設けた点である。なお、実施の形態４においては、チタン膜１６と層間絶縁膜１０との間に、窒化チタン膜１１を設けていない。
具体的には、層間絶縁膜１０およびおもて面シリサイド層１２の表面には、チタン膜１６が設けられている。チタン膜１６は、実施の形態１と同様にソース電極１４中から発生する水素原子・水素イオンを吸蔵する機能を有する。また、チタン膜１６は、層間絶縁膜１０によってゲート電極９と電気的に絶縁され、ソース配線として機能する。チタン膜１６の表面には、チタンアルミニウム合金膜５６が設けられている。
チタンアルミニウム合金膜５６は、チタン膜１６とソース電極１４とが反応してなる合金膜である。チタンアルミニウム合金膜５６はソース配線として機能する。チタンアルミニウム合金膜５６の厚さは、例えば１０ｎｍ以上５０ｎｍ以下程度であることが好ましい。チタンアルミニウム合金膜５６の表面には、コンタクトホールを埋め込むようにソース電極１４が設けられている。
ソース電極１４は、チタンアルミニウム合金膜５６、チタン膜１６およびおもて面シリサイド層１２を介してｐ+型コンタクト領域５およびｎ+型ソース領域６に電気的に接続されている。ソース電極１４は、ソース配線として機能する。ソース電極１４上には、チップおもて面を保護するパッシベーション保護膜５４が設けられている。層間絶縁膜１０とソース電極１４との間に配置した金属膜以外の構成は、実施の形態１と同様である。
次に、実施の形態４にかかる炭化珪素半導体装置の製造方法について説明する。まず、例えば四層周期六方晶（４Ｈ−ＳｉＣ）のｎ+型炭化珪素基板（半導体ウエハ）１を用意し、実施の形態１と同様に、ｎ-型ドリフト層２の形成からコンタクトホールの形成までの工程を順に行う。ｎ+型炭化珪素基板１のおもて面を、例えば（０００−１）面（いわゆるＣ面）としてもよい。ｎ-型ドリフト層２は、例えば、５×１０15／ｃｍ3で窒素（Ｎ）などｎ型不純物をドーピングし、１０μｍ程度の厚さでエピタキシャル成長させてもよい。
次に、コンタクトホールに露出された炭化珪素半導体部（ｐ+型コンタクト領域５およびｎ+型ソース領域６）上にニッケル（Ｎｉ）膜を形成する。次に、シンタリング（熱処理）により炭化珪素半導体部とニッケル膜とを反応させておもて面シリサイド層１２を例えば１．０μｍの厚さで形成する。次に、層間絶縁膜１０およびおもて面シリサイド層１２上に、チタン膜１６を例えば０．１μｍの厚さで堆積する。
次に、実施の形態１と同様に、チタン膜１６上にソース電極１４となるアルミニウム層を例えば５．０μｍの厚さで堆積する。チタン膜１６およびソース電極１４は、例えばスパッタ法により連続して形成する。次に、フォトリソグラフィおよびエッチングによりソース電極１４をパターニングする。さらに、ソース電極１４のパターニングに用いたエッチング用マスクをマスクとしてエッチングを行い、チタン膜１６をパターニングする。これによって、チタン膜１６およびソース電極１４からなる所定パターンのソース配線が形成される。
次に、ソース電極１４上に、パッシベーション保護膜５４となるポリイミド層を形成し、例えば３８０℃程度の温度の熱処理（アニール）によりパッシベーション保護膜５４を硬化（キュア）する。この硬化のための熱処理など、ソース電極１４の形成後に行う熱処理の温度は４５０℃以下であることが好ましい。その理由は、ソース電極１４が耐熱温度の低いアルミニウムを主成分とするからである。このソース電極１４の形成後に行う熱処理により、チタン膜１６とソース電極１４とが反応し、チタン膜１６とソース電極１４との間にチタンアルミニウム合金膜５６が形成される。
チタンアルミニウム合金膜５６は、例えば、４００℃以上の温度の熱処理で５０ｎｍ以上の厚さとなり、３８０℃程度の温度の熱処理で１０ｎｍ以下の厚さとなることが本発明者らによって確認されている。また、ソース電極１４の形成後に行う熱処理の温度は、好ましくは３８０℃以上４００℃以下であることがよい。その理由は、ソース電極１４が耐熱温度の低いアルミニウムを主成分とするからである。このため、チタンアルミニウム合金膜５６の厚さは、上述したように例えば１０ｎｍ以上５０ｎｍ以下程度であることが好ましい。また、チタンアルミニウム合金膜５６の形成後におけるチタン膜１６の厚さが１０ｎｍ以上残るように、チタン膜１６の堆積時の厚さや、ソース電極１４の形成後に行う熱処理の温度などを設定する。
上述したようにチタン膜１６を例えば０．１μｍ（＝１００ｎｍ）程度の厚さで堆積し、ソース電極１４の形成後に行う熱処理の温度を例えば３８０℃程度とした場合、チタンアルミニウム合金膜５６は１０ｎｍ以下の厚さで形成され、チタン膜１６は９０ｎｍ程度の厚さで残る。次に、炭化珪素半導体基体の裏面全面に裏面電極１５を形成する。その後、炭化珪素半導体基体を個々のチップ状に切断することで、図９に示すＳｉＣ−縦型ＭＯＳＦＥＴが完成する。
この実施の形態４にかかる炭化珪素半導体装置においても、高温動作下でソース電極１４中から水素原子・水素イオンが発生するが、この水素原子・水素イオンは、ソース電極１４の下層のチタン膜１６に吸蔵される。このため、ソース電極１４中から発生したが水素原子・水素イオンがゲート絶縁膜８付近またはゲート絶縁膜８中に拡散することを抑制することができる。
上述した実施の形態４にかかる炭化珪素半導体装置の製造方法にしたがい、例示した諸条件で、（０００−１）面にチャネル（反転層）を形成するＳｉＣ−縦型ＭＯＳＦＥＴ（すなわちＣ面をチップおもて面とする素子）を作製し（以下、実施例１とする）、しきい値電圧変動を測定した。その結果、動作温度が２００℃となる高温動作下でゲート電極９に−３ＭＶ／ｃｍの負電圧を１０００時間印加した後のしきい値電圧の変動幅を０．１Ｖ以下に抑制することができることが確認された。
また、ｎ+型炭化珪素基板１のおもて面を（０００１）面（いわゆるＳｉ面）とした場合においても、実施例１と同様にＳｉＣ−縦型ＭＯＳＦＥＴを作製し（以下、実施例２とする）、しきい値電圧変動を測定した。すなわち、実施例２は、（０００１）面にチャネルを形成するＳｉＣ−縦型ＭＯＳＦＥＴ（すなわちＳｉ面をチップおもて面とする素子）である。実施例２のチップおもて面の面方位以外の構成は、実施例１と同様である。その結果、実施例２においても、実施例１と同様に、しきい値電圧の安定したＳｉＣ−縦型ＭＯＳＦＥＴとすることができた。
また、チタン膜１６に吸蔵される水素分子濃度について検証した。１００ｎｍの厚さのチタン膜を堆積した試料に４００℃の温度で水素注入を行った結果、１００ｎｍの厚さのチタン膜には６×１０17／ｃｍ2の水素分子（Ｈ2）が吸蔵された。すなわち、１０ｎｍの厚さのチタン膜に吸蔵される水素分子濃度は１×１０16／ｃｍ2であることが確認された。したがって、チタン膜１６の厚さは、高温動作下でソース電極１４中から発生する水素原子・水素イオンをほぼすべて吸蔵可能な程度の厚さに設定すればよい。
以上、説明したように、実施の形態４によれば、実施の形態１〜３と同様の効果を得ることができる。
（実施の形態５）
次に、実施の形態５にかかる炭化珪素半導体装置の構造について説明する。図１０は、実施の形態５にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態５にかかる炭化珪素半導体装置は、製造プロセスフローの違いからコンタクトホール内の金属膜の積層構造が実施の形態２と異なるが、実施の形態２と同様にチタン膜１６とソース電極１４との間に窒化チタン膜１１を備える。上述したように、窒化チタン膜１１は、ソース電極１４中からゲート絶縁膜８側へ移動する水素原子・水素イオンを遮蔽する機能を有する。すなわち、窒化チタン膜１１中における水素原子・水素イオンの拡散係数は、窒化チタン膜１１中を移動する水素原子・水素イオンが下層のチタン膜１６にほぼ達しない程度に小さい。
実施の形態５にかかる炭化珪素半導体装置は、実施の形態４にかかる炭化珪素半導体装置の製造方法を適用して作製可能である。例えば、実施の形態５にかかる炭化珪素半導体装置の製造方法は、実施の形態４にかかる炭化珪素半導体装置の製造方法においてチタン膜１６を形成した後、ソース電極１４を形成する前に、チタン膜１６上に窒化チタン膜１１を堆積すればよい。すなわち、ソース配線としてチタン膜１６、窒化チタン膜１１およびソース電極１４を順に堆積する。チタン膜１６、窒化チタン膜１１およびソース電極１４の厚さは、例えば、それぞれ０．１μｍ、０．１μｍおよび５．０μｍであってもよい。チタン膜１６、窒化チタン膜１１およびソース電極１４は、例えばスパッタ法により連続して形成される。
チタン膜１６とソース電極１４との間に窒化チタン膜１１が形成されることにより、チタン膜１６とソース電極１４とが接触しない。このため、ソース電極１４の形成後に行う熱処理において、チタン膜１６とソース電極１４との反応層（チタンアルミニウム合金膜）は形成されない。また、窒化チタン膜１１は、チタン膜１６に対して化学的に安定している（化学変化しにくい）。したがって、チタン膜１６の厚さは、チタン膜１６の堆積時の厚さで維持される。このため、チタン膜１６による水素原子・水素イオンの吸蔵効果を、チタン膜１６とソース電極１４との間に合金膜が形成される場合よりも向上させることができる。
また、窒化チタン膜１１の水素拡散係数について検証した。具体的には、検証用の炭化珪素半導体基板に熱酸化により酸化膜（ＳｉＯ2膜）を形成し、この酸化膜上に窒化チタン膜を堆積した試料を作製した。そして、この試料に対して、水素雰囲気中で４００℃の温度での熱処理を３０分間行った後、当該試料に形成された酸化膜の組成を二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）によって分析した結果、この酸化膜中に水素は検出されなかった。すなわち、水素雰囲気中の水素原子・水素イオンは、窒化チタン膜に遮蔽され、窒化チタン膜の下層の酸化膜には到達していないことが確認された。
以上、説明したように、実施の形態５によれば、実施の形態１〜４と同様の効果を得ることができる。また、実施の形態５によれば、高温動作下でソース電極中から発生する水素原子・水素イオンがソース電極の下層の窒化チタン膜に遮蔽される。このため、ソース電極中からゲート絶縁膜側へ水素原子・水素イオンの移動をさらに抑制することができ、しきい値電圧の変動幅をさらに小さくすることができる。
（実施の形態６）
次に、実施の形態６にかかる炭化珪素半導体装置の構造について説明する。図１１は、実施の形態６にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態６にかかる炭化珪素半導体装置が実施の形態５にかかる炭化珪素半導体装置と異なる点は、窒化チタン膜１１とソース電極１４との間に、第２チタン膜５８およびチタンアルミニウム合金膜５６が設けられている点である。第２チタン膜５８は、窒化チタン膜１１の下層のチタン膜（以下、第１チタン膜とする）１６と同様に、ソース電極１４中から発生する水素原子・水素イオンを吸蔵する機能を有する。
実施の形態６にかかる炭化珪素半導体装置の製造方法は、例えば、実施の形態４にかかる炭化珪素半導体装置の製造方法において第１チタン膜１６を形成した後、ソース電極１４を形成する前に、第１チタン膜１６上に窒化チタン膜１１および第２チタン膜５８を堆積すればよい。第１チタン膜１６、窒化チタン膜１１、第２チタン膜５８およびソース電極１４の堆積時の厚さは、例えば、それぞれ０．１μｍ、０．１μｍ、０．１μｍおよび５．０μｍであってもよい。
このようにソース配線となる各金属膜を積層することにより、その後、ソース電極１４の形成後の熱処理によって、第２チタン膜５８とソース電極１４との間に、第２チタン膜５８とソース電極１４との反応層であるチタンアルミニウム合金膜５６が形成される。すなわち、ソース配線として第１チタン膜１６、窒化チタン膜１１、第２チタン膜５８、チタンアルミニウム合金膜５６およびソース電極１４を順に堆積された状態となる。
以上、説明したように、実施の形態６によれば、実施の形態１〜５と同様の効果を得ることができる。また、実施の形態６によれば、ソース電極と第１チタン膜との間の第２チタン膜によって水素原子・水素イオンの吸蔵効果をさらに向上させることができる。これにより、ソース電極中からゲート絶縁膜側へ水素原子・水素イオンの移動をさらに抑制することができ、しきい値電圧の変動幅をさらに小さくすることができる。
（実施例）
次に、従来のＳｉＣ−ＭＯＳＦＥＴ（以下、従来例とする。図８参照）においてしきい値電圧変動が生じる原因について検証した。従来例においてＳｉＯ2／ＳｉＣ界面の界面準位密度が高いのは、ＳｉＯ2／ＳｉＣ界面に特有の問題であり、ＳｉＯ2／ＳｉＣ界面の欠陥量、歪量およびバンド構造の違いから生じるかは現時点では明らかではない。そこで、各電極層として形成されるアルミニウム層の配置が従来例と異なるＳｉＣ−ＭＯＳＦＥＴ（以下、比較例とする）を参照して、従来例のしきい値電圧変動の原因について検証した。図４は、比較例の炭化珪素半導体装置の構造を示す断面図である。まず、図４に示す比較例の構造について説明する。
図４に示す比較例は、層間絶縁膜４０上に電極層（アルミニウム層）を配置しない、かつコンタクトホールにおいて電極層と層間絶縁膜４０とが接触しない構成のプレーナーゲート構造のＳｉＣ−横型ＭＯＳＦＥＴである。比較例は従来例のＭＯＳゲート構造を横型としたものであり、比較例の各領域の不純物濃度および厚さ等は、それぞれ従来例の対応する各領域の不純物濃度および厚さ等と同様である。なお、横型ＭＯＳＦＥＴはｎ+型炭化珪素基板３１およびｎ-型ドリフト層３２を必要としないが、縦型ＭＯＳＦＥＴと同一ウエハ上に同時に形成したため、このような構造となっている。また、比較例では、電極層（ソース電極４４およびドレイン電極４５）と層間絶縁膜４０とが接触しないように配置されている。
具体的には、比較例において、ｎ+型炭化珪素基板（半導体チップ）３１のおもて面上には、ｎ-型ドリフト層３２となる炭化珪素エピタキシャル層が設けられている。ｎ-型ドリフト層３２の、ｎ+型炭化珪素基板３１側に対して反対側の表面層には、ｐ型半導体領域３３が選択的に設けられている。ｎ-型ドリフト層３２の、ｎ+型炭化珪素基板３１側に対して反対側の表面上には、ｐ型半導体領域３３を覆うように、ｐ-型ウエル層３４となる炭化珪素エピタキシャル層が設けられている。ｐ-型ウエル層３４の内部には、ｐ+型コンタクト領域３５、ｎ+型ソース領域３６ａおよびｎ+型ドレイン領域３６ｂがそれぞれ選択的に設けられている。
ｐ+型コンタクト領域３５は、ｎ+型ソース領域３６ａに接する。ｎ+型ドレイン領域３６ｂは、ｎ+型ソース領域３６ａと離して配置されている。ｐ-型ウエル層３４の、ｎ+型ソース領域３６ａとｎ+型ドレイン領域３６ｂとに挟まれた部分の表面上には、ゲート絶縁膜３８を介してゲート電極３９が設けられている。層間絶縁膜４０は、ゲート電極３９を覆う。ソース電極４４は、シリサイド層４２を介してｐ+型コンタクト領域３５およびｎ+型ソース領域３６ａに接する。ドレイン電極４５は、シリサイド層４３を介してｎ+型ドレイン領域３６ｂに接する。ソース電極４４およびドレイン電極４５は、層間絶縁膜４０と接触しないようにコンタクトホール内に設けられている。
この図４に示す比較例は、次のように作製している。まず、ｎ+型炭化珪素基板（半導体ウエハ）３１のおもて面上に、ｎ-型ドリフト層３２となる炭化珪素エピタキシャル層を堆積する。次に、イオン注入により、ｎ-型ドリフト層３２の表面層にｐ型半導体領域３３を形成する。次に、ｐ型半導体領域３３上に、ｐ-型ウエル層３４となる炭化珪素エピタキシャル層を堆積する。次に、リンのイオン注入により、ｐ-型ウエル層３４の内部に、ｎ+型ソース領域３６ａおよびｎ+型ドレイン領域３６ｂをそれぞれ選択的に形成する。
また、アルミニウムのイオン注入により、ｐ-型ウエル層３４の内部に、ｐ+型コンタクト領域３５を選択的に形成する。次に、アルゴン雰囲気中で１６００℃の温度で活性化アニールを行う。次に、亜酸化窒素雰囲気中での熱酸化により、ｐ-型ウエル層３４の、ｎ+型ソース領域３６ａとｎ+型ドレイン領域３６ｂとに挟まれた部分の表面上に、ゲート絶縁膜３８を形成する。次に、ゲート絶縁膜３８上にゲート電極３９となるポリシリコン層を形成する。次に、ゲート電極３９を覆うように層間絶縁膜４０を形成する。
次に、フォトリソグラフィおよびエッチングにより層間絶縁膜４０を深さ方向に貫通する第１，２コンタクトホールを形成し、第１コンタクトホールにｐ+型コンタクト領域３５およびｎ+型ソース領域３６ａを露出させ、第２コンタクトホールにｎ+型ドレイン領域３６ｂを露出させる。次に、第１，２コンタクトホールに露出された炭化珪素半導体部上にそれぞれニッケル膜を形成し、シンタリングにより当該炭化珪素半導体部とニッケル膜とを反応させてニッケルシリサイド層（シリサイド層４２，４３）を形成する。
次に、層間絶縁膜４０およびシリサイド層４２，４３上にアルミニウム層を堆積してパターニングし、第１，２コンタクトホールの内部のみにそれぞれソース電極４４およびドレイン電極４５となるアルミニウム層を残す。このとき、層間絶縁膜４０に接触しないように、層間絶縁膜４０と離してソース電極４４およびドレイン電極４５を形成する。その後、炭化珪素半導体基体を個々のチップ状に切断することで、図４に示す比較例のＳｉＣ−横型ＭＯＳＦＥＴが完成する。
この比較例について、動作温度が２００℃となる高温動作下でゲート電極３９に−３ＭＶ／ｃｍの負電圧を１０分間印加した後、しきい値電圧変動を測定した結果、しきい値電圧の変動幅は±０．１Ｖ以下であった。このように電極層（ソース電極４４やドレイン電極４５）と層間絶縁膜４０とが接触しない構成の比較例では、しきい値電圧が変動しないことから、電極層と層間絶縁膜とが接触する構成の従来例について、昇温脱離ガス分光（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）法により層間絶縁膜１１０と電極層（ソース電極１１４）との界面およびソース電極１１４中の元素分析を行った。その結果、従来例では、チップ温度を２００℃以上に上昇させたときに、３×１０14／ｃｍ2以上の不純物濃度の水素分子が検出された。したがって、層間絶縁膜１１０とソース電極１１４との界面およびソース電極１１４からの水素原子・水素イオンの発生は、ソース電極１１４の構成材料であるアルミニウムと、熱酸化時の水蒸気雰囲気に含まれる水（Ｈ2Ｏ）とが反応することによるものと推測される。
一般的に、ＳｉＣ−ＭＯＳＦＥＴを製造する場合、８００℃以上の高温での酸化膜形成のための熱酸化処理または８００℃以上の高温でのアニール処理によって、ＳｉＯ2／ＳｉＣ界面に多くの水素イオンが取り込まれる。この８００℃以上の高温熱処理によってＳｉＯ2／ＳｉＣ界面に取り込まれた水素イオンは、ＳｉＯ2／ＳｉＣ界面のダングリングボンドと結合し、シリコン−水素（Ｓｉ−Ｈ）結合や炭素−水素（Ｃ−Ｈ）結合を形成して固定化される。このように高温熱処理によってＳｉＯ2／ＳｉＣ界面に形成されたシリコン−水素結合や炭素−水素結合の水素原子は、４００℃以下の低温熱処理では変化（解離）しない。
一方、電極層（配線用のアルミニウム層）は４００℃以下の低温熱処理により層間絶縁膜上に堆積される。低温熱処理による電極層の堆積時に層間絶縁膜と電極層との界面または電極層中から発生した水素原子・水素イオンは固定化されず、高温動作下でＳｉＣ−ＭＯＳＦＥＴのゲート電極に負電圧が印加されたときにＳｉＯ2／ＳｉＣ界面に移動する。この水素原子・水素イオンによってＳｉＯ2／ＳｉＣ界面のシリコン−水素結合や炭素−水素結合から固定化されていた水素原子が解離され、シリコン原子や炭素原子のダングリングボンド（Ｓｉ+やＣ+）となり、ＳｉＯ2／ＳｉＣ界面付近またはゲート絶縁膜中に正電荷が発生すると推測される。
例えば２００℃での酸化膜（ＳｉＯ2膜）中での水素原子・水素イオンの拡散係数は１．０×１０-8ｃｍ2／秒であり、その拡散長は１０分間で２４．５μｍである。このため、従来例のようにコンタクトホールにおいて層間絶縁膜１１０とソース電極１１４とが接触している場合、高温動作下で層間絶縁膜１１０とソース電極１１４との界面またはソース電極１１４中から発生した水素原子・水素イオンは、容易に層間絶縁膜１１０中を移動してゲート絶縁膜１０８に到達し、しきい値電圧変動を引き起こす。コンタクトホールにおいて層間絶縁膜１１０とソース電極１１４とを接触させない構造のＳｉＣ−縦型ＭＯＳＦＥＴを作製することは可能であるが、ソース電極１１４とコンタクトホールの側壁との間に生じた隙間によって単位セル（１つのＭＯＳゲート構造が形成されている単位領域）のサイズが大きくなるため、実用上での使用は難しい。
本発明においては、上述したように、層間絶縁膜１０とソース電極１４との間に、層間絶縁膜１０を覆うようにチタン膜１６を形成するため、このチタン膜１６によってソース電極１４中から発生した水素原子・水素イオンが吸蔵・遮蔽される。これにより、水素原子・水素イオンがゲート絶縁膜側へ移動してゲート絶縁膜中に拡散されることを抑制することができ、ゲート電極に負電圧が印加されたときのしきい値電圧の変動幅を小さくすることができる。例えば、上述した実施の形態１にかかる炭化珪素半導体装置の製造方法にしたがい、例示した諸条件で、かつチタン膜１６の厚さを種々変更して、チタン膜１６の厚さの異なる複数のＳｉＣ−縦型ＭＯＳＦＥＴチップを作製し（以下、実施例とする）、実施例のしきい値電圧を測定した。その結果、実施例のうち、チタン膜１６の厚さが５０ｎｍ以上３００ｎｍ以上の範囲にある半導体チップにおいて、動作温度が２００℃となる高温動作下でゲート電極９に−３ＭＶ／ｃｍの負電圧を１０００時間印加した後のしきい値電圧の変動量を±０．１Ｖに抑制することができた。したがって、本発明においては、電極層（ソース電極１４）とコンタクトホールの側壁との間に隙間が生じないようにソース電極１４を形成することができ、単位セルのサイズが大きくなることを回避することができることがわかる。
また、実施例の各半導体チップについてゲート電圧とドレイン電流との関係（出力特性）を検証した。図５は、実施例にかかる炭化珪素半導体装置のゲート電極に負電圧を印加したときのしきい値電圧変動を示す特性図である。図５には、横軸をゲート電圧Ｖｇとし、縦軸をドレイン電流Ｉｄの対数として、ドレインに正電圧を印加した場合のゲート電圧とドレイン電流との関係を模式的に示す。図５に示すように、すべての実施例は、正常時（実線）にしきい値電圧定義電流を流すために必要なしきい値電圧Ｖｔｈ１と、ゲート電極９への負電圧印加後（破線）にしきい値電圧定義電流を流すために必要なしきい値電圧Ｖｔｈ２とがほぼ等しいことが確認された（Ｖｔｈ１≒Ｖｔｈ２）。しかし、比較的短時間のゲート電圧印加時に、サブスレシュホールド領域（ゲート電圧Ｖｇに対してドレイン電流Ｉｄが指数関数的に増加する領域（具体的にはゲート電圧Ｖｇがしきい値電圧Ｖｔｈ１に達するまでの領域）においてしきい値電圧が負側に変動する半導体チップがあることが確認された（左矢印で示す実線位置から破線位置への移動）。
そこで、実施例の各半導体チップのうち、サブスレシュホールド領域においてしきい値電圧変動が生じた半導体チップについて、ＯＢＩＲＣＨ（Ｏｐｔｉｃａｌ Ｂｅａｍ Ｉｎｄｕｃｅｄ Ｒｅｓｉｓｔａｎｃｅ ＣＨａｎｇｅ：光ビーム加熱抵抗変動）法を用いてチップ表面の温度上昇を検出した。その結果、実施例の各半導体チップのうち、チタン膜１６の厚さが５０ｎｍ以下の各半導体チップにおいて、単位セル（六角セル）の狭い領域の発熱（不良個所）が確認された。この発熱箇所のチップ断面を観察したところ、チップおもて面の素子構造による段差や、チップおもて面に付着したパーティクル等によってチタン膜１６の厚さが部分的に薄くなっており、チタン膜１６のステップカバレッジが悪化していることが確認された。このチタン膜１６の厚さが薄くなっている部分で水素原子・水素イオンの吸蔵・遮蔽効果が低下して、チタン膜１６の厚さが薄くなっている部分付近でのみしきい値電圧変動が生じ、サブスレシュホールド領域でのしきい値電圧変動として観測されたと推測される。
一方、実施例の各半導体チップのうち、チタン膜１６の厚さが２００ｎｍ以上の素子にも、ＯＢＩＲＣＨ法による発熱が確認された。この発熱箇所のチップ断面を観察したところ、チタン膜１６の厚さが２００ｎｍ以上の各半導体チップにおいて、チタン膜１６の表面にはマイクロクラックが確認された。また、チタン膜１６の厚さが３００ｎｍ以上の各半導体チップでは、かなりの確率で半導体チップ上のほぼすべての単位セルにおいて、チタン膜１６の表面にはっきりとクラックが確認された。チタン膜１６の厚さが厚くなるにしたがってチタン膜１６の内部応力が増加し、この内部応力を開放するためにチタン膜１６にクラックが生じると推測される。このようなサブスレシュホールド領域におけるしきい値電圧変動は電流量としては非常に小さく、１つの素子（半導体チップ）の出力特性全体に与える悪影響は小さいが、一部の素子（半導体チップ）に電流が集中して破壊に至る虞がある。また、サブスレシュホールドの変動が大きい場合はオフ状態でのリーク電流の原因となる。このため、サブスレシュホールド領域における出力特性変動を抑制する対策を施すことが好ましい。
次に、サブスレシュホールド領域におけるしきい値電圧変動を抑制するための対策について検証した。具体的には、チタン膜１６の厚さ（Ｔｉ膜厚）と、サブスレシュホールド領域におけるしきい値電圧変動（図５に示す左矢印で示す実線位置から破線位置への移動）の発生確率との関係について検証した。図６は、チタン膜の厚さとサブスレシュホールド領域におけるしきい値電圧変動の発生確率との関係を示す特性図である。図６に示すように、サブスレシュホールド領域におけるしきい値電圧変動の発生確率は、チタン膜１６の厚さが５０ｎｍ以下である場合に増加し、チタン膜１６の厚さが２００ｎｍ以上である場合に非常に大きくなることが確認された。一方、チタン膜１６の厚さが８０ｎｍ以上１５０ｎｍ以下である場合には、サブスレシュホールド領域におけるしきい値電圧変動は発生しないことが確認された。
本発明において、サブスレシュホールド領域におけるしきい値電圧変動も生じないようにすることができる理由は、ソース電極１４（配線層）の下層に設けたチタン膜１６によって層間絶縁膜１０が完全に覆われ、ソース電極１４と層間絶縁膜１０とが接触しないからである。例えば上記特許文献１では、チタン膜をコンタクト部のバリアメタルおよびショットキー電極として用いているため、炭化珪素半導体部と接する部分以外（すなわち配線層と層間絶縁膜との間）において必ずしもチタン膜を必要としていない。このため、上記特許文献１では、上記特許文献１の図１に開示されるように、ゲート電極の上方において層間絶縁膜上にチタン膜を設けていない部分があり、この部分で配線層と層間絶縁膜とが接触している。このように配線層と層間絶縁膜とが接触した構造では、ゲート電極に負電圧を印加したときに大きなしきい値電圧変動が観測された。すなわち、ほんのわずかでも配線層と層間絶縁膜とが接触している場合、層間絶縁膜およびゲート絶縁膜を介してゲート絶縁膜と炭化珪素半導体部との界面（ＳｉＯ2／ＳｉＣ界面）に、しきい値電圧変動を引き起こす物質（水素原子・水素イオン）が拡散し、しきい値電圧変動が生じることが判明した。
以上において本発明では、実施の形態１，２，４〜６においてＳｉＣ−縦型ＭＯＳＦＥＴを例に説明しているが、ＳｉＣ−横型ＭＯＳＦＥＴやＳｉＣ−ＩＧＢＴなど他のＭＯＳ型炭化珪素半導体装置にも適用可能であり、同様の効果を奏する。また、実施の形態３においてＳｉＣ−ＩＧＢＴを例に説明しているが、ＳｉＣ−ＭＯＳＦＥＴなど他のＭＯＳ型炭化珪素半導体装置にも適用可能であり、同様の効果を奏する。また、プレーナーゲート構造に代えて、トレンチゲート構造とした場合においても同様の効果を奏する。また、ｐ-型ウエル層を設けずに、ベース領域として機能するｐ-型半導体領域の内部にｐ+型コンタクト領域およびｎ+型ソース領域を選択的に形成した構造としてもよい。また本発明は、例えば炭化珪素半導体の四層周期六方晶（４Ｈ−ＳｉＣ）における（０００−１）面にチャネルを形成する素子（すなわちＣ面をチップおもて面とする素子）に特に効果的であるが、その他の面方位（例えば（０００１）面（いわゆるＳｉ面）、（１１−２０）面、（０３−３８）面）にチャネルを形成する素子においても同様の効果を奏する。また、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。
以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法は、インバータやスイッチング用電源装置などに使用されるパワー半導体装置に有用である。
１ ｎ+型炭化珪素基板（ｎ+型ドレイン領域）
２ ｎ-型ドリフト層
３ ｐ型半導体領域
４ ｐ-型ウエル層
５ ｐ+型コンタクト領域
６ ｎ+型ソース領域
７ ＪＦＥＴ領域
８ ゲート絶縁膜
９ ゲート電極
１０ 層間絶縁膜
１１ 窒化チタン膜
１２ おもて面シリサイド層
１３ 裏面シリサイド層
１４ ソース電極（アルミニウム層）
１５ 裏面電極
１６ チタン膜（第１チタン膜）
１７ ｎ+型エミッタ領域
１８ ｐ+型炭化珪素基板（ｐ+型コレクタ領域）
１９ ｎ型バッファ層（またはｎ型フィールドストップ層）
２０ コレクタ電極
２１，５８ チタン膜（第２チタン膜）
２２ エミッタ電極
５４ パッシベーション保護膜
５６ チタンアルミニウム合金膜

Claims (18)

  1. 炭化珪素半導体部に接する二酸化珪素膜をゲート絶縁膜とする絶縁ゲート構造と、
    前記絶縁ゲート構造を覆う層間絶縁膜と、
    前記層間絶縁膜の表面に設けられた、水素を吸蔵または遮蔽する第１金属膜と、
    前記第１金属膜の表面に設けられ、かつ前記炭化珪素半導体部に電気的に接続された第１主電極と、
    前記層間絶縁膜と前記第１金属膜との間、または前記第１主電極と前記第１金属膜との間に設けられた窒化チタン膜と、
    を備え、
    前記第１主電極は、前記第１金属膜および前記窒化チタン膜を介して前記層間絶縁膜と接する領域、および前記窒化チタン膜を介さず前記炭化珪素半導体部と接する領域を有し、
    前記第１金属膜と前記第１主電極との間に、チタンおよびアルミニウムを含む合金膜が設けられていることを特徴とする炭化珪素半導体装置。
  2. 炭化珪素半導体部に接する二酸化珪素膜をゲート絶縁膜とする絶縁ゲート構造と、
    前記絶縁ゲート構造を覆う層間絶縁膜と、
    前記層間絶縁膜の表面に設けられた、水素を吸蔵または遮蔽する第１金属膜と、
    前記第１金属膜の表面に設けられ、かつ前記炭化珪素半導体部に電気的に接続された第１主電極と、
    前記層間絶縁膜と前記第１金属膜との間、または前記第１主電極と前記第１金属膜との間に設けられた窒化チタン膜と、
    を備え、
    前記第１主電極は、前記第１金属膜および前記窒化チタン膜を介して前記層間絶縁膜と接する領域、および前記窒化チタン膜を介さず前記炭化珪素半導体部と接する領域を有し、
    前記第１金属膜は、前記窒化チタン膜と前記第１主電極との間に設けられており、
    前記炭化珪素半導体部と前記第１主電極との間に、水素を吸蔵または遮蔽する第３金属膜が設けられ、
    前記第３金属膜と前記第１主電極との間に、チタンおよびアルミニウムを含む合金膜が設けられていることを特徴とする炭化珪素半導体装置。
  3. 前記第１金属膜は、チタン膜であることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
  4. 前記窒化チタン膜は、前記層間絶縁膜と前記第１金属膜との間に設けられ、
    前記第１主電極は、前記窒化チタン膜を介さず前記炭化珪素半導体部と接する領域において、前記第１金属膜を介して前記炭化珪素半導体部に接することを特徴とする請求項３に記載の炭化珪素半導体装置。
  5. 前記第１金属膜は、前記層間絶縁膜の表面全体を覆うことを特徴とする請求項１〜４のいずれか一つに記載の炭化珪素半導体装置。
  6. 前記層間絶縁膜は、前記絶縁ゲート構造を覆い、前記ゲート絶縁膜に接することを特徴とする請求項１〜５のいずれか一つに記載の炭化珪素半導体装置。
  7. 前記第１主電極は、前記層間絶縁膜および前記ゲート絶縁膜に接しないように設けられていることを特徴とする請求項１〜６のいずれか一つに記載の炭化珪素半導体装置。
  8. 前記第１金属膜の厚さは、１０ｎｍ以上１．０μｍ以下であることを特徴とする請求項１〜７のいずれか一つに記載の炭化珪素半導体装置。
  9. 前記第１金属膜の厚さは、８０ｎｍ以上１５０ｎｍ以下であることを特徴とする請求項８に記載の炭化珪素半導体装置。
  10. 前記第１金属膜に吸蔵される水素分子濃度は、１×１０ 16 ／ｃｍ 2 以上であることを特徴とする請求項１〜９のいずれか一つに記載の炭化珪素半導体装置。
  11. 前記第１金属膜は、前記窒化チタン膜と前記第１主電極との間に設けられており、前記炭化珪素半導体部と前記第１主電極との間には水素を吸蔵または遮蔽する第３金属膜をさらに備えることを特徴とする請求項１に記載の炭化珪素半導体装置。
  12. 前記第３金属膜は、チタン膜であることを特徴とする請求項１１に記載の炭化珪素半導体装置。
  13. 前記合金膜の厚さは、１０ｎｍ以上５０ｎｍ以下であることを特徴とする請求項１〜１２のいずれか一つに記載の炭化珪素半導体装置。
  14. 炭化珪素半導体からなる半導体基板と、
    前記半導体基板の一方の主面に設けられた、炭化珪素半導体からなるｎ型ドリフト層と、
    前記ｎ型ドリフト層の、前記半導体基板側に対して反対側に選択的に設けられ、前記炭化珪素半導体部を構成するｐ型半導体領域と、
    前記ｐ型半導体領域の内部に選択的に設けられ、前記炭化珪素半導体部を構成するｎ型半導体領域と、
    前記ｐ型半導体領域の、前記ｎ型ドリフト層と前記ｎ型半導体領域とに挟まれた部分の表面上に設けられた前記ゲート絶縁膜と、
    前記ゲート絶縁膜の上に設けられ、前記絶縁ゲート構造を構成するゲート電極と、
    前記ｎ型半導体領域に電気的に接続された前記第１主電極と、
    前記半導体基板の他方の主面に設けられた第２主電極と、
    を備えることを特徴とする請求項１〜１３のいずれか一つに記載の炭化珪素半導体装置。
  15. 前記半導体基板はｎ型であり、前記ｎ型ドリフト層よりも不純物濃度が高いことを特徴とする請求項１４に記載の炭化珪素半導体装置。
  16. 炭化珪素半導体部を熱酸化して、前記炭化珪素半導体部の表面に二酸化珪素膜を形成する工程と、
    前記二酸化珪素膜をゲート絶縁膜とする絶縁ゲート構造を形成する工程と、
    前記絶縁ゲート構造を覆う層間絶縁膜を形成する工程と、
    前記層間絶縁膜の上にチタン膜を形成する工程と、
    前記チタン膜の上に、チタンおよびアルミニウムを含む合金膜を形成する工程と、
    前記合金膜の上に、前記炭化珪素半導体部に電気的に接続されるように第１主電極を形成する工程と、
    前記第１主電極が窒化チタン膜を介して前記層間絶縁膜と接し、かつ前記窒化チタン膜を介さず前記炭化珪素半導体部と接するように、前記窒化チタン膜を形成する工程と、
    を含むことを特徴とする炭化珪素半導体装置の製造方法。
  17. 炭化珪素半導体部を熱酸化して、前記炭化珪素半導体部の表面に二酸化珪素膜を形成する第１工程と、
    前記二酸化珪素膜をゲート絶縁膜とする絶縁ゲート構造を形成する第２工程と、
    前記絶縁ゲート構造を覆う層間絶縁膜を形成する第３工程と、
    前記層間絶縁膜の上に第１チタン膜を形成する第４工程と、
    前記第１チタン膜の上に、窒化チタン膜を形成する第５工程と、
    前記窒化チタン膜の上に、第２チタン膜を形成する第６工程と、
    前記第２チタン膜の上に、チタンおよびアルミニウムを含む合金膜を形成する第７工程と、
    前記合金膜の上に、前記炭化珪素半導体部に電気的に接続されるように第１主電極を形成する第８工程と、
    を含み、
    前記第５工程では、前記第１主電極が前記窒化チタン膜を介して前記層間絶縁膜と接し、かつ前記窒化チタン膜を介さず前記炭化珪素半導体部と接するように、前記窒化チタン膜を形成することを特徴とする炭化珪素半導体装置の製造方法。
  18. 前記第１主電極の形成後に行う熱処理の温度は４５０℃以下であることを特徴とする請求項１６または１７に記載の炭化珪素半導体装置の製造方法。
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016051970A1 (ja) * 2014-09-30 2016-04-07 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2016114055A1 (ja) * 2015-01-16 2016-07-21 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US10355132B2 (en) * 2017-03-20 2019-07-16 North Carolina State University Power MOSFETs with superior high frequency figure-of-merit
IT201700073767A1 (it) 2017-07-05 2019-01-05 St Microelectronics Srl Dispositivo mosfet di carburo di silicio avente un diodo integrato e relativo processo di fabbricazione
JP7013735B2 (ja) * 2017-09-05 2022-02-01 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US10354871B2 (en) * 2017-09-11 2019-07-16 General Electric Company Sputtering system and method for forming a metal layer on a semiconductor device
JP6750589B2 (ja) * 2017-09-27 2020-09-02 株式会社デンソー 半導体装置
JP7006118B2 (ja) * 2017-10-17 2022-01-24 富士電機株式会社 半導体装置及びその製造方法
CN109698235A (zh) * 2017-10-23 2019-04-30 株洲中车时代电气股份有限公司 一种沟槽栅型igbt及其制作方法
JP7054797B2 (ja) * 2017-11-28 2022-04-15 パナソニックＩｐマネジメント株式会社 半導体装置およびその製造方法
JP7062946B2 (ja) * 2017-12-25 2022-05-09 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2019129300A (ja) * 2018-01-26 2019-08-01 トヨタ自動車株式会社 半導体装置とその製造方法
JP7113221B2 (ja) * 2018-02-08 2022-08-05 パナソニックＩｐマネジメント株式会社 炭化珪素半導体装置
JP6862381B2 (ja) * 2018-03-02 2021-04-21 株式会社東芝 半導体装置
JP2019175908A (ja) * 2018-03-27 2019-10-10 トヨタ自動車株式会社 半導体装置とその製造方法
WO2019198168A1 (ja) 2018-04-11 2019-10-17 新電元工業株式会社 半導体装置の製造方法および半導体装置
TWI729538B (zh) * 2018-11-21 2021-06-01 大陸商上海瀚薪科技有限公司 一種整合箝制電壓箝位電路的碳化矽半導體元件
CN109904155B (zh) * 2019-01-31 2021-02-02 电子科技大学 一种集成高速反向续流二极管的碳化硅mosfet器件
JP7180425B2 (ja) * 2019-02-06 2022-11-30 住友電気工業株式会社 炭化珪素半導体装置
US11579645B2 (en) * 2019-06-21 2023-02-14 Wolfspeed, Inc. Device design for short-circuitry protection circuitry within transistors
CN114207838A (zh) * 2019-08-09 2022-03-18 日立能源瑞士股份公司 应变增强型SiC功率半导体器件和制造方法
JP7436950B2 (ja) 2019-09-20 2024-02-22 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
CN113013245A (zh) * 2019-12-20 2021-06-22 上海新微技术研发中心有限公司 碳化硅半导体器件
JP7505278B2 (ja) * 2020-06-11 2024-06-25 富士電機株式会社 炭化珪素半導体装置
DE112021000458T5 (de) * 2020-09-11 2022-10-27 Fuji Electric Co., Ltd. Halbleitervorrichtung
EP3979330A1 (en) * 2020-09-30 2022-04-06 Infineon Technologies AG Silicon carbide device with transistor cell and clamp regions in a well region
JP7471199B2 (ja) * 2020-11-12 2024-04-19 三菱電機株式会社 炭化珪素半導体装置、電力変換装置、および炭化珪素半導体装置の製造方法
WO2023189164A1 (ja) * 2022-03-30 2023-10-05 三菱電機株式会社 半導体装置及び電力変換装置
JP7513668B2 (ja) * 2022-07-29 2024-07-09 住重アテックス株式会社 半導体装置および半導体装置の製造方法
CN117133800B (zh) * 2023-10-25 2024-03-26 合肥海图微电子有限公司 一种绝缘栅双极型晶体管及其制作方法
CN119497418A (zh) * 2025-01-20 2025-02-21 杭州谱析光晶半导体科技有限公司 一种具有N-top区的碳化硅半导体器件及其制备方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5912497A (en) 1997-08-06 1999-06-15 North Carolina State University Semiconductor switching devices having buried gate electrodes and methods of forming same
US6815303B2 (en) 1998-04-29 2004-11-09 Micron Technology, Inc. Bipolar transistors with low-resistance emitter contacts
JP2006073792A (ja) * 2004-09-02 2006-03-16 Sony Corp 半導体装置および半導体装置の製造方法
JP4539684B2 (ja) * 2007-06-21 2010-09-08 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2009194127A (ja) 2008-02-14 2009-08-27 Panasonic Corp 半導体装置およびその製造方法
JP5487601B2 (ja) * 2008-11-27 2014-05-07 富士電機株式会社 半導体装置およびその製造方法
JP2011171551A (ja) 2010-02-19 2011-09-01 Toyota Motor Corp 半導体装置の製造方法
JP5694119B2 (ja) 2010-11-25 2015-04-01 三菱電機株式会社 炭化珪素半導体装置
US10367089B2 (en) * 2011-03-28 2019-07-30 General Electric Company Semiconductor device and method for reduced bias threshold instability
JP5638559B2 (ja) * 2012-03-26 2014-12-10 株式会社東芝 半導体装置
JP6086360B2 (ja) * 2012-04-27 2017-03-01 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置の製造方法
JP6069059B2 (ja) * 2013-03-22 2017-01-25 住友電気工業株式会社 炭化珪素半導体装置

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