JP6261855B2 - 積層セラミック電子部品及びその製造方法 - Google Patents

Description

本発明は、電極の伸び、デラミネーション及びクラック等の不良を改善することができる積層セラミック電子部品及びその製造方法に関する。

積層セラミック電子部品は、積層された複数の誘電体層、一つの誘電体層を介して対向配置される内部電極、上記内部電極に電気的に接続された外部電極を含む。

積層セラミック電子部品は、小型であり且つ高容量が保障され実装が容易であるという長所によって、コンピューター、ＰＤＡ、携帯電話等の移動通信装置の部品として広く用いられている。

最近では、電子製品の小型化及び多機能化に伴い、チップ部品も小型化及び高機能化されてきており、積層セラミック電子部品においてもサイズが小さくて容量が大きい高容量製品が求められている。

一般に、積層セラミック電子部品の製造方法では、セラミックグリーンシートを製造し、セラミックグリーンシート上に導電性ペーストを印刷して内部電極膜を形成する。内部電極膜が形成されたセラミックグリーンシートを数十から数百層まで重ね上げてグリーンセラミック積層体を製造する。その後、グリーンセラミック積層体を高温及び高圧で圧着して硬いグリーンセラミック積層体を製造し、切断工程を経てグリーンチップを製造する。以後、グリーンチップをか焼、焼成、研磨し、外部電極を形成して積層セラミックキャパシタを完成する。

最近では、積層されるセラミックグリーンシートの数が増加することにより、セラミックグリーンシートの積層工程と圧着工程を経ながら製品の信頼性に影響を及ぼす問題が発生している。

即ち、セラミックグリーンシートは、内部電極形成部と内部電極非形成部からなり、セラミックグリーンシートが積層された後、所定の圧力が加えられて互いに圧着される場合、印刷された内部電極の間の空いている空間に内部電極物質が移動してセラミックグリーンシートと内部電極に変形が発生するようになる。

日本登録第３９４０４２１号公報

本発明は、上記の問題を解決するためのもので、本発明の一実施例によると、段差吸収層を形成することにより、シート厚さの不均一、電極の伸び及びクラック等の不良発生を改善することができる。

本発明の一実施形態は、誘電体層と第１及び第２の内部電極が交互に積層されたセラミック本体と、上記第１及び第２の内部電極と電気的に連結され上記セラミック本体の両端に形成される第１及び第２の外部電極と、を含み、上記セラミック本体は静電容量形成に寄与する有効層及び上記有効層の上下面のうち少なくとも一面に提供される保護層を含み、上記保護層は両側端部に複数の段差吸収層をさらに含み、複数の段差吸収層は、誘電体層と第１及び第２の内部電極の積層方向に沿って積層され、保護層が複数の誘電体層を積層することによって形成され、また、保護層をなす誘電体層と段差吸収層が交互に積層された積層セラミック電子部品を提供する。

上記段差吸収層は上記保護層のうち上記有効層のマージン部に該当する領域に形成されることができる。

上記段差吸収層の厚さは０．５から３μｍであることができる。

上記段差吸収層の積層数と上記保護層の積層数の比率が０．５から１であることができる。

上記第１の内部電極及び第２の内部電極は銅（Ｃｕ）、ニッケル（Ｎｉ）、銀（Ａｇ）及び銀‐パラジウム（Ａｇ‐Ｐｄ）からなる群から選択された一つ以上であることができる。

本発明の他の実施形態は、セラミックグリーンシートを設ける段階と、上記セラミックグリーンシート上に導電性金属ペーストを用いて内部電極パターンを形成する段階と、上記セラミックグリーンシートを積層して誘電体層と第１の内部電極及び第２の内部電極を含むセラミック本体を形成する段階と、上記第１の内部電極及び第２の内部電極と電気的に連結される第１の外部電極及び第２の外部電極を形成する段階と、を含み、上記セラミック本体は静電容量形成に寄与する有効層及び上記有効層の上下面のうち少なくとも一面に提供される保護層を含み、上記保護層は両側端部に複数の段差吸収層をさらに含み、複数の段差吸収層は、誘電体層と第１の内部電極及び第２の内部電極の積層方向に沿って積層され、保護層が複数の誘電体層を積層することによって形成され、また、保護層をなす誘電体層と段差吸収層が交互に積層された積層セラミック電子部品の製造方法を提供する。

上記段差吸収層は上記保護層のうち上記有効層のマージン部に該当する領域に形成されることができる。

上記段差吸収層の厚さは０．５から３μｍであることができる。

上記段差吸収層の積層数と上記保護層の積層数の比率が０．５から１であることができる。

上記第１の内部電極及び第２の内部電極は銅（Ｃｕ）、ニッケル（Ｎｉ）、銀（Ａｇ）及び銀‐パラジウム（Ａｇ‐Ｐｄ）からなる群から選択された一つ以上であることができる。

本発明によると、段差吸収層を形成することにより、電極の伸び、クラック及びデラミネーション等の不良発生を改善して信頼性に優れた積層セラミック電子部品を具現することができる。

本発明の一実施形態による積層セラミックキャパシタを概略的に示す斜視図である。 本発明の実施形態を説明するための図１のＡ‐Ａ'線に沿う断面図である。 図２の保護層を示した平面図である。 図３の保護層が複数積層されたことを示した側断面図である。

以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。

以下、添付の図面を参照して本発明の好ましい実施形態による積層セラミック電子部品を説明するにあたり、特に、積層セラミックキャパシタを例に挙げて説明するが、これに制限されるものではない。

図１は本発明の一実施形態による積層セラミックキャパシタを概略的に示す斜視図であり、図２は図１のＡ‐Ａ'線に沿う断面図である。

図１及び図２を参照すると、本発明の一実施形態による積層セラミックキャパシタ１００は、誘電体層１５と第１及び第２の内部電極１０が交互に積層されたセラミック本体１１０と、上記第１及び第２の内部電極１０と電気的に連結され上記セラミック本体の両端に形成される第１及び第２の外部電極１２１、１２２と、を含み、上記セラミック本体は静電容量形成に寄与する有効層及び上記有効層の上下面のうち少なくとも一面に提供される保護層を含み、上記保護層は両側端部に少なくとも一つ以上の段差吸収層１７をさらに含むことができる。

本発明の一実施形態によると、上記誘電体層を形成する原料はチタン酸バリウム（ＢａＴｉＯ_３）粉末であることができるが、これに制限されず、これにセラミック添加剤、有機溶剤、可塑剤、結合剤、分散剤などが添加されることができる。

上記第１の内部電極及び第２の内部電極１０は、銅（Ｃｕ）、ニッケル（Ｎｉ）、銀（Ａｇ）及び銀‐パラジウム（Ａｇ‐Ｐｄ）のうち一つ以上の物質からなる導電性ペーストを用いて形成されることができる。

第１及び第２の外部電極１２１、１２２はセラミック本体１１０の両側面を覆うように形成され、セラミック本体１１０の一面から露出された第１及び第２の内部電極１０と接続されて電気的に連結されることができる。

このような第１及び第２の外部電極１２１、１２２は、セラミック本体の両側面に導電性ペーストを塗布して形成され、上記導電性ペーストの主な成分としては、銅（Ｃｕ）等の金属成分と、ガラス及び有機材料等を含むことができる。

図３は図２の保護層を構成する誘電体層及び段差吸収層を示した平面図であり、図４は図３の保護層が複数積層されたことを示した側断面図である。

図３及び図４を参照すると、保護層は、少なくとも一つの誘電体層１５と段差吸収層１７からなることができる。

この際、図４に示されたように、保護層をなす誘電体層１５と段差吸収層１７は交互に積層されることができるが、これに制限されるものではない。

有効層のマージン部は有効層のうち内部電極が形成されない部分であり、上記段差吸収層１７は上記保護層のうち上記有効層のマージン部に該当する領域に形成されることができる。即ち、保護層のうち有効層のマージン部の延長領域に段差吸収層を形成することができる。

上記段差吸収層１７は、上記誘電体層１５と同じ物質で形成されることができるが、これに制限されるものではない。

上記段差吸収層の厚さは０．５から３μｍであることができる。

上記段差吸収層の積層数と上記保護層の積層数の比率が０．５から１であることができる。

上記セラミック本体の形成時、内部電極が形成された領域と内部電極が形成されない領域の間に段差が発生する。

内部電極による段差によって、積層セラミックキャパシタ工程のうち上記セラミック本体を圧着する工程時、内部電極の伸び、クラック（ｃｒａｃｋ）及びデラミネーション（ｄｅｌａｍｉｎａｔｉｏｎ）等の不良が発生する可能性がある。

本発明の一実施形態によると、上記保護層の両側端部に上記段差吸収層を形成することにより、内部電極形成部と内部電極非形成部間の段差を減らすことができる。これにより、内部電極の伸び、クラック及びデラミネーション等の不良を改善して信頼性に優れた積層セラミックキャパシタを具現することができる。

表１は、段差吸収層の厚さ及び段差吸収層と保護層の積層数の比率による積層セラミックキャパシタの信頼度を示すものである。

上記表１中、デラミネーションの不良率が０．５％未満の場合を最良（◎）、０．５から３％の場合を良好（○）、３％を超える場合を不良（×）と判定した。

上記表１を参照すると、段差吸収層の厚さが０．５μｍ以上の場合はデラミネーションによる不良率が非常に少なく、段差吸収層の厚さと保護層を形成する誘電体層の厚さの比率が５０％以上の場合はデラミネーションによる不良率が少ないことが分かる。

本発明の一実施例による積層セラミックキャパシタでは、最も好ましくは、段差吸収層の厚さが３μｍであり段差吸収層と保護層をなす誘電体層の積層数の比率が０．５から１の場合に、信頼性に優れた積層セラミックキャパシタを具現することができる。

本発明の他の実施形態による積層セラミック電子部品の製造方法は、セラミックグリーンシートを設ける段階と、上記セラミックグリーンシート上に導電性金属ペーストを用いて内部電極パターンを形成する段階と、上記セラミックグリーンシートを積層して誘電体層と第１の内部電極及び第２の内部電極を含むセラミック本体を形成する段階と、上記第１の内部電極及び第２の内部電極と電気的に連結される第１の外部電極及び第２の外部電極を形成する段階と、を含み、上記セラミック本体は静電容量形成に寄与する有効層及び上記有効層の上下面のうち少なくとも一面に提供される保護層を含み、上記保護層の両側端部に少なくとも一つの段差吸収層をさらに含むことができる。

上記実施形態による積層セラミック電子部品の製造方法において上述した一実施形態による積層セラミック電子部品と重複する説明は省略する。

上記セラミックグリーンシートに段差吸収層及び内部電極パターンを形成することができる。

上記セラミックグリーンシートを積層してセラミック本体を形成し、上記内部電極パターンが形成された積層部はセラミック本体の静電容量形成に寄与する有効層を形成し、上記段差吸収層が形成された積層部はセラミック本体の保護層を形成することができる。

上記内部電極パターンを形成する導電性ペーストは、銅（Ｃｕ）、ニッケル（Ｎｉ）、銀（Ａｇ）及び銀‐パラジウム（Ａｇ‐Ｐｄ）のうち一つ以上の物質からなることができる。

上記段差吸収層の厚さは０．５から３μｍであることができる。

上記段差吸収層の積層数と上記保護層の積層数の比率が０．５から１であることができる。

有効層のマージン部は有効層のうち内部電極が形成されない部分であり、上記段差吸収層１７は上記保護層のうち上記有効層のマージン部に該当する領域に形成されることができる。即ち、保護層のうち有効層のマージン部の延長領域に段差吸収層を形成することができる。

次に、グリーンシート積層体を高温、高圧で圧着させた後、圧着されたシート積層体を切断工程により所定のサイズに切断してセラミック本体を製造することができる。

上記積層体を高温、高圧で圧着する工程時、内部電極が形成されない空間に電極物質が移動してセラミックグリーンシートと内部電極の変形が発生し、クラック及びデラミネーション等の不良が発生する可能性がある。段差による不良は、セラミックグリーンシートの積層数が多くなればなるほど増加する。

本発明の一実施形態によると、保護層に段差吸収層を形成する段階を含むことにより、内部電極による段差を減らすことができる。上記段差吸収層を含むことにより、圧着工程時、電極の伸び、クラック及びデラミネーション等の不良を改善して高信頼性の積層セラミックキャパシタを製作することができる。

セラミック積層体の形成後に外部電極ペーストを製造して上記第１及び第２の内部電極と電気的に連結されるように上記セラミック本体上に塗布することができる。

セラミック本体上に外部電極ペーストを塗布した後に焼成して第１及び第２の外部電極を形成することができる。

以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。

１００ 積層セラミックキャパシタ
１１０ セラミック本体
１２１、１２２ 第１及び第２の外部電極
１０ 内部電極
１７ 段差吸収層
１５ 誘電体層

Claims (10)

1. 誘電体層及び内部電極が交互に積層されたセラミック本体と、
   前記内部電極と電気的に連結され、前記誘電体層及び前記内部電極の積層方向に垂直な第１方向において対向する前記セラミック本体の一対の面の各々に形成される外部電極と、
   を含み、
   前記セラミック本体は静電容量形成に寄与する有効層及び前記積層方向における前記有効層の両端面のうち少なくとも一面に提供される保護層を含み、前記保護層は前記積層方向及び前記第１方向に垂直な方向における両端部に複数の段差吸収層をさらに含み、
   前記複数の段差吸収層は、前記誘電体層と内部電極の積層方向に沿って積層され、前記保護層が複数の誘電体層を積層することによって形成され、また、前記保護層をなす誘電体層と段差吸収層が交互に積層された積層セラミック電子部品。
2. 前記段差吸収層の厚さは０．５から３μｍである、請求項１に記載の積層セラミック電子部品。
3. 前記段差吸収層の積層数と前記保護層の積層数の比率が０．５から１である、請求項１または２に記載の積層セラミック電子部品。
4. 前記段差吸収層は前記保護層のうち前記有効層のマージン部に該当する領域に形成される、請求項１から３の何れか１項に記載の積層セラミック電子部品。
5. 前記内部電極は銅（Ｃｕ）、ニッケル（Ｎｉ）、銀（Ａｇ）及び銀‐パラジウム（Ａｇ‐Ｐｄ）からなる群から選択された一つ以上である、請求項１から４の何れか１項に記載の積層セラミック電子部品。
6. セラミックグリーンシートを設ける段階と、
   前記セラミックグリーンシート上に導電性金属ペーストを用いて内部電極パターンを形成する段階と、
   前記セラミックグリーンシートを積層して誘電体層と内部電極を含むセラミック本体を形成する段階と、
   前記内部電極と電気的に連結される外部電極を形成する段階と、
   を含み、
   前記セラミック本体は静電容量形成に寄与する有効層及び前記誘電体層及び前記内部電極の積層方向における前記有効層の両端面のうち少なくとも一面に提供される保護層を含み、前記保護層は前記積層方向に垂直な方向における両端部に複数の段差吸収層をさらに含み、
   前記複数の段差吸収層は、前記誘電体層と内部電極の積層方向に沿って積層され、前記保護層が複数の誘電体層を積層することによって形成され、また、前記保護層をなす誘電体層と段差吸収層が交互に積層された積層セラミック電子部品の製造方法。
7. 前記段差吸収層は前記保護層のうち前記有効層のマージン部に該当する領域に形成される、請求項６に記載の積層セラミック電子部品の製造方法。
8. 前記段差吸収層の厚さは１から３μｍである、請求項６または７に記載の積層セラミック電子部品の製造方法。
9. 前記段差吸収層の積層数と前記保護層の積層数の比率が０．５から１である、請求項６から８の何れか１項に記載の積層セラミック電子部品の製造方法。
10. 前記導電性金属ペーストは銅（Ｃｕ）、ニッケル（Ｎｉ）、銀（Ａｇ）及び銀‐パラジウム（Ａｇ‐Ｐｄ）からなる群から選択された一つ以上である、請求項６から９の何れか１項に記載の積層セラミック電子部品の製造方法。

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