JP6257192B2 - アレイ基板およびその検査方法ならびに液晶表示装置 - Google Patents

Description

本発明はアレイ基板およびその検査方法ならびに液晶表示装置に関する。

液晶表示パネルの製造工程において、ガラス上に表示用回路を形成したアレイ基板の断線や画素の欠陥等の検査が行われる。具体的には、表示領域を構成する各画素に電荷を書き込んだ後、電荷を読み出すことによって、半導体スイッチング素子のゲート信号線及びソース信号線の断線や画素の欠陥、および半導体スイッチング素子の故障を検査する。

この検査は一般に、各ゲート信号線と各ソース信号線に設けた検査用端子にそれぞれ検査針（プローブ）を一括で接触させてから、各ゲート信号線及び各ソース信号線へ検査信号を入力し、それぞれの交点に形成した半導体スイッチング素子を動作させて逐次検査するものである。

また、検査用端子としては、後の工程で半導体チップやＦＰＣを実装するための端子（実装端子）が使用されるのが一般的である。又は、実装端子の近傍に検査用端子を別途設けることが一般的である。このような部分に検査用端子を設けることで、検査用端子から表示領域までの配線（引き出し配線）の断線も検出が可能となる。

上述したアレイ基板の検査手法においては、実装端子に対してプロービングを行う場合、実装端子に対応するプローブユニットを作製する必要がある。表示パネルの高解像度化と半導体チップの高密度化に伴い、プローブユニットを構成するプローブ数が増加すると共にプローブ間隔が狭くなる傾向があり、プローブユニットの作製が困難になっている。

一方、表示パネルの画素の点灯／非点灯によって、表示パネルの表示領域に設けられた半導体スイッチング素子のゲート信号線及びソース信号線の断線や画素の欠陥等を検査する手法も知られている。この検査手法の一つとして、検査用端子にプローブを接触させてから、複数のゲート信号線及びソース信号線への検査信号の入力を、それらと接続された複数の検査用半導体スイッチング素子によって一括制御することにより、複数のゲート信号線及びソース信号線を一括して検査する手法が知られている。

このような一括検査の手法によれば、複数のゲート信号線及びソース信号線の端子を個別にプローブする検査手法と異なり、表示パネルの解像度及び半導体チップの設計（例えばバンプ数など）の影響を検査装置が受けずに済むので、汎用的かつ安価な検査を実現することができる。

なお、上記検査手法では、従来、半導体チップが搭載される半導体チップ搭載領域に、上記複数の検査用半導体スイッチング素子などを含む点灯検査回路が設けられていた。しかしながら、半導体チップの小型化及び表示パネルの狭額縁化に伴い、半導体チップ搭載領域のサイズを小さくすることが必要になったことから、点灯検査回路を複数に分割して、それらを半導体チップ搭載領域以外の領域に設けることが考えられた。

しかし今度は、半導体チップの実装端子から表示面内までの引き出し配線の断線を検査することができなくなるという問題が生じた。そこで、この問題を解決するために、引き出し配線の断線を検査することを目的とした検査回路を、半導体チップ搭載領域に設ける手法が提案されている（例えば特許文献１参照）。

特開２０１１−１５４１６１号公報

特許文献１で示された手法によると、表示パネルの高解像度化と半導体チップの高密度化とは関係なく、表示面内の配線と半導体素子、および半導体チップの実装端子から表示面内までの配線の検査が可能となるが、実際に点灯状態を確認する必要があるため、表示が可能なレベルまで製造工程を進めてから検査を行う必要があった。例えば、液晶表示装置の場合では、アレイ基板と対向基板を重ねあわせて液晶を封入する工程まで製造工程を進める必要があった。したがって、この製造段階でアレイ基板に不具合があることが判明した場合、対向基板と液晶、及びそれまでの製造にかかった費用が無駄になってしまうという問題があった。

そこで、本発明は、上記のような問題点を鑑みてなされたものであり、対向基板と重ね合わせる前に、アレイ基板の検査を半導体チップの高密度化に左右されずに実施することが可能であり、かつ、半導体チップの実装端子から表示領域内までの引き出し配線の断線の検査が可能なアレイ基板の提供を目的とする。

本発明に係るアレイ基板は、等間隔で平行して延在する複数のゲート信号線と、複数のゲート信号線の各々と直交し、等間隔で平行して延在する複数のソース信号線と、複数のゲート信号線の各々と、ゲート引き出し配線を介して接続された複数のゲートドライバ用実装端子と、複数のソース信号線の各々と、ソース引き出し配線を介して接続された複数のソースドライバ用実装端子と、複数のゲート信号線の各々に接続された複数のゲート側アレイ検査用端子と、複数のソース信号線の各々に接続された複数のソース側アレイ検査用端子と、ゲート引き出し配線断線検査用共通端子と、ソース引き出し配線断線検査用共通端子と、複数のゲートドライバ用実装端子の各々とゲート引き出し配線断線検査用共通端子との間に接続された複数のゲート引き出し配線断線検査用回路と、複数のソースドライバ用実装端子の各々とソース引き出し配線断線検査用共通端子との間に接続された複数のソース引き出し配線断線検査用回路と、を備える。

本発明に係るアレイ基板によれば、ソース側アレイ検査用端子およびゲート側アレイ検査用端子を、ゲートドライバ用実装端子、ソースドライバ用実装端子とは別の領域に設けたため、プローブ間隔の制約を受けずにプローブユニットの作製が可能となり、高密度の半導体チップを使用した場合でも配線検査の実施が可能となる。さらに、ゲート引き出し配線断線検査用回路およびソース引き出し配線断線検査用回路を設けたことにより、表示領域から実装端子までの引き出し配線（ゲート引き出し配線、ソース引き出し配線）の断線が検出可能となる。よって、不良のアレイ基板を次の製造工程に進めることがなくなるため、不必要な加工用のコストや部材の使用を削減することができ、製造コストを下げることが可能となる。

実施の形態１に係るアレイ基板の平面図である。 実施の形態１に係るアレイ基板のコモン配線の平面図である。 実施の形態１に係るアレイ基板の画素の構成を示す図である。 実施の形態２に係るアレイ基板の平面図である。 実施の形態２に係るアレイ基板の双方向ＴＦＴを示す図である。 実施の形態３に係るアレイ基板の平面図である。 実施の形態４に係るアレイ基板の平面図である。

＜実施の形態１＞
＜構成＞
図１に、本実施の形態における液晶パネル用のアレイ基板１００の平面図を示す。図１に示すように、アレイ基板１００は、破線で示される表示領域１１、半導体チップ搭載領域（即ちゲートドライバ搭載領域３１ａ、ソースドライバ搭載領域３１ｂ）、ゲート側アレイ検査用端子３８ａ、ソース側アレイ検査用端子３８ｂを備える。

表示領域１１には、複数のゲート信号線１３と、複数のソース信号線１４とが設けられている。複数のゲート信号線１３は、Ｘ方向に延在し、かつＹ方向に平行して配列している。複数のソース信号線１４は、Ｙ方向に延在し、かつＸ方向に平行して配列している。また、図２に示すように、ゲート信号線１３と等間隔で複数のコモン配線１５が設けられており、各々のコモン配線１５は電気的に接続されている。なお、図の見易さのために、図１にはコモン配線１５を図示していない。

図の見易さのために、図１では省略したが、図３に示すように、各々のゲート信号線１３とソース信号線１４の交点には半導体スイッチング素子（ここでは表示用ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）１２）が配置され、表示用ＴＦＴ１２のゲート電極とゲート信号線１３、ソース電極とソース信号線１４がそれぞれ接続されている。また、表示用ＴＦＴ１２のドレイン電極は、保持容量１７を介してコモン配線１５と接続されている。図３に示した画素を構成する回路は、複数のゲート信号線１３と複数のソース信号線１４の全交点にマトリックス状に形成されている。

ゲート信号線１３の一端には、ゲート側アレイ検査用端子３８ａが接続され、ゲート信号線１３の他端にはゲート引き出し配線５１ａを介して、ゲートドライバ用実装端子３３ａが接続されている。

ゲートドライバ搭載領域３１ａは、半導体チップが搭載される領域である。このゲートドライバ搭載領域３１ａには、後の製造工程でゲートドライバの出力バンプ（図示せず）と接続される複数のゲートドライバ用実装端子３３ａが設けられている。また、後の製造工程でゲートドライバの入力バンプ（図示せず）と接続される複数の実装端子（図示せず）が設けられている。

ゲートドライバ用実装端子３３ａの各々は、ゲート引き出し配線断線検査用回路を介して、共通のゲート引き出し配線断線検査用共通端子３７ａと接続されている。本実施の形態において、ゲート引き出し配線断線検査用回路とは、ゲート側ＴＦＴ３４ａである。各ゲート側ＴＦＴ３４ａのゲートには共通のゲート側スイッチ端子３６ａが設けられる。

ソース信号線１４の一端には、ソース側アレイ検査用端子３８ｂが接続され、ソース信号線１４の他端にはソース引き出し配線５１ｂを介して、ソースドライバ用実装端子３３ｂが接続されている。

ソースドライバ搭載領域３１ｂは、半導体チップが搭載される領域である。このソースドライバ搭載領域３１ｂには、後の製造工程でソースドライバの出力バンプ（図示せず）と接続される複数のソースドライバ用実装端子３３ｂが設けられている。また、後の製造工程でソースドライバの入力バンプ（図示せず）と接続される複数の実装端子（図示せず）が設けられている。

ソースドライバ用実装端子３３ｂの各々は、ソース引き出し配線断線検査用回路を介して、共通のソース引き出し配線断線検査用共通端子３７ｂと接続されている。本実施の形態において、ソース引き出し配線断線検査用回路とは、ソース側ＴＦＴ３４ｂである。各ソース側ＴＦＴ３４ｂのゲートには共通のソース側スイッチ端子３６ｂが設けられる。

なお、隣接するゲート信号線１３に接続されたゲート側アレイ検査用端子３８ａの間隔は、隣接するゲート信号線１３に接続されたゲートドライバ用実装端子３３ａの間隔よりも広いとする。同様に、隣接するソース信号線１４に接続されたソース側アレイ検査用端子３８ｂの間隔は、隣接するソース信号線１４に接続されたソースドライバ用実装端子３３ｂの間隔よりも広いとする。

図１に示したアレイ基板１００を用いて、液晶表示装置を構成する場合には、アレイ基板１００と対向基板の間隙に液晶を封入して重ね合わせ、次に、ゲートドライバ搭載領域３１ａ、ソースドライバ搭載領域３１ｂにそれぞれゲートドライバＩＣ、ソースドライバＩＣとしての半導体チップを実装する。さらに、ゲートドライバＩＣ、ソースドライバＩＣへ駆動信号を供給するための回路基板を実装し、さらにバックライトを取り付けることで、表示領域１１において所望の画像を表示することが可能となる。

＜表示領域の検査＞
アレイ基板１００の表示領域１１の検査の方法について説明する。まず、図１に示したアレイ基板１００の、ゲート側アレイ検査用端子３８ａ、ソース側アレイ検査用端子３８ｂ、コモン端子１６、ゲート側スイッチ端子３６ａ、ソース側スイッチ端子３６ｂ、ゲート引き出し配線断線検査用共通端子３７ａ、ソース引き出し配線断線検査用共通端子３７ｂのそれぞれに対して、検査用プローブを接触させる。

次に、ゲート側スイッチ端子３６ａおよびソース側スイッチ端子３６ｂには、検査用プローブを介して、ゲート側ＴＦＴ３４ａ、ソース側ＴＦＴ３４ｂがオフとなる電位を供給しておく。

また、ゲート引き出し配線断線検査用共通端子３７ａ、ソース引き出し配線断線検査用共通端子３７ｂおよびコモン端子１６には、任意の一定電位を供給しておく。この状態で、ゲート側アレイ検査用端子３８ａおよびソース側アレイ検査用端子３８ｂに、順次アレイ検査に必要な信号を供給することで、表示領域１１のアレイ検査を実施する。検査手法としては一般的な手法を用いる（例えば、特開平１−９３７５号公報を参照）。

＜引き出し配線の断線検査＞
次に、上述した表示領域１１の検査では検査できない、ゲート引き出し配線５１ａおよびソース引き出し配線５１ｂの断線を検査する方法について説明する。まず、ゲート信号線１３と接続されたゲート引き出し配線５１ａの断線を検査する方法について説明する。

予め、ゲート引き出し配線断線検査用共通端子３７ａに、ゲート側アレイ検査用端子３８ａとは異なる電位を供給しておく。そして、ゲート側スイッチ端子３６ａに、ゲート側ＴＦＴ３４ａがオンとなるような電位を供給する。その際に、ゲート側アレイ検査用端子３８ａを介して接続された検査装置の電流計にて、各ゲート信号線１３を流れる電流を測定し、所望の電流量が得られていないゲート信号線１３に接続されているゲート引き出し配線５１ａを、断線しているものと判定する。

次に、ソース信号線１４と接続されたソース引き出し配線５１ｂの断線を検査する方法について説明する。ゲート引き出し配線５１ａの検査と同様に、予め、ソース引き出し配線断線検査用共通端子３７ｂに、ソース側アレイ検査用端子３８ｂとは異なる電位を供給しておく。そして、ソース側スイッチ端子３６ｂに、ソース側ＴＦＴ３４ｂがオンとなるような電位を短時間供給する。その際に、ソース側アレイ検査用端子３８ｂを介して接続された検査装置の電荷量測定器にて、各ソース信号線１４に流れ込んだ電荷量を測定し、所望の電荷量が得られないソース信号線１４に接続されているソース引き出し配線５１ｂを、断線しているものと判定する。

一般に、アレイ検査装置は、ゲート信号線１３側に電流計、ソース信号線１４側に電荷量測定器を備えるため、本実施の形態では、ゲート引き出し配線５１ａ側を電流計で、ソース引き出し配線５１ｂ側を電荷量測定器で測定する例を示した。それぞれ、検査装置の構成に応じて電流計又は電荷量測定器による測定を選択すればよい。

なお、本実施の形態ではゲート側アレイ検査用端子３８ａをゲートドライバ搭載領域３１ａとは表示領域１１を介して反対側の領域に設けたが、ゲート信号線１３とゲート引き出し線５１ａとの接続部分に設けても、ゲート引き出し配線５１ａの断線を検査することが可能である。ソース側アレイ検査用端子３８ｂについても同様である。

＜効果＞
本実施の形態におけるアレイ基板１００は、等間隔で平行して延在する複数のゲート信号線１３と、複数のゲート信号線１３の各々と直交し、等間隔で平行して延在する複数のソース信号線１４と、複数のゲート信号線１３の各々と、ゲート引き出し配線５１ａを介して接続された複数のゲートドライバ用実装端子３３ａと、複数のソース信号線１４の各々と、ソース引き出し配線５１ｂを介して接続された複数のソースドライバ用実装端子３３ｂと、複数のゲート信号線１３の各々に接続された複数のゲート側アレイ検査用端子３８ａと、複数のソース信号線１４の各々に接続された複数のソース側アレイ検査用端子３８ｂと、ゲート引き出し配線断線検査用共通端子３７ａと、ソース引き出し配線断線検査用共通端子３７ｂと、複数のゲートドライバ用実装端子３３ａの各々とゲート引き出し配線断線検査用共通端子３７ａとの間に接続された複数のゲート引き出し配線断線検査用回路と、複数のソースドライバ用実装端子３３ｂの各々とソース引き出し配線断線検査用共通端子３７ｂとの間に接続された複数のソース引き出し配線断線検査用回路と、を備える。

従って、ゲート側アレイ検査用端子３８ａおよびソース側アレイ検査用端子３８ｂを、ゲートドライバ用実装端子３３ａ、ソースドライバ用実装端子３３ｂとは別の領域に設けたため、プローブ間隔の制約を受けずにプローブユニットの作製が可能となり、高密度の半導体チップを使用した場合でも配線検査の実施が可能となる。さらに、ゲート引き出し配線断線検査用回路、ソース引き出し配線断線検査用回路を設けたことにより、表示領域１１から実装端子までの引き出し配線（ゲート引き出し配線５１ａ、ソース引き出し配線５１ｂ）の断線が検出可能となる。よって、不良のアレイ基板を次の製造工程に進めることがなくなるため、不必要な加工用のコストや部材の使用を削減することができ、製造コストを下げることが可能となる。

また、本実施の形態におけるアレイ基板１００は、隣接するゲート信号線１３に接続されたゲート側アレイ検査用端子３８ａの間隔は、当該隣接するゲート信号線１３に接続されたゲートドライバ用実装端子３３ａの間隔よりも広く、隣接するソース信号線１４に接続されたソース側アレイ検査用端子３８ｂの間隔は、当該隣接するソース信号線１４に接続されたソースドライバ用実装端子３３ｂの間隔よりも広いことを特徴とする。

従って、ゲート側アレイ検査用端子３８ａおよびソース側アレイ検査用端子３８ｂを、ゲートドライバ用実装端子３３ａ、ソースドライバ用実装端子３３ｂとは別の領域に設け、さらに、ゲート側アレイ検査用端子３８ａの間隔を、ゲートドライバ用実装端子３３ａの間隔よりも広くし、かつ、ソース側アレイ検査用端子３８ｂの間隔を、ソースドライバ用実装端子３３ｂの間隔よりも広くすることによって、プローブ間隔の制約を受けずにプローブユニットの作製が可能となり、高密度の半導体チップを使用した場合でも容易に配線検査の実施が可能となる。

また、本実施の形態におけるアレイ基板１００において、ゲート引き出し配線断線検査用回路はゲート側ＴＦＴ３４ａであり、ゲート側ＴＦＴ３４ａのゲートには共通のゲート側スイッチ端子３６ａが接続されており、ソース引き出し配線断線検査用回路はソース側ＴＦＴ３４ｂであり、ソース側ＴＦＴ３４ｂのゲートには共通のソース側スイッチ端子３６ｂが接続されている。

従って、ゲート側ＴＦＴ３４ａをゲート側スイッチ端子３６ａによってオン／オフして、例えばゲート信号線１３に流れる電流を測定することにより、ゲート引き出し線５１ａの断線を検出することが可能となる。同様に、ソース側ＴＦＴ３４ｂをソース側スイッチ端子３６ｂによってオン／オフして、例えばソース信号線１４に流れ込む電荷量を測定することにより、ソース引き出し線５１ｂの断線を検出することが可能となる。

また、本実施の形態におけるアレイ基板１００のゲート引き出し配線５１ａおよびソース引き出し配線５１ｂの断線検査方法は、ゲート側アレイ検査用端子３８ａと、ゲート引き出し配線断線検査用共通端子３７ａに異なる電圧を印加した状態で、ゲート側ＴＦＴ３４ａをオンしたときのゲート信号線１３の各々に流れる電流または電荷量を、ゲート側アレイ検査用端子３８ａを介して測定する工程と、ソース側アレイ検査用端子３８ｂと、ソース引き出し配線断線検査用共通端子３７ｂに異なる電圧を印加した状態で、ソース側ＴＦＴ３４ｂをオンしたときのソース信号線１４の各々に流れる電流または電荷量を、ソース側アレイ検査用端子３８ｂを介して測定する工程と、を備える。

従って、ゲート側ＴＦＴ３４ａをゲート側スイッチ端子３６ａによってオン／オフして、例えばゲート信号線１３に流れる電流を測定することにより、ゲート引き出し線５１ａの断線を検出することが可能となる。同様に、ソース側ＴＦＴ３４ｂをソース側スイッチ端子３６ｂによってオン／オフして、例えばソース信号線１４に流れ込む電荷量を測定することにより、ソース引き出し線５１ｂの断線を検出することが可能となる。

本実施の形態における液晶表示装置は、アレイ基板１００と、アレイ基板１００のゲートドライバ用実装端子３３ａに実装されたゲートドライバと、アレイ基板１００のソースドライバ用実装端子３３ｂに実装されたソースドライバと、ゲートドライバおよびソースドライバを駆動する回路と、アレイ基板１００と対向して配置される対向基板と、アレイ基板１００と対向基板の間に保持される液晶と、アレイ基板１００の背面に取り付けられたバックライトと、を備える。

従って、本実施の形態におけるアレイ基板１００を備える液晶表示装置を製造することによって、不良のアレイ基板を次の製造工程に進めることがなくなるため、不必要な加工用のコストや部材の使用を削減することができ、液晶表示装置の製造コストを下げることが可能となる。

＜実施の形態２＞
＜構成＞
図４は、本実施の形態におけるアレイ基板２００の平面図である。実施の形態１（図１）では、ゲート引き出し配線断線検査用回路としてゲート側ＴＦＴ３４ａを使用し、ソース引き出し配線断線検査用回路としてソース側ＴＦＴ３４ｂを使用した。一方、本実施の形態では、ゲート引き出し配線断線検査用回路およびソース引き出し配線断線検査用回路として抵抗素子４１ａ，４１ｂを用いる。また、実施の形態１では、ゲート側ＴＦＴ３４ａ、ソース側ＴＦＴ３４ｂを制御するためにゲート側スイッチ端子３６ａ、ソース側スイッチ端子３６ｂがそれぞれ設けられていたが、本実施の形態では抵抗素子を用いるため、不要である。なお、図４において、図の見易さのために、コモン配線１５を図示していない。コモン配線１５の構成は、図２と同様である。その他の構成は実施の形態１と同様であるため、説明を省略する。

抵抗素子４１ａ，４１ｂとしては、図５に示す回路構成の双方向ＴＦＴ素子を使用すると良い。

図４に示したアレイ基板２００を用いて、例えば液晶表示装置を構成する場合には、実施の形態１と同様に、アレイ基板２００と対向基板の間隙に液晶を封入して重ね合わせ、次に、ゲートドライバ搭載領域３１ａ、ソースドライバ搭載領域３１ｂにそれぞれゲートドライバＩＣ、ソースドライバＩＣとしての半導体チップを実装する。さらに、ゲートドライバＩＣ、ソースドライバＩＣへ駆動信号を供給するための回路基板を実装し、さらにバックライトを取り付けることで、表示領域１１において所望の画像を表示することが可能となる。

＜表示領域の検査＞
アレイ基板２００の表示領域１１の検査の方法について説明する。まず、図４に示したアレイ基板２００の、ゲート側アレイ検査用端子３８ａ、ソース側アレイ検査用端子３８ｂ、コモン端子１６、ゲート側スイッチ端子３６ａ、ソース側スイッチ端子３６ｂ、ゲート引き出し配線断線検査用共通端子３７ａ、ソース引き出し配線断線検査用共通端子３７ｂのそれぞれに対して、検査用プローブを接触させる。

次に、ゲート側スイッチ端子３６ａおよびソース側スイッチ端子３６ｂには、検査用プローブを介して、ゲート側ＴＦＴ３４ａ、ソース側ＴＦＴ３４ｂがオフとなる電位を供給しておく。

また、ゲート引き出し配線断線検査用共通端子３７ａ、ソース引き出し配線断線検査用共通端子３７ｂおよびコモン端子１６には、任意の一定電位を供給しておく。この状態で、ゲート側アレイ検査用端子３８ａおよびソース側アレイ検査用端子３８ｂに、順次アレイ検査に必要な信号を供給することで、表示領域１１のアレイ検査を実施する。検査手法としては一般的な手法であり、実施の形態１と同様である。

＜引き出し配線の断線検査＞
表示領域１１の検査に続いて、引き出し配線（ゲート引き出し配線５１ａ、ソース引き出し配線５１ｂの断線検査を行う。

まず、ゲート信号線１３に接続されたゲート引き出し配線５１ａの断線を検出するため、ゲート引き出し配線断線検査用共通端子３７ａにゲート側アレイ検査用端子３８ａとは異なる電位を供給する。その際に、ゲート側アレイ検査用端子３８ａを介して接続された検査装置の電流計によって、各ゲート信号線１３を流れる電流を測定する。そして、所望の電流量が得られていないゲート信号線１３に接続されたゲート引き出し配線５１ａを断線しているものと判定する。

次に、ソース信号線１４に接続されたソース引き出し配線５１ｂの断線を検出するため、ソース引き出し配線断線検査用共通端子３７ｂにソース側アレイ検査用端子３８ｂとは異なる電位のパルス信号を供給する。その際に、ソース側アレイ検査用端子３８ｂを介して接続された検査装置の電荷量測定器によって、各ソース信号線１４に流れ込んだ電荷量を測定する。そして、所望の電荷量が得られないソース信号線１４に接続されたソース引き出し配線５１ｂを断線しているものと判定する。

一般に、アレイ検査装置にはゲート信号線側に電流計、ソース信号線側に電荷量測定器を持つ場合が多いため、上記では第1引き出し配線側を電流計で、第2引き出し配線を電荷量測定器で測定する場合を示したが、それぞれ、検査装置の構成に応じて電流計又は電荷量測定器による測定を選択すればよい。

なお、本実施の形態ではゲート側アレイ検査用端子３８ａをゲートドライバ搭載領域３１ａとは表示領域１１を介して反対側の領域に設けたが、ゲート信号線１３とゲート引き出し線５１ａとの接続部分に設けても、ゲート引き出し配線５１ａの断線を検査することが可能である。ソース側アレイ検査用端子３８ｂについても同様である。

本実施の形態におけるアレイ基板２００によれば、実施の形態１と同様に、表示領域１１のゲート側アレイ検査用端子３８ａをゲートドライバ実装端子３３ａもしくは実装端子近傍とは別の領域に設け、ソース側アレイ検査用端子３８ｂをソースドライバ実装端子３３ｂもしくは実装端子近傍とは別の領域に設けた。よって、プローブ間隔の制約を受けずにプローブユニットの作製が可能となり、高密度の半導体チップを使用した場合でもアレイ検査の実施が可能となり、さらに半導体チップ側に設けた引き出し配線断線検査用の回路を利用することにより、実装端子から表示領域までの引き出し配線の断線が検出可能となることにより、不良パネルを次工程に進めることがなくなるため、不必要な加工用のコストや部材の使用を削減することが出来、表示装置のコストを下げることが可能となる。

＜効果＞
本実施の形態におけるアレイ基板２００において、ゲート引き出し配線断線検査用回路は抵抗素子４１ａであり、ソース引き出し配線断線検査用回路は抵抗素子４１ｂである。

従って、ゲート引き出し配線断線検査用回路を抵抗素子４１ａとすることにより、例えばゲート信号線１３に流れる電流を測定することによって、ゲート引き出し線５１ａの断線を検出することが可能となる。同様に、ゲート引き出し配線断線検査用回路を抵抗素子４１ｂとすることにより、例えばソース信号線１４に流れ込む電荷量を測定することによって、ソース引き出し線５１ｂの断線を検出することが可能となる。

さらに、実施の形態１のアレイ基板１００と比較して、本実施の形態におけるアレイ基板２００は、ゲート側スイッチ端子３６ａ、ソース側スイッチ端子３６ｂおよびその配線が不要であり、引き出し配線を検査するための回路の簡略化が可能である。また、ゲート引き出し配線断線検査用回路およびソース引き出し配線断線検査用回路は、アレイ基板２００の静電気の帯電防止として機能するショートリングの役割も果たすため、別途ショートリングを設ける必要がないため、額縁の小さなディスプレイを作製することが可能となる。

また、本実施の形態におけるアレイ基板２００のゲート引き出し配線５１ａおよびソース引き出し配線５１ｂの断線検査方法は、ゲート側アレイ検査用端子３８ａと、ゲート引き出し配線断線検査用共通端子３７ａに異なる電圧を印加した状態で、ゲート信号線１３の各々に流れる電流または電荷量を、ゲート側アレイ検査用端子３８ａを介して測定する工程と、ソース側アレイ検査用端子３８ｂと、ソース引き出し配線断線検査用共通端子３７ｂに異なる電圧を印加した状態で、ソース信号線１４の各々に流れる電流または電荷量を、ソース側アレイ検査用端子３８ｂを介して測定する工程と、を備える。

従って、例えばゲート信号線１３に流れる電流を測定することによって、ゲート引き出し線５１ａの断線を検出することが可能となる。同様に、例えばソース信号線１４に流れ込む電荷量を測定することによって、ソース引き出し線５１ｂの断線を検出することが可能となる。

＜実施の形態３＞
＜構成＞
図６は、本実施の形態におけるアレイ基板３００の平面図である。実施の形態２においては、ゲート引き出し配線断線検査用回路、ソース引き出し配線断線検査用回路として抵抗素子４１ａ，４１ｂを用いた。一方、本実施の形態では、ゲート引き出し配線断線検査用回路、ソース引き出し配線断線検査用回路として容量素子４２ａ，４２ｂを用いる。なお、図６において、図の見易さのために、コモン配線１５を図示していない。コモン配線１５の構成は、図２と同様である。その他の構成は実施の形態２と同様であるため、説明を省略する。

図６に示したアレイ基板３００を用いて、例えば液晶表示装置を構成する場合には、実施の形態１と同様に、アレイ基板３００と対向基板の間隙に液晶を封入して重ね合わせ、次に、ゲートドライバ搭載領域３１ａ、ソースドライバ搭載領域３１ｂにそれぞれゲートドライバＩＣ、ソースドライバＩＣとしての半導体チップを実装する。さらに、ゲートドライバＩＣ、ソースドライバＩＣへ駆動信号を供給するための回路基板を実装し、さらにバックライトを取り付けることで、表示領域１１において所望の画像を表示することが可能となる。

次に、本実施の形態におけるアレイ基板３００の表示領域１１の検査方法について説明する。表示領域１１の検査方法は、実施の形態１および実施の形態２と同じため、説明を省略する。

＜引き出し配線の断線検査＞
表示領域１１の検査に続いて、引き出し配線（ゲート引き出し配線５１ａ、ソース引き出し配線５１ｂの断線検査を行う。

まず、ゲート信号線１３に接続されたゲート引き出し配線５１ａの断線を検出するため、ゲート引き出し配線断線検査用共通端子３７ａにゲート側アレイ検査用端子３８ａとは異なる電位を供給する。その際に、ゲート側アレイ検査用端子３８ａを介して接続された検査装置の電荷量測定器によって、各ゲート信号線１３を流れ込む電荷量を測定する。そして、所望の電荷量が得られていないゲート信号線１３に接続されたゲート引き出し配線５１ａを断線しているものと判定する。

次に、ソース信号線１４に接続されたソース引き出し配線５１ｂの断線を検出するため、ソース引き出し配線断線検査用共通端子３７ｂにソース側アレイ検査用端子３８ｂとは異なる電位を供給する。その際に、ソース側アレイ検査用端子３８ｂを介して接続された検査装置の電荷量測定器によって、各ソース信号線１４に流れ込んだ電荷量を測定する。そして、所望の電荷量が得られないソース信号線１４に接続されたソース引き出し配線５１ｂを断線しているものと判定する。

なお、本実施の形態ではゲート側アレイ検査用端子３８ａをゲートドライバ搭載領域３１ａとは表示領域１１を介して反対側の領域に設けたが、ゲート信号線１３とゲート引き出し線５１ａとの接続部分に設けても、ゲート引き出し配線５１ａの断線を検査することが可能である。ソース側アレイ検査用端子３８ｂについても同様である。

本実施の形態におけるアレイ基板３００によれば、実施の形態１と同様に、ゲート側アレイ検査用端子３８ａをゲートドライバ実装端子３３ａもしくは実装端子近傍とは別の領域に設け、ソース側アレイ検査用端子３８ｂをソースドライバ実装端子３３ｂもしくは実装端子近傍とは別の領域に設けた。よって、プローブ間隔の制約を受けずにプローブユニットの作製が可能となり、高密度の半導体チップを使用した場合でもアレイ検査の実施が可能となり、さらに半導体チップ側に設けた引き出し配線断線検査用の回路を利用することにより、実装端子から表示領域までの引き出し配線の断線が検出可能となることにより、不良パネルを次工程に進めることがなくなるため、不必要な加工用のコストや部材の使用を削減することが出来、表示装置のコストを下げることが可能となる。

＜効果＞
本実施の形態にけるアレイ基板３００において、ゲート引き出し配線断線検査用回路は容量素子４２ａであり、ソース引き出し配線断線検査用回路は容量素子４２ｂである。

従って、ゲート引き出し配線断線検査用回路を容量素子４２ａとすることにより、ゲート信号線１３に流れ込む電荷量を測定することによって、ゲート引き出し線５１ａの断線を検出することが可能となる。同様に、ゲート引き出し配線断線検査用回路を容量素子４２ｂとすることにより、ソース信号線１４に流れ込む電荷量を測定することによって、ソース引き出し線５１ｂの断線を検出することが可能となる。また、本実施の形態においては、ゲート引き出し配線断線検査用回路およびソース引き出し配線断線検査用回路にＴＦＴを用いないため、コンパクトな引き出し配線断線検査用回路が形成でき、さらに高密度な半導体チップに対しても対応が可能となる。

また、本実施の形態におけるアレイ基板３００のゲート引き出し配線５１ａおよびソース引き出し配線５１ｂの断線検査方法は、ゲート側アレイ検査用端子３８ａと、ゲート引き出し配線断線検査用共通端子３７ａに異なる電圧を印加した状態で、ゲート信号線１３の各々に流れこむ電荷量を、ゲート側アレイ検査用端子３８ａを介して測定する工程と、ソース側アレイ検査用端子３８ｂと、ソース引き出し配線断線検査用共通端子３７ｂに異なる電圧を印加した状態で、ソース信号線１４の各々に流れこむ電荷量を、ソース側アレイ検査用端子３８ｂを介して測定する工程と、を備える。

従って、ゲート信号線１３に流れ込む電荷量を測定することによって、ゲート引き出し線５１ａの断線を検出することが可能となる。同様に、ソース信号線１４に流れ込む電荷量を測定することによって、ソース引き出し線５１ｂの断線を検出することが可能となる。

＜実施の形態４＞
＜構成＞
図７に、本実施の形態におけるアレイ基板４００の平面図を示す。本実施の形態では、図３に示した画素を構成する回路とほぼ等価な回路を、ゲート引き出し配線断線検査用回路およびソース引き出し配線断線検査用回路として用いる。

具体的には、ゲートドライバ用実装端子３３ａは、画素の表示用ＴＦＴ１２と等価なＴＦＴ４５ａのゲート電極に接続される。また、ＴＦＴ４５ａのソース電極には、ゲート引き出し配線断線検査用端子４３ａが接続される。また、ＴＦＴ４５ａのドレイン電極には、画素の保持容量１７と等価な容量素子４６ａを介して、ゲート引き出し配線断線検査用共通端子４７ａが接続される。

また、ソースドライバ用実装端子３３ｂは、画素の表示用ＴＦＴ１２と等価なＴＦＴ４５ｂのソース電極に接続される。また、ＴＦＴ４５ｂのゲート電極には、ソース引き出し配線断線検査用端子４３ｂが接続される。また、ＴＦＴ４５ｂのドレイン電極には画素の保持容量１７と等価な容量素子４６ｂを介して、ソース引き出し配線断線検査用共通端子４７ｂが接続される。

なお、図７において、図の見易さのために、コモン配線１５を図示していない。コモン配線１５の構成は、図２と同様である。その他の構成は実施の形態１と同様であるため、説明を省略する。

図７のような構成をとることにより、アレイ基板４００は、表示領域１１のゲート信号線１３とソース信号線１４の交点にマトリックス状に配列された画素が、最下段に１行、図７向かって右側に１列追加されたものと同等の回路構成となる。これにより、表示領域１１の検査と同様の手法にて、ゲート引き出し配線５１ａおよびソース引き出し配線５１ｂの断線検査が可能となる。

図７に示したアレイ基板４００を用いて、例えば液晶表示装置を構成する場合には、実施の形態１と同様に、アレイ基板４００と対向基板の間隙に液晶を封入して重ね合わせ、次に、ゲートドライバ搭載領域３１ａ、ソースドライバ搭載領域３１ｂにそれぞれゲートドライバＩＣ、ソースドライバＩＣとしての半導体チップを実装する。さらに、ゲートドライバＩＣ、ソースドライバＩＣへ駆動信号を供給するための回路基板を実装し、さらにバックライトを取り付けることで、表示領域１１において所望の画像を表示することが可能となる。

＜表示領域および引き出し配線の検査＞
アレイ基板４００の表示領域１１および引き出し配線（ゲート引き出し配線５１ａ、ソース引き出し配線５１ｂ）の検査方法を説明する。まず、検査に際し、アレイ基板４００の、ゲート側アレイ検査用端子３８ａ、ソース側アレイ検査用端子３８ｂ、ゲート引き出し配線断線検査用端子４３ａ、ソース引き出し配線断線検査用端子４３ｂ、コモン端子１６、ゲート引き出し配線断線検査用共通端子４７ａ、ソース引き出し配線断線検査用共通端子４７ｂに対して各々検査用プローブを接触させる。

また、コモン端子１６、ゲート引き出し配線断線検査用共通端子４７ａ、ソース引き出し配線断線検査用共通端子４７ｂにはそれぞれ任意の一定電位を供給しておく。この状態で、ゲート側アレイ検査用端子３８ａおよびソース側アレイ検査用端子３８ｂに、順次アレイ検査に必要な信号を供給することで、表示領域１１のアレイ検査を実施する。

この際に、ソース引き出し配線断線検査用端子４３ｂが、ゲート信号線１３に対応するゲート側アレイ検査用端子３８ａと同等の端子であり、また、ゲート引き出し配線断線検査用端子４３ａが、ソース信号線１４に対応するソース側アレイ検査用端子３８ｂと同等の端子であるとみなしアレイ検査を行う。アレイ検査の方法は実施の形態１と同じであるため、説明を省略する。

つまり、表示領域１１がｍ×ｎ個のマトリックスで構成される場合、本実施の形態では、表示領域を（ｍ＋１）×（ｎ＋１）個のマトリックスとみなしてアレイ検査を行う。ただし、（ｍ＋１，ｎ＋１）のアドレスの画素等価回路は存在しないため、その検査結果は無視する。アレイ検査の結果、ｍ＋１行、ｎ＋１列に欠陥が検出された場合。そのアドレスに対応するゲート引き出し配線５１ａもしくはソース引き出し配線５１ｂが断線しているものと判定する。

本実施の形態におけるアレイ基板４００によれば、実施の形態１と同様に、表示領域１１のゲート側アレイ検査用端子３８ａおよびソース側アレイ検査用端子３８ｂを、ゲートドライバ実装端子３３ａおよびソースドライバ実装端子３３ｂ、もしくは実装端子近傍とは別の領域に設けたため、プローブ間隔の制約を受けずにプローブユニットの作製が可能となり、高密度の半導体チップを使用した場合でもアレイ検査の実施が可能となり、さらに半導体チップ側に設けた引き出し配線断線検査用の回路を利用することにより、実装端子から表示領域までの引き出し配線の断線が検出可能となることにより、不良パネルを次工程に進めることがなくなるため、不必要な加工用のコストや部材の使用を削減することが出来、表示装置のコストを下げることが可能となる。

また、一般的なアレイ検査と同様の方法によって、引き出し配線の断線検査が可能となるため、検査装置の改造の必要や、検査の条件を別途設ける必要がなくなり、実施の形態１〜３のアレイ基板１００，２００，３００と比較してより容易に引き出し配線の断線検査を行うことが可能である。

なお、本実施の形態ではゲート側アレイ検査用端子３８ａをゲートドライバ搭載領域３１ａとは表示領域１１を介して反対側の領域に設けたが、ゲート信号線１３とゲート引き出し線５１ａとの接続部分に設けても、ゲート引き出し配線５１ａの断線を検査することが可能である。ソース側アレイ検査用端子３８ｂについても同様である。また、ゲート引き出し配線断線検査用共通端子４７ａとソース引き出し配線断線検査用共通端子４７ｂは、コモン端子１６と共通の端子としても問題ない。

＜効果＞
本実施の形態におけるアレイ基板４００において、ゲート引き出し配線断線検査用回路は、ＴＦＴ４５ａと、容量素子４６ａと、を備え、ＴＦＴ４５ａのドレインとゲート引き出し配線断線検査用共通端子４７ａとの間には容量素子４６ａが接続され、ＴＦＴ４５ａのゲートはゲートドライバ用実装端子３３ａと接続され、ＴＦＴ４５ａのソースには共通のゲート引き出し配線断線検査用端子４３ａが接続されることを特徴とし、ソース引き出し配線断線検査用回路は、ＴＦＴ４５ｂと、容量素子４６ｂと、を備え、ＴＦＴ４５ｂのドレインとソース引き出し配線断線検査用共通端子４７ｂとの間には容量素子４６ｂが接続され、ＴＦＴ４５ｂのゲートには共通のソース引き出し配線断線検査用端子４３ｂが接続され、ＴＦＴ４５ｂのソースはソースドライバ用実装端子３３ｂと接続されることを特徴とする。

従って、ソース引き出し配線断線検査用端子４３ｂをゲート側アレイ検査用端子３８ａとみなし、ゲート引き出し配線断線検査用端子４３ａをソース側アレイ検査用端子３８ｂとみなし、ゲート引き出し配線断線検査用共通端子４７ａおよびソース引き出し配線断線検査用共通端子４７ｂの電位をコモン端子１６の電位と共通とすることで、表示領域１１のマトリクス状の回路が１行１列拡張された回路構成となる。よって、表示領域１１のアレイ検査を行うのと同じ方法で、引き出し配線の断線検査を行うことが可能となる。

また、本実施の形態におけるアレイ基板４００の検査方法は、（ａ）ゲート信号線１３およびソース信号線１４の断線を検査する工程と、（ｂ）ゲート引き出し配線５１ａおよびソース引き出し配線５１ｂの断線を検査する工程と、を備え、工程（ｂ）を行う際に、ソース引き出し配線断線検査用端子４３ｂをゲート側アレイ検査用端子３８ａとみなし、ゲート引き出し配線断線検査用端子４３ａをソース側アレイ検査用端子３８ｂとみなし、ゲート引き出し配線断線検査用共通端子４７ａおよびソース引き出し配線断線検査用共通端子４７ｂにはコモン電圧を供給し、工程（ａ）と同じ方法で、工程（ｂ）を行うことを特徴とする。

従って、表示領域１１のアレイ検査を行うのと同じ方法で、ゲート引き出し配線５１ａおよびソース引き出し配線５１ｂの断線検査が可能である。また、一般的なアレイ検査と同様の方法によって、引き出し配線の断線検査が可能となるため、検査装置の改造の必要や、検査の条件を別途設ける必要がなくなり、実施の形態１〜３のアレイ基板１００，２００，３００と比較してより容易に引き出し配線の断線検査を行うことが可能である。

なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。

１１ 表示領域、１２ 表示用ＴＦＴ、１３ ゲート信号線、１４ ソース信号線、１５ コモン配線、１６ コモン端子、１７ 保持容量、３１ａ ゲートドライバ搭載領域、３１ｂ ソースドライバ搭載領域、３３ａ ゲートドライバ用実装端子、３３ｂ ソースドライバ用実装端子、３４ａ ゲート側ＴＦＴ、３４ｂ ソース側ＴＦＴ、３６ａ ゲート側スイッチ端子、３６ｂ ソース側スイッチ端子、３７ａ，４７ａ ゲート引き出し配線断線検査用共通端子、３７ｂ，４７ｂ ソース引き出し配線断線検査用共通端子、３８ａ ゲート側アレイ検査用端子、３８ｂ ソース側アレイ検査用端子、４１ａ，４１ｂ 抵抗素子、４３ａ ゲート引き出し配線断線検査用端子、４３ｂ ソース引き出し配線断線検査用端子、４５ａ，４５ｂ ＴＦＴ、４２ａ，４２ｂ，４６ａ，４６ｂ 容量素子、５１ａ ゲート引き出し配線、５１ｂ ソース引き出し配線、１００，２００，３００，４００ アレイ基板。

Claims (11)

1. 等間隔で平行して延在する複数のゲート信号線と、
   前記複数のゲート信号線の各々と直交し、等間隔で平行して延在する複数のソース信号線と、
   前記複数のゲート信号線の各々と、ゲート引き出し配線を介して接続された複数のゲートドライバ用実装端子と、
   前記複数のソース信号線の各々と、ソース引き出し配線を介して接続された複数のソースドライバ用実装端子と、
   前記複数のゲート信号線の各々に接続された複数のゲート側アレイ検査用端子と、
   前記複数のソース信号線の各々に接続された複数のソース側アレイ検査用端子と、
   ゲート引き出し配線断線検査用共通端子と、
   ソース引き出し配線断線検査用共通端子と、
   前記複数のゲートドライバ用実装端子の各々と前記ゲート引き出し配線断線検査用共通端子との間に接続された複数のゲート引き出し配線断線検査用回路と、
   前記複数のソースドライバ用実装端子の各々と前記ソース引き出し配線断線検査用共通端子との間に接続された複数のソース引き出し配線断線検査用回路と、
   を備える、
   アレイ基板。
2. 隣接する前記ゲート信号線に接続された前記ゲート側アレイ検査用端子の間隔は、当該隣接する前記ゲート信号線に接続された前記ゲートドライバ用実装端子の間隔よりも広く、
   隣接する前記ソース信号線に接続された前記ソース側アレイ検査用端子の間隔は、当該隣接する前記ソース信号線に接続された前記ソースドライバ用実装端子の間隔よりも広いことを特徴とする、
   請求項１に記載のアレイ基板。
3. 前記ゲート引き出し配線断線検査用回路はゲート側ＴＦＴであり、当該ゲート側ＴＦＴのゲートには共通のゲート側スイッチ端子が接続されており、
   前記ソース引き出し配線断線検査用回路はソース側ＴＦＴであり、当該ソース側ＴＦＴのゲートには共通のソース側スイッチ端子が接続されている、
   請求項１または請求項２に記載のアレイ基板。
4. 前記ゲート引き出し配線断線検査用回路は抵抗素子であり、
   前記ソース引き出し配線断線検査用回路は抵抗素子である、
   請求項１または請求項２に記載のアレイ基板。
5. 前記ゲート引き出し配線断線検査用回路は容量素子であり、
   前記ソース引き出し配線断線検査用回路は容量素子である、
   請求項１または請求項２に記載のアレイ基板。
6. 前記ゲート引き出し配線断線検査用回路は、ＴＦＴと、容量素子と、を備え、
   当該ＴＦＴのドレインと前記ゲート引き出し配線断線検査用共通端子との間には当該容量素子が接続され、
   当該ＴＦＴのゲートは前記ゲートドライバ用実装端子と接続され、
   当該ＴＦＴのソースには共通のゲート引き出し配線断線検査用端子が接続されることを特徴とし、
   前記ソース引き出し配線断線検査用回路は、ＴＦＴと、容量素子と、を備え、
   当該ＴＦＴのドレインと前記ソース引き出し配線断線検査用共通端子との間には当該容量素子が接続され、
   当該ＴＦＴのゲートには共通のソース引き出し配線断線検査用端子が接続され、
   当該ＴＦＴのソースは前記ソースドライバ用実装端子と接続されることを特徴とする、
   請求項１または請求項２に記載のアレイ基板。
7. 請求項３に記載のアレイ基板の前記ゲート引き出し配線および前記ソース引き出し配線の断線検査方法であって、
   前記ゲート側アレイ検査用端子と、前記ゲート引き出し配線断線検査用共通端子に異なる電圧を印加した状態で、前記ゲート側ＴＦＴをオンしたときの前記ゲート信号線の各々に流れる電流または電荷量を、前記ゲート側アレイ検査用端子を介して測定する工程と、
   前記ソース側アレイ検査用端子と、前記ソース引き出し配線断線検査用共通端子に異なる電圧を印加した状態で、前記ソース側ＴＦＴをオンしたときの前記ソース信号線の各々に流れる電流または電荷量を、前記ソース側アレイ検査用端子を介して測定する工程と、
   を備える、
   アレイ基板のゲート引き出し配線およびソース引き出し配線の断線検査方法。
8. 請求項４に記載のアレイ基板の前記ゲート引き出し配線および前記ソース引き出し配線の断線検査方法であって、
   前記ゲート側アレイ検査用端子と、前記ゲート引き出し配線断線検査用共通端子に異なる電圧を印加した状態で、前記ゲート信号線の各々に流れる電流または電荷量を、前記ゲート側アレイ検査用端子を介して測定する工程と、
   前記ソース側アレイ検査用端子と、前記ソース引き出し配線断線検査用共通端子に異なる電圧を印加した状態で、前記ソース信号線の各々に流れる電流または電荷量を、前記ソース側アレイ検査用端子を介して測定する工程と、
   を備える、
   アレイ基板のゲート引き出し配線およびソース引き出し配線の断線検査方法。
9. 請求項５に記載のアレイ基板の前記ゲート引き出し配線および前記ソース引き出し配線の断線検査方法であって、
   前記ゲート側アレイ検査用端子と、前記ゲート引き出し配線断線検査用共通端子に異なる電圧を印加した状態で、前記ゲート信号線の各々に流れこむ電荷量を、前記ゲート側アレイ検査用端子を介して測定する工程と、
   前記ソース側アレイ検査用端子と、前記ソース引き出し配線断線検査用共通端子に異なる電圧を印加した状態で、前記ソース信号線の各々に流れこむ電荷量を、前記ソース側アレイ検査用端子を介して測定する工程と、
   を備える、
   アレイ基板のゲート引き出し配線およびソース引き出し配線の断線検査方法。
10. 請求項６に記載のアレイ基板の検査方法であって、
    前記複数のゲート信号線はｍ本であり、前記複数のゲート側アレイ検査用端子はｍ個であり、
    前記複数のソース信号線はｎ本であり、前記複数のソース側アレイ検査用端子はｎ個であり、
    前記ゲート引き出し配線断線検査用端子をｍ＋１個目の前記ソース側アレイ検査用端子とみなし、
    前記ソース引き出し配線断線検査用端子をｎ＋１個目の前記ゲート側アレイ検査用端子とみなし、
    前記複数のゲート信号線のそれぞれが、前記複数のゲート引き出し配線分だけ延長されたとみなし、
    前記複数のソース信号線のそれぞれが、前記複数のソース引き出し配線分だけ延長されたとみなし、
    前記ゲート引き出し配線断線検査用共通端子および前記ソース引き出し配線断線検査用共通端子にはコモン電圧を供給し、
    前記アレイ基板が、ｍ＋１本の前記ゲート信号線、ｎ＋１本の前記ソース信号線を有するとみなして、前記ゲート信号線および前記ソース信号線の断線を検査することにより、前記ゲート引き出し配線および前記ソース引き出し配線の断線を検査する、
    アレイ基板の検査方法。
11. 請求項１〜６のいずれかに記載のアレイ基板と、
    前記アレイ基板の前記ゲートドライバ用実装端子に実装されたゲートドライバと、
    前記アレイ基板の前記ソースドライバ用実装端子に実装されたソースドライバと、
    前記ゲートドライバおよび前記ソースドライバを駆動する回路と、
    前記アレイ基板と対向して配置される対向基板と、
    前記アレイ基板と前記対向基板の間に保持される液晶と、
    前記アレイ基板の背面に取り付けられたバックライトと、
    を備える、
    液晶表示装置。

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