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JP6249960B2 - 半導体装置 - Google Patents

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JP6249960B2 JP2014551465A JP2014551465A JP6249960B2 JP 6249960 B2 JP6249960 B2 JP 6249960B2 JP 2014551465 A JP2014551465 A JP 2014551465A JP 2014551465 A JP2014551465 A JP 2014551465A JP 6249960 B2 JP6249960 B2 JP 6249960B2
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孝行 五十嵐
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琢央 船矢
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Description

本発明は、半導体装置に関し、例えば、コイルを有する半導体装置に適用して有効な技術に関するものである。
入力される電気信号の電位が互いに異なる２つの回路の間で電気信号を伝達する装置として、フォトカプラを用いた装置がある。フォトカプラは、発光ダイオードなどの発光素子とフォトトランジスタなどの受光素子を有しており、入力された電気信号を発光素子で光に変換し、この光を受光素子で電気信号に戻すことにより、電気信号を伝達している。
また、２つのコイルを誘導結合させることにより、電気信号を伝達する技術が開発されている。例えば、特許文献１（特開２００９−３０２４１８号公報）には、第１コイルと、第１絶縁層と、第２コイルとを有する回路装置が開示されている。
また、特許文献２（特開２００３−３０９１８４号公報）には、コイルとコンデンサとを同一の基板上に形成し、複数の積層したコイルパターンを有する複合モジュールが開示されている。
また、特許文献３（特開２００９−１４１０１１号公報）、特許文献４（特開２００４−３１１６５５号公報）および特許文献５（特開２００４−２８１８３８号公報）には、それぞれ、シールリング、金属フェンス、ガードリングが開示されている。
特開２００９−３０２４１８号公報 特開２００３−３０９１８４号公報 特開２００９−１４１０１１号公報 特開２００４−３１１６５５号公報 特開２００４−２８１８３８号公報
入力される電気信号の電位が互いに異なる２つの回路の間で電気信号を伝達する技術として、前述した“フォトカプラ”を用いた技術がある。しかしながら、フォトカプラは発光素子と受光素子を有しているため、小型化が難しい。また、電気信号の周波数が高い場合には電気信号に追従できなくなり、また、１２５℃以上の高温下においては動作させることができないなど、その採用に限界がある。
一方、２つのコイルを誘導結合させることにより電気信号を伝達する半導体装置においては、コイルを、半導体装置の微細加工技術を利用して形成することができ、装置の小型化を図ることができ、また、電気特性も良好であり、その開発が望まれる。
このため、２つのコイルを誘導結合させることにより電気信号を伝達する半導体装置においても、できるだけ性能を向上させることが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本願において開示される一実施の形態に示される半導体装置は、第１絶縁膜上に形成された第１コイルおよび第１配線と、第１コイルおよび第１配線の上に形成された第２絶縁膜と、第２絶縁膜上に形成された第２配線と、第２配線上に形成された第３絶縁膜と、第３絶縁膜上に形成された第２コイルおよび第３配線とを有する。そして、第２コイルと第３配線との距離を、第２コイルと前記第２配線との距離より大きくする。また、第２コイルと第２配線との距離を、第１コイルと第２コイルとの間に位置する第２絶縁膜および第３絶縁膜の膜厚の和以上とする。
本願において開示される、以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
実施の形態１の半導体装置の構成を示す概念図である。 実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置のコイルの構成例を示す平面図である。 実施の形態１の半導体装置の構成を示す平面図である。 上層のコイル近傍の構成を示す断面図である。 上層のコイル近傍の構成を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図７に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図８に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図９に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１０に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１１に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１２に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１３に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１４に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１５に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１６に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１７に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１８に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１９に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２０に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２１に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２２に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２３に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２４に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２５に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２６に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２７に続く製造工程を示す断面図である。 実施の形態２の半導体装置の構成を示すブロック図である。 実施の形態２の半導体装置の構成を示す平面図である。 実施の形態３の応用例１のコイルの構成を示す平面図である。 実施の形態３の応用例１のコイルの他の構成を示す平面図である。 ツインコイルを用いた場合の半導体装置の要部断面図である。 ツインコイルを用いた場合の半導体装置の要部平面図である。 ツインコイルを用いた場合の半導体装置（パッケージ）の構成例を示す平面図である。 実施の形態３の応用例２の半導体装置の構成を示す要部断面図である。 実施の形態３の応用例３のコイルの構成を示す平面図である。 パッド領域上の開口部の形状と、配線の形状との関係を示す図である。 パッド領域上の開口部の断面形状を示す図である。 実施の形態４の半導体装置の構成を示す断面図である。 実施の形態４の半導体装置のダミー配線の形状を示す平面図である。 実施の形態４の半導体装置の他の構成を示す断面図である。 実施の形態５の半導体装置の構成を示すブロック図である。 実施の形態５の半導体装置の構成を示す平面図である。 実施の形態５の半導体装置の構成を示す平面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、平面図と断面図が対応する場合においても、各部位の大きさを変えて表示する場合がある。
（実施の形態１）
［構造説明］
図１は、本実施の形態の半導体装置の構成を示す概念図である。図１に示す半導体装置は、２つのチップ（ＣＨ１、ＣＨ２）がワンパッケージ化された半導体装置である。
チップ（半導体チップ、半導体片）ＣＨ１は、ダイパッドＤＰ１上に搭載されている。チップＣＨ１は、下層のコイル（インダクタ）ＣＬ１と、上層のコイル（インダクタ）ＣＬ２とからなるトランスを有する。上層のコイルＣＬ２は、ワイヤＷを介してチップＣＨ２のパッド領域ＰＤ２に接続されている。下層のコイルＣＬ１は、図示しない配線を介して周辺回路ＰＣに接続されている。周辺回路ＰＣには、ＭＩＳＦＥＴなどの素子（能動素子）で構成される論理回路が形成されている。この周辺回路ＰＣは、図示しない配線を介してチップＣＨ１の端部に配置されたパッド領域ＰＤ２と接続されている。このパッド領域ＰＤ２は、ワイヤＷおよび図示しないリードなどを介して、低電圧（例えば、５０Ｖ以下）で駆動可能な回路を有する低電圧領域ＬＣと接続される。
チップＣＨ２は、ダイパッドＤＰ２上に搭載されている。チップＣＨ２は、下層のコイルＣＬ１と、上層のコイルＣＬ２とからなるトランスを有する。上層のコイルＣＬ２は、ワイヤＷを介してチップＣＨ１のパッド領域ＰＤ２に接続されている。下層のコイルＣＬ１は、図示しない配線を介して周辺回路ＰＣに接続されている。周辺回路ＰＣには、ＭＩＳＦＥＴなどの素子で構成される論理回路などが形成されている。この周辺回路ＰＣは、図示しない配線を介してチップＣＨ２の端部に配置されたパッド領域ＰＤ２と接続されている。このパッド領域ＰＤ２は、ワイヤＷおよび図示しないリードなどを介して、高電圧（例えば、交流実行値１００Ｖｒｍｓ以上）で駆動される回路を有する高電圧領域ＨＣと接続される。
例えば、チップＣＨ１の周辺回路ＰＣ中の送信回路は、パルス状の電流をコイルＣＬ１に流す。この際、電気信号（送信信号、データ）が‘１’か‘０’かによってコイルＣＬ１に流す電流の方向を変える。このコイルＣＬ１の電流によって上層のコイルＣＬ２には、誘起された電圧が生じる。この電圧をワイヤＷを介してチップＣＨ２へ伝達し、チップＣＨ２の周辺回路ＰＣ中の受信回路で増幅し、さらに、ラッチする。このように、磁気誘導結合を用いて電気信号を無線伝達することができる。言い換えれば、電気的に絶縁された低電圧領域ＬＣと高電圧領域ＨＣとをトランスを介して接続することにより、これらの領域（ＬＣ、ＨＣ）間において電気信号を伝達することができる。
また、トランスを構成するコイル（ＣＬ１、ＣＬ２）を半導体装置を形成するための微細加工を利用して、配線等と同様に形成することで、周辺回路ＰＣとコイル（ＣＬ１、ＣＬ２）を同じチップ上に集積して形成することができる。
トランスを構成する導電パターンの形状としては、図１に示すように、渦巻き状の導電パターンとすることができる（図３参照）。
図２は、本実施の形態の半導体装置の構成を示す断面図である。図２に示す半導体装置は、トランスを有する半導体装置であり、例えば、図１のＡ―Ａ断面部に対応する。
本実施の形態の半導体装置は、ＳＯＩ（Silicon on Insulator）基板を利用して形成される。ＳＯＩ基板は、半導体装置の製造工程においては、略円形のウエハ状態であり、略矩形状のチップ領域を複数有する。チップ領域は、トランスが形成される領域であるトランス形成領域１Ａと、周辺回路が形成される領域である周辺回路形成領域１Ｂと、シールリングが形成される領域であるシールリング形成領域１Ｃとを有している。また、周辺回路形成領域１Ｂは、ＭＩＳＦＥＴなどの素子が主として形成される素子形成領域ＢＥと、パッド領域ＰＤ２が形成されるパッド形成領域ＢＰとを有している。シールリングとは、トランス形成領域１Ａおよび周辺回路形成領域１Ｂを囲むように形成された水分などの遮蔽壁である（図４参照）。また、このシールリングは、ダイシング時のクラックの伝搬を防止する役割も果たす。ここでは、後述するように、トランス形成領域１Ａおよび周辺回路形成領域１Ｂを囲むように形成された囲み配線や、囲みプラグなどの積層部よりなる。
ＳＯＩ基板Ｓは、支持基板Ｓａと、この支持基板Ｓａ上に形成された絶縁層（絶縁膜、埋め込み絶縁層、ＢＯＸ）Ｓｂと、絶縁層Ｓｂ上に形成された半導体層（例えば、シリコン層Ｓｃ）を有する。
周辺回路形成領域１Ｂの素子形成領域ＢＥには、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの半導体素子が形成されている。このＭＩＳＦＥＴは、例えば、図１に示す周辺回路ＰＣを構成する。なお、ここでは、半導体素子として、ＭＩＳＦＥＴを例示しているが、この他、コンデンサやメモリ素子または他の構成のトランジスタなどを周辺回路形成領域１Ｂに形成してもよい。
また、ＭＩＳＦＥＴ（ＮＴ、ＰＴ）上には、層間絶縁膜ＩＬ１が形成され、この層間絶縁膜ＩＬ１上には、配線Ｍ１が形成されている。ＭＩＳＦＥＴ（ＮＴ、ＰＴ）と配線Ｍ１とは、プラグＰ１を介して接続されている。また、配線Ｍ１上には、層間絶縁膜ＩＬ２が形成され、この層間絶縁膜ＩＬ２上には、配線Ｍ２が形成されている。この配線Ｍ１と配線Ｍ２とは、層間絶縁膜ＩＬ２中に形成されたプラグＰ２を介して接続されている。また、配線Ｍ２上には、層間絶縁膜ＩＬ３が形成され、この層間絶縁膜ＩＬ３上には、配線Ｍ３が形成されている。この配線Ｍ２と配線Ｍ３とは、層間絶縁膜ＩＬ３中に形成されたプラグＰ３を介して接続されている。また、配線Ｍ３の膜厚は、配線Ｍ２の膜厚より大きく、比較的厚く（例えば、膜厚３μｍ以上で）形成される。
配線Ｍ３上には、層間絶縁膜ＩＬ４が形成され、この層間絶縁膜ＩＬ４上には、配線Ｍ４が形成されている。この層間絶縁膜ＩＬ４は、後述するコイルＣＬ１、ＣＬ２間の耐圧を確保するため、比較的厚く形成される。例えば、コイルＣＬ１、ＣＬ２間には、２．５ｋＶｒｍｓで６０秒の耐圧が要求される。また、この層間絶縁膜ＩＬ４は、酸化シリコン膜や窒化シリコン膜などの無機絶縁膜よりなる。例えば、層間絶縁膜ＩＬ４は、ＨＤＰ（ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ）膜ＩＬ４ａとＰ−ＴＥＯＳ膜ＩＬ４ｂ、ＩＬ４ｃの積層膜よりなる。ＨＤＰ膜は、高密度プラズマＣＶＤにより形成された膜であり、Ｐ−ＴＥＯＳ膜ＩＬ４ｂは、ＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ）を原料ガスとした一般的なプラズマＣＶＤにより形成された膜である。ＨＤＰ膜ＩＬ４ａを用いることにより、配線Ｍ３間を精度良く埋め込むことができる。また、追って詳細に説明するように、ＨＤＰ膜ＩＬ４ａは、配線Ｍ３間および配線Ｍ３上に、分割して成膜される傾向に有る。このため、配線Ｍ３の角部に膜は形成され難く、主として配線Ｍ３間および配線Ｍ３上に形成される（図２０参照）。このため、Ｐ−ＴＥＯＳ膜を配線Ｍ３上に形成した場合と比較し、ＨＤＰ膜ＩＬ４ａを配線Ｍ３上に形成した場合には、膜が分割され、膜応力を緩和することができる。また、後述する配線Ｍ４と配線Ｍ３とを開口部ＯＡ１の底面において接続する構成としたので、比較的大面積で構成される開口部ＯＡ１によって、層間絶縁膜ＩＬ４が分割される。これにより、膜応力を緩和することができる。開口部ＯＡ１の平面形状は、例えば、２０μｍ×２０μｍの略矩形である。また、配線Ｍ４と配線Ｍ３の配線幅を大きくし、上記開口部ＯＡ１の底面を介して積層する構成とすることにより、配線Ｍ４および配線Ｍ３の配線抵抗を低減することができる。例えば、配線Ｍ４および配線Ｍ３の配線幅は、配線Ｍ２の配線幅より大きく、配線Ｍ４の配線幅は、例えば、４μｍ程度、配線Ｍ３の配線幅は、４μｍ程度である。但し、配線Ｍ４および配線Ｍ３において、開口部（ＯＡ１、ＯＡ２）の形成領域の幅は、例えば、４０μｍ以上である。また、これらの配線をＡｌ配線、即ち、アルミニウムを含有する材料で構成することにより、例えば、銅材料を用いる場合と比較して、低コストで、簡易なプロセスにより形成することができる。
この配線Ｍ４は、配線Ｍ３の一部である領域ＰＤ１をチップの所望の領域（パッド領域ＰＤ２）まで引き出す配線である。即ち、上記領域（パッド領域ＰＤ２が形成される領域）が、パッド形成領域ＢＰに対応する。この配線Ｍ４の膜厚は、配線Ｍ２の膜厚より大きく、比較的厚く（例えば、膜厚３μｍ以上で）形成される。
配線Ｍ４上には、保護膜ＰＲＯとして、例えば、窒化シリコン膜ＰＲＯａとポリイミド膜ＰＲＯｂとの積層膜が形成されている。保護膜ＰＲＯには、開口部ＯＡ２が設けられ、配線Ｍ４が露出部している。この配線Ｍ４の露出部がパッド領域ＰＤ２となる。
トランス形成領域１Ａには、コイルＣＬ１とコイルＣＬ２とを有するトランスが形成されている。下層のコイルＣＬ１は、配線Ｍ２と同層に形成されている。
上層のコイルＣＬ２は、配線Ｍ４と同層に形成されている。このコイルＣＬ１とコイルＣＬ２との間には、層間絶縁膜ＩＬ４と層間絶縁膜ＩＬ３が形成されている。層間絶縁膜ＩＬ４および層間絶縁膜ＩＬ３は、酸化シリコン膜や窒化シリコン膜などの無機絶縁膜よりなる。また、層間絶縁膜ＩＬ４は、コイルＣＬ１、ＣＬ２間の耐圧を確保するために、比較的厚く形成されている。層間絶縁膜ＩＬ４は、層間絶縁膜ＩＬ２より厚く形成される。なお、ここでは、層間絶縁膜ＩＬ３と層間絶縁膜ＩＬ２とは、同程度の膜厚である。例えば、層間絶縁膜ＩＬ４の膜厚は８μｍ程度であり、層間絶縁膜ＩＬ３の膜厚は１．５μｍ程度である。また、コイルＣＬ１とコイルＣＬ２との間に位置する層間絶縁膜ＩＬ４と層間絶縁膜ＩＬ３の膜厚の和は５μｍ以上とすることが好ましい。
図３は、本実施の形態の半導体装置のコイルの構成例を示す平面図である。図３に示すコイルは、例えば、上層のコイルＣＬ２に対応する。図３においては、コイルＣＬ２は、上面からの平面視において渦巻き状の導電性膜よりなり、渦巻き状の導電性膜の内側の端部は、パッド領域ＰＤ２に接続され、渦巻き状の導電性膜の外側の端部は、他のパッド領域ＰＤ２に接続されている。各パッド領域ＰＤ２は、例えば、他のチップの受信回路（Ｒｘ）とワイヤ（Ｗ）などを介して接続されている（図２９、図３０等参照）。
下層のコイルＣＬ１は、上層のコイルＣＬ１と同様に、渦巻き状の導電性膜よりなる。例えば、上面からの平面視において図３に示す渦巻き状の形状とすることができる。下層のコイルＣＬ１においては、渦巻き状の導電性膜の端部（パッド領域）は、コイルＣＬ１と同層または下層の配線（例えば、配線Ｍ２、配線Ｍ１）を介して送信回路（Ｔｘ）と接続されている（図２９、図３０等参照）。例えば、コイルＣＬ１を構成する渦巻き状の導電性膜の内側の端部は、コイルＣＬ１の下層の配線（例えば、配線Ｍ１）を介して送信回路（Ｔｘ）を構成するＭＩＳＦＥＴと接続され、外側の端部は、コイルＣＬ１と同層の配線（例えば、配線Ｍ２）を介して送信回路（Ｔｘ）を構成するＭＩＳＦＥＴと接続される。
なお、トランス形成領域１Ａには、周辺回路ＰＣを構成するＭＩＳＦＥＴなどの素子を形成しないことが好ましい。トランス形成領域１Ａにおいては、その上部に形成される上層のコイルＣＬ２のパッド領域ＰＤ２が、ワイヤＷなどを介して他のチップと接続される（ボンディング）。このボンディングの際の押し圧による素子への影響を回避するため、トランス形成領域１Ａに素子を形成しないことが好ましい。また、同様の理由から、パッド形成領域ＢＰにも素子を形成しないことが好ましい。また、トランス形成領域１Ａにおいては、コイル間の電気信号と、素子に印加される電気信号との相互干渉を防止するためにも、素子を形成しないことが好ましい。
シールリング形成領域１Ｃの半導体層（シリコン層Ｓｃ）には、ｐ型半導体領域ＰＬが形成され、このｐ型半導体領域ＰＬ上には、複数の配線Ｍ１〜Ｍ４が形成されている（図２参照）。また、ｐ型半導体領域ＰＬと配線Ｍ１とは、層間絶縁膜ＩＬ１中に形成されたプラグＰ１を介して接続されている。また、配線Ｍ１と配線Ｍ２とは、層間絶縁膜ＩＬ２中に形成されたプラグＰ２を介して接続されている。また、配線Ｍ２と配線Ｍ３とは、層間絶縁膜ＩＬ３中に形成されたプラグＰ３を介して接続されている。また、配線Ｍ３と配線Ｍ４とは、開口部ＯＡ１の底面を介して接続されている。シールリング形成領域１Ｃの配線Ｍ４は、周辺回路形成領域１Ｂの配線Ｍ４および上層のコイルＣＬ２と同層に形成されている。配線Ｍ４の幅は、配線Ｍ４は、例えば、２．８μｍ程度である。
図４は、本実施の形態の半導体装置の構成例を示す平面図である。図４に示すように、シールリング形成領域１Ｃは、略矩形の半導体装置の外周に沿って配置されている。言い換えれば、シールリング形成領域１Ｃは、トランス形成領域１Ａおよび周辺回路形成領域１Ｂを囲むように配置されている。このシールリング形成領域１Ｃの内部には、コイルＣＬ２や複数のパッド領域ＰＤ２が配置されている。また、コイルＣＬ２の外周には、周辺回路ＰＣを構成する回路ブロック（図示せず）が、複数配置されている。
よって、シールリング形成領域１Ｃに形成される配線Ｍ１〜Ｍ４およびプラグＰ１〜Ｐ３は、トランス形成領域１Ａおよび周辺回路形成領域１Ｂを囲むように構成されている。言い換えれば、シールリング形成領域１Ｃに形成される配線Ｍ１〜Ｍ４は、囲み配線であり、プラグＰ１〜Ｐ３は、囲みプラグである。囲み配線は、例えば、シールリング形成領域１Ｃに沿って、トランス形成領域１Ａおよび周辺回路形成領域１Ｂを囲む形状に形成された配線である。囲みプラグは、例えば、シールリング形成領域１Ｃに沿って、トランス形成領域１Ａおよび周辺回路形成領域１Ｂを囲む形状に形成されたコンタクトホール内に埋め込まれた導電膜である。このような囲み配線と囲みプラグを複数層に渡って積層することにより、遮蔽壁を構成することができる。
このように、複数層の配線（Ｍ１〜Ｍ４）やプラグ（Ｐ１〜Ｐ３）が形成されたシールリング形成領域１Ｃを、半導体装置（チップ領域）の外周に沿って配置することで、半導体装置の外周からの水分の浸入を防止することができ、半導体装置の耐湿性を向上させることができる。また、このシールリング形成領域１Ｃにより、ＳＯＩ基板Ｓ（半導体ウエハ）のチップ領域毎に、格子状に、層間絶縁膜（ＩＬ１〜ＩＬ４）が分割されることになる。ウエハ状態のＳＯＩ基板Ｓに加わる膜応力を緩和することができる。これにより、ＳＯＩ基板Ｓの反りを低減し、露光不良や搬送不良などを回避することができる。
特に、コイルＣＬ１、ＣＬ２間の耐圧を確保するために、これらの間に厚い層間絶縁膜ＩＬ４、ＩＬ３を形成する場合には、膜応力が大きくなりやすい。このような場合においても、上記シールリング形成領域１Ｃを設けることで、層間絶縁膜ＩＬ４、ＩＬ３を分割することができ、膜応力を緩和することができる。また、シールリング形成領域１Ｃにおいて、配線Ｍ３と配線Ｍ４とを開口部ＯＡの底面において接続する構成としたので、比較的大面積で構成される開口部ＯＡによって、層間絶縁膜ＩＬ４が分割される。これによっても、膜応力を緩和することができる。この開口部ＯＡは、例えば、幅８μｍのストライプ状とすることができる。
また、シールリング形成領域１Ｃ上には、窒化シリコン膜ＰＲＯａのみが形成され、ポリイミド膜ＰＲＯｂが除去されている。このように、半導体装置（チップ領域）の外周に位置するシールリング形成領域１Ｃ上のポリイミド膜ＰＲＯｂを除去することにより、後述する基板の切断（ダイシング）時において、ポリイミド膜ＰＲＯｂの剥がれを防止することができ、また、ポリイミド膜ＰＲＯｂがダイサーへ巻きつくことを防止することができる。
図５は、上層のコイルＣＬ２近傍の構成を示す断面図であり、図６は、上層のコイルＣＬ２近傍の構成を示す平面図である。図５に示すように、上層のコイルＣＬ２と配線Ｍ４との距離ＤＭ４は、上層のコイルＣＬ２と配線Ｍ３との距離ＤＭ３より大きい（ＤＭ４＞ＤＭ３）。また、配線Ｍ３との距離ＤＭ３は、上層のコイルＣＬ２と下層のコイルＣＬ１との間の距離（層間絶縁膜ＩＬ３とＩＬ４の膜厚の和、例えば、５μｍ程度）以上である。距離ＤＭ４および距離ＤＭ３は、平面的な距離、即ち、平面図における最短距離である。
図６に示す、ラインＬ１は、上層のコイルＣＬ２と配線Ｍ４とのスペースを示す枠である。ラインＬ２は、上層のコイルＣＬ２と配線Ｍ３とのスペースを示す枠である。言い換えれば、配線Ｍ４は、ラインＬ１より外側（コイルＣＬ２側とは逆側の領域）に配置され、配線Ｍ３は、ラインＬ１より外側に配置される。
このように、上層のコイルＣＬ２と配線Ｍ４との距離ＤＭ４を、上層のコイルＣＬ２と配線Ｍ３との距離ＤＭ３より大きくし、さらに、上層のコイルＣＬ２と配線Ｍ３との距離ＤＭ３を、上層のコイルＣＬ２と下層のコイルＣＬ１との間の距離（層間絶縁膜ＩＬ３とＩＬ４の膜厚の和）以上とする。これにより、高い電圧差が生じやすいコイルＣＬ２と配線Ｍ４との間や、コイルＣＬ２と配線Ｍ３との間の絶縁耐圧を向上させることができる。
また、本実施の形態においては、トランス形成領域１Ａ、素子形成領域ＢＥおよびパッド形成領域ＢＰのそれぞれを、シリコン層Ｓｃを貫通するディープトレンチ絶縁膜ＤＴＩで囲む構成としたので（図２参照）、トランス形成領域１Ａのｐ型ウエルＰＷの電位の変動を抑制することができる。その結果、下層のコイルＣＬ１とｐ型ウエルＰＷ間の容量の変動を小さくでき、コイル間における電気信号の伝達精度を向上し、動作の安定化を図ることができる。
［製法説明］
次いで、図７〜図２８を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図７〜図２８は、本実施の形態の半導体装置の製造工程を示す断面図である。
図７に示すように、半導体基板として、例えば、ＳＯＩ基板Ｓを準備する。ＳＯＩ基板Ｓは、単結晶シリコン基板（半導体膜）よりなる支持基板Ｓａと、この支持基板Ｓａ上に形成された絶縁層（埋め込み絶縁層、ＢＯＸ）Ｓｂと、絶縁層Ｓｂ上に形成されたシリコン層（半導体層、半導体膜、薄膜半導体膜、薄膜半導体領域）Ｓｃとから構成されている。
ＳＯＩ基板Ｓは、トランスが形成される領域であるトランス形成領域１Ａと、周辺回路が形成される領域である周辺回路形成領域１Ｂと、シールリングが形成される領域であるシールリング形成領域１Ｃとを有している。また、周辺回路形成領域１Ｂは、ＭＩＳＦＥＴなどの素子が主として形成される素子形成領域ＢＥと、パッド領域が形成されるパッド形成領域ＢＰとを有している。
次いで、図８に示すように、ＳＯＩ基板Ｓの主面に、素子分離領域ＳＴを形成する。例えば、ＬＯＣＯＳ（local Oxidation of silicon）法を用いて、素子分離領域ＳＴを形成する。例えば、素子分離領域を開口したマスク膜（例えば、窒化シリコン膜）を、ＳＯＩ基板Ｓ上に形成し、熱処理を施すことにより、酸化シリコン膜よりなる素子分離領域ＳＴを形成する。次いで、上記マスク膜（図示せず）を除去する。
次いで、図９に示すように、素子分離領域において、絶縁層Ｓｂまで到達する深い溝（ディープトレンチ）ＤＴを形成し、その内部に絶縁膜を埋め込むことにより、ディープトレンチ絶縁膜ＤＴＩを形成する。例えば、素子分離領域ＳＴおよびシリコン層Ｓｃ上に、溝ＤＴを形成する領域に開口を有するフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクとして、素子分離領域ＳＴおよびその下層のシリコン層Ｓｃをドライエッチングにより除去する。これにより、素子分離領域ＳＴおよびシリコン層Ｓｃを貫通し、絶縁層Ｓｂまで到達する溝ＤＴを形成することができる。次いで、上記フォトレジスト膜（図示せず）を除去する。
次いで、溝ＤＴ、素子分離領域ＳＴおよびシリコン層Ｓｃ上に、絶縁膜として、例えば、酸化シリコン膜をＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などにより堆積する。これにより、溝ＤＴの内部が、酸化シリコン膜により埋め込まれる。次いで、上記酸化シリコン膜を、素子分離領域ＳＴが露出するまでＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などにより研磨する。これにより、溝ＤＴの内部に、酸化シリコン膜などの絶縁膜が埋め込まれたディープトレンチ絶縁膜ＤＴＩが形成される。
このディープトレンチ絶縁膜ＤＴＩは、トランス形成領域１Ａ、素子形成領域ＢＥおよびパッド形成領域ＢＰそれぞれを囲むように形成される（図２参照）。
次いで、図１０に示すように、周辺回路形成領域１Ｂに、ＭＩＳＦＥＴなどの素子を形成する。以下に、ＭＩＳＦＥＴ（ＮＴ、ＰＴ）の形成工程について説明する。ＭＩＳＦＥＴの形成方法に制限はないが、例えば、以下の工程により形成することができる。
まず、ＳＯＩ基板Ｓのシリコン層Ｓｃ中に、ｐ型ウエルＰＷおよびｎ型ウエルＮＷを形成する。この際、周辺回路形成領域１Ｂの素子形成領域ＢＥには、ｐ型ウエルＰＷおよびｎ型ウエルＮＷを形成し、パッド形成領域ＢＰには、ｐ型ウエルＰＷを形成する。素子形成領域ＢＥのｐ型ウエルＰＷ上には、ＭＩＳＦＥＴ（ＮＴ）が形成され、素子形成領域ＢＥのｎ型ウエルＮＷ上には、ＭＩＳＦＥＴ（ＰＴ）が形成される。また、トランス形成領域１Ａおよびシールリング形成領域１Ｃには、ｐ型ウエルＰＷを形成する。
ｐ型ウエルＰＷおよびｎ型ウエルＮＷは、それぞれイオン注入により形成され、ＳＯＩ基板Ｓのシリコン層Ｓｃの主面から所定の深さにわたって形成される。
次いで、ＳＯＩ基板Ｓの主面上に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成する。例えば、シリコン層Ｓｃの表面を熱酸化することにより、酸化シリコン膜よりなるゲート絶縁膜ＧＩを形成する。ゲート絶縁膜ＧＩとしては、酸化シリコン膜の他、酸窒化シリコン膜を用いてもよい。また、高誘電率膜（いわゆる、high-k膜）をゲート絶縁膜ＧＩとして用いてもよい。また、熱酸化法の他、ＣＶＤ法などの他の成膜方法を用いてゲート絶縁膜ＧＩを形成してもよい。
次いで、ゲート絶縁膜ＧＩ上に、例えば、多結晶シリコン膜をＣＶＤ法などを用いて形成し、この多結晶シリコン膜をフォトリソグラフィ技術およびエッチング技術を使用して、パターニングすることにより、ゲート電極ＧＥを形成する。なお、各ＭＩＳＦＥＴ（ＮＴ、ＰＴ）の特性に応じて、ゲート電極ＧＥを構成する材料（ここでは、多結晶シリコン膜）中に不純物を注入してもよい。
次いで、各ゲート電極ＧＥの両側のシリコン層Ｓｃ中に、ソース・ドレイン領域ＳＤを形成する。
まず、ゲート電極ＧＥの両側のｐ型ウエルＰＷに、ｎ型不純物をイオン注入することにより、ｎ＋型半導体領域（ソース、ドレイン領域）ＳＤを形成する。また、ゲート電極ＧＥの両側のｎ型ウエルＮＷに、ｐ型不純物をイオン注入することにより、ｐ＋型半導体領域（ソース、ドレイン領域）ＳＤを形成する。この際、シールリング形成領域１Ｃのｐ型ウエルＰＷ中に、ｐ＋型半導体領域ＰＬを形成する。なお、ソース、ドレイン領域ＳＤを、ＬＤＤ構造のソース、ドレイン領域としてもよい。ＬＤＤ構造のソース、ドレイン領域は、低濃度不純物領域と高濃度不純物領域とからなる。例えば、ゲート電極ＧＥの両側のウエルに、不純物をイオン注入し、低濃度不純物領域を形成した後、ゲート電極ＧＥの側壁にサイドウォール膜を形成し、ゲート電極ＧＥおよびサイドウォール膜の合成体の両側のウエル中に、高濃度不純物領域を形成する。
次いで、これまでのイオン注入で導入した不純物の活性化のためのアニール処理（熱処理）を行う。
このようにして、周辺回路形成領域１Ｂに、ＭＩＳＦＥＴ（ＮＴ、ＰＴ）を形成することができる。この後、必要に応じて、ゲート電極ＧＥやソース・ドレイン領域ＳＤ上に、サリサイド（Salicide：Self Aligned Silicide）技術を用いて、金属シリサイド層（図示せず）を形成してもよい。
次いで、図１１に示すように、ＳＯＩ基板Ｓの主面（主面全面）上に、層間絶縁膜ＩＬ１を形成する。層間絶縁膜ＩＬ１は、ＳＯＩ基板Ｓに形成したＭＩＳＦＥＴ（ＮＴ、ＰＴ）を覆うように形成される。例えば、ＣＶＤ法により酸化シリコン膜を堆積した後、必要に応じて、層間絶縁膜ＩＬ１の表面をＣＭＰ法などを用いて平坦化する。
次いで、図１２に示すように、層間絶縁膜ＩＬ１中に、プラグＰ１を形成する。例えば、層間絶縁膜ＩＬ１上にフォトリソグラフィ技術を用いて形成したフォトレジスト層（図示せず）をエッチングマスクとして用いて、層間絶縁膜ＩＬ１をドライエッチングすることにより、層間絶縁膜ＩＬ１にコンタクトホール（貫通孔、孔）を形成する。次いで、このコンタクトホール内に導電膜を埋め込むことにより、導電性のプラグ（接続用導体部）Ｐ１を形成する。例えば、コンタクトホールの内部を含む層間絶縁膜ＩＬ１上に、バリア膜として、チタン膜および窒化チタン膜の積層膜をスパッタリング法などで堆積する。次いで、バリア膜上に、主導電性膜として、タングステン（Ｗ）膜を、コンタクトホールを埋め込む程度の膜厚で、ＣＶＤ法などを用いて堆積する。次いで、層間絶縁膜ＩＬ１上の不要なバリア膜および主導電性膜をＣＭＰ法などを用いて除去する。これにより、プラグＰ１が形成される。例えば、このプラグＰ１は、ソース、ドレイン領域ＳＤおよびシールリング形成領域１Ｃのｐ＋型半導体領域ＰＬ上に形成される。なお、ゲート電極ＧＥ上に、プラグＰ１を形成してもよい。
次いで、図１３に示すように、プラグＰ１上に、導電性膜よりなる配線Ｍ１を形成する。例えば、層間絶縁膜ＩＬ１およびプラグＰ１上に、導電性膜として、アルミニウム膜、およびチタン／窒化チタン膜よりなる積層膜を、スパッタリング法などを用いて順次堆積する。チタン／窒化チタン膜の積層膜は、バリア導体膜とも呼ばれる。次いで、上記積層膜をフォトリソグラフィ技術およびエッチング技術を使用してパターニングすることによりプラグＰ１上に配線Ｍ１を形成する。
配線Ｍ１を形成するための上記アルミニウム膜は、純アルミニウム膜に限定されず、アルミニウムを主成分とする導電材料膜（但し金属伝導を示す導電材料膜）を用いることができる。例えば、Ａｌ（アルミニウム）とＳｉ（シリコン）との化合物膜または合金膜を用いることができる。また、このアルミニウム膜におけるＡｌ（アルミニウム）の組成比は５０原子％より大きい（すなわちＡｌリッチである）ことが望ましい。このことは、配線Ｍ１を形成するための上記アルミニウム膜だけでなく、配線Ｍ２、配線Ｍ３や配線Ｍ４を形成するためのアルミニウム膜についても同様である。
また、ここでは、配線Ｍ１を、素子形成領域ＢＥおよびシールリング形成領域１Ｃに形成したが、他の領域に形成してもよい。例えば、トランス形成領域１Ａに配線Ｍ１を形成してもよい。このようなトランス形成領域１Ａに形成される配線Ｍ１は、例えば、コイルＣＬ１と周辺回路とを電気的に接続する配線となる。
次いで、図１４に示すように、配線Ｍ１上に、層間絶縁膜ＩＬ２を形成する。例えば、配線Ｍ１上に、ＣＶＤ法などにより酸化シリコン膜を堆積する。
次いで、図１５に示すように、層間絶縁膜ＩＬ２をパターニングすることにより、配線Ｍ１上にコンタクトホールを形成し、さらに、コンタクトホールの内部に導電性膜を埋め込むことにより層間絶縁膜ＩＬ２中にプラグＰ２を形成する。このプラグＰ２は、プラグＰ１と同様に形成することができる。
次いで、図１６に示すように、プラグＰ２上に、導電性膜よりなる配線Ｍ２を形成する。例えば、層間絶縁膜ＩＬ２およびプラグＰ２上に、導電性膜として、アルミニウム膜、およびチタン／窒化チタン膜よりなる積層膜を、スパッタリング法などを用いて順次堆積する。次いで、上記積層膜をフォトリソグラフィ技術およびエッチング技術を使用してパターニングすることにより上記プラグＰ２上に配線Ｍ２を形成する。
ここで、トランス形成領域１Ａにおいては、下層のコイルＣＬ１を配線Ｍ２と同層で形成する。即ち、上記積層膜をパターニングする際、トランス形成領域１Ａにおいては、前述した渦巻き状の導電性膜（コイルＣＬ１）を形成する（図３参照）。
もちろん、トランス形成領域１Ａに、コイルＣＬ１以外に配線Ｍ２（例えば、下層のコイルＣＬ１と周辺回路とを電気的に接続する配線）を形成してもよい。
次いで、図１７に示すように、配線Ｍ２上に、層間絶縁膜ＩＬ３を形成する。例えば、配線Ｍ２上に、ＣＶＤ法などにより酸化シリコン膜を堆積する。
次いで、図１８に示すように、層間絶縁膜ＩＬ２をパターニングすることにより、配線Ｍ２上にコンタクトホールを形成し、さらに、コンタクトホールの内部に導電性膜を埋め込むことにより層間絶縁膜ＩＬ３中にプラグＰ３を形成する。このプラグＰ３は、プラグＰ１と同様に形成することができる。
次いで、図１９に示すように、プラグＰ３上に、導電性膜よりなる配線Ｍ３を形成する。例えば、層間絶縁膜ＩＬ３およびプラグＰ３上に、導電性膜として、アルミニウム膜、およびチタン／窒化チタン膜よりなる積層膜を、スパッタリング法などを用いて順次堆積する。次いで、上記積層膜をフォトリソグラフィ技術およびエッチング技術を使用してパターニングすることにより上記プラグＰ３上に配線Ｍ３を形成する。この配線Ｍ３の膜厚は、配線Ｍ１、Ｍ２の膜厚（例えば、０．４〜１．０μｍ）より大きく、３〜４μｍ程度である。ここで、シールリング形成領域１Ｃにおいては、配線Ｍ３を囲み配線として形成する。
次いで、図２０〜図２４に示すように、配線Ｍ３上に、層間絶縁膜ＩＬ４を形成する。この層間絶縁膜ＩＬ４は、ＨＤＰ膜ＩＬ４ａとＰ−ＴＥＯＳ膜ＩＬ４ｂ、ＩＬ４ｃの積層膜よりなる。
ここで、ＣＶＤ法においては、原料ガスの反応に必要なエネルギーの種類に応じて、熱ＣＶＤ、プラズマＣＶＤなどに分けられる。また、プラズマＣＶＤのなかでも、工業用周波数（１３．５６ＭＨｚ）の高周波による放電を用いる一般的なプラズマＣＶＤと、このプラズマＣＶＤよりもプラズマ密度を高めた高密度プラズマＣＶＤとに分けられる。そこで、ＨＤＰ膜は、高密度プラズマＣＶＤにより形成された膜であり、Ｐ−ＴＥＯＳ膜は、ＴＥＯＳを原料ガスとした一般的なプラズマＣＶＤにより形成された膜である。
まず、図２０に示すように、配線Ｍ３および層間絶縁膜ＩＬ４上に、ＨＤＰ膜ＩＬ４ａとして、酸化シリコン膜を高密度プラズマＣＶＤ法を用いて形成する。高密度プラズマＣＶＤ法を用いることで、配線Ｍ３の膜厚が比較的大きく、配線Ｍ３と層間絶縁膜ＩＬ４との段差（アスペクト比）が大きい場合であっても、配線Ｍ３間を精度よく、また、平坦性よくＨＤＰ膜ＩＬ４ａで埋め込むことができる。特に、高密度プラズマＣＶＤ法を用いた場合、前述したように、主として配線Ｍ３間および配線Ｍ３上に膜が形成される。
次いで、図２１に示すように、ＨＤＰ膜ＩＬ４ａ上に、Ｐ−ＴＥＯＳ膜ＩＬ４ｂを形成する。即ち、ＨＤＰ膜ＩＬ４ａ上に、ＴＥＯＳを原料ガスとしたプラズマＣＶＤによりＰ−ＴＥＯＳ膜（酸化シリコン膜）ＩＬ４ｂを堆積する。
この後、Ｐ−ＴＥＯＳ膜ＩＬ４ｂの表面をＣＭＰ法などを用いて平坦化するのであるが、あらかじめ平面的に大きい（幅の広い）配線Ｍ３上のＨＤＰ膜ＩＬ４ａおよびＰ−ＴＥＯＳ膜ＩＬ４ｂをドライエッチングにより除去する。ここでは、図２２に示すように、パッド形成領域ＢＰの配線Ｍ３およびシールリング形成領域１Ｃの配線Ｍ３上のＨＤＰ膜ＩＬ４ａおよびＰ−ＴＥＯＳ膜ＩＬ４ｂをドライエッチングにより除去し、開口部ＯＡ３を形成する。
次いで、図２３に示すように、ＨＤＰ膜ＩＬ４ａおよびＰ−ＴＥＯＳ膜ＩＬ４ｂの表面をＣＭＰ法などを用いて平坦化する。次いで、図２４に示すように、ＨＤＰ膜ＩＬ４ａおよびＰ−ＴＥＯＳ膜ＩＬ４ｂ上に、Ｐ−ＴＥＯＳ膜ＩＬ４ｃを形成する。即ち、ＨＤＰ膜ＩＬ４ａおよびＰ−ＴＥＯＳ膜ＩＬ４ｂ上に、ＴＥＯＳを原料ガスとしたプラズマＣＶＤによりＰ−ＴＥＯＳ膜ＩＬ４ｃを堆積する。これにより、配線Ｍ３上に、ＨＤＰ膜ＩＬ４ａとＰ−ＴＥＯＳ膜ＩＬ４ｂ、ＩＬ４ｃの積層膜よりなる層間絶縁膜ＩＬ４が形成される。この層間絶縁膜ＩＬ４の膜厚は、８μｍ程度であり、４μｍ以上が好ましい。
次いで、図２５に示すように、パッド形成領域ＢＰの配線Ｍ３およびシールリング形成領域１Ｃの配線Ｍ３上の層間絶縁膜ＩＬ４を除去することにより、開口部ＯＡ１、ＯＡを形成する。例えば、開口部ＯＡ１、ＯＡの形成領域に開口部を有するフォトレジスト膜を層間絶縁膜ＩＬ４上に形成し、このフォトレジスト膜をマスクとして層間絶縁膜ＩＬ４をエッチングすることにより、開口部ＯＡ１、ＯＡを形成する。パッド形成領域ＢＰの開口部ＯＡ１の底面には、配線Ｍ３が露出する。
次いで、図２６に示すように、開口部ＯＡ１、ＯＡ内を含む層間絶縁膜ＩＬ４上に、配線Ｍ４を形成する。例えば開口部ＯＡ１、ＯＡ内を含む層間絶縁膜ＩＬ４上に、導電性膜として、アルミニウム膜、およびチタン／窒化チタン膜よりなる積層膜を、スパッタリング法などを用いて順次堆積する。次いで、上記積層膜をフォトリソグラフィ技術およびエッチング技術を使用してパターニングすることにより配線Ｍ４を形成する。この配線Ｍ４の膜厚は、３〜４μｍ程度である。
ここで、トランス形成領域１Ａにおいては、上層のコイルＣＬ２を配線Ｍ４と同層で形成する。即ち、上記積層膜をパターニングする際、トランス形成領域１Ａにおいては、前述した渦巻き状の導電性膜（コイルＣＬ２）を形成する（図３参照）。また、本実施の形態においては、前述したように、上記周辺回路形成領域１Ｂの配線Ｍ４と同層の配線Ｍ４を、シールリング形成領域１Ｃの配線Ｍ３上に囲み配線として形成する。
次いで、図２７および図２８に示すように、コイルＣＬ２および配線Ｍ４上に、保護膜ＰＲＯとして、絶縁膜を形成する。ここでは、絶縁膜として、例えば、窒化シリコン膜ＰＲＯａとポリイミド膜ＰＲＯｂとの積層膜を形成する。まず、図２７に示すように、コイルＣＬ２および配線Ｍ４上に、ＣＶＤ法などを用いて窒化シリコン膜ＰＲＯａを堆積する。次いで、図２８に示すように、窒化シリコン膜ＰＲＯａ上の図示しないフォトレジスト膜をマスクとして、配線Ｍ４のパッド領域ＰＤ２上の窒化シリコン膜ＰＲＯａをエッチング除去することにより、パッド領域ＰＤ２の配線Ｍ４を露出させる。
次いで、パッド領域ＰＤ２および窒化シリコン膜ＰＲＯａ上に、感光性のポリイミド膜ＰＲＯｂを塗布する。例えば、ＳＯＩ基板Ｓの表面に、ポリイミドの前駆体液を回転塗布した後、乾燥させることによりポリイミド膜ＰＲＯｂを形成する。次いで、感光性のポリイミド膜ＰＲＯｂを、露光・現像することによりパッド領域ＰＤ２上のポリイミド膜ＰＲＯｂを除去し、開口部ＯＡ２を形成する（図２参照）。この際、シールリング形成領域１Ｃの配線Ｍ３の上方のポリイミド膜ＰＲＯｂも除去する。この後、熱処理を施し、ポリイミド膜ＰＲＯｂを硬化させる。
その後、ウエハ状のＳＯＩ基板Ｓをチップ領域毎に切断（ダイシング）して複数の半導体チップに分割（個片化）する。これにより、ＳＯＩ基板Ｓ（半導体ウエハ）の各チップ領域から半導体チップが取得される。なお、ダイシングの前に、ＳＯＩ基板Ｓの裏面研削を行い、ＳＯＩ基板Ｓを薄膜化してもよい。
そして、切り出された半導体チップのパッド領域ＰＤ２と他の半導体チップのパッド領域との間をワイヤなどで接続することにより、２つの半導体チップ間が電気的に接続された半導体装置が形成される（図１参照）。
（実施の形態２）
本実施の形態においては、実施の形態１で説明した半導体装置の適用箇所例について説明する。図２９は、本実施の形態の半導体装置の構成を示すブロック図である。図３０は、本実施の形態の半導体装置の構成を示す平面図である。
図２９に示す半導体装置は、チップＣＨ１とチップＣＨ２がワンパッケージ化されている。
チップＣＨ１は、送信回路Ｔｘに接続されたコイルＣＬ１と、コイルＣＬ２とからなるトランスを有する。コイルＣＬ２は、チップＣＨ２の受信回路Ｒｘにパッド領域ＰＤ２およびワイヤＷを介して接続されている。なお、図２９および図３０において、パッド領域ＰＤ２は四角で示してある。
また、チップＣＨ１は、受信回路Ｒｘおよび論理回路Ｌｏｇｉｃを有する。論理回路Ｌｏｇｉｃは、チップＣＨ１の送信回路Ｔｘおよび受信回路Ｒｘと接続され、論理回路Ｌｏｇｉｃは、複数のパッド領域ＰＤ２と接続されている。
チップＣＨ２は、送信回路Ｔｘに接続されたコイルＣＬ４と、コイルＣＬ３とからなるトランスを有する。コイルＣＬ３は、チップＣＨ１の受信回路Ｒｘにパッド領域ＰＤ２およびワイヤＷを介して接続されている。
また、チップＣＨ２は、受信回路Ｒｘおよび論理回路Ｌｏｇｉｃを有する。論理回路Ｌｏｇｉｃは、チップＣＨ２の送信回路Ｔｘおよび受信回路Ｒｘと接続され、論理回路Ｌｏｇｉｃは、複数のパッド領域ＰＤ２と接続されている。
図３０に示すように、チップＣＨ１のコイルＣＬ２は、ワイヤＷを介してチップＣＨ２の受信回路Ｒｘと接続されている。コイルＣＬ２の下層には、図示しないコイル（ＣＬ１）が配置され、チップＣＨ１の送信回路Ｔｘと図示しない配線を介して接続されている。
また、チップＣＨ２のコイルＣＬ３は、ワイヤＷを介してチップＣＨ１の受信回路Ｒｘと接続されている。コイルＣＬ３の下層には、図示しないコイル（ＣＬ４）が配置され、チップＣＨ２の送信回路Ｔｘと図示しない配線を介して接続されている。
例えば、チップＣＨ２には、論理回路Ｌｏｇｉｃが配置されている。チップＣＨ２において、論理回路Ｌｏｇｉｃ、送信回路Ｔｘおよび受信回路Ｒｘなどよりなる周辺回路は、複数のパッド領域ＰＤ２と図示しない配線を介して接続されている。また、チップＣＨ１において、論理回路Ｌｏｇｉｃ、送信回路Ｔｘおよび受信回路Ｒｘなどよりなる周辺回路は、複数のパッド領域ＰＤ２と図示しない配線を介して接続されている。
チップＣＨ１およびＣＨ２のパッド領域ＰＤ２は、ワイヤＷを介してリードＲＤと接続されている。
このような半導体装置において、チップＣＨ２の論理回路Ｌｏｇｉｃ、送信回路Ｔｘおよび受信回路Ｒｘなどよりなる周辺回路部およびトランス（コイルＣＬ１、ＣＬ２）部に、実施の形態１の構成（図２等参照）を適用することができる。
また、チップＣＨ１の論理回路Ｌｏｇｉｃ、送信回路Ｔｘおよび受信回路Ｒｘなどよりなる周辺回路部およびトランス（コイルＣＬ３、ＣＬ４）部に、実施の形態１の構成（図２等参照）を適用することができる。
（実施の形態３）
本実施の形態においては、実施の形態１の各種応用例について説明する。
＜応用例１＞
実施の形態１においては、パッド領域ＰＤ２を略中心として右巻きの一連のコイル部を有するコイルＣＬ２（シングルコイル、図３参照）を例示したが、コイルＣＬ２の形状に制限は無く、種々の形状のコイルを用いることができる。
図３１は、本実施の形態の応用例１のコイルの構成を示す平面図である。図３１に示すコイルＣＬ２は、２つのコイル部を有する。即ち、第１のパッド領域ＰＤ２を略中心として右巻きの一連のコイル部と、第２のパッド領域ＰＤ２を略中心として左巻きの一連のコイル部とを有し、これらの２つのコイル部の外側の端部がそれぞれ第３のパッド領域ＰＤ２と接続されている。
図３２は、本実施の形態の応用例１のコイルの他の構成を示す平面図である。図３２に示すコイルＣＬ２は、２つのコイル部を有する。即ち、第１のパッド領域ＰＤ２を略中心として右巻きの一連のコイル部と、第２のパッド領域ＰＤ２を略中心として右巻きの一連のコイル部とを有し、これらの２つのコイル部の外側の端部がそれぞれ第３のパッド領域ＰＤ２と接続されている。
このように、２つのコイル部と３つのパッド領域ＰＤ２を有する上層のコイルＣＬ２を用いてもよい。この場合、下層のコイルＣＬ１は、上層のコイルと同様の２つのコイル部を有するように構成される。このような、２つのコイル部を有するコイルを「ツインコイル」と呼ぶ。
図３３は、ツインコイルを用いた場合の半導体装置の要部断面図であり、図３４は、ツインコイルを用いた場合の半導体装置の要部平面図である。
図３３に示すように、上層のコイルＣＬ２と配線Ｍ４との距離ＤＭ４は、上層のコイルＣＬ２と配線Ｍ３との距離ＤＭ３より大きい（ＤＭ４＞ＤＭ３）。また、上層のコイルＣＬ２と配線Ｍ３との距離ＤＭ３は、上層のコイルＣＬ２と下層のコイルＣＬ１との間の距離（層間絶縁膜ＩＬ３とＩＬ４の膜厚の和、例えば、５μｍ程度）以上である。
図３４に示す、ラインＬ１は、上層のコイルＣＬ２と配線Ｍ４とのスペースを示す枠である。ラインＬ２は、上層のコイルＣＬ２と配線Ｍ３とのスペースを示す枠である。言い換えれば、配線Ｍ４は、ラインＬ１より外側（コイルＣＬ２側とは逆側の領域）に配置され、配線Ｍ３は、ラインＬ１より外側に配置される。
このように、上層のコイルＣＬ２と配線Ｍ４との距離ＤＭ４を、上層のコイルＣＬ２と配線Ｍ３との距離ＤＭ３より大きくし、さらに、上層のコイルＣＬ２と配線Ｍ３との距離ＤＭ３を、上層のコイルＣＬ２と下層のコイルＣＬ１との間の距離（層間絶縁膜ＩＬ３とＩＬ４の膜厚の和）以上とする。これにより、ツインコイルを用いる場合においても、実施の形態１の場合と同様に、高い電圧差が生じやすいコイルＣＬ２と配線Ｍ４との間や、コイルＣＬ２と配線Ｍ３との間の絶縁耐圧を向上させることができる。
図３５は、ツインコイルを用いた場合の半導体装置（パッケージ）の構成例を示す平面図である。図３５に示す半導体装置は、チップＣＨ１とチップＣＨ２がワンパッケージ化されている。なお、コイルとしてツインコイルを用い、２つのコイル部（図示せず）と３つのパッド領域ＰＤ２を有する他は、実施の形態２（図３０）の場合と同様であるため、その詳細な説明を省略する。
＜応用例２＞
実施の形態１においては、トランス形成領域１Ａ等を、シリコン層Ｓｃを貫通するディープトレンチ絶縁膜ＤＴＩで囲む構成とし、トランス形成領域１Ａのウエル電位の変動を抑制したが、さらに、トランス形成領域１Ａのウエル電位を固定してもよい。
図３６は、本実施の形態の応用例２の半導体装置の構成を示す要部断面図である。図３６に示すように、応用例２の半導体装置においては、トランス形成領域１Ａのシリコン層Ｓｃ中に、ｎ型ウエルＮＷが形成されている。
そして、このｎ型ウエルＮＷ中には、ｎ型半導体領域ＮＬが形成され、このｎ型半導体領域ＮＬは、プラグＰ１を介して配線Ｍ１と接続されている。例えば、この配線Ｍ１を介して、接地電位線とｎ型半導体領域ＮＬとを接続する。これにより、トランス形成領域１Ａのｎ型ウエルＮＷが、接地電位に固定される。このように、トランス形成領域１Ａを、シリコン層Ｓｃを貫通するディープトレンチ絶縁膜ＤＴＩで囲む構成とし、さらに、トランス形成領域１Ａのｎ型ウエルＮＷを所定の電位（例えば、接地電位）に固定することにより、下層のコイルＣＬ１とｐ型ウエルＰＷ間の容量の変動を、さらに小さくでき、コイル間における電気信号の伝達精度を向上し、動作の安定化を図ることができる。
ｎ型半導体領域ＮＬは、例えば、実施の形態１で説明したＭＩＳＦＥＴ（ＮＴ）のソース、ドレイン領域ＳＤと同じイオン注入工程で形成することができる。また、ｎ型半導体領域ＮＬと接続されるプラグＰ１、配線Ｍ１は、実施の形態１で説明したプラグＰ１、配線Ｍ１と同様に形成することができる。
また、支持基板Ｓａにも、所定の電位（例えば、接地電位）を印加してもよい。このように、支持基板Ｓａの電位を所定の電位（例えば、接地電位）に固定することによっても、トランス形成領域１Ａのウエルの電位の変動を小さくすることができる。
また、ｎ型半導体領域ＮＬ、ｎ型ウエルＮＷおよびシリコン層Ｓｃをすべてｎ型にすることで、電位の固定を強固にすることができる。また、ｎ型半導体領域ＮＬ、ｎ型ウエルＮＷおよびシリコン層Ｓｃに対応する領域をｐ型としても、電位の固定を強固にすることができる。
＜応用例３＞
図３７は、本実施の形態の応用例３のコイルの構成を示す平面図である。図３７に示すコイルＣＬ２は、２つのコイル部を有する。即ち、第１のパッド領域ＰＤ２を略中心として右巻きの一連のコイル部と、第２のパッド領域ＰＤ２を略中心として左巻きの一連のコイル部とを有し、これらの２つのコイル部の外側の端部がそれぞれ第３のパッド領域ＰＤ２と接続されている。
そして、この図３７においては、パッド領域ＰＤ２の形状が、八角形である。このように、一巻きのコイルの形状を八角形とし、その内部に配置されるパッド領域ＰＤ２の形状も、一巻きのコイルの形状と対応させ、八角形としてもよい。さらに、２つのコイル部間に設けられるパッド領域ＰＤ２も、２つのコイルの最外周のコイルの巻きの形状と対応するように、八角形としてもよい。
このように、コイル部内およびコイル部間に配置されるパッド領域ＰＤ２の形状をコイルの巻きの形状と対応させることにより、コイル面積を小さくすることができる。
なお、本応用例においては、パッド領域ＰＤ２の形状として八角形を例に説明したが、六角形など、四角形より辺の数が多い他の多角形としてもよい。また、多角形においては、各辺の長さの差が小さく、より正多角形状に近い方が好ましい。
＜応用例４＞
本応用例においては、パッド領域ＰＤ１上の開口部ＯＡ１の形状について説明する。図３８は、パッド領域上の開口部の形状と、配線の形状との関係を示す図である。図３８（Ａ）は、パッド領域ＰＤ１上の開口部ＯＡ１の平面形状を八角形状とした場合、（Ｂ）は、パッド領域ＰＤ１上の開口部ＯＡ１の平面形状を四角形状とした場合を示す。
図３８（Ｂ）に示すように、パッド領域ＰＤ１上の開口部ＯＡ１の平面形状を四角形状とした場合には、四角形の角部（Ｃ−Ｃ部）において、配線Ｍ４がオーバーハング形状となり、配線Ｍ４を覆う絶縁膜（ここでは、窒化シリコン膜ＰＲＯａ）に割れが生じる場合がある。一方、四角形の直線部（Ｂ−Ｂ部）においては、配線Ｍ４の膜厚差が小さい。
これに対し、図３８（Ａ）に示すように、パッド領域ＰＤ１上の開口部ＯＡ１の平面形状を八角形状とした場合には、八角形の角部（Ｃ−Ｃ部）において、配線Ｍ４のオーバーハング形状が改善され、八角形の直線部（Ｂ−Ｂ部）との形状差が緩和される。
このように、パッド領域ＰＤ１上の開口部ＯＡ１の平面形状を八角形や六角形など、四角形より辺の数が多い他の多角形とすることにより、角部の角度を大きくでき、角部における絶縁膜（ここでは、窒化シリコン膜ＰＲＯａ）の割れの発生を低減することができる。
特に、コイルＣＬ１、ＣＬ２間の絶縁耐圧を確保するため、コイルＣＬ１、ＣＬ２間の絶縁膜の膜厚を大きくした場合には、パッド領域ＰＤ１上の開口部ＯＡ１の平面形状を大きく、深く形成せざるを得ない。このため、パッド領域ＰＤ１上の開口部ＯＡ１の平面形状において、ラウンド化される角部の割合が直線部に対して小さくなるため、角部における絶縁膜（ここでは、窒化シリコン膜ＰＲＯａ）の割れが生じやすい。また、配線Ｍ４の材料としてＡｌ材料を用いた場合には、Ａｌ材料がその上部に形成される絶縁膜（ここでは、窒化シリコン膜ＰＲＯａ）より柔らかいため、Ａｌ材料の変化に絶縁膜（ここでは、窒化シリコン膜ＰＲＯａ）の変化が追従できず、割れが生じやすい。
これに対し、パッド領域ＰＤ１上の開口部ＯＡ１の平面形状を四角形より辺の数が多い他の多角形とすることにより、角部の角度を大きくでき、角部における絶縁膜の割れの発生を低減することができる。
図３９は、パッド領域上の開口部の断面形状を示す図である。図３８（Ｂ）を参照しながら説明したように、パッド領域ＰＤ１上の開口部ＯＡ１の平面形状を四角形状とした場合には、角部（Ｃ−Ｃ部）において、配線Ｍ４がオーバーハング形状となり、配線Ｍ４を覆う絶縁膜（ここでは、窒化シリコン膜ＰＲＯａ）に割れが生じやすい。そこで、図３９に示すように、開口部ＯＡ１の側面の上部をテーパー形状としてもよい。言い換えれば、開口部ＯＡ１の側面の上部にテーパー面ＴＰを設ける。このテーパー面ＴＰと配線Ｍ３との角度（テーパー角度）は、例えば、４５°程度であり、２０°以上９０°未満の範囲で調整することが好ましい。
このように、開口部ＯＡ１の側面の上部をテーパー形状とすれば、開口部ＯＡ１の平面形状が四角形状であっても、配線Ｍ４を覆う絶縁膜（ここでは、窒化シリコン膜ＰＲＯａ）の割れの発生を低減することができる。
このように、開口部ＯＡ１の側面の上部をテーパー形状とするには、例えば、上記エッチング工程において、フォトレジスト膜（図示せず）をマスクとしたウエットエッチングにより、層間絶縁膜ＩＬ４を０．２μｍ〜０．３μｍ（ここでは、０．２５μｍ（約３％））程度の膜厚分をエッチングした後、フォトレジスト膜をマスクとしたドライエッチングにより、配線Ｍ３（パッド領域ＰＤ１）が露出するまで残りの層間絶縁膜ＩＬ４をエッチングする。例えば、ウエットエッチングには、フッ酸溶液（フッ化水素酸）を用い、ドライエッチングには、フッ素系ガスを用いることができる。
なお、開口部ＯＡ１の側面全体をテーパー形状としてもよい。また、開口部ＯＡ１の平面形状を八角形状としつつ、開口部ＯＡ１の側面の上部をテーパー形状としてもよい。
（実施の形態４）
本実施の形態においては、ＨＤＰ膜ＩＬ４ａまたは層間絶縁膜ＩＬ４を分割するためのダミー配線について説明する。図４０は、本実施の形態の半導体装置の構成を示す断面図である。図４１は、本実施の形態の半導体装置のダミー配線の形状を示す平面図である。ダミー配線ＤＭＭ３以外の構成は、実施の形態１の場合と同様であるため、その説明を省略する。
図４０に示すように、本実施の形態においては、素子形成領域ＢＥに、配線Ｍ３と同層の配線であるダミー配線ＤＭＭ３が配置されている。図４１に示すように、例えば、ダミー配線ＤＭＭ３の平面形状を格子状とすることができる。例えば、周辺回路を構成する複数の論理回路のブロックエリアＢＡを囲むようにダミー配線ＤＭＭ３を格子状に設ける。ブロックエリアＢＡには、ＭＩＳＦＥＴ（ＮＴ、ＰＴ）などの素子が形成される。
このように、ダミー配線ＤＭＭ３を設けることで、ＨＤＰ膜ＩＬ４ａを分割することができ、ＨＤＰ膜ＩＬ４ａに起因する膜応力を緩和することができる。なお、ダミー配線ＤＭＭ３の平面形状は、上記格子状に限定させるものではなく、論理回路のブロックエリアＢＡ間を利用して点在させてもよい。このような、ダミー配線ＤＭＭ３は、ＭＩＳＦＥＴなどの半導体素子の結線を行い、論理回路を構成するものではない。よって、回路動作に寄与するものではなく、ダミー配線ＤＭＭ３は、例えば、フローティング状態または所定の電位に固定される。
図４２は、本実施の形態の半導体装置の他の構成を示す断面図である。図４２に示す半導体装置は、配線Ｍ３と同層の配線であるダミー配線ＤＭＭ３と、配線Ｍ４と同層の配線であるダミー配線ＤＭＭ４との積層配線を有する。このように、積層配線よりなるダミー配線（ＤＭＭ３、ＤＭＭ４）を設けることで、層間絶縁膜ＩＬ４全体を分割することができ、比較的厚く形成される層間絶縁膜ＩＬ４に起因する膜応力を緩和することができる。この積層配線よりなるダミー配線（ＤＭＭ３、ＤＭＭ４）の平面形状に限定は無く、例えば、図４１に示すような格子状とすることができる。
（実施の形態５）
図４３は、本実施の形態の半導体装置の構成を示すブロック図である。図４４および図４５は、本実施の形態の半導体装置の構成を示す平面図である。図４４は、実施の形態１で説明したシングルコイルを用いた場合であり、図４５は、実施の形態３で説明したツインコイルを用いた場合である。
図４３および図４４に示す半導体装置においても、実施の形態２の場合と同様に、チップＣＨ１とチップＣＨ２がワンパッケージ化されている。
図４３および図４４に示すように、チップＣＨ１は、送信回路Ｔｘに接続されたコイルＣＬ１と、コイルＣＬ２とからなるトランスを有する。コイルＣＬ２は、チップＣＨ２の受信回路Ｒｘにパッド領域ＰＤ２およびワイヤＷを介して接続されている。
また、チップＣＨ１は、実施の形態２の場合と同様に、受信回路Ｒｘおよび論理回路Ｌｏｇｉｃを有する。論理回路Ｌｏｇｉｃは、チップＣＨ１の送信回路Ｔｘおよび受信回路Ｒｘと接続され、論理回路Ｌｏｇｉｃは、複数のパッド領域ＰＤ２と接続されている。
チップＣＨ２は、実施の形態２の場合と同様に、送信回路Ｔｘに接続されたコイルＣＬ４と、コイルＣＬ３とからなるトランスを有する。コイルＣＬ３は、チップＣＨ１の受信回路Ｒｘにパッド領域ＰＤ２およびワイヤＷを介して接続されている。また、チップＣＨ２は、受信回路Ｒｘおよび論理回路Ｌｏｇｉｃを有する。論理回路Ｌｏｇｉｃは、チップＣＨ２の送信回路Ｔｘおよび受信回路Ｒｘと接続され、論理回路Ｌｏｇｉｃは、複数のパッド領域ＰＤ２と接続されている。
ここで、本実施の形態の半導体装置においては、温度制御信号の送受信を行う機能が追加され、トランス（ＣＬ５、ＣＬ６）、受信回路Ｒｘａおよび送信回路Ｔｘａが設けられている。なお、他の構成は、実施の形態２の場合と同様であるため、その詳細な説明を省略する。
即ち、チップＣＨ２には、送信回路Ｔｘａに接続されたコイルＣＬ６と、コイルＣＬ５とからなるトランスが追加されている。また、チップＣＨ２には、送信回路Ｔｘａが追加されている。この送信回路は、例えば、温度制御信号の送信を行う。
このように、本実施の形態においては、高電圧領域ＨＣ側のチップＣＨ２に、２つのトランスを設け、低電圧領域ＬＣ側のチップＣＨ１に、１つのトランス（ＣＬ１、ＣＬ２）が設けられている。チップＣＨ２は、チップＣＨ１より大きい。
ここで、本実施の形態においては、チップＣＨ１に、１つのトランスがチップＣＨ１の長辺側の略中央部に配置され、このトランスと接続されるチップＣＨ２の受信回路ＲｘがチップＣＨ２の長辺側の略中央部に配置されている。また、チップＣＨ２の２つのトランスは、チップＣＨ２の長辺側の略中央部に配置する受信回路Ｒｘの両側に配置されている。そして、チップＣＨ１の長辺側の略中央部に配置されているトランスの両側には、２つの受信回路Ｒｘ、Ｒｘａが配置されている。チップＣＨ２の２つのトランスと、チップＣＨ１の２つの受信回路Ｒｘ、Ｒｘａは、それぞれ対向して配置されている。
図４３に示すように、例えば、ＩＧＢＴ回路の温度センサーから出力された温度制御信号が、パッド領域ＰＤ２を介してチップＣＨ２に入力される。この温度制御信号は、制御回路ＣＣを介して論理回路Ｌｏｇｉｃに入力され、さらに、送信回路Ｔｘａに伝送される。そして、温度制御信号は、コイルＣＬ５とコイルＣＬ６とからなるトランスを介してチップＣＨ２の受信回路Ｒｘａに入力される。
このように、３つのトランスを有する場合には、送信側のパッド領域ＰＤ２、即ち、トランスに接続されるパッド領域ＰＤ２と、受信側のパッド領域ＰＤ２、即ち、受信回路Ｒｘとの組み合わせを対応するように配置する。これにより、送信側のパッド領域ＰＤ２と受信側のパッド領域ＰＤ２とを接続するワイヤＷが交差することがなく、ワイヤＷ間のショートを防止することができ、また、ワイヤＷによる接続が容易となる。また、短いワイヤＷで電気的接続が可能となる。
図４５に示すツインコイルを用いた場合も同様である。即ち、チップＣＨ１に、１つのトランスがチップＣＨ１の長辺側の略中央部に配置され、このトランスと接続されるチップＣＨ２の受信回路ＲｘがチップＣＨ２の長辺側の略中央部に配置されている。また、チップＣＨ２の２つのトランスは、チップＣＨ２の長辺側の略中央部に配置する受信回路Ｒｘの両側に配置されている。そして、チップＣＨ１の長辺側の略中央部に配置されているトランスの両側には、２つの受信回路Ｒｘ、Ｒｘａが配置されている。チップＣＨ２の２つのトランスと、チップＣＨ１の２つの受信回路Ｒｘ、Ｒｘａは、それぞれ対向して配置されている。このようにツインコイルを用いた場合においても、上記レイアウトとすることにより、ワイヤＷが交差して配置されることを防止でき、短いワイヤＷで電気的接続が可能となる。なお、シングルコイルを用いる方が、ツインコイルを用いるよりも半導体装置の省面積化を図ることができ点で有利である。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、実施の形態１においては、配線Ｍ１〜配線Ｍ３をパターニングにより形成したが、層間絶縁膜中に設けた配線溝に導電性膜を埋め込む、いわゆる“ダマシン法”を用いて配線Ｍ１〜配線Ｍ３を形成してもよい。
また、実施の形態１においては、ＳＯＩ基板を例に説明したが、いわゆる“バルク基板”を用いてもよい。
［付記１］
第１領域と、第２領域と、前記第１領域と前記第２領域とを囲む第３領域とを有する基板と、
前記基板の上方に形成された第１絶縁膜と、
前記第１絶縁膜の上に形成された第１コイルおよび第１配線と、
前記第１コイルおよび前記第１配線の上に形成された第２絶縁膜と、
前記第２絶縁膜の上に形成された第２配線と、
前記第２配線の上に形成された第３絶縁膜と、
前記第３絶縁膜の上に形成された第２コイルおよび第３配線と、
を有し、
前記第１コイルおよび前記第２コイルは、前記第１領域に形成され、
前記第２配線および前記第２配線と接続される能動素子は、前記第２領域に形成され、
前記第３領域に、前記第１領域と前記第２領域とを囲む形状に形成され、前記第２配線と同層の配線よりなる第１囲み配線を有する、半導体装置。
［付記２］
付記１記載の半導体装置において、
前記第１囲み配線の上に形成された第２囲み配線であって、前記第３領域に、前記第１領域と前記第２領域とを囲む形状に形成され、前記第３配線と同層の配線よりなる第２囲み配線を有する、半導体装置。
［付記３］
第１半導体チップと第２半導体チップとを含む半導体装置であって、
前記第１半導体チップは、
第１送信回路と、
前記第１送信回路と接続される第１コイルと、第２コイルとを有する第１トランスと、
第１受信回路と、
前記第１受信回路と接続される第１受信パッドと、
第２受信回路と、
前記第２受信回路と接続される第２受信パッドと、を有し、
前記第２半導体チップは、
第３受信回路と、
前記第３受信回路と接続される第３受信パッドと、
第２送信回路と、
前記第２送信回路と接続される第３コイルと、第４コイルとを有する第２トランスと、
第３送信回路と、
前記第３送信回路と接続される第５コイルと、第６コイルとを有する第３トランスと、を有し、
前記第１半導体チップの前記第２コイルの両側に、前記第１受信パッドと前記第２受信パッドが配置され、
前記第２半導体チップの前記第３受信パッドの両側に、前記第４コイルと前記第６コイルが配置され、
前記第２コイルと前記第３受信パッドとは、導電性の第１接続用部材を介して電気的に接続され、
前記第４コイルと前記第１受信パッドとは、導電性の第２接続用部材を介して電気的に接続され、
前記第６コイルと前記第２受信パッドとは、導電性の第３接続用部材を介して電気的に接続され、
前記第１接続用部材、前記第２接続用部材および前記第３接続用部材は、交差しない、半導体装置。
１Ａ トランス形成領域
１Ｂ 周辺回路形成領域
１Ｃ シールリング形成領域
ＢＡ ブロックエリア
ＢＥ 素子形成領域
ＢＰ パッド形成領域
ＣＣ 制御回路
ＣＨ１ チップ
ＣＨ２ チップ
ＣＬ１ コイル
ＣＬ２ コイル
ＣＬ３ コイル
ＣＬ４ コイル
ＣＬ５ コイル
ＣＬ６ コイル
ＤＭ３ 距離
ＤＭＭ３ ダミー配線
ＤＭＭ４ ダミー配線
ＤＰ１ ダイパッド
ＤＰ２ ダイパッド
ＤＭ４ 距離
ＤＴ 溝
ＤＴＩ ディープトレンチ絶縁膜
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＨＣ 高電圧領域
ＩＬ１ 層間絶縁膜
ＩＬ２ 層間絶縁膜
ＩＬ３ 層間絶縁膜
ＩＬ４ 層間絶縁膜
ＩＬ４ａ ＨＤＰ膜
ＩＬ４ｂ Ｐ−ＴＥＯＳ膜
ＩＬ４ｃ Ｐ−ＴＥＯＳ膜
Ｌ１ ライン
Ｌ２ ライン
ＬＣ 低電圧領域
Ｍ１ 配線
Ｍ２ 配線
Ｍ３ 配線
Ｍ４ 配線
ＮＴ ＭＩＳＦＥＴ
ＮＷ ｎ型ウエル
ＯＡ 開口部
ＯＡ１ 開口部
ＯＡ２ 開口部
Ｐ１ プラグ
Ｐ２ プラグ
Ｐ３ プラグ
ＰＣ 周辺回路
ＰＤ１ パッド領域
ＰＤ２ パッド領域
ＰＬ ｐ型半導体領域
ＰＲＯ 保護膜
ＰＲＯａ 窒化シリコン膜
ＰＲＯｂ ポリイミド膜
ＰＴ ＭＩＳＦＥＴ
Ｒｘ 受信回路
Ｒｘａ 受信回路
ＰＷ ｐ型ウエル
Ｓ 基板
Ｓａ 支持基板
Ｓｂ 絶縁層
Ｓｃ シリコン層
ＳＤ ソース・ドレイン領域
ＳＴ 素子分離領域
ＴＰ テーパー面
Ｔｘ 送信回路
Ｔｘａ 送信回路
Ｗ ワイヤ

Claims (19)

  1. 主面を有する基板と、
    前記基板の前記主面に形成された第１絶縁膜と、
    前記第１絶縁膜の上に形成された第１コイルおよび第１配線と、
    前記第１コイルおよび前記第１配線の上に形成された第２絶縁膜と、
    前記第２絶縁膜の上に形成された第２配線と、
    前記第２配線の上に形成された第３絶縁膜と、
    前記第３絶縁膜の上に形成された第２コイルおよび第３配線と、
    を有し、
    前記第１コイルは、平面視において前記第２コイルと重なっており、
    前記第２コイルと前記第３配線との最短距離は、断面視において前記第１コイルと前記第２コイルとの最短距離より大きく、
    前記第２コイルと前記第３配線の最短距離上には、断面視において配線が配置されていない、半導体装置。
  2. 請求項１記載の半導体装置において、
    平面視における前記第２コイルと前記第２配線との最短距離は、断面視における前記第１コイルと前記第２コイルとの最短距離よりも大きく、
    平面視における前記第２コイルと前記第２配線の最短距離上に位置する前記第２絶縁膜は、断面視において配線が配置されていない、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第１コイルと前記第２コイルの間には、断面視において配線が配置されていない、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記第２配線、前記第２コイルおよび前記第３配線のそれぞれの膜厚は、前記基板の膜厚方向において３μｍ以上である、半導体装置。
  5. 請求項４記載の半導体装置において、
    前記第２絶縁膜および前記第３絶縁膜は、無機絶縁膜よりなる、半導体装置。
  6. 請求項５記載の半導体装置において、
    前記第１コイルと前記第２コイルとの間に位置する前記第２絶縁膜および前記第３絶縁膜の膜厚の和は、前記基板の膜厚方向において５μｍ以上である、半導体装置。
  7. 請求項３記載の半導体装置において、
    前記第２コイルと前記第３配線との最短距離は、平面視における前記第２コイルと前記第２配線との最短距離より大きい、半導体装置。
  8. 請求項３記載の半導体装置において、
    前記第２コイルは、第１パッド、第２パッド、および前記第１パッドを囲むコイル部を含み、
    前記コイル部の一端は、前記第１パッドに接続されており、
    前記コイル部の他端は、前記第２パッドに接続されており、
    前記第１および第２パッドのそれぞれの平面形状は、四角形より辺の数が多い多角形状である、半導体装置。
  9. 請求項１記載の半導体装置において、
    前記第２配線と、前記第３配線とは、前記第３絶縁膜中に形成された開口部において接続され、
    前記開口部の平面形状は、四角形より辺の数が多い多角形状である、半導体装置。
  10. 第１ダイパッド上に搭載された第１半導体チップと、
    前記第１半導体チップと並んで配置され、且つ第２ダイパッド上に搭載された第２半導体チップと、
    第１および第２ダイパッドの外側に配置された複数のリードと、
    前記第１半導体チップと前記第２半導体チップを接続し、前記複数のリードと前記第１および第２半導体チップとを接続する複数のボンディングワイヤと、
    前記第１および第２半導体チップ、前記第１および第２ダイパッド、前記複数のボンディングワイヤおよび前記複数のリードの一部を樹脂で封止する封止体と、を備え、
    前記複数のリードは、平面視において、前記第２ダイパッドよりも前記第１ダイパッドの近くに配置された複数の第１リードおよび前記第１ダイパッドよりも前記第２ダイパッドの近くに配置され、且つ前記複数の第１リードの反対側に配置された複数の第２リードを含み、
    前記複数のボンディングワイヤは、前記複数の第１リードと前記第１半導体チップとを電気的に接続する複数の第１ワイヤ、前記複数の第２リードと前記第２半導体チップを電気的に接続する複数の第２ワイヤ、および前記第１半導体チップと前記第２半導体チップを接続する複数の第３ワイヤを含み、
    前記第１半導体チップは、
    第１主面を有する半導体基板と、
    前記半導体基板の前記第１主面上に形成された第１絶縁膜と、
    前記第１絶縁膜上に形成された複数の配線層と、を備え、
    前記複数の配線層は、第１配線層、第２配線層および第３配線層を含み、
    前記第１配線層は、前記第１絶縁膜上に形成され、且つ第２絶縁膜で覆われた、第１コイルおよび第１配線を含み、
    前記第２配線層は、前記第２絶縁膜上に形成され、且つ第３絶縁膜で覆われた第２配線を含み、
    前記第３配線層は、前記第３絶縁膜上に形成された第３配線および前記第３絶縁膜上に形成され、且つ平面視において前記第１コイルと重なる第２コイルを含み、
    前記第２コイルと前記第３配線の最短の距離は、断面視において前記第１コイルと前記第２コイルの最短の距離よりも大きく、
    前記第２コイルと前記第３配線の最短の距離上には、断面視において配線が配置されておらず、
    前記第１ダイパッドと前記第２ダイパッドは、電気的に接続されていない、半導体装置。
  11. 請求項１０記載の半導体装置において、
    平面視における前記第２コイルと前記第２配線との最短の距離は、断面視における前記第１コイルと前記第２コイルとの最短の距離よりも大きく、
    平面視における前記第２コイルと前記第２配線の最短の距離上に位置する前記第２絶縁膜は、断面視において配線が配置されていない、半導体装置。
  12. 請求項１０記載の半導体装置において、
    前記第１コイルと前記第２コイルの間には、断面視において配線が配置されていない、半導体装置。
  13. 請求項１０記載の半導体装置において、
    前記第３配線層は、前記第２コイルと前記第３配線を覆う第４絶縁膜を含む、半導体装置。
  14. 請求項１３記載の半導体装置において、
    前記第２絶縁膜および前記第３絶縁膜は、無機絶縁膜よりなる、半導体装置。
  15. 請求項１３記載の半導体装置において、
    断面視において、前記第２配線、前記第２コイルおよび前記第３配線のそれぞれは、前記半導体基板の膜厚方向において３μｍ以上の膜厚を有する、半導体装置。
  16. 請求項１５記載の半導体装置において、
    断面視において、前記第１コイルと前記第２コイルの間に位置する前記第２絶縁膜および前記第３絶縁膜の膜厚の和は、前記半導体基板の膜厚方向において５μｍ以上である、半導体装置。
  17. 請求項１２記載の半導体装置において、
    前記第２コイルと前記第３配線との最短距離は、平面視における前記第２コイルと前記第２配線との最短距離より大きい、半導体装置。
  18. 請求項１０記載の半導体装置において、
    前記第２コイルは、第１パッド、第２パッド、および前記第１パッドを取り囲むコイル部を含み、
    前記コイル部の一端は、前記第１パッドに接続されており、
    前記コイル部の他端は、前記第２パッドに接続されており、
    前記第１および第２パッドのそれぞれの平面形状は、四角形より辺の数が多い多角形状である、半導体装置。
  19. 請求項１０記載の半導体装置において、
    前記第２配線と前記第３配線は、断面視において前記第３絶縁膜の開口部においてお互いに接続されており、
    前記開口部の平面形状は、四角形より辺の数が多い多角形状である、半導体装置。
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