JP6216559B2

JP6216559B2 - Compound semiconductor device and manufacturing method thereof

Info

Publication number: JP6216559B2
Application number: JP2013152999A
Authority: JP
Inventors: 和清常信
Original assignee: トランスフォーム・ジャパン株式会社
Priority date: 2013-07-23
Filing date: 2013-07-23
Publication date: 2017-10-18
Anticipated expiration: 2033-07-23
Also published as: JP2015023258A

Description

本発明は、化合物半導体装置及びその製造方法に関する。 The present invention relates to a compound semiconductor device and a manufacturing method thereof.

窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を有している。このため、これらの特性を利用して窒化物半導体を高耐圧及び高出力の半導体デバイスに適用することについて種々の検討が行われている。例えば、窒化物半導体の一種であるＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きい。このため、ＧａＮは、高電圧動作及び高出力を得る電源用の半導体デバイスの材料として極めて有望である。 A nitride semiconductor has characteristics such as a high saturation electron velocity and a wide band gap. For this reason, various studies have been conducted on applying nitride semiconductors to high breakdown voltage and high output semiconductor devices using these characteristics. For example, the band gap of GaN, which is a kind of nitride semiconductor, is 3.4 eV, which is larger than the band gap of Si (1.1 eV) and the band gap of GaAs (1.4 eV). For this reason, GaN is extremely promising as a material for a semiconductor device for a power supply that obtains high voltage operation and high output.

窒化物半導体を用いた半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）についての報告が数多くなされている。例えば、ＧａＮを電子走行層、ＡｌＧａＮを電子供給層として用いたＧａＮ系ＨＥＭＴが注目されている。ＧａＮ系ＨＥＭＴは、高効率のスイッチ素子、電気自動車用等の高耐圧電力デバイス等として期待されている。 As semiconductor devices using nitride semiconductors, many reports have been made on field effect transistors, particularly high electron mobility transistors (HEMTs). For example, GaN-based HEMTs using GaN as an electron transit layer and AlGaN as an electron supply layer have attracted attention. GaN-based HEMTs are expected as high-efficiency switch elements, high-voltage power devices for electric vehicles, and the like.

このようなＧａＮ系ＨＥＭＴでは、ＡｌＧａＮとＧａＮとの格子定数の差に起因する歪みがＡｌＧａＮ層に生じ、この歪みに伴ってピエゾ分極が生じ、高濃度の２次元電子ガス（２ＤＥＧ：two-dimensional electron gas）がＡｌＧａＮ層下のＧａＮ層の上面近傍に発生する。このため、高い出力が得られるのである。 In such a GaN-based HEMT, a strain caused by the difference in lattice constant between AlGaN and GaN is generated in the AlGaN layer, and piezo polarization is generated in accordance with the strain, and a high concentration two-dimensional electron gas (2DEG: two-dimensional). electron gas) is generated near the upper surface of the GaN layer below the AlGaN layer. For this reason, a high output can be obtained.

但し、２次元電子ガスが高濃度で存在するために、ノーマリーオフ型のトランジスタの実現が困難である。この課題を解決するために種々の技術について検討が行われている。例えば、ゲート電極と電子供給層との間にｐ型ＧａＮ層を形成して２次元電子ガスを打ち消す技術等が提案されている。 However, since a two-dimensional electron gas is present at a high concentration, it is difficult to realize a normally-off transistor. In order to solve this problem, various techniques have been studied. For example, a technique has been proposed in which a p-type GaN layer is formed between a gate electrode and an electron supply layer to cancel two-dimensional electron gas.

しかしながら、ノーマリーオフ動作の実現のためにｐ型ＧａＮ層を形成すると、オン抵抗の低減が困難である。このように、従来の技術では、ノーマリーオフ型のトランジスタを実現しようとすると、トランジスタの他の特性が低下してしまう。 However, if a p-type GaN layer is formed to realize a normally-off operation, it is difficult to reduce the on-resistance. As described above, in the conventional technique, when a normally-off transistor is realized, other characteristics of the transistor are deteriorated.

特開２００９−２３９２７５号公報JP 2009-239275 A

本発明の目的は、オン抵抗を低減することができる化合物半導体装置及びその製造方法を提供することにある。 An object of the present invention is to provide a compound semiconductor device capable of reducing on-resistance and a method for manufacturing the same.

化合物半導体装置の一態様には、第１の窒化物半導体層と、前記第１の窒化物半導体層の上方に形成され、前記第１の窒化物半導体層よりもバンドギャップが大きい第２の窒化物半導体層と、前記第２の窒化物半導体層の上方に形成されたソース電極及びドレイン電極と、が設けられている。前記ソース電極及び前記ドレイン電極の間で、前記第２の窒化物半導体層の上方に形成されたｐ型の第３の窒化物半導体層と、前記第３の窒化物半導体層の上方に形成されたゲート電極と、が設けられている。前記第２の窒化物半導体層と前記ドレイン電極との間に形成された第４の窒化物半導体層と、前記第４の窒化物半導体層と前記ドレイン電極との間に形成され、前記第４の窒化物半導体層よりもバンドギャップが大きい第５の窒化物半導体層と、が設けられている。更に、前記ゲート電極と前記ドレイン電極との間で前記第１の窒化物半導体層及び前記第４の窒化物半導体層にオーミック接触した中間電極が設けられている。前記ソース電極は前記第１の窒化物半導体層にオーミック接触し、前記ドレイン電極は前記第４の窒化物半導体層にオーミック接触している。 In one embodiment of the compound semiconductor device, a first nitride semiconductor layer and a second nitride formed above the first nitride semiconductor layer and having a band gap larger than that of the first nitride semiconductor layer And a source semiconductor layer and a source electrode and a drain electrode formed above the second nitride semiconductor layer. A p-type third nitride semiconductor layer formed above the second nitride semiconductor layer and the third nitride semiconductor layer are formed between the source electrode and the drain electrode. And a gate electrode. A fourth nitride semiconductor layer formed between the second nitride semiconductor layer and the drain electrode; formed between the fourth nitride semiconductor layer and the drain electrode; And a fifth nitride semiconductor layer having a band gap larger than that of the nitride semiconductor layer. Furthermore, an intermediate electrode that is in ohmic contact with the first nitride semiconductor layer and the fourth nitride semiconductor layer is provided between the gate electrode and the drain electrode. The source electrode is in ohmic contact with the first nitride semiconductor layer, and the drain electrode is in ohmic contact with the fourth nitride semiconductor layer.

化合物半導体装置の製造方法の一態様では、第１の窒化物半導体層の上方に、前記第１の窒化物半導体層よりもバンドギャップが大きい第２の窒化物半導体層を形成し、前記第２の窒化物半導体層の上方にソース電極及びドレイン電極を形成する。前記ソース電極及び前記ドレイン電極の間で、前記第２の窒化物半導体層の上方に、ｐ型の第３の窒化物半導体層を形成し、前記第３の窒化物半導体層の上方にゲート電極を形成する。前記第２の窒化物半導体層と前記ドレイン電極との間に第４の窒化物半導体層を形成し、前記第４の窒化物半導体層と前記ドレイン電極との間に、前記第４の窒化物半導体層よりもバンドギャップが大きい第５の窒化物半導体層を形成する。前記ゲート電極と前記ドレイン電極との間で前記第１の窒化物半導体層及び前記第４の窒化物半導体層にオーミック接触する中間電極を形成する。前記ソース電極を前記第１の窒化物半導体層にオーミック接触させ、前記ドレイン電極を前記第４の窒化物半導体層にオーミック接触させる。 In one aspect of the method for manufacturing a compound semiconductor device, a second nitride semiconductor layer having a band gap larger than that of the first nitride semiconductor layer is formed above the first nitride semiconductor layer, and the second nitride semiconductor layer is formed. A source electrode and a drain electrode are formed above the nitride semiconductor layer. A p-type third nitride semiconductor layer is formed between the source electrode and the drain electrode above the second nitride semiconductor layer, and a gate electrode is formed above the third nitride semiconductor layer. Form. A fourth nitride semiconductor layer is formed between the second nitride semiconductor layer and the drain electrode, and the fourth nitride is formed between the fourth nitride semiconductor layer and the drain electrode. A fifth nitride semiconductor layer having a larger band gap than the semiconductor layer is formed. An intermediate electrode that is in ohmic contact with the first nitride semiconductor layer and the fourth nitride semiconductor layer is formed between the gate electrode and the drain electrode. The source electrode is in ohmic contact with the first nitride semiconductor layer, and the drain electrode is in ohmic contact with the fourth nitride semiconductor layer.

上記の化合物半導体装置等によれば、ノーマリーオフ動作の実現を可能にしながら、オン抵抗を低減することができる。 According to the above compound semiconductor device or the like, the on-resistance can be reduced while enabling a normally-off operation.

第１の実施形態に係る化合物半導体装置の構造を示す断面図である。It is sectional drawing which shows the structure of the compound semiconductor device which concerns on 1st Embodiment. 第２の実施形態に係る化合物半導体装置の構造を示す図である。It is a figure which shows the structure of the compound semiconductor device which concerns on 2nd Embodiment. 第２の実施形態に係る化合物半導体装置を製造する方法を工程順に示す断面図である。It is sectional drawing which shows the method of manufacturing the compound semiconductor device which concerns on 2nd Embodiment to process order. 図３Ａに引き続き、化合物半導体装置を製造する方法を工程順に示す断面図である。FIG. 3B is a cross-sectional view illustrating a method of manufacturing the compound semiconductor device in the order of steps subsequent to FIG. 3A. 第３の実施形態に係る化合物半導体装置の構造を示す図である。It is a figure which shows the structure of the compound semiconductor device which concerns on 3rd Embodiment. 第３の実施形態に係る化合物半導体装置を製造する方法を工程順に示す断面図である。It is sectional drawing which shows the method of manufacturing the compound semiconductor device which concerns on 3rd Embodiment in process order. 第４の実施形態に係る化合物半導体装置の構造を示す断面図である。It is sectional drawing which shows the structure of the compound semiconductor device which concerns on 4th Embodiment. 第５の実施形態に係る化合物半導体装置の構造を示す断面図である。It is sectional drawing which shows the structure of the compound semiconductor device which concerns on 5th Embodiment. 化合物半導体装置のレイアウトを示す図である。It is a figure which shows the layout of a compound semiconductor device. 第６の実施形態に係るディスクリートパッケージを示す図である。It is a figure which shows the discrete package which concerns on 6th Embodiment. 第７の実施形態に係るＰＦＣ回路を示す結線図である。It is a connection diagram which shows the PFC circuit which concerns on 7th Embodiment. 第８の実施形態に係る電源装置を示す結線図である。It is a connection diagram which shows the power supply device which concerns on 8th Embodiment. 第９の実施形態に係る増幅器を示す結線図である。It is a connection diagram which shows the amplifier which concerns on 9th Embodiment.

本願発明者は、ｐ型ＧａＮ層を用いてノーマリーオフ動作の実現を図った従来の化合物半導体装置においてオン抵抗の低減が困難である原因について検討を行った。この結果、ノーマリーオフ動作の実現のためには電子供給層を薄くすることが望まれるが、電子供給層を薄くすると十分な２ＤＥＧを確保できずオン抵抗が高くなることが一因となっていることが判明した。本願発明者は、これらの知見に基づいて、主としてノーマリーオフ動作に寄与する部分、及び主としてオン抵抗の低減に寄与する部分を個別に設けることに想到した。 The inventor of the present application has examined the cause of the difficulty in reducing the on-resistance in a conventional compound semiconductor device that achieves a normally-off operation using a p-type GaN layer. As a result, in order to realize a normally-off operation, it is desirable to make the electron supply layer thin. However, if the electron supply layer is made thin, sufficient 2DEG cannot be secured and the on-resistance is increased. Turned out to be. Based on these findings, the inventor of the present application has come up with the idea of separately providing a part that mainly contributes to a normally-off operation and a part that mainly contributes to a reduction in on-resistance.

以下、実施形態について添付の図面を参照しながら具体的に説明する。 Hereinafter, embodiments will be described in detail with reference to the accompanying drawings.

（第１の実施形態）
先ず、第１の実施形態について説明する。第１の実施形態はＧａＮ系ＨＥＭＴの一例である。図１は、第１の実施形態に係る化合物半導体装置の構造を示す断面図である。 (First embodiment)
First, the first embodiment will be described. The first embodiment is an example of a GaN-based HEMT. FIG. 1 is a cross-sectional view showing the structure of the compound semiconductor device according to the first embodiment.

第１の実施形態では、図１に示すように、窒化物半導体層１０１の上方に、窒化物半導体層１０１よりもバンドギャップが大きい窒化物半導体層１０２が形成され、窒化物半導体層１０２の上方にソース電極１１３ｓ及びドレイン電極１１３ｄが形成されている。ソース電極１１３ｓ及びドレイン電極１１３ｄの間で、窒化物半導体層１０２の上方にｐ型の窒化物半導体層１０３が形成され、窒化物半導体層１０３の上方にゲート電極１１３ｇが形成されている。窒化物半導体層１０２とドレイン電極１１３ｄとの間に窒化物半導体層１０４が形成され、窒化物半導体層１０４とドレイン電極１１３ｄとの間に、窒化物半導体層１０４よりもバンドギャップが大きい窒化物半導体層１０５が形成されている。ゲート電極１１３ｇとドレイン電極１１３ｄとの間で窒化物半導体層１０１及び窒化物半導体層１０４にオーミック接触した中間電極１１０が設けられている。ソース電極１１３ｓは窒化物半導体層１０１にオーミック接触し、ドレイン電極１１３ｄは窒化物半導体層１０４にオーミック接触している。 In the first embodiment, as shown in FIG. 1, a nitride semiconductor layer 102 having a band gap larger than that of the nitride semiconductor layer 101 is formed above the nitride semiconductor layer 101, and above the nitride semiconductor layer 102. A source electrode 113s and a drain electrode 113d are formed. A p-type nitride semiconductor layer 103 is formed above the nitride semiconductor layer 102 between the source electrode 113 s and the drain electrode 113 d, and a gate electrode 113 g is formed above the nitride semiconductor layer 103. A nitride semiconductor layer 104 is formed between the nitride semiconductor layer 102 and the drain electrode 113d, and a nitride semiconductor having a larger band gap than the nitride semiconductor layer 104 is formed between the nitride semiconductor layer 104 and the drain electrode 113d. Layer 105 is formed. An intermediate electrode 110 in ohmic contact with the nitride semiconductor layer 101 and the nitride semiconductor layer 104 is provided between the gate electrode 113g and the drain electrode 113d. The source electrode 113s is in ohmic contact with the nitride semiconductor layer 101, and the drain electrode 113d is in ohmic contact with the nitride semiconductor layer 104.

窒化物半導体層１０１は第１の窒化物半導体層の一例であり、窒化物半導体層１０２は第２の窒化物半導体層の一例であり、窒化物半導体層１０３は第３の窒化物半導体層の一例であり、窒化物半導体層１０４は第４の窒化物半導体層の一例であり、窒化物半導体層１０５は第５の窒化物半導体層の一例である。 The nitride semiconductor layer 101 is an example of a first nitride semiconductor layer, the nitride semiconductor layer 102 is an example of a second nitride semiconductor layer, and the nitride semiconductor layer 103 is an example of a third nitride semiconductor layer. The nitride semiconductor layer 104 is an example of a fourth nitride semiconductor layer, and the nitride semiconductor layer 105 is an example of a fifth nitride semiconductor layer.

第１の実施形態では、ｐ型の窒化物半導体層１０３の下方を除き、ソース電極１１３ｓの下方から中間電極１１０の下方にかけて、窒化物半導体層１０１の窒化物半導体層１０２との界面近傍に２ＤＥＧが存在する。つまり、ゲート電極１１３ｇの下方に２ＤＥＧが存在しない。このため、ノーマリーオフ動作の実現が可能である。また、中間電極１１０の下方からドレイン電極１１３ｄの下方にかけて、窒化物半導体層１０４の窒化物半導体層１０５との界面近傍に２ＤＥＧが存在する。従って、ノーマリーオフ動作の実現のために窒化物半導体層１０２が薄く形成されていたとしても、ソース電極１１３ｓ及びドレイン電極１１３ｄ間に十分な２ＤＥＧを確保することができ、オン抵抗を低減することができる。 In the first embodiment, except for the lower part of the p-type nitride semiconductor layer 103, 2DEG is formed in the vicinity of the interface between the nitride semiconductor layer 101 and the nitride semiconductor layer 102 from below the source electrode 113 s to below the intermediate electrode 110. Exists. That is, 2DEG does not exist below the gate electrode 113g. For this reason, a normally-off operation can be realized. Further, 2DEG exists near the interface between the nitride semiconductor layer 104 and the nitride semiconductor layer 105 from below the intermediate electrode 110 to below the drain electrode 113d. Therefore, even if the nitride semiconductor layer 102 is thinly formed to realize a normally-off operation, sufficient 2DEG can be secured between the source electrode 113s and the drain electrode 113d, and the on-resistance can be reduced. Can do.

（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態はＧａＮ系ＨＥＭＴの一例である。図２は、第２の実施形態に係る化合物半導体装置の構造を示す図である。図２（ａ）は断面図であり、図２（ｂ）は模式的な回路図である。 (Second Embodiment)
Next, a second embodiment will be described. The second embodiment is an example of a GaN-based HEMT. FIG. 2 is a diagram illustrating the structure of the compound semiconductor device according to the second embodiment. 2A is a cross-sectional view, and FIG. 2B is a schematic circuit diagram.

第２の実施形態では、図２（ａ）に示すように、基板２００上にバッファ層２０９が形成され、バッファ層２０９上に窒化物半導体層２０１が形成され、窒化物半導体層２０１上に窒化物半導体層２０２が形成されている。基板２００は、例えば半絶縁性ＳｉＣ基板、Ｓｉ基板、サファイア基板、ＧａＮ基板、ＡｌＮ基板である。バッファ層２０９は、例えばＡｌＮ層、ＡｌＯＮ層である。窒化物半導体層２０１は、例えば意図的な不純物の導入が行われていないｉ−ＧａＮ層であり、その厚さは１μｍ程度〜５μｍ程度である。窒化物半導体層２０２は、例えばＡｌ組成が０．１程度〜０．４程度のＡｌＧａＮ層であり、その厚さは５ｎｍ〜１５ｎｍ程度である。ＧａＮのバンドギャップは３．４ｅＶであり、Ａｌ組成が０．１程度〜０．４程度のＡｌＧａＮのバンドギャップは３．７ｅＶ程度〜４．５ｅＶ程度である。窒化物半導体層２０２のバンドギャップは窒化物半導体層２０１のそれよりも大きい。 In the second embodiment, as shown in FIG. 2A, the buffer layer 209 is formed on the substrate 200, the nitride semiconductor layer 201 is formed on the buffer layer 209, and the nitride semiconductor layer 201 is nitrided. A physical semiconductor layer 202 is formed. The substrate 200 is, for example, a semi-insulating SiC substrate, Si substrate, sapphire substrate, GaN substrate, or AlN substrate. The buffer layer 209 is, for example, an AlN layer or an AlON layer. The nitride semiconductor layer 201 is, for example, an i-GaN layer into which no intentional impurity is introduced, and has a thickness of about 1 μm to 5 μm. The nitride semiconductor layer 202 is an AlGaN layer having an Al composition of about 0.1 to about 0.4, for example, and has a thickness of about 5 nm to 15 nm. The band gap of GaN is 3.4 eV, and the band gap of AlGaN having an Al composition of about 0.1 to 0.4 is about 3.7 eV to 4.5 eV. The band gap of the nitride semiconductor layer 202 is larger than that of the nitride semiconductor layer 201.

窒化物半導体層２０２の上方にソース電極２１３ｓ及びドレイン電極２１３ｄが形成されている。ソース電極２１３ｓ及びドレイン電極２１３ｄの間で、窒化物半導体層２０２上にｐ型の窒化物半導体層２０３が形成され、窒化物半導体層２０３上にゲート電極２１３ｇが形成されている。窒化物半導体層２０３は、例えばｐ型不純物としてＭｇが５×１０¹⁷ｃｍ^-3〜５×１０¹⁹ｃｍ^-3導入されたＧａＮ層であり、その厚さは４０ｎｍ程度〜１００ｎｍ程度である。ソース電極２１３ｓ及びドレイン電極２１３ｄは、例えば、いずれもＴｉ膜及びその上のＡｌ膜を含んでいる。ソース電極２１３ｓは窒化物半導体層２０２上に直接形成されており、窒化物半導体層２０１にオーミック接触している。ゲート電極２１３ｇは、例えば、Ｎｉ膜及びその上のＡｕ膜を含んでいる。 A source electrode 213 s and a drain electrode 213 d are formed above the nitride semiconductor layer 202. A p-type nitride semiconductor layer 203 is formed on the nitride semiconductor layer 202 between the source electrode 213s and the drain electrode 213d, and a gate electrode 213g is formed on the nitride semiconductor layer 203. The nitride semiconductor layer 203 is a GaN layer into which, for example, 5 × 10 ¹⁷ cm ^{−3 to} 5 × 10 ¹⁹ cm ⁻³ of Mg is introduced as a p-type impurity, and the thickness thereof is about 40 nm to about 100 nm. Each of the source electrode 213s and the drain electrode 213d includes, for example, a Ti film and an Al film thereon. The source electrode 213 s is formed directly on the nitride semiconductor layer 202 and is in ohmic contact with the nitride semiconductor layer 201. The gate electrode 213g includes, for example, a Ni film and an Au film thereon.

窒化物半導体層２０２上でドレイン電極２１３ｄの下方にｐ型の窒化物半導体層２０６が形成されている。窒化物半導体層２０６は、ドレイン電極２１３ｄの下方からゲート電極２１３ｇに向かって延在するように形成されている。そして、窒化物半導体層２０６上に窒化物半導体層２０４が形成され、窒化物半導体層２０４上に窒化物半導体層２０５が形成されている。窒化物半導体層２０６は、窒化物半導体層２０３と同様に、例えばｐ型不純物としてＭｇが５×１０¹⁷ｃｍ^-3〜５×１０¹⁹ｃｍ^-3導入されたＧａＮ層であり、その厚さは４０ｎｍ程度〜１００ｎｍ程度である。窒化物半導体層２０４は、例えば意図的な不純物の導入が行われていないｉ−ＧａＮ層であり、その厚さは０．０１μｍ程度〜１μｍ程度である。窒化物半導体層２０５は、例えばＡｌ組成が０．１程度〜０．４程度のＡｌＧａＮ層であり、その厚さは１０ｎｍ〜２０ｎｍ程度である。窒化物半導体層２０５のバンドギャップは窒化物半導体層２０４のそれよりも大きい。ドレイン電極２１３ｇは窒化物半導体層２０５上に直接形成されており、窒化物半導体層２０４にオーミック接触している。 A p-type nitride semiconductor layer 206 is formed on the nitride semiconductor layer 202 below the drain electrode 213d. The nitride semiconductor layer 206 is formed so as to extend from below the drain electrode 213d toward the gate electrode 213g. A nitride semiconductor layer 204 is formed on the nitride semiconductor layer 206, and a nitride semiconductor layer 205 is formed on the nitride semiconductor layer 204. Similar to the nitride semiconductor layer 203, the nitride semiconductor layer 206 is a GaN layer into which, for example, 5 × 10 ¹⁷ cm ^{−3 to} 5 × 10 ¹⁹ cm ⁻³ of Mg is introduced as a p-type impurity, and its thickness is It is about 40 nm to about 100 nm. The nitride semiconductor layer 204 is, for example, an i-GaN layer into which no intentional impurity is introduced, and has a thickness of about 0.01 μm to 1 μm. The nitride semiconductor layer 205 is an AlGaN layer having an Al composition of about 0.1 to 0.4, for example, and has a thickness of about 10 nm to 20 nm. The band gap of the nitride semiconductor layer 205 is larger than that of the nitride semiconductor layer 204. The drain electrode 213g is formed directly on the nitride semiconductor layer 205 and is in ohmic contact with the nitride semiconductor layer 204.

ゲート電極２１３ｇとドレイン電極２１３ｄとの間で窒化物半導体層２０１及び窒化物半導体層２０４にオーミック接触した中間電極２１０が設けられている。中間電極２１０には、窒化物半導体層２０１にオーミック接触したオーミック電極２１１及び窒化物半導体層２０４にオーミック接触したオーミック電極２１２が含まれている。オーミック電極２１１は窒化物半導体層２０２上に直接形成され、オーミック電極２１２は窒化物半導体層２０５上に直接形成されており、例えば、オーミック電極２１１及びオーミック電極２１２は互いに直接接している。オーミック電極２１１及びオーミック電極２１２は、例えば、いずれもＴｉ膜及びその上のＡｌ膜を含んでいる。 An intermediate electrode 210 in ohmic contact with the nitride semiconductor layer 201 and the nitride semiconductor layer 204 is provided between the gate electrode 213g and the drain electrode 213d. The intermediate electrode 210 includes an ohmic electrode 211 in ohmic contact with the nitride semiconductor layer 201 and an ohmic electrode 212 in ohmic contact with the nitride semiconductor layer 204. The ohmic electrode 211 is directly formed on the nitride semiconductor layer 202, and the ohmic electrode 212 is directly formed on the nitride semiconductor layer 205. For example, the ohmic electrode 211 and the ohmic electrode 212 are in direct contact with each other. Both the ohmic electrode 211 and the ohmic electrode 212 include, for example, a Ti film and an Al film thereon.

中間電極２１０とドレイン電極２１３ｄとの間で、窒化物半導体層２０５上に絶縁膜２２１を介してフィールドプレート電極２１４が形成されている。フィールドプレート電極２１４は、ＭＩＳ（metal insulator semiconductor）型の電極である。絶縁膜２２１は、例えば、チタン酸ジルコン酸鉛（ＰＺＴ）膜等の強誘電体膜、窒化シリコン膜、酸化シリコン膜、窒化アルミニウム膜、酸窒化アルミニウム膜、酸化アルミニウム膜、酸化タンタル膜、酸化ハフニウム膜の１又は２以上を含む。絶縁膜２２１の厚さは、２０ｎｍ程度〜１００ｎｍ程度である。フィールドプレート電極２１４は、例えばＮｉ膜及びその上のＡｕ膜を含んでいる。フィールドプレート電極２１４が、Ｔｉ膜及びその上のＡｌ膜を含んでいてもよく、ＴｉＮ膜及びその上のＡｌ膜を含んでいてもよく、Ｗ膜及びその上のＡｌ膜を含んでいてもよい。 A field plate electrode 214 is formed on the nitride semiconductor layer 205 via the insulating film 221 between the intermediate electrode 210 and the drain electrode 213d. The field plate electrode 214 is a MIS (metal insulator semiconductor) type electrode. The insulating film 221 includes, for example, a ferroelectric film such as a lead zirconate titanate (PZT) film, a silicon nitride film, a silicon oxide film, an aluminum nitride film, an aluminum oxynitride film, an aluminum oxide film, a tantalum oxide film, and hafnium oxide. Includes one or more of the membranes. The thickness of the insulating film 221 is about 20 nm to about 100 nm. The field plate electrode 214 includes, for example, a Ni film and an Au film thereon. The field plate electrode 214 may include a Ti film and an Al film thereon, may include a TiN film and an Al film thereon, and may include a W film and an Al film thereon. .

窒化物半導体層２０１は第１の窒化物半導体層の一例であり、窒化物半導体層２０２は第２の窒化物半導体層の一例であり、窒化物半導体層２０３は第３の窒化物半導体層の一例であり、窒化物半導体層２０４は第４の窒化物半導体層の一例であり、窒化物半導体層２０５は第５の窒化物半導体層の一例であり、窒化物半導体層２０６は第６の窒化物半導体層の一例である。オーミック電極２１１は第１のオーミック電極の一例であり、オーミック電極２１２は第２のオーミック電極の一例である。 The nitride semiconductor layer 201 is an example of a first nitride semiconductor layer, the nitride semiconductor layer 202 is an example of a second nitride semiconductor layer, and the nitride semiconductor layer 203 is an example of a third nitride semiconductor layer. The nitride semiconductor layer 204 is an example of a fourth nitride semiconductor layer, the nitride semiconductor layer 205 is an example of a fifth nitride semiconductor layer, and the nitride semiconductor layer 206 is a sixth nitride semiconductor. It is an example of a physical semiconductor layer. The ohmic electrode 211 is an example of a first ohmic electrode, and the ohmic electrode 212 is an example of a second ohmic electrode.

第２の実施形態では、ｐ型の窒化物半導体層２０３の下方を除き、ソース電極２１３ｓの下方からオーミック電極２１１の下方にかけて、窒化物半導体層２０１の窒化物半導体層２０２との界面近傍に２ＤＥＧが存在する。つまり、ゲート電極２１３ｇの下方に２ＤＥＧが存在しない。このため、ノーマリーオフ動作の実現が可能である。また、オーミック電極２１２の下方からドレイン電極２１３ｄの下方にかけて、窒化物半導体層２０４の窒化物半導体層２０５との界面近傍に２ＤＥＧが存在する。従って、ノーマリーオフ動作の実現のために窒化物半導体層２０２が薄く形成されていたとしても、ソース電極２１３ｓ及びドレイン電極２１３ｄ間に十分な２ＤＥＧを確保することができ、オン抵抗を低減することができる。更に、窒化物半導体層２０５上に絶縁膜２２１を介してフィールドプレート電極２１４が形成されているため、電界集中を緩和して高い耐圧を得ることもできる。フィールドプレート電極２１４の作用によって高い耐圧が得られるため、ゲート電極２１３ｇとオーミック電極２１１との間隔を比較的狭めても十分な耐圧が確保される。ゲート電極２１３ｇとオーミック電極２１１との間隔を狭めることにより、オン抵抗をより低減することができる。つまり、フィールドプレート電極２１４による耐圧の向上はオン抵抗の低減に寄与することができる。また、ゲート電極２１３ｇとオーミック電極２１１との間隔を狭めることにより、トラップ準位の影響を低減して電流コラプスを低減することも可能である。 In the second embodiment, except for the lower side of the p-type nitride semiconductor layer 203, 2DEG is formed in the vicinity of the interface between the nitride semiconductor layer 201 and the nitride semiconductor layer 202 from the lower side of the source electrode 213 s to the lower side of the ohmic electrode 211. Exists. That is, 2DEG does not exist below the gate electrode 213g. For this reason, a normally-off operation can be realized. Further, 2DEG is present near the interface between the nitride semiconductor layer 204 and the nitride semiconductor layer 205 from below the ohmic electrode 212 to below the drain electrode 213d. Therefore, even if the nitride semiconductor layer 202 is thinly formed to realize a normally-off operation, sufficient 2DEG can be secured between the source electrode 213s and the drain electrode 213d, and the on-resistance can be reduced. Can do. Furthermore, since the field plate electrode 214 is formed on the nitride semiconductor layer 205 via the insulating film 221, it is possible to relax the electric field concentration and obtain a high breakdown voltage. Since a high breakdown voltage is obtained by the action of the field plate electrode 214, a sufficient breakdown voltage is secured even if the distance between the gate electrode 213g and the ohmic electrode 211 is relatively narrow. By reducing the distance between the gate electrode 213g and the ohmic electrode 211, the on-resistance can be further reduced. That is, the improvement of the breakdown voltage due to the field plate electrode 214 can contribute to the reduction of the on-resistance. In addition, by narrowing the distance between the gate electrode 213g and the ohmic electrode 211, it is possible to reduce the influence of the trap level and reduce the current collapse.

このような積層構造を備えた第２の実施形態に係る化合物半導体装置は、図２（ｂ）に示す模式的な回路と等価である。つまり、ドレイン電極２１３ｄとソース電極２１３ｓとの間に、ノーマリーオン動作する低抵抗部２５２とノーマリーオフ動作部２５１とが直列に接続された回路と等価である。ソース電極２１３ｓ及びフィールドプレート電極２１４の電位は特に限定されないが、例えば、ソース電極２１３ｓ及びフィールドプレート電極２１４は接地される。 The compound semiconductor device according to the second embodiment having such a stacked structure is equivalent to the schematic circuit shown in FIG. In other words, this is equivalent to a circuit in which a normally-on low-resistance portion 252 and a normally-off operation portion 251 are connected in series between the drain electrode 213d and the source electrode 213s. The potentials of the source electrode 213s and the field plate electrode 214 are not particularly limited. For example, the source electrode 213s and the field plate electrode 214 are grounded.

次に、第２の実施形態に係る化合物半導体装置の製造方法について説明する。図３Ａ乃至図３Ｂは、第２の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。 Next, a method for manufacturing a compound semiconductor device according to the second embodiment will be described. FIG. 3A to FIG. 3B are cross-sectional views illustrating the method of manufacturing the compound semiconductor device according to the second embodiment in the order of steps.

先ず、図３Ａ（ａ）に示すように、基板２００上に、バッファ層２０９、窒化物半導体層２０１、窒化物半導体層２０２、窒化物半導体層２０３、窒化物半導体層２０４、及び窒化物半導体層２０５を形成する。バッファ層２０９、窒化物半導体層２０１、窒化物半導体層２０２、窒化物半導体層２０３、窒化物半導体層２０４、及び窒化物半導体層２０５は、例えば有機金属気相成長（ＭＯＣＶＤ：metal organic chemical vapor deposition）法により形成することができる。ＭＯＣＶＤ法では、例えば、Ｎの原料ガスとしてＮＨ₃ガスを用い、Ａｌの原料ガスとしてトリメチルアルミニウム（ＴＭＡ）を用い、Ｇａの原料ガスとしてトリメチルガリウム（ＴＭＧ）を用いる。いずれかの窒化物半導体層にＩｎを含有させる場合、例えばＩｎの原料ガスとしてトリメチルインジウム（ＴＭＩ）を用いる。次いで、窒化物半導体層２０５上に絶縁膜２２１を形成する。絶縁膜２２１は、例えば原子層堆積（ＡＬＤ：atomic layer deposition）法により形成することができる。 First, as shown in FIG. 3A (a), a buffer layer 209, a nitride semiconductor layer 201, a nitride semiconductor layer 202, a nitride semiconductor layer 203, a nitride semiconductor layer 204, and a nitride semiconductor layer are formed on a substrate 200. 205 is formed. The buffer layer 209, the nitride semiconductor layer 201, the nitride semiconductor layer 202, the nitride semiconductor layer 203, the nitride semiconductor layer 204, and the nitride semiconductor layer 205 are formed by, for example, metal organic chemical vapor deposition (MOCVD). ) Method. In the MOCVD method, for example, NH ₃ gas is used as the N source gas, trimethylaluminum (TMA) is used as the Al source gas, and trimethylgallium (TMG) is used as the Ga source gas. When any of the nitride semiconductor layers contains In, for example, trimethylindium (TMI) is used as the In source gas. Next, an insulating film 221 is formed on the nitride semiconductor layer 205. The insulating film 221 can be formed by, for example, an atomic layer deposition (ALD) method.

その後、図３Ａ（ｂ）に示すように、ソース電極２１３ｓを形成する予定の領域、オーミック電極２１１を形成する予定の領域、及びこれらの間の領域を露出するフォトレジストのマスク２６１を絶縁膜２２１上に形成する。続いて、絶縁膜２２１、窒化物半導体層２０５、及び窒化物半導体層２０４をエッチングして開口部２３１を形成する。 Thereafter, as shown in FIG. 3A (b), a region where the source electrode 213 s is to be formed, a region where the ohmic electrode 211 is to be formed, and a photoresist mask 261 exposing the region between them are formed on the insulating film 221. Form on top. Subsequently, the insulating film 221, the nitride semiconductor layer 205, and the nitride semiconductor layer 204 are etched to form an opening 231.

次いで、図３Ａ（ｃ）に示すように、マスク２６１を除去し、窒化物半導体層２０３上にゲート電極２１３ｇを形成する。ゲート電極２１３ｇは、例えばリフトオフ法により形成することができる。 Next, as shown in FIG. 3A (c), the mask 261 is removed, and a gate electrode 213g is formed on the nitride semiconductor layer 203. The gate electrode 213g can be formed by, for example, a lift-off method.

その後、図３Ｂ（ｄ）に示すように、絶縁膜２２１上にフォトレジストのマスク２６２を形成し、マスク２６２及びゲート電極２１３ｇをエッチングマスクとして窒化物半導体層２０３をエッチングする。この結果、ゲート電極２１３ｇ下に窒化物半導体層２０３が残存し、窒化物半導体層２０４下に窒化物半導体層２０６が形成される。 3B (d), a photoresist mask 262 is formed on the insulating film 221, and the nitride semiconductor layer 203 is etched using the mask 262 and the gate electrode 213g as an etching mask. As a result, the nitride semiconductor layer 203 remains under the gate electrode 213g, and the nitride semiconductor layer 206 is formed under the nitride semiconductor layer 204.

続いて、図３Ｂ（ｅ）に示すように、マスク２６２を除去し、開口部２３１内にソース電極２１３ｓ及びオーミック電極２１１を形成する。ソース電極２１３ｓ及びオーミック電極２１１は、例えばリフトオフ法により形成することができる。 Subsequently, as illustrated in FIG. 3B (e), the mask 262 is removed, and the source electrode 213 s and the ohmic electrode 211 are formed in the opening 231. The source electrode 213s and the ohmic electrode 211 can be formed by, for example, a lift-off method.

次いで、図３Ｂ（ｆ）に示すように、絶縁膜２２１に、オーミック電極２１２用の開口部及びドレイン電極２１３ｄ用の開口部を形成し、これら開口部内に、それぞれオーミック電極２１２、ドレイン電極２１３ｄを形成する。その後、絶縁膜２２１上にフィールドプレート電極２１４を形成する。 Next, as shown in FIG. 3B (f), an opening for the ohmic electrode 212 and an opening for the drain electrode 213d are formed in the insulating film 221, and the ohmic electrode 212 and the drain electrode 213d are formed in these openings, respectively. Form. Thereafter, a field plate electrode 214 is formed on the insulating film 221.

そして、必要に応じて保護膜及び配線等を形成して、化合物半導体装置を完成させる。 And a protective film, wiring, etc. are formed as needed and a compound semiconductor device is completed.

なお、窒化物半導体層２０５は窒化物半導体層２０２よりも厚いことが好ましく、窒化物半導体層２０５のＡｌ組成は窒化物半導体層２０２のそれよりも高いことが好ましい。より高濃度の２ＤＥＧを窒化物半導体層２０４の表面近傍に発生させるためである。 Note that nitride semiconductor layer 205 is preferably thicker than nitride semiconductor layer 202, and the Al composition of nitride semiconductor layer 205 is preferably higher than that of nitride semiconductor layer 202. This is because a higher concentration of 2DEG is generated in the vicinity of the surface of the nitride semiconductor layer 204.

（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態はＧａＮ系ＨＥＭＴの一例である。図４は、第３の実施形態に係る化合物半導体装置の構造を示す図である。 (Third embodiment)
Next, a third embodiment will be described. The third embodiment is an example of a GaN-based HEMT. FIG. 4 is a diagram illustrating the structure of the compound semiconductor device according to the third embodiment.

第３の実施形態では、図４に示すように、低抵抗部２５２において、窒化物半導体層２０６と窒化物半導体層２０４との間にエッチングストッパとして機能し得る窒化物半導体層３０７が形成されている。つまり、窒化物半導体層２０６上に窒化物半導体層３０７が形成され、窒化物半導体層３０７上に窒化物半導体層２０４が形成されている。窒化物半導体層３０７は、例えばＡｌＧａＮ層である。窒化物半導体層３０７は第７の窒化物半導体層の一例である。他の構成は第２の実施形態と同様である。 In the third embodiment, as illustrated in FIG. 4, a nitride semiconductor layer 307 that can function as an etching stopper is formed between the nitride semiconductor layer 206 and the nitride semiconductor layer 204 in the low resistance portion 252. Yes. That is, the nitride semiconductor layer 307 is formed on the nitride semiconductor layer 206, and the nitride semiconductor layer 204 is formed on the nitride semiconductor layer 307. The nitride semiconductor layer 307 is, for example, an AlGaN layer. The nitride semiconductor layer 307 is an example of a seventh nitride semiconductor layer. Other configurations are the same as those of the second embodiment.

次に、第３の実施形態に係る化合物半導体装置の製造方法について説明する。図５は、第３の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。 Next, a method for manufacturing a compound semiconductor device according to the third embodiment will be described. FIG. 5 is a cross-sectional view showing the method of manufacturing the compound semiconductor device according to the third embodiment in the order of steps.

先ず、図５（ａ）に示すように、基板２００上に、バッファ層２０９、窒化物半導体層２０１、窒化物半導体層２０２、窒化物半導体層２０３、窒化物半導体層３０７、窒化物半導体層２０４、及び窒化物半導体層２０５を形成する。バッファ層２０９、窒化物半導体層２０１、窒化物半導体層２０２、窒化物半導体層２０３、窒化物半導体層３０７、窒化物半導体層２０４、及び窒化物半導体層２０５は、例えばＭＯＣＶＤ法により形成することができる。次いで、窒化物半導体層２０５上に絶縁膜２２１を形成する。 First, as shown in FIG. 5A, a buffer layer 209, a nitride semiconductor layer 201, a nitride semiconductor layer 202, a nitride semiconductor layer 203, a nitride semiconductor layer 307, and a nitride semiconductor layer 204 are formed on a substrate 200. And a nitride semiconductor layer 205 are formed. The buffer layer 209, the nitride semiconductor layer 201, the nitride semiconductor layer 202, the nitride semiconductor layer 203, the nitride semiconductor layer 307, the nitride semiconductor layer 204, and the nitride semiconductor layer 205 can be formed by, for example, the MOCVD method. it can. Next, an insulating film 221 is formed on the nitride semiconductor layer 205.

その後、図５（ｂ）に示すように、ソース電極２１３ｓを形成する予定の領域、オーミック電極２１１を形成する予定の領域、及びこれらの間の領域を露出するフォトレジストのマスク２６１を絶縁膜２２１上に形成する。続いて、絶縁膜２２１、窒化物半導体層２０５、及び窒化物半導体層２０４をエッチングして開口部２３１を形成する。このエッチングは窒化物半導体層３０７の上面で停止する。つまり、このエッチングは窒化物半導体層３０７の上面が露出すると停止する。 After that, as shown in FIG. 5B, a region in which the source electrode 213s is to be formed, a region in which the ohmic electrode 211 is to be formed, and a photoresist mask 261 that exposes a region between them are formed on the insulating film 221. Form on top. Subsequently, the insulating film 221, the nitride semiconductor layer 205, and the nitride semiconductor layer 204 are etched to form an opening 231. This etching stops at the upper surface of the nitride semiconductor layer 307. That is, this etching stops when the upper surface of the nitride semiconductor layer 307 is exposed.

次いで、図５（ｃ）に示すように、マスク２６１を残したまま窒化物半導体層３０７をエッチングして開口部２３１を窒化物半導体層２０３まで到達させる。このエッチングは窒化物半導体層２０３の上面で停止する。つまり、このエッチングは窒化物半導体層２０３の上面が露出すると停止する。 Next, as shown in FIG. 5C, the nitride semiconductor layer 307 is etched while leaving the mask 261 so that the opening 231 reaches the nitride semiconductor layer 203. This etching stops at the upper surface of the nitride semiconductor layer 203. That is, this etching stops when the upper surface of the nitride semiconductor layer 203 is exposed.

その後、第２の実施形態と同様にして、マスク２６１の除去及びゲート電極２１３ｇの形成（図３Ａ（ｃ）参照）からフィールドプレート電極２１４等の形成（図３Ｂ（ｆ）参照）までの処理を行う。そして、必要に応じて保護膜及び配線等を形成して、化合物半導体装置を完成させる。 Thereafter, similarly to the second embodiment, the processes from the removal of the mask 261 and the formation of the gate electrode 213g (see FIG. 3A (c)) to the formation of the field plate electrode 214 and the like (see FIG. 3B (f)) are performed. Do. And a protective film, wiring, etc. are formed as needed and a compound semiconductor device is completed.

第３の実施形態では、窒化物半導体層２０３及び窒化物半導体層２０４がＧａＮから構成されている場合であっても、ＡｌＧａＮ等のエッチングストッパとして機能し得る窒化物半導体層３０７が設けられているため、十分なエッチング選択比を確保できる。従って、開口部２３１を形成するエッチングの制御が容易である。 In the third embodiment, even if the nitride semiconductor layer 203 and the nitride semiconductor layer 204 are made of GaN, the nitride semiconductor layer 307 that can function as an etching stopper such as AlGaN is provided. Therefore, a sufficient etching selectivity can be ensured. Therefore, it is easy to control the etching for forming the opening 231.

窒化物半導体層３０７が窒化物半導体層２０３及び窒化物半導体層２０４の間ではなく、窒化物半導体層２０３の内部に形成されていてもよい。 The nitride semiconductor layer 307 may be formed inside the nitride semiconductor layer 203 instead of between the nitride semiconductor layer 203 and the nitride semiconductor layer 204.

（第４の実施形態）
次に、第４の実施形態について説明する。第４の実施形態はＧａＮ系ＨＥＭＴの一例である。図６は、第４の実施形態に係る化合物半導体装置の構造を示す図である。 (Fourth embodiment)
Next, a fourth embodiment will be described. The fourth embodiment is an example of a GaN-based HEMT. FIG. 6 is a diagram illustrating a structure of a compound semiconductor device according to the fourth embodiment.

第４の実施形態では、図６に示すように、窒化物半導体層２０６のゲート電極２１３ｇ側の端部が、窒化物半導体層３０７、窒化物半導体層２０４、及び窒化物半導体層２０５のゲート電極２１３ｇ側の端部よりもゲート電極２１３ｇ側に突出している。中間電極１１０に代えて中間電極４１０が設けられている。中間電極４１０には、オーミック電極２１１及びオーミック電極２１２の他に、窒化物半導体層２０６にオーミック接触したオーミック電極４１３が含まれている。オーミック電極４１３は、例えば、Ｎｉ膜及びその上のＡｕ膜を含んでいる。ソース電極２１３ｓにアノードが接続され、中間電極４１０にカソードが接続されたツェナーダイオード４０１が設けられている。オーミック電極４１３は第３のオーミック電極の一例である。他の構成は第３の実施形態と同様である。 In the fourth embodiment, as illustrated in FIG. 6, the end of the nitride semiconductor layer 206 on the gate electrode 213 g side is the gate electrode of the nitride semiconductor layer 307, the nitride semiconductor layer 204, and the nitride semiconductor layer 205. It protrudes to the gate electrode 213g side from the end on the 213g side. An intermediate electrode 410 is provided instead of the intermediate electrode 110. The intermediate electrode 410 includes an ohmic electrode 413 that is in ohmic contact with the nitride semiconductor layer 206 in addition to the ohmic electrode 211 and the ohmic electrode 212. The ohmic electrode 413 includes, for example, a Ni film and an Au film thereon. A Zener diode 401 having an anode connected to the source electrode 213 s and a cathode connected to the intermediate electrode 410 is provided. The ohmic electrode 413 is an example of a third ohmic electrode. Other configurations are the same as those of the third embodiment.

低抵抗部２５２において正孔が発生することがあるが、第４の実施形態では、窒化物半導体層２０６、中間電極４１０、及びツェナーダイオード４０１を介してこの正孔をソース電極２１３ｓまで移動させることができる。このため、アバランシェ耐量を向上させることができる。 Although holes may be generated in the low resistance portion 252, in the fourth embodiment, the holes are moved to the source electrode 213 s through the nitride semiconductor layer 206, the intermediate electrode 410, and the Zener diode 401. Can do. For this reason, avalanche tolerance can be improved.

第４の実施形態に係る化合物半導体装置を製造する際には、例えば、ゲート電極２１３ｇを形成する際に、オーミック電極４１３をも窒化物半導体層２０３上に形成し、窒化物半導体層２０３のエッチングの際にオーミック電極４１３もエッチングマスクとして用いる。そして、オーミック接触を得るための熱処理を行う。熱処理の温度は、例えば、６００℃以上とする。 When manufacturing the compound semiconductor device according to the fourth embodiment, for example, when forming the gate electrode 213g, the ohmic electrode 413 is also formed on the nitride semiconductor layer 203, and the nitride semiconductor layer 203 is etched. At this time, the ohmic electrode 413 is also used as an etching mask. And the heat processing for obtaining ohmic contact is performed. The temperature of heat processing shall be 600 degreeC or more, for example.

なお、ツェナーダイオード４０１はＧａＮ系ＨＥＭＴと同一パッケージ内に設けられている必要はない。つまり、ＧａＮ系ＨＥＭＴのパッケージ外で、中間電極４１０の端子及びソース電極２１３用の端子の間にツェナーダイオード４０１が接続されてもよい。 Note that the Zener diode 401 does not have to be provided in the same package as the GaN-based HEMT. That is, the Zener diode 401 may be connected between the terminal of the intermediate electrode 410 and the terminal for the source electrode 213 outside the GaN-based HEMT package.

（第５の実施形態）
次に、第５の実施形態について説明する。第５の実施形態はＧａＮ系ＨＥＭＴの一例である。図７は、第５の実施形態に係る化合物半導体装置の構造を示す図である。 (Fifth embodiment)
Next, a fifth embodiment will be described. The fifth embodiment is an example of a GaN-based HEMT. FIG. 7 is a view showing a structure of a compound semiconductor device according to the fifth embodiment.

第５の実施形態では、図７に示すように、窒化物半導体層２０２上に、窒化物半導体層２０３との間でソース電極２１３ｓを挟むようにｐ型の窒化物半導体層５０８が形成されており、窒化物半導体層５０８上にアノード電極５１５が形成されている。窒化物半導体層５０８は、窒化物半導体層２０３と同様に、例えばｐ型不純物としてＭｇが５×１０¹⁷ｃｍ^-3〜１×１０¹⁹ｃｍ^-3導入されたＧａＮ層であり、その厚さは４０ｎｍ程度〜１００ｎｍ程度である。アノード電極５１５は、例えば、Ｎｉ膜及びその上のＡｕ膜を含んでいる。アノード電極５１５は中間電極２１０に接続されている。窒化物半導体層２０２はｎ型不純物を含有している。窒化物半導体層５０８は第８の窒化物半導体層の一例である。他の構成は第３の実施形態と同様である。 In the fifth embodiment, as shown in FIG. 7, a p-type nitride semiconductor layer 508 is formed on the nitride semiconductor layer 202 so as to sandwich the source electrode 213 s with the nitride semiconductor layer 203. In addition, an anode electrode 515 is formed on the nitride semiconductor layer 508. Similar to the nitride semiconductor layer 203, the nitride semiconductor layer 508 is a GaN layer into which, for example, 5 × 10 ¹⁷ cm ⁻³ to 1 × 10 ¹⁹ cm ⁻³ of Mg is introduced as a p-type impurity. It is about 40 nm to about 100 nm. The anode electrode 515 includes, for example, a Ni film and an Au film thereon. The anode electrode 515 is connected to the intermediate electrode 210. The nitride semiconductor layer 202 contains an n-type impurity. The nitride semiconductor layer 508 is an example of an eighth nitride semiconductor layer. Other configurations are the same as those of the third embodiment.

第５の実施形態では、窒化物半導体層５０８及び窒化物半導体層２０２がｐｎ接合ダイオード５５３に含まれる。また、ソース電極２１３ｓはカソード電極として機能し得る。このため、中間電極２１０の電位をｐｎ接合ダイオード５５３の順方向耐圧以下に抑え、ノーマリーオフ動作部２５１の破壊を防止することができる。 In the fifth embodiment, the nitride semiconductor layer 508 and the nitride semiconductor layer 202 are included in the pn junction diode 553. In addition, the source electrode 213s can function as a cathode electrode. For this reason, the potential of the intermediate electrode 210 can be suppressed below the forward breakdown voltage of the pn junction diode 553, and the normally-off operation unit 251 can be prevented from being destroyed.

第４の実施形態及び第５の実施形態において、第２の実施形態と同様に、第６の窒化物半導体層３０７が設けられていなくてもよい。 In the fourth embodiment and the fifth embodiment, the sixth nitride semiconductor layer 307 may not be provided as in the second embodiment.

第２〜第５の実施形態の電極のレイアウトに関し、マルチフィンガーゲート構造が採用されている場合、基板２００の表面側から見たレイアウトは、例えば図８のようになる。つまり、ゲート電極２１３ｇ、ソース電極２１３ｓ、ドレイン電極２１３ｄ、中間電極２１０又は４１０、及びフィールドプレート電極２１４の平面形状が櫛歯状となっており、ソース電極２１３ｓ及びドレイン電極２１３ｄが交互に配置されている。そして、複数のゲート電極２１３ｇが互いに共通接続され、複数のソース電極２１３ｓが互いに共通接続され、複数のドレイン電極２１３ｄが互いに共通接続され、複数のフィールドプレート電極２１４が互いに共通接続されている。このようなマルチフィンガーゲート構造を採用することにより、出力電力を向上させることができる。 Regarding the electrode layouts of the second to fifth embodiments, when the multi-finger gate structure is adopted, the layout viewed from the surface side of the substrate 200 is, for example, as shown in FIG. That is, the planar shape of the gate electrode 213g, the source electrode 213s, the drain electrode 213d, the intermediate electrode 210 or 410, and the field plate electrode 214 is a comb shape, and the source electrode 213s and the drain electrode 213d are alternately arranged. Yes. The plurality of gate electrodes 213g are commonly connected to each other, the plurality of source electrodes 213s are commonly connected to each other, the plurality of drain electrodes 213d are commonly connected to each other, and the plurality of field plate electrodes 214 are commonly connected to each other. By adopting such a multi-finger gate structure, output power can be improved.

（第６の実施形態）
第６の実施形態は、ＧａＮ系ＨＥＭＴのディスクリートパッケージに関する。図９は、第６の実施形態に係るディスクリートパッケージを示す図である。 (Sixth embodiment)
The sixth embodiment relates to a discrete package of a GaN-based HEMT. FIG. 9 is a view showing a discrete package according to the sixth embodiment.

第６の実施形態では、図９に示すように、第２〜第５の実施形態のいずれかのＧａＮ系ＨＥＭＴのＨＥＭＴチップ１２１０の裏面がはんだ等のダイアタッチ剤１２３４を用いてランド（ダイパッド）１２３３に固定されている。また、ドレイン電極２１３ｄが接続されたドレインパッド１２２６ｄに、Ａｌワイヤ等のワイヤ１２３５ｄが接続され、ワイヤ１２３５ｄの他端が、ランド１２３３と一体化しているドレインリード１２３２ｄに接続されている。ソース電極２１３ｓ及び中間電極２１０又は４１０に接続されたソースパッド１２２６ｓにＡｌワイヤ等のワイヤ１２３５ｓが接続され、ワイヤ１２３５ｓの他端がランド１２３３から独立したソースリード１２３２ｓに接続されている。ゲート電極２１３ｇに接続されたゲートパッド１２２６ｇにＡｌワイヤ等のワイヤ１２３５ｇが接続され、ワイヤ１２３５ｇの他端がランド１２３３から独立したゲートリード１２３２ｇに接続されている。そして、ゲートリード１２３２ｇの一部、ドレインリード１２３２ｄの一部及びソースリード１２３２ｓの一部が突出するようにして、ランド１２３３及びＨＥＭＴチップ１２１０等がモールド樹脂１２３１によりパッケージングされている。 In the sixth embodiment, as shown in FIG. 9, the back surface of the GaN-based HEMT HEMT chip 1210 of any of the second to fifth embodiments is land (die pad) using a die attach agent 1234 such as solder. 1233 is fixed. Further, a wire 1235d such as an Al wire is connected to the drain pad 1226d to which the drain electrode 213d is connected, and the other end of the wire 1235d is connected to a drain lead 1232d integrated with the land 1233. A wire 1235 s such as an Al wire is connected to the source pad 1226 s connected to the source electrode 213 s and the intermediate electrode 210 or 410, and the other end of the wire 1235 s is connected to a source lead 1232 s independent of the land 1233. A wire 1235g such as an Al wire is connected to the gate pad 1226g connected to the gate electrode 213g, and the other end of the wire 1235g is connected to a gate lead 1232g independent of the land 1233. The land 1233, the HEMT chip 1210, and the like are packaged with the mold resin 1231 so that a part of the gate lead 1232g, a part of the drain lead 1232d, and a part of the source lead 1232s protrude.

このようなディスクリートパッケージは、例えば、次のようにして製造することができる。先ず、ＨＥＭＴチップ１２１０をはんだ等のダイアタッチ剤１２３４を用いてリードフレームのランド１２３３に固定する。次いで、ワイヤ１２３５ｇ、１２３５ｄ及び１２３５ｓを用いたボンディングにより、ゲートパッド１２２６ｇをリードフレームのゲートリード１２３２ｇに接続し、ドレインパッド１２２６ｄをリードフレームのドレインリード１２３２ｄに接続し、ソースパッド１２２６ｓをリードフレームのソースリード１２３２ｓに接続する。その後、トランスファーモールド法にてモールド樹脂１２３１を用いた封止を行う。続いて、リードフレームを切り離す。 Such a discrete package can be manufactured as follows, for example. First, the HEMT chip 1210 is fixed to the land 1233 of the lead frame using a die attach agent 1234 such as solder. Next, by bonding using wires 1235g, 1235d and 1235s, the gate pad 1226g is connected to the gate lead 1232g of the lead frame, the drain pad 1226d is connected to the drain lead 1232d of the lead frame, and the source pad 1226s is connected to the source of the lead frame. Connect to lead 1232s. Thereafter, sealing using a mold resin 1231 is performed by a transfer molding method. Subsequently, the lead frame is separated.

（第７の実施形態）
次に、第７の実施形態について説明する。第７の実施形態は、ＧａＮ系ＨＥＭＴを備えたＰＦＣ（Power Factor Correction）回路に関する。図１０は、第７の実施形態に係るＰＦＣ回路を示す結線図である。 (Seventh embodiment)
Next, a seventh embodiment will be described. The seventh embodiment relates to a PFC (Power Factor Correction) circuit including a GaN-based HEMT. FIG. 10 is a connection diagram illustrating a PFC circuit according to the seventh embodiment.

ＰＦＣ回路１２５０には、スイッチ素子（トランジスタ）１２５１、ダイオード１２５２、チョークコイル１２５３、コンデンサ１２５４及び１２５５、ダイオードブリッジ１２５６、並びに交流電源（ＡＣ）１２５７が設けられている。そして、スイッチ素子１２５１のドレイン電極と、ダイオード１２５２のアノード端子及びチョークコイル１２５３の一端子とが接続されている。スイッチ素子１２５１のソース電極と、コンデンサ１２５４の一端子及びコンデンサ１２５５の一端子とが接続されている。コンデンサ１２５４の他端子とチョークコイル１２５３の他端子とが接続されている。コンデンサ１２５５の他端子とダイオード１２５２のカソード端子とが接続されている。また、スイッチ素子１２５１のゲート電極にはゲートドライバが接続されている。コンデンサ１２５４の両端子間には、ダイオードブリッジ１２５６を介してＡＣ１２５７が接続される。コンデンサ１２５５の両端子間には、直流電源（ＤＣ）が接続される。そして、本実施形態では、スイッチ素子１２５１に、第２〜第５の実施形態のいずれかのＧａＮ系ＨＥＭＴが用いられている。 The PFC circuit 1250 is provided with a switch element (transistor) 1251, a diode 1252, a choke coil 1253, capacitors 1254 and 1255, a diode bridge 1256, and an AC power supply (AC) 1257. The drain electrode of the switch element 1251 is connected to the anode terminal of the diode 1252 and one terminal of the choke coil 1253. A source electrode of the switch element 1251 is connected to one terminal of the capacitor 1254 and one terminal of the capacitor 1255. The other terminal of the capacitor 1254 and the other terminal of the choke coil 1253 are connected. The other terminal of the capacitor 1255 and the cathode terminal of the diode 1252 are connected. A gate driver is connected to the gate electrode of the switch element 1251. An AC 1257 is connected between both terminals of the capacitor 1254 via a diode bridge 1256. A direct current power supply (DC) is connected between both terminals of the capacitor 1255. In this embodiment, the GaN-based HEMT according to any one of the second to fifth embodiments is used for the switch element 1251.

ＰＦＣ回路１２５０の製造に際しては、例えば、はんだ等を用いて、スイッチ素子１２５１をダイオード１２５２及びチョークコイル１２５３等に接続する。 In manufacturing the PFC circuit 1250, the switch element 1251 is connected to the diode 1252, the choke coil 1253, and the like using, for example, solder.

（第８の実施形態）
次に、第８の実施形態について説明する。第８の実施形態は、ＧａＮ系ＨＥＭＴを備えた電源装置に関する。図１１は、第８の実施形態に係る電源装置を示す結線図である。 (Eighth embodiment)
Next, an eighth embodiment will be described. The eighth embodiment relates to a power supply device including a GaN-based HEMT. FIG. 11 is a connection diagram illustrating a power supply device according to the eighth embodiment.

電源装置には、高圧の一次側回路１２６１及び低圧の二次側回路１２６２、並びに一次側回路１２６１と二次側回路１２６２との間に配設されるトランス１２６３が設けられている。 The power supply device is provided with a high-voltage primary circuit 1261 and a low-voltage secondary circuit 1262, and a transformer 1263 disposed between the primary circuit 1261 and the secondary circuit 1262.

一次側回路１２６１には、第７の実施形態に係るＰＦＣ回路１２５０、及びＰＦＣ回路１２５０のコンデンサ１２５５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路１２６０が設けられている。フルブリッジインバータ回路１２６０には、複数（ここでは４つ）のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄが設けられている。 The primary circuit 1261 is provided with an inverter circuit connected between both terminals of the PFC circuit 1250 according to the seventh embodiment and the capacitor 1255 of the PFC circuit 1250, for example, a full bridge inverter circuit 1260. The full bridge inverter circuit 1260 is provided with a plurality (here, four) of switch elements 1264a, 1264b, 1264c, and 1264d.

二次側回路１２６２には、複数（ここでは３つ）のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃが設けられている。 The secondary side circuit 1262 is provided with a plurality (three in this case) of switch elements 1265a, 1265b, and 1265c.

本実施形態では、一次側回路１２６１を構成するＰＦＣ回路１２５０のスイッチ素子１２５１、並びにフルブリッジインバータ回路１２６０のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄに、第２〜第５の実施形態のいずれかのＧａＮ系ＨＥＭＴが用いられている。一方、二次側回路１２６２のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃには、シリコンを用いた通常のＭＩＳ型ＦＥＴ（電界効果トランジスタ）が用いられている。 In this embodiment, the switch element 1251 of the PFC circuit 1250 and the switch elements 1264a, 1264b, 1264c, and 1264d of the full-bridge inverter circuit 1260 that constitute the primary side circuit 1261 are any of the second to fifth embodiments. A GaN-based HEMT is used. On the other hand, normal MIS type FETs (field effect transistors) using silicon are used for the switch elements 1265a, 1265b, and 1265c of the secondary side circuit 1262.

（第９の実施形態）
次に、第９の実施形態について説明する。第９の実施形態は、ＧａＮ系ＨＥＭＴを備えた増幅器に関する。図１２は、第９の実施形態に係る増幅器を示す結線図である。 (Ninth embodiment)
Next, a ninth embodiment will be described. The ninth embodiment relates to an amplifier including a GaN-based HEMT. FIG. 12 is a connection diagram illustrating an amplifier according to the ninth embodiment.

増幅器には、ディジタル・プレディストーション回路１２７１、ミキサー１２７２ａ及び１２７２ｂ、並びにパワーアンプ１２７３が設けられている。 The amplifier is provided with a digital predistortion circuit 1271, mixers 1272a and 1272b, and a power amplifier 1273.

ディジタル・プレディストーション回路１２７１は、入力信号の非線形歪みを補償する。ミキサー１２７２ａは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ１２７３は、第２〜第５の実施形態のいずれかのＧａＮ系ＨＥＭＴを備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー１２７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路１２７１に送出できる。この増幅器は、高周波増幅器、高出力増幅器として使用することができる。 The digital predistortion circuit 1271 compensates for nonlinear distortion of the input signal. The mixer 1272a mixes the input signal compensated for nonlinear distortion and the AC signal. The power amplifier 1273 includes the GaN-based HEMT according to any one of the second to fifth embodiments, and amplifies the input signal mixed with the AC signal. In the present embodiment, for example, by switching the switch, the signal on the output side can be mixed with the AC signal by the mixer 1272b and sent to the digital predistortion circuit 1271. This amplifier can be used as a high-frequency amplifier or a high-power amplifier.

なお、化合物半導体積層構造に用いられる化合物半導体層の組成は特に限定されず、例えば、ＧａＮ、ＡｌＮ及びＩｎＮ等の窒化物を用いることができる。また、これらの混晶を用いることもできる。 Note that the composition of the compound semiconductor layer used in the compound semiconductor stacked structure is not particularly limited, and for example, nitrides such as GaN, AlN, and InN can be used. These mixed crystals can also be used.

また、ゲート電極、ソース電極及びドレイン電極の構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極及びドレイン電極の形成後の熱処理を省略してもよい。また、ゲート電極に対して熱処理を行ってもよい。 Further, the structures of the gate electrode, the source electrode, and the drain electrode are not limited to those of the above-described embodiment. For example, these may be composed of a single layer. Moreover, these formation methods are not limited to the lift-off method. Furthermore, if ohmic characteristics can be obtained, the heat treatment after the formation of the source electrode and the drain electrode may be omitted. Further, heat treatment may be performed on the gate electrode.

基板として、ＳｉＣ基板、サファイア基板、ＧａＮ基板、ＡｌＮ基板、Ｓｉ基板又はＧａＡｓ基板等を用いてもよい。基板が、導電性、半絶縁性又は絶縁性のいずれであってもよい。各層の厚さ及び材料等も上述の実施形態のものに限定されない。 As the substrate, a SiC substrate, a sapphire substrate, a GaN substrate, an AlN substrate, a Si substrate, a GaAs substrate, or the like may be used. The substrate may be conductive, semi-insulating, or insulating. The thickness and material of each layer are not limited to those of the above-described embodiment.

以下、本発明の諸態様を付記としてまとめて記載する。 Hereinafter, various aspects of the present invention will be collectively described as supplementary notes.

（付記１）
第１の窒化物半導体層と、
前記第１の窒化物半導体層の上方に形成され、前記第１の窒化物半導体層よりもバンドギャップが大きい第２の窒化物半導体層と、
前記第２の窒化物半導体層の上方に形成されたソース電極及びドレイン電極と、
前記ソース電極及び前記ドレイン電極の間で、前記第２の窒化物半導体層の上方に形成されたｐ型の第３の窒化物半導体層と、
前記第３の窒化物半導体層の上方に形成されたゲート電極と、
前記第２の窒化物半導体層と前記ドレイン電極との間に形成された第４の窒化物半導体層と、
前記第４の窒化物半導体層と前記ドレイン電極との間に形成され、前記第４の窒化物半導体層よりもバンドギャップが大きい第５の窒化物半導体層と、
前記ゲート電極と前記ドレイン電極との間で前記第１の窒化物半導体層及び前記第４の窒化物半導体層にオーミック接触した中間電極と、
を有し、
前記ソース電極は前記第１の窒化物半導体層にオーミック接触し、
前記ドレイン電極は前記第４の窒化物半導体層にオーミック接触していることを特徴とする化合物半導体装置。 (Appendix 1)
A first nitride semiconductor layer;
A second nitride semiconductor layer formed above the first nitride semiconductor layer and having a larger band gap than the first nitride semiconductor layer;
A source electrode and a drain electrode formed above the second nitride semiconductor layer;
A p-type third nitride semiconductor layer formed above the second nitride semiconductor layer between the source electrode and the drain electrode; and
A gate electrode formed above the third nitride semiconductor layer;
A fourth nitride semiconductor layer formed between the second nitride semiconductor layer and the drain electrode;
A fifth nitride semiconductor layer formed between the fourth nitride semiconductor layer and the drain electrode and having a larger band gap than the fourth nitride semiconductor layer;
An intermediate electrode in ohmic contact with the first nitride semiconductor layer and the fourth nitride semiconductor layer between the gate electrode and the drain electrode;
Have
The source electrode is in ohmic contact with the first nitride semiconductor layer;
The compound semiconductor device, wherein the drain electrode is in ohmic contact with the fourth nitride semiconductor layer.

（付記２）
前記中間電極は、
前記ゲート電極と前記ドレイン電極との間で前記第１の窒化物半導体層にオーミック接触した第１のオーミック電極と、
前記ゲート電極と前記ドレイン電極との間で前記第４の窒化物半導体層にオーミック接触し、前記第１のオーミック電極に接続された第２のオーミック電極と、
を有することを特徴とする付記１に記載の化合物半導体装置。 (Appendix 2)
The intermediate electrode is
A first ohmic electrode in ohmic contact with the first nitride semiconductor layer between the gate electrode and the drain electrode;
A second ohmic electrode in ohmic contact with the fourth nitride semiconductor layer between the gate electrode and the drain electrode and connected to the first ohmic electrode;
The compound semiconductor device according to appendix 1, characterized by comprising:

（付記３）
前記中間電極と前記ドレイン電極との間で、前記第５の窒化物半導体層の上方に絶縁膜を介して形成されたフィールドプレート電極を有することを特徴とする付記１又は２に記載の化合物半導体装置。 (Appendix 3)
The compound semiconductor according to appendix 1 or 2, further comprising a field plate electrode formed above the fifth nitride semiconductor layer via an insulating film between the intermediate electrode and the drain electrode apparatus.

（付記４）
前記第２の窒化物半導体層と前記第４の窒化物半導体層との間に形成されたｐ型の第６の窒化物半導体層を有することを特徴とする付記１乃至３のいずれか１項に記載の化合物半導体装置。 (Appendix 4)
Any one of appendices 1 to 3, further comprising a p-type sixth nitride semiconductor layer formed between the second nitride semiconductor layer and the fourth nitride semiconductor layer. The compound semiconductor device described in 1.

（付記５）
前記第６の窒化物半導体層と前記第４の窒化物半導体層との間に形成され、前記第６の窒化物半導体層及び前記第４の窒化物半導体層よりもバンドギャップが大きい第７の窒化物半導体層を有することを特徴とする付記４に記載の化合物半導体装置。 (Appendix 5)
The seventh nitride semiconductor layer is formed between the sixth nitride semiconductor layer and the fourth nitride semiconductor layer, and has a larger band gap than the sixth nitride semiconductor layer and the fourth nitride semiconductor layer. Item 5. The compound semiconductor device according to appendix 4, which has a nitride semiconductor layer.

（付記６）
前記中間電極は、前記第６の窒化物半導体層にオーミック接触した第３のオーミック電極を有することを特徴とする付記４又は５に記載の化合物半導体装置。 (Appendix 6)
6. The compound semiconductor device according to appendix 4 or 5, wherein the intermediate electrode has a third ohmic electrode in ohmic contact with the sixth nitride semiconductor layer.

（付記７）
前記中間電極と前記ソース電極との間に接続されたツェナーダイオードを有することを特徴とする付記６に記載の化合物半導体装置。 (Appendix 7)
The compound semiconductor device according to appendix 6, further comprising a Zener diode connected between the intermediate electrode and the source electrode.

（付記８）
前記第２の窒化物半導体層上に形成されたｐ型の第８の窒化物半導体層と、
前記第８の窒化物半導体層上に形成され、前記中間電極に接続された電極と、
を有することを特徴とする付記１乃至７のいずれか１項に記載の化合物半導体装置。 (Appendix 8)
A p-type eighth nitride semiconductor layer formed on the second nitride semiconductor layer;
An electrode formed on the eighth nitride semiconductor layer and connected to the intermediate electrode;
8. The compound semiconductor device according to any one of appendices 1 to 7, characterized by comprising:

（付記９）
前記第１の窒化物半導体層及び前記第２の窒化物半導体層はＧａ及びＮを含有し、
前記第２の窒化物半導体層は前記第１の窒化物半導体層より高濃度でＡｌを含有することを特徴とする付記１乃至８のいずれか１項に記載の化合物半導体装置。 (Appendix 9)
The first nitride semiconductor layer and the second nitride semiconductor layer contain Ga and N,
9. The compound semiconductor device according to claim 1, wherein the second nitride semiconductor layer contains Al at a higher concentration than the first nitride semiconductor layer.

（付記１０）
前記第４の窒化物半導体層及び前記第５の窒化物半導体層はＧａ及びＮを含有し、
前記第５の窒化物半導体層は前記第４の窒化物半導体層より高濃度でＡｌを含有することを特徴とする付記１乃至９のいずれか１項に記載の化合物半導体装置。 (Appendix 10)
The fourth nitride semiconductor layer and the fifth nitride semiconductor layer contain Ga and N,
10. The compound semiconductor device according to any one of appendices 1 to 9, wherein the fifth nitride semiconductor layer contains Al at a higher concentration than the fourth nitride semiconductor layer.

（付記１１）
付記１乃至１０のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。 (Appendix 11)
A power supply device comprising the compound semiconductor device according to any one of appendices 1 to 10.

（付記１２）
付記１乃至１０のいずれか１項に記載の化合物半導体装置を有することを特徴とする増幅器。 (Appendix 12)
An amplifier comprising the compound semiconductor device according to any one of appendices 1 to 10.

（付記１３）
第１の窒化物半導体層の上方に、前記第１の窒化物半導体層よりもバンドギャップが大きい第２の窒化物半導体層を形成する工程と、
前記第２の窒化物半導体層の上方にソース電極及びドレイン電極を形成する工程と、
前記ソース電極及び前記ドレイン電極の間で、前記第２の窒化物半導体層の上方に、ｐ型の第３の窒化物半導体層を形成する工程と、
前記第３の窒化物半導体層の上方にゲート電極を形成する工程と、
前記第２の窒化物半導体層と前記ドレイン電極との間に第４の窒化物半導体層を形成する工程と、
前記第４の窒化物半導体層と前記ドレイン電極との間に、前記第４の窒化物半導体層よりもバンドギャップが大きい第５の窒化物半導体層を形成する工程と、
前記ゲート電極と前記ドレイン電極との間で前記第１の窒化物半導体層及び前記第４の窒化物半導体層にオーミック接触する中間電極を形成する工程と、
を有し、
前記ソース電極を前記第１の窒化物半導体層にオーミック接触させ、
前記ドレイン電極を前記第４の窒化物半導体層にオーミック接触させることを特徴とする化合物半導体装置の製造方法。 (Appendix 13)
Forming a second nitride semiconductor layer having a band gap larger than that of the first nitride semiconductor layer above the first nitride semiconductor layer;
Forming a source electrode and a drain electrode above the second nitride semiconductor layer;
Forming a p-type third nitride semiconductor layer above the second nitride semiconductor layer between the source electrode and the drain electrode;
Forming a gate electrode above the third nitride semiconductor layer;
Forming a fourth nitride semiconductor layer between the second nitride semiconductor layer and the drain electrode;
Forming a fifth nitride semiconductor layer having a band gap larger than that of the fourth nitride semiconductor layer between the fourth nitride semiconductor layer and the drain electrode;
Forming an intermediate electrode in ohmic contact with the first nitride semiconductor layer and the fourth nitride semiconductor layer between the gate electrode and the drain electrode;
Have
Bringing the source electrode into ohmic contact with the first nitride semiconductor layer;
A method of manufacturing a compound semiconductor device, wherein the drain electrode is brought into ohmic contact with the fourth nitride semiconductor layer.

（付記１４）
前記中間電極を形成する工程は、
前記ゲート電極と前記ドレイン電極との間で前記第１の窒化物半導体層にオーミック接触する第１のオーミック電極を形成する工程と、
前記ゲート電極と前記ドレイン電極との間で前記第４の窒化物半導体層にオーミック接触し、前記第１のオーミック電極に接続される第２のオーミック電極を形成する工程と、
を有することを特徴とする付記１３に記載の化合物半導体装置の製造方法。 (Appendix 14)
The step of forming the intermediate electrode includes
Forming a first ohmic electrode in ohmic contact with the first nitride semiconductor layer between the gate electrode and the drain electrode;
Forming a second ohmic electrode in ohmic contact with the fourth nitride semiconductor layer between the gate electrode and the drain electrode and connected to the first ohmic electrode;
Item 14. The method for manufacturing a compound semiconductor device according to appendix 13, wherein:

（付記１５）
前記中間電極と前記ドレイン電極との間で、前記第５の窒化物半導体層の上方に絶縁膜を介してフィールドプレート電極を形成する工程を有することを特徴とする付記１３又は１４に記載の化合物半導体装置の製造方法。 (Appendix 15)
15. The compound according to appendix 13 or 14, further comprising a step of forming a field plate electrode between the intermediate electrode and the drain electrode above the fifth nitride semiconductor layer via an insulating film. A method for manufacturing a semiconductor device.

（付記１６）
前記第３の窒化物半導体層の形成と並行して前記第２の窒化物半導体層と前記第４の窒化物半導体層との間にｐ型の第６の窒化物半導体層を形成することを特徴とする付記１３乃至１５のいずれか１項に記載の化合物半導体装置の製造方法。 (Appendix 16)
In parallel with the formation of the third nitride semiconductor layer, a p-type sixth nitride semiconductor layer is formed between the second nitride semiconductor layer and the fourth nitride semiconductor layer. 16. The method for manufacturing a compound semiconductor device according to any one of appendices 13 to 15, which is characterized in that

（付記１７）
前記第６の窒化物半導体層と前記第４の窒化物半導体層との間に、前記第６の窒化物半導体層及び前記第４の窒化物半導体層よりもバンドギャップが大きい第７の窒化物半導体層を形成する工程と、
前記第７の窒化物半導体層をエッチングストッパとして前記第５の窒化物半導体層及び前記第４の窒化物半導体層をエッチングする工程と、
を有することを特徴とする付記１６に記載の化合物半導体装置の製造方法。 (Appendix 17)
A seventh nitride having a band gap larger than that of the sixth nitride semiconductor layer and the fourth nitride semiconductor layer between the sixth nitride semiconductor layer and the fourth nitride semiconductor layer. Forming a semiconductor layer;
Etching the fifth nitride semiconductor layer and the fourth nitride semiconductor layer using the seventh nitride semiconductor layer as an etching stopper;
Item 18. The method for producing a compound semiconductor device according to appendix 16, wherein:

（付記１８）
前記中間電極を形成する工程は、前記第６の窒化物半導体層にオーミック接触する第３のオーミック電極を形成する工程を有することを特徴とする付記１６又は１７に記載の化合物半導体装置の製造方法。 (Appendix 18)
The method of manufacturing a compound semiconductor device according to appendix 16 or 17, wherein the step of forming the intermediate electrode includes a step of forming a third ohmic electrode that is in ohmic contact with the sixth nitride semiconductor layer. .

１０１〜１０５、２０１〜２０６、３０７、５０８：窒化物半導体層
１１０、２１０、４１０：中間電極
１１３ｇ、２１３ｇ：ゲート電極
１１３ｓ、２１３ｓ：ソース電極
１１３ｄ、２１３ｄ：ドレイン電極
２１４：フィールドプレート電極
４０１：ツェナーダイオード 101-105, 201-206, 307, 508: Nitride semiconductor layer 110, 210, 410: Intermediate electrode 113g, 213g: Gate electrode 113s, 213s: Source electrode 113d, 213d: Drain electrode 214: Field plate electrode 401: Zener diode

Claims

A first nitride semiconductor layer;
A second nitride semiconductor layer formed above the first nitride semiconductor layer and having a larger band gap than the first nitride semiconductor layer;
A source electrode and a drain electrode formed above the second nitride semiconductor layer;
A p-type third nitride semiconductor layer formed above the second nitride semiconductor layer between the source electrode and the drain electrode; and
A gate electrode formed above the third nitride semiconductor layer;
A fourth nitride semiconductor layer formed between the second nitride semiconductor layer and the drain electrode;
A fifth nitride semiconductor layer formed between the fourth nitride semiconductor layer and the drain electrode and having a larger band gap than the fourth nitride semiconductor layer;
An intermediate electrode in ohmic contact with the first nitride semiconductor layer and the fourth nitride semiconductor layer between the gate electrode and the drain electrode;
Have
The source electrode is formed directly on the second nitride semiconductor layer, the source electrode is in ohmic contact with the first nitride semiconductor layer,
The compound semiconductor device, wherein the drain electrode is in ohmic contact with the fourth nitride semiconductor layer.

The intermediate electrode is
A first ohmic electrode in ohmic contact with the first nitride semiconductor layer between the gate electrode and the drain electrode;
A second ohmic electrode in ohmic contact with the fourth nitride semiconductor layer between the gate electrode and the drain electrode and connected to the first ohmic electrode;
The compound semiconductor device according to claim 1, comprising:

3. The compound according to claim 1, further comprising a field plate electrode formed between the intermediate electrode and the drain electrode above the fifth nitride semiconductor layer via an insulating film. Semiconductor device.

4. The semiconductor device according to claim 1, further comprising a p-type sixth nitride semiconductor layer formed between the second nitride semiconductor layer and the fourth nitride semiconductor layer. The compound semiconductor device according to item.

The seventh nitride semiconductor layer is formed between the sixth nitride semiconductor layer and the fourth nitride semiconductor layer, and has a larger band gap than the sixth nitride semiconductor layer and the fourth nitride semiconductor layer. The compound semiconductor device according to claim 4, further comprising a nitride semiconductor layer.

The compound semiconductor device according to claim 4, wherein the intermediate electrode includes a third ohmic electrode that is in ohmic contact with the sixth nitride semiconductor layer.

The compound semiconductor device according to claim 6, further comprising a Zener diode connected between the intermediate electrode and the source electrode.

A p-type eighth nitride semiconductor layer formed on the second nitride semiconductor layer;
An electrode formed on the eighth nitride semiconductor layer and connected to the intermediate electrode;
The compound semiconductor device according to claim 1, comprising:

A power supply device comprising the compound semiconductor device according to claim 1.

An amplifier comprising the compound semiconductor device according to claim 1.

Forming a second nitride semiconductor layer having a band gap larger than that of the first nitride semiconductor layer above the first nitride semiconductor layer;
Forming a source electrode and a drain electrode above the second nitride semiconductor layer;
Forming a p-type third nitride semiconductor layer above the second nitride semiconductor layer between the source electrode and the drain electrode;
Forming a gate electrode above the third nitride semiconductor layer;
Forming a fourth nitride semiconductor layer between the second nitride semiconductor layer and the drain electrode;
Forming a fifth nitride semiconductor layer having a band gap larger than that of the fourth nitride semiconductor layer between the fourth nitride semiconductor layer and the drain electrode;
Forming an intermediate electrode in ohmic contact with the first nitride semiconductor layer and the fourth nitride semiconductor layer between the gate electrode and the drain electrode;
Have
Forming the source electrode directly on the second nitride semiconductor layer and bringing the source electrode into ohmic contact with the first nitride semiconductor layer;
A method of manufacturing a compound semiconductor device, wherein the drain electrode is brought into ohmic contact with the fourth nitride semiconductor layer.