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JP6207228B2 - 集積回路装置およびその構成方法 - Google Patents

集積回路装置およびその構成方法 Download PDF

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Description

本発明は、集積回路装置およびその構成方法に関する。
半導体集積回路チップの実装密度向上を図るため、複数の半導体集積回路チップを積層する技術として、例えばＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）やＣｏＣ（Ｃｈｉｐ ｏｎ Ｃｈｉｐ）と呼ばれる技術が既に実用化されている。しかしながら、従来のＰｏＰやＣｏＣでは半導体集積回路チップ同士を接続するにはボンディングワイヤやインターポーザなどの一般的な手段が用いられており、これらの寄生容量が高速動作の妨げとなっている。
これに対し、積層された半導体集積回路チップ同士を接続する別の技術として、チップ内部を貫通する配線および電極を用いるＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）と呼ばれる技術がある（例えば、特許文献１参照）。このＴＳＶを用いると半導体集積回路チップ同士が最短距離で接続されるため寄生容量が少なく、高速動作と低消費電力化が実現できる。
一方で、コンパクトデジタルカメラ等の電子機器では、演算処理性能を向上するために、マザーボード上に２個のシステムＬＳＩチップを搭載したデュアルプロセッサシステムを構築する場合がある。なお、システムＬＳＩチップは、ＣＰＵ等のプロセッサやメモリコントローラを含み、一時的な記憶領域としてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等のメモリを必要とする。また各プロセッサが並行して動作するためには各システムＬＳＩチップに対応するメモリが必要となる。つまり、デュアルプロセッサシステムにおいては、構成要素として例えばシステムＬＳＩチップ２個と、メモリコアを含むメモリチップ２個の、計４個の半導体集積回路チップを必要とする。
ここで実装密度向上のために、前記のデュアルプロセッサシステムにおいて、２個のシステムＬＳＩチップと２個のメモリチップの計４個を前記ＴＳＶ技術によって積層した１つの積層デュアルプロセッサパッケージとして実現したいという要望がある。
特開２０１０−１０９２６４号公報
しかしながら、同一構造の複数のシステムＬＳＩチップと同一構造の複数のメモリチップを上記ＴＳＶ技術を用いて積層すると、複数のメモリコントローラと複数のメモリコアが共通のバスに接続され、バス衝突が起こる。そのため、各メモリコントローラはペアとなるメモリコアに並列にアクセスすることができず、処理性能が低下してしまう。
一方で、積層デュアルプロセッサパッケージを搭載するほどの処理性能が求められず、システムＬＳＩチップとメモリチップを１枚ずつ積層した積層シングルプロセッサパッケージを搭載する装置も存在する。この場合、生産コストの観点から積層デュアルプロセッサパッケージと積層シングルプロセッサパッケージで共通のチップを流用できることが望ましい。
本発明は、上記課題に鑑み、第１の集積回路チップと第２の集積回路チップを同数積層した構成において、ペアとなる第１の集積回路チップと第２の集積回路チップとが独立に接続され、かつ積層個数を変更しても共通のチップを流用できる技術を実現する。
上記課題を解決し、目的を達成するために、本発明の集積回路装置は、第１の回路を有するＮ個（Ｎは２以上の自然数）の第１の集積回路チップを積層し、前記積層された第１の集積回路チップにさらに第２の回路を有するＮ個の第２の集積回路チップを積層した集積回路装置であって、前記第１の集積回路チップと前記第２の集積回路チップとが隣接する面を基準面として対称な位置にある第１の集積回路チップと第２の集積回路チップとによりペアを構成し、前記第１の集積回路チップと前記第２の集積回路チップはそれぞれ、前記ペアとなる第１の集積回路チップの第１の回路と第２の集積回路チップの第２の回路とを接続するための接続端子とチップ内部を貫通する貫通電極を備え、前記第１の集積回路チップと前記第２の集積回路チップにおける前記接続端子および貫通電極が前記基準面に対して対称に設けられ、前記第１の集積回路チップは基板上に積層され、前記第１の集積回路チップと前記第２の集積回路チップはそれぞれ、前記基板に近い側の第１の面と基板から遠い側の第２の面を有し、前記基準面からＮ個目の前記第１の集積回路チップにおける第２の面にＸ個（Ｘは自然数）の第１の接続端子を備え、前記Ｘ個の第１の接続端子のうち１番目の接続端子が前記第１の回路に接続され、Ｙ番目（２≦Ｙ≦Ｘで、且つ、Ｙは自然数）の接続端子が、隣接して積層される（Ｎ−１）個目の第１の集積回路チップの貫通電極を介して前記（Ｎ−１）個目の第１の集積回路チップにおける第２の面の（Ｙ＋１）番目の接続端子に接続され、前記基準面からＮ個目の第２の集積回路チップにおける前記第１の面にＸ個の第２の接続端子を備え、前記Ｘ個の第２の接続端子のうち１番目の接続端子が前記第２の回路に接続され、Ｙ番目の接続端子は、隣接して積層される（Ｎ−１）個目の第２の集積回路チップの貫通電極を介して前記（Ｎ−１）個目の第２の集積回路チップにおける第１の面の（Ｙ＋１）番目の接続端子に接続される。
本発明によれば、第１の集積回路チップと第２の集積回路チップを同数積層した構成において、ペアとなる第１の集積回路チップと第２の集積回路チップとが独立に接続され、かつ積層個数を変更しても共通のチップを流用することができる。
実施形態１の積層デュアルプロセッサパッケージの構成を例示する図。 図１に示す積層デュアルプロセッサパッケージのチップを流用した積層シングルプロセッサパッケージの構成を例示する図。 実施形態２の積層マルチプロセッサパッケージの構成を例示する図。 図３に示す積層マルチプロセッサパッケージのチップを流用して、積層個数を変化させたパッケージの構成を例示する図。
以下に、本発明を実施するための形態について詳細に説明する。尚、以下に説明する実施の形態は、本発明を実現するための一例であり、本発明が適用される装置の構成や各種条件によって適宜修正又は変更されるべきものであり、本発明は以下の実施の形態に限定されるものではない。また、後述する各実施形態の一部を適宜組み合わせて構成しても良い。
［実施形態１］まず、図１および図２を参照して、実施形態１の半導体集積回路装置および集積回路チップの積層方法について説明する。なお、以下の説明では、支持基板上に積層される複数の半導体集積回路チップにおいて、支持基板に近い側の面を下面、遠い側の面を上面とする。また、積層された２個の半導体集積回路チップにおいて、支持基板に近い側のチップを下層、遠い側のチップを上層とする。
なお、本実施形態では、システムＬＳＩチップは、ＣＰＵなどのプロセッサやメモリコントローラを含む。システムＬＳＩチップは、一時的な記憶領域としてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等のメモリを必要とする。また各プロセッサが並列に動作するためには各システムＬＳＩチップに対応するメモリが必要となる。よって、デュアルプロセッサシステムにおいては、構成要素として例えばシステムＬＳＩチップ２個と、メモリコアを含むメモリチップ２個の、計４個の半導体集積回路チップが必要となる。
図１は本実施形態の積層デュアルプロセッサパッケージの構成を例示している。積層デュアルプロセッサパッケージ５０は、支持基板４００に、同一構造の２個のシステムＬＳＩチップ７００を積層し、さらにその上層に同一構造の同数のメモリチップ８００を積層して構成されている。１個目のシステムＬＳＩチップ７００（１）とメモリチップ８００（１）が隣接する面を基準面として、基準面から数えて１個目をシステムＬＳＩチップ７００（１）、２個目をシステムＬＳＩチップ７００（２）と表記する。同様に、１個目のシステムＬＳＩチップ７００（１）とメモリチップ８００（１）の基準面から数えて１個目をメモリチップ８００（１）、２個目をメモリチップ８００（２）と表記する。
支持基板４００は、積層される半導体集積回路チップに物理的な強度を付与するとともに、積層されるシステムＬＳＩチップ７００（２）の端子ピッチを拡大するための再配線基板として機能する。
各システムＬＳＩチップ７００はメモリコントローラ７１０を備え、上面に２個の接続端子Ｐ７（１）、Ｐ７（２）を備える。各ＬＳＩチップ７００（１）、７００（２）は、メモリチップ８００（１）、８００（２）を制御するためのメモリコントローラ７１０（１）、７１０（２）を備える。また、各システムＬＳＩチップ７００（１）、７００（２）は、メモリコントローラ７１０（１）、７１０（２）以外に、各種の処理回路やＣＰＵなどを備える。そして、各メモリコントローラ７１０（１）、７１０（２）は、これらの処理回路やＣＰＵからの制御指令に従い、メモリチップ８００（１）、８００（２）のメモリコア８１０（１）、８１０（２）にアクセスし、データの書き込みや読み出しを実行する。
ここで、システムＬＳＩチップ７００（１）のメモリコントローラ７１０をメモリコントローラ７１０（１）とし、システムＬＳＩチップ７００（２）のメモリコントローラ７１０をメモリコントローラ７１０（２）とする。各システムＬＳＩチップ７００（１）、７００（２）において、接続端子Ｐ７（１）は内部配線４０ａを介してメモリコントローラ７１０に電気的に接続される。システムＬＳＩチップ７００（１）の接続端子Ｐ７（２）は、内部配線４０ｃ、チップ内部を貫通する貫通電極（以下、ＴＳＶ）２０、マイクロバンプ３０を介してシステムＬＳＩチップ７００（２）の接続端子Ｐ７（１）に電気的に接続される。
各メモリチップ８００（１）、８００（２）は、ＤＲＡＭなどのメモリコア８１０（１）、８１０（２）を備え、下面に２個の接続端子Ｐ８（１）、Ｐ８（２）を備える。ここで１個目のメモリチップ８００（１）のメモリコア８１０をメモリコア８１０（１）、２個目のメモリチップ８００（２）のメモリコア８１０をメモリコア８１０（２）と表記する。各メモリチップ８００において、１番目の接続端子Ｐ８（１）はＴＳＶ２０および内部配線４０ｂを介して各メモリコア８１０に電気的に接続される。１個目のメモリチップ８００（１）の接続端子Ｐ８（２）は、ＴＳＶ２０、内部配線４０ｄ、マイクロバンプ３０を介して上層のメモリチップ８００（２）の接続端子Ｐ８（１）に電気的に接続される。
隣接して積層されるシステムＬＳＩチップ７００（１）とメモリチップ８００（１）の間では、接続端子Ｐ７（１）と接続端子Ｐ８（１）、接続端子Ｐ７（２）と接続端子Ｐ８（２）がそれぞれマイクロバンプ３０を介して電気的に接続される。
なお、本例では各システムＬＳＩチップ７００（１）、７００（２）の上面、およびメモリチップ８００（１）、８００（２）の下面に接続端子が２個ずつ設けられた構成を記載したが、実際には２個以上の多数の接続端子を備えていても良い。また、図１では、各メモリコントローラ７１０（１）、７１０（２）とメモリコア８１０（１）、８１０（２）とを接続する内部配線やＴＳＶは１本ずつのみ記載したが、実際にはこれらは複数本からなるバスであり、対応する接続端子もそれぞれ複数個ずつ存在する。
図１に示すように、メモリコントローラ７１０（１）とメモリコア８１０（１）が接続され、メモリコントローラ７１０（２）とメモリコア８１０（２）が接続される。メモリコントローラ７１０（１）とメモリコア８１０（１）を第１のペアとし、メモリコントローラ７１０（２）とメモリコア８１０（２）を第２のペアとする。これら第１および第２のペアは、バス衝突することなくそれぞれ独立に接続される。つまり、各メモリコントローラ７１０（１）、７１０（２）は、対応するメモリコア８１０（１）、８１０（２）に独立にアクセスすることができ、並列に処理を行うことができる。
次に、図２を参照して、図１に示すシステムＬＳＩチップとメモリチップを１枚ずつ積層した場合について説明する。
図２は、図１に示す積層デュアルプロセッサパッケージ５０のシステムＬＳＩチップ７００とメモリチップ８００を流用した積層シングルプロセッサパッケージ６０の構成を例示している。なお、図１と同一の構成については同一の符号を付して説明は省略する。
積層シングルプロセッサパッケージ６０は、支持基板５００に、システムＬＳＩチップ７００を積層し、さらにその上層にメモリチップ８００を積層して構成されている。
支持基板５００は、積層される半導体集積回路チップに物理的な強度を付与するとともに、積層されるシステムＬＳＩチップ７００の端子ピッチを拡大するための再配線基板として機能する。
１個目のシステムＬＳＩチップ７００（１）とメモリチップ８００（１）は隣接して積層され、接続端子Ｐ７（１）と接続端子Ｐ８（１）はマイクロバンプ３０を介して電気的に接続される。
上述したように、支持基板４００に２個のシステムＬＳＩチップ７００（第１の半導体集積回路チップ）を積層し、その上層にさらに同数のメモリチップ８００（第２の半導体集積回路チップ）を積層する。そして、１個目のシステムＬＳＩチップ７００（１）とメモリチップ８００（１）とが隣接する面を基準面として対称な位置にあるチップ同士をペアとして内部配線およびＴＳＶにより電気的に接続する。さらにペアとなるメモリコントローラ７１０（１）とメモリコア８１０（１）、メモリコントローラ７１０（２）とメモリコア８１０（２）とを接続する内部配線やＴＳＶを基準面に対して対称に構成することで、ペアとなるチップ同士を独立に接続する。その結果、図１の積層デュアルプロセッサパッケージ５０のシステムＬＳＩチップ７００とメモリチップ８００を、図２のシングルプロセッサパッケージ６０にも流用でき、製造工程の共通化により生産コストの削減を実現できる。
［実施形態２］次に、図３および図４を参照して、実施形態２による半導体集積回路装置および集積回路チップの積層方法について、システムＬＳＩチップとメモリチップをＮ個（Ｎ≧３、Ｎは自然数）ずつ積層する場合を例として説明する。
図３は、システムＬＳＩチップとメモリチップをＮ個（Ｎ≧３、Ｎは自然数）ずつ積層した積層マルチプロセッサパッケージの構成を例示している。本実施形態の積層マルチプロセッサパッケージ１０は、支持基板３００に、同一構造のＮ個のシステムＬＳＩチップ１００を積層し、さらにその上層に同一構造のＮ個のメモリチップ２００を積層して構成されている。
１個目のシステムＬＳＩチップ１００（１）とメモリチップ２００（１）が隣接する面を基準面として、基準面から数えてＭ個目のシステムＬＳＩチップ１００をシステムＬＳＩチップ１００（Ｍ）と表記する。同様に、１個目のシステムＬＳＩチップ１００（１）とメモリチップ２００（１）の基準面から数えてＭ個目のメモリチップ２００をメモリチップ２００（Ｍ）と表記する。ここでＭ＝１、２・・・Ｎ（１以上の自然数）とする。
支持基板３００は、積層される半導体集積回路チップに物理的な強度を付与するとともに、積層されるシステムＬＳＩチップ１００（Ｎ）の端子ピッチを拡大するための再配線基板として機能する。
各システムＬＳＩチップ１００（Ｎ）は内部にメモリコントローラ１１０（Ｎ）を備え、Ｘ≧Ｎとして、上面にＸ個の接続端子Ｐ１（１）、Ｐ１（２）・・・Ｐ１（Ｘ）を備える。ここでシステムＬＳＩチップ１００（Ｍ）内部のメモリコントローラ１１０をメモリコントローラ１１０（Ｍ）と表記する。各システムＬＳＩチップ１００（Ｎ）において、１番目の接続端子Ｐ１（１）は内部配線４０ａを介してメモリコントローラ１１０（Ｎ）に電気的に接続される。隣接して積層されるＮ個目のシステムＬＳＩチップ１００（Ｎ）と（Ｎ−１）個目のシステムＬＳＩチップ１００（Ｎー１）の間では、上層のＹ番目の接続端子Ｐ１（Ｙ）は、内部配線４０ｃ、ＴＳＶ２０、マイクロバンプ３０を介して下層の（Ｙ−１）番目の接続端子Ｐ１（Ｙ−１）に電気的に接続される。ここでＹ＝２、３・・・Ｘ（２以上Ｘ以下の自然数）とする。
各メモリチップ２００（Ｎ）は内部にメモリコア２１０（Ｎ）を備え、Ｘ≧Ｎとして、下面にＸ個の接続端子Ｐ２（１）、Ｐ２（２）・・・Ｐ２（Ｘ）を備える。ここでメモリチップ２００（Ｍ）内部のメモリコア２１０をメモリコア２１０（Ｍ）と表記する。各メモリチップ２００（Ｎ）において、１番目の接続端子Ｐ２（１）はＴＳＶ２０、内部配線４０ｂを介してメモリコア２１０（Ｎ）に電気的に接続される。
隣接して積層されるＮ個目のメモリチップ２００（Ｎ）と（Ｎ−１）個目のメモリチップ２００（Ｎー１）の間では、下層側チップの下面のＹ番目の接続端子Ｐ２（Ｙ）は、ＴＳＶ２０、内部配線４０ｄ、マイクロバンプ３０を介して、上層側チップの下面の（Ｙ−１）番目の接続端子Ｐ２（Ｙ−１）に電気的に接続される。ここでＹ＝２、３・・・Ｘ（２以上Ｘ以下の自然数）とする。
隣接して積層される１個目のシステムＬＳＩチップ１００（１）とメモリチップ２００（１）との間では、Ｚ番目の接続端子Ｐ１（Ｚ）と接続端子Ｐ２（Ｚ）がマイクロバンプ３０を介して電気的に接続される。ここでＺ＝１、２・・・Ｘ（１以上Ｘ以下の自然数）とする。
なお、メモリコントローラ１１０（Ｎ）とメモリコア２１０（Ｎ）とを接続する内部配線やＴＳＶは１本ずつのみ記載したが、実際にはこれらは複数本からなるバスであり、対応する接続端子もそれぞれ複数個ずつ存在する。
以上の構成によれば、メモリコントローラ１１０（Ｍ）と対応するメモリコア２１０（Ｍ）の全てのペアがバス衝突することなくそれぞれ独立に接続される。つまり、各メモリコントローラ１１０（Ｎ）は、対応するメモリコア２１０（Ｎ）に独立にアクセスすることができ、並列に処理を行うことができる。
次に、図４を参照して、図３のシステムＬＳＩチップ１００とメモリチップ２００を流用して、積層個数を変化させた場合について説明する。なお、図３と同一の構成については同一の符号を付して説明を省略する。
図４（ａ）は、図３に示す積層マルチプロセッサパッケージのシステムＬＳＩチップ１００とメモリチップ２００を３枚ずつ積層した構成を例示している。図４（ａ）では、メモリコントローラ１１０（１）とメモリコア２１０（１）、メモリコントローラ１１０（２）とメモリコア２１０（２）、メモリコントローラ１１０（３）とメモリコア２１０（３）がそれぞれペアとして独立に接続されている。
図４（ｂ）は、図３に示す積層マルチプロセッサパッケージのシステムＬＳＩチップ１００とメモリチップ２００を２枚ずつ積層した構成を例示している。図４（ｂ）では、メモリコントローラ１１０（１）とメモリコア２１０（１）、メモリコントローラ１１０（２）とメモリコア２１０（２）がそれぞれペアとして独立に接続されている。
図４（ｃ）は、図３に示す積層マルチプロセッサパッケージのシステムＬＳＩチップ１００とメモリチップ２００を１枚ずつ積層した構成を例示している。図４（ｃ）では、メモリコントローラ１１０（１）とメモリコア２１０（１）がペアとして接続されている。
同様にして、システムＬＳＩチップ１００とメモリチップ２００を、１≦Ｋ≦Ｎである各Ｋ枚ずつ積層した場合にも、メモリコントローラ（Ｋ）とメモリコア（Ｋ）の各ペアが独立に接続される。その結果、システムＬＳＩチップとメモリチップをＮ枚ずつ積層したマルチプロセッサパッケージ１０におけるシステムＬＳＩチップ１００（Ｎ）とメモリチップ２００（Ｎ）の積層個数をＮ個以下に減らしたパッケージにも流用できる。
上述した各実施形態によれば、Ｎを２以上の自然数として、Ｎ個のシステムＬＳＩチップ１００とメモリチップ２００とを積層した場合に、ペアとなるチップ同士が独立に接続され、かつ積層個数を変更しても共通のチップを流用できる。
したがって、搭載される装置に要求される処理性能に応じてマルチプロセッサパッケージの積層個数を変更する場合に、共通のシステムＬＳＩチップとメモリチップを流用できるため、製造工程の共通化により生産コストの削減を実現できる。

Claims (4)

  1. 第１の回路を有するＮ個（Ｎは２以上の自然数）の第１の集積回路チップを積層し、前記積層された第１の集積回路チップにさらに第２の回路を有するＮ個の第２の集積回路チップを積層した集積回路装置であって、
    前記第１の集積回路チップと前記第２の集積回路チップとが隣接する面を基準面として対称な位置にある第１の集積回路チップと第２の集積回路チップとによりペアを構成し、
    前記第１の集積回路チップと前記第２の集積回路チップはそれぞれ、前記ペアとなる第１の集積回路チップの第１の回路と第２の集積回路チップの第２の回路とを接続するための接続端子とチップ内部を貫通する貫通電極を備え、
    前記第１の集積回路チップと前記第２の集積回路チップにおける前記接続端子および貫通電極が前記基準面に対して対称に設けられ、
    前記第１の集積回路チップは基板上に積層され、前記第１の集積回路チップと前記第２の集積回路チップはそれぞれ、前記基板に近い側の第１の面と基板から遠い側の第２の面を有し、
    前記基準面からＮ個目の前記第１の集積回路チップにおける第２の面にＸ個（Ｘは自然数）の第１の接続端子を備え、
    前記Ｘ個の第１の接続端子のうち１番目の接続端子が前記第１の回路に接続され、Ｙ番目（２≦Ｙ≦Ｘで、且つ、Ｙは自然数）の接続端子が、隣接して積層される（Ｎ−１）個目の第１の集積回路チップの貫通電極を介して前記（Ｎ−１）個目の第１の集積回路チップにおける第２の面の（Ｙ＋１）番目の接続端子に接続され、
    前記基準面からＮ個目の第２の集積回路チップにおける前記第１の面にＸ個の第２の接続端子を備え、
    前記Ｘ個の第２の接続端子のうち１番目の接続端子が前記第２の回路に接続され、Ｙ番目の接続端子は、隣接して積層される（Ｎ−１）個目の第２の集積回路チップの貫通電極を介して前記（Ｎ−１）個目の第２の集積回路チップにおける第１の面の（Ｙ＋１）番目の接続端子に接続されることを特徴とする集積回路装置。
  2. 前記第２の集積回路チップに隣接した前記第１の集積回路チップにおける第２の面のＺ番目（Ｚ≦Ｘで、且つ、Ｚは自然数）の接続端子と、前記第１の集積回路チップに隣接した前記第２の集積回路チップにおける第１の面のＺ番目の接続端子とが接続されることを特徴とする請求項１に記載の集積回路装置。
  3. 前記第１の回路はメモリコントローラであり、前記第２の回路は前記メモリコントローラにより制御されるメモリであることを特徴とする請求項１または２に記載の集積回路装置。
  4. 第１の回路を有するＮ個（Ｎは２以上の自然数）の第１の集積回路チップを積層し、前記積層された第１の集積回路チップにさらに第２の回路を有するＮ個の第２の集積回路チップを積層して構成され、
    前記第１の集積回路チップは基板上に積層され、前記第１の集積回路チップと前記第２の集積回路チップはそれぞれ、前記基板に近い側の第１の面と基板から遠い側の第２の面を有し、
    前記第１の集積回路チップと前記第２の集積回路チップとが隣接する面を基準面として、
    前記基準面からＮ個目の前記第１の集積回路チップにおける第２の面にＸ個（Ｘは自然数）の第１の接続端子を備え、
    前記Ｘ個の第１の接続端子のうち１番目の接続端子が前記第１の回路に接続され、Ｙ番目（２≦Ｙ≦Ｘで、且つ、Ｙは自然数）の接続端子が、隣接して積層される（Ｎ−１）個目の第１の集積回路チップの貫通電極を介して前記（Ｎ−１）個目の第１の集積回路チップにおける第２の面の（Ｙ＋１）番目の接続端子に接続され、
    前記基準面からＮ個目の第２の集積回路チップにおける前記第１の面にＸ個の第２の接続端子を備え、
    前記Ｘ個の第２の接続端子のうち１番目の接続端子が前記第２の回路に接続され、Ｙ番目の接続端子は、隣接して積層される（Ｎ−１）個目の第２の集積回路チップの貫通電極を介して前記（Ｎ−１）個目の第２の集積回路チップにおける第１の面の（Ｙ＋１）番目の接続端子に接続される集積回路装置を構成する方法であって、
    前記基準面に対して対称な位置にある第１の集積回路チップと第２の集積回路チップとによりペアを構成し、
    前記ペアとなる第１の集積回路チップの第１の回路と第２の集積回路チップの第２の回路とを、前記第１の集積回路チップと前記第２の集積回路チップのそれぞれにおいて前記基準面に対して対称に設けられている接続端子とチップ内部を貫通する貫通電極により接続することを特徴とする方法。
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