JP6155744B2 - クロック位相補間回路およびデータ送受信回路 - Google Patents

Description

開示の技術は、クロック位相補間回路およびデータ送受信回路に関する。

ボード間や筐体間のデータ送受信、ＬＳＩ間のデータ送受信、チップ内の複数の素子や回路ブロック間のデータ送受信を行うデータ送受信回路の高速化が進められている。そこで、データ送信クロックをデータと一緒に送信し、受信側で受信したクロックからＰＬＬ回路等により送信クロックと同じ周波数のデータ受信に適した位相の受信クロックを生成し、受信クロックに同期して送信データを受信することが行われる。

さらに、ＰＬＬ回路等から出力される送信クロックと同じ周波数の位相の異なる複数のクロックから、クロック位相補間回路(PI: Phase Interpolator)を使用して、データ受信に適した位相の受信クロックを生成することが行われている。

クロック位相補間回路（ＰＩ）の重要な特性に線形性がある。ＰＩ出力クロックの線形性とその動作帯域はトレードオフの関係にある。実設計では、線形性を改善するため、クロック・パスに固定負荷を付加する等、意図的に帯域制限を加えている。

ＰＩの線形性は、ＰＶＴ(Process, Voltage, Temperature)依存しており、製造プロセス、電源電圧、温度に応じて変化する。
固定負荷にて線形性の改善を行う場合、ＰＶＴ(Process, Voltage, Temperature)依存により帯域が狭くなるケースに合わせて固定負荷を付加している。この場合、ＰＶＴ依存の帯域が広いケースでは、固定負荷が十分ではなく、線形性が劣化してしまう。つまり、ＰＶＴ変動により線形性が劣化する。そこで、ＰＩの動作帯域を狭帯域化するが、狭帯域化に伴い、ＰＩ内部ノードのクロック振幅が小さくなり、動作不良が発生する。このため、安易に狭帯域化を図れば良い訳ではなく、ＰＶＴ変動に応じて、適切な帯域に設定する必要がある。

特開２００２−１２３３３２号公報

実施形態によれば、ＰＶＴ変動に応じて、必要最小帯域になるよう動作帯域を調整するＰＩが実現される。

第１の態様のクロック位相補間回路は、位相の異なる複数の動作クロックから、位相補間した補間クロックを生成する位相補間回路であって、位相補間処理回路と、制御回路と、を有する。位相補間処理回路は、内部に帯域調整要素を有し、帯域調整要素の設定値を変化させることにより帯域調整可能である。制御回路は、補間クロックの基準クロックに対する遷移状態を検出し、検出した遷移状態に基づいて、帯域調整要素の設定値を制御する。

第１の態様によれば、ＰＶＴ変動にかかわらず、常に最適な動作帯域になる位相補間回路が実現される。

図１は、一般的なクロック位相補間回路（ＰＩ）の構成例および動作タイムチャートを示す図であり、（Ａ）が回路図を、（Ｂ）が入力クロックと出力クロックの動作タイムチャートである。 図２は、帯域制限要素を付加したＰＩを示す図であり、（Ａ）は回路図を示し、（Ｂ）は静的に帯域を変化させた場合の線形性を示す。 図３は、第１実施形態のクロック位相補間回路（ＰＩ）の回路図である。 図４は、帯域調整可能なクロック入力バッファの回路図を示す図である。 図５は、線形制御回路の回路構成を示す図である。 図６は、ＣＴＤにおける動作タイムチャートである。 図７は、第１実施形態のＰＩにおける制御フローを示す図である。 図８は、ＰＩにおけるタイムチャートである。 図９は、ＰＩにおけるタイムチャートである。 図１０は、第２実施形態の通信システムの構成を示す図である。

実施形態を説明する前に、一般的なクロック位相補間回路(PI: Phase Interpolator)を説明する。
図１は、一般的なクロック位相補間回路（ＰＩ）の構成例および動作タイムチャートを示す図であり、（Ａ）が回路図を、（Ｂ）が入力クロックと出力クロックの動作タイムチャートである。

ＰＩは、同一周波数で位相の異なる２個のクロックから、位相補間コード（ＰＩコード）に応じて、２つのクロック間の位相を有したクロックを補間にて生成する回路である。図１のＰＩは、ミキサが９０度位相の異なるクロックを利用してその間の位相のクロックを生成し、３６０度にわたる位相のクロックを生成するため、４個のミキサを有する。

図１に示すように、ＰＩは、クロック入力バッファ１３Ａおよび１３Ｂと、ミキサ１１と、ＤＡＣ１２と、出力バッファ１４と、を有する。クロック入力バッファ１３Ａおよび１３Ｂは、位相が９０度ずつ異なる４つのクロックCLK_0, CLK_90, CLK_180, CLK_270のうち逆相関係にある組をそれぞれ受け、位相を揃えて出力する。

ミキサ１１は、４個のベースミキサ１１Ａ−１１Ｄを有する。ベースミキサ１１Ａは、CLK_0およびCLK_180をＤＡＣ１２からのゲイン制御信号BASE_0に応じて増幅して出力する。ベースミキサ１１Ｂは、CLK_90およびCLK_270をＤＡＣ１２からのゲイン制御信号BASE_90に応じて増幅して出力する。ベースミキサ１１Ｃは、CLK_180およびCLK_0をＤＡＣ１２からのゲイン制御信号BASE_180に応じて増幅して出力する。ベースミキサ１１Ｄは、CLK_270およびCLK_90をＤＡＣ１２からのゲイン制御信号BASE_270に応じて増幅して出力する。ベースミキサ１１Ａ−１１Ｄの出力は共通に接続されており、出力バッファ１４に入力する。

ＤＡＣ１２は、ＰＩコード(PI_CODE)に応じてゲイン制御信号BASE_0, BASE_90, BASE_180, BASE_270を生成して、ミキサ１１に出力する。ベースミキサ１１Ａ−１１Ｄでゲイン調整された出力を合成することにより、ＰＩコードで指示された補間比の信号が生成され、出力バッファ１４で整形されて出力される。

図１の（Ｂ）は、ＰＩコードを６ビット、つまり、入力クロックの１サイクル３６０度位相を６４(=2⁶)分割できるものとして、ＰＩコード＝８とした場合の位相クロックを示す。ＰＩコード＝８は、６ビット表示で"001000"であり、４５度位相を示す。そこで、ＤＡＣ１２は、BASE_0=BASE_90=0.5, BASE_180=BASE_270=0とする。これに応じて、ミキサ１１は、０度位相のクロックCLK_0と９０度位相のクロックCLK_90を１：１で合成して、４５度位相のクロックPI_CLKを補間にて生成する。

クロック位相補間回路（ＰＩ）については広く知られているので、これ以上の説明は省略する。また、図１の（Ａ）では、差動型ＰＩを示したが、シングルエンド型ＰＩを使用する場合もある。

クロック位相補間回路（ＰＩ）の重要な特性に線形性がある。ＰＩの線形性とは、ＰＩコードの変化に対して、ＰＩ出力クロックの位相が一様に変化する具合を示し、等間隔に変化するほど、線形性は良い。また、ＰＩ出力クロックの線形性とその動作帯域はトレードオフの関係にある。実設計では、線形性を改善するため、クロック・パスに固定負荷を付加する等、意図的に帯域制限を加えている。

固定負荷にて線形性の改善を行う場合、ＰＶＴ(Process, Voltage, Temperature)依存により帯域が狭くなるケースに合わせて固定負荷を付加している。この場合、ＰＶＴ依存の帯域が広いケースでは、固定負荷が十分ではなく、線形性が劣化してしまう。つまり、ＰＶＴ変動により線形性が劣化するといった課題があった。

図２は、帯域制限要素を付加したＰＩを示す図であり、（Ａ）は回路図を示し、（Ｂ）は静的に帯域を変化させた場合の線形性を示す。
図２の（Ａ）に示すＰＩは、図１の（Ａ）に示したＰＩにおいて、ミキサ１１の出力に可変容量１６Ａおよび１６Ｂを付加すると共に、クロック入力バッファを帯域調整可能なバッファ１５Ａおよび１５Ｂとしている。

図２の（Ｂ）は、動作周波数１６ＧＨｚのＰＩに関して、線形性と帯域の関係を示す。図２の（Ｂ）では、ＰＩの帯域を、１６ＧＨｚ、８ＧＨｚ、４ＧＨｚといったように静的に帯域を変化させた場合の線形性が示されている。図２の（Ｂ）から分かるように、狭帯域化に伴い、線形性は改善する。これまで固定負荷は、ＰＶＴ依存により帯域が狭くなるケースに合わせて付加していた。

しかしながら、狭帯域化に伴い、ＰＩ内部ノードのクロック振幅が小さくなり、動作不良が発生する。このため、安易に狭帯域化を図れば良い訳ではなく、ＰＶＴ変動に応じて、適切な帯域に設定する必要があるが、図２に示すＰＩのように、クロック・パスに固定負荷を付加する等の構成では、これを実現できない。

以下に説明する実施形態のＰＩでは、ＰＶＴ変動に応じて、必要最小帯域になるようＰＩの動作帯域を調整する。これに応じて、線形性も改善される。言い換えれば、ＰＩを搭載した半導体装置で、フィールドにおいて、自動的にＰＩの帯域を調整する。

実施形態におけるＰＩの帯域調整は、ＰＩ出力クロックPI_CLK, PI_CLKXの遷移（０と１の間の変化）が存在する必要最小帯域を実現するように行う。そのため、適切なＰＩ出力クロックPI_CLK, PI_CLKXの遷移の存在について、遷移の有無の境界にある状態になるよう、動作帯域を動的(自動的)に調整する。

図３は、第１実施形態のクロック位相補間回路（ＰＩ）の回路図である。
第１実施形態のＰＩは、帯域調整可能なクロック入力バッファ１５Ａおよび１５Ｂと、ミキサと、ＤＡＣ１２と、出力バッファ１４と、可変容量１６Ａおよび１６Ｂと、出力整形回路と、線形制御回路２０と、分周器２１と、を有する。

図４は、帯域調整可能なクロック入力バッファ１５Ａの回路図を示す図である。クロック入力バッファ１５Ａは、差動アンプであり、トランジスタ対TrA, TrBと、可変負荷抵抗VRA,VRBと、可変電流源VISと、を有する。可変電流源VISの電流量と可変負荷抵抗VRA,VRBの抵抗値を、例えば、可変電流源VISの電流量を１／２倍、可変負荷抵抗VRA,VRBの抵抗値を共に２倍することにより、クロック入力バッファ１５Ａの出力中心電圧レベルを変えることなく、その帯域を１／２倍に調整可能である。クロック入力バッファ１５Ｂも同様の構成を有する。図４のバッファ回路は広く知られているので、説明は省略する。

ミキサは、ベースミキサ１１Ａ−１１Ｄを有する。可変容量１６Ａおよび１６Ｂを調整することにより、出力の特性が変化し、ＰＩの帯域が変化する。可変容量１６Ａおよび１６Ｂは、例えば、トランジスタのソースとドレインを接続したノードとゲートの間に形成される容量とトランジスタによるスイッチの組を複数設け、接続する容量の個数を制御することにより実現される。また、半導体装置内に設けられるバラクタを利用して実現してもよい。

図２の（Ａ）と比較して明らかなように、第１実施形態のＰＩは、図２の（Ａ）のＰＩに、出力整形回路と、線形制御回路２０と、分周器２１と、を負荷した構成を有する。
出力整形回路は、出力バッファ１４の差動出力を入力とするバッファ（インバータ）１７Ａおよび１７Ｂと、その出力を入力とするバッファ１９Ａおよび１９Ｂと、を有する。出力整形回路は、さらに、バッファ１７Ａと１９Ａのノードとバッファ１７Ｂと１９Ｂのノードを接続する２個のインバータ１８Ａおよび１８Ｂを有する。出力整形回路は、インバータ１８Ａおよび１８Ｂにより、差動クロック信号について、一方の立ち上がりエッジと、他方の立ち下がりエッジの遷移タイミングを合わせる。出力整形回路については広く知られているので説明は省略する。

分周器２１は、ＰＩ出力PI_CLK, PI_CLKXを分周して、基準クロックPLL_CLKの周波数の1/2周波数まで分周したクロックPI_DIV_CLKを生成する。例えば、PLL_CLKの周波数が２ＧＨｚである場合、PI_DIV_CLKの周波数は１ＧＨｚである。基準クロックPLL_CLKは、図示していないＰＬＬ回路が生成するクロックを分周したクロックである。

PI_DIV_CLKおよびPLL_CLKは、線形制御回路２０に入力され、PI_DIV_CLKがPLL_CLKの立ち上がりエッジ毎に、適切に"1010"と変化していることを確認する。線形制御回路２０は、この変化が確認できる度に、帯域調整コードBW_CNTL1およびBW_CNTL2を変化させ、クロック・パスの狭帯域化を図る。また、"1010"の変化が確認できなくなった時点にて、その一つ前の帯域調整コードに戻し、そのコードを保持する。この時点にて、ＰＩは動作不良を起こすことの無い範囲にて、最も狭帯域化されており、線形性も最も良い状態となっている。また、ＰＩを利用した送受信回路も動作させた状態にて、この帯域調整を行うことにより、送受信回路のＰＶＴ変動も反映した状態での線形性の改善も可能である。つまり、第１実施形態のＰＩにおいては、前述の課題を解決する。なお、帯域調整コードにより調整され、帯域を変化させる要素を、帯域調整要素と称する。従って、この場合は、図４の可変負荷抵抗VRA,VRBおよび図３の可変容量１６Ａおよび１６Ｂが帯域調整要素である。

図５は、線形制御回路２０の回路構成を示す図である。
線形制御回路２０は、シーケンサ(Sequencer)３０と、２個のクロック遷移検出器(CTD: Clock Transition Detector)３１Ａおよび３１Ｂと、遅延回路（τ）３２と、ＯＲゲート３３と、帯域調整コード保持部３４と、を有する。ＣＴＤ３１ＡおよびＣＴＤ３１Ｂは、同じ回路構成を有するが、ＣＴＤ３１Ａは、PI_DIV_CLKがそのまま入力されるのに対して、ＣＴＤ３１Ｂは、遅延回路３２で遅延されたPI_DIV_CLKが入力されることが異なる。ＣＴＤ３１ＡおよびＣＴＤ３１Ｂの回路構成は図示の通りである。以下、線形制御回路２０の動作を説明する。

図５の線形制御回路２０は、低消費電力の観点から、低周波ドメイン（動作周波数領域）(ここではPLL_CLKと同様、2GHzドメイン)での動作を想定している。シーケンサ３０は、図示していないＰＩが搭載される送受信回路を制御するロジック部から動作開始信号PI_ADJ_START=1を受け、一連の動作を開始する。また、シーケンサ３０は、帯域調整が完了した時点にて、動作終了信号PI_ADJ_END=1を生成し、送受信回路を制御するロジック部に動作完了を伝達する。

上記のように、PI_DIV_CLKがPLL_CLKの立ち上がりエッジ毎に、"1010"と変化していることを確認するが、PLL_CLKとPI_DIV_CLKの遷移タイミングが重なった場合、PI_DIV_CLKの遷移を正しく検出できない。このため、線形制御回路２０は、２個のＣＴＤ３１Ａおよび３１Ｂと、PI_DIV_CLKをτ(タウ)だけ遅延させたCLKを生成する遅延回路３２と、を有する。

図６は、ＣＴＤ３１Ａおよび３１Ｂにおける動作タイムチャートである。
ＣＴＤ３１Ａは、PI_DIV_CLKがPLL_CLKの立ち上がりエッジ毎に"1010"と変化していることを確認し、ＣＴＤ３１Ｂは、τだけ遅延されたCLKがPLL_CLKの立ち上がりエッジ毎に"1010"と変化していることを確認する。具体的には、ＣＴＤ３１Ａおよび３１Ｂは、設定された一定期間、PLL_CLKの立ち上がりエッジでラッチしたPI_DIV_CLKおよびCLKの値が交互に遷移しているか検出する。そして、一定期間の遷移数をカウントし、カウント値が設定値MAX_COUNTよりも大きい場合、正しくＰＩ出力クロックが分周され、適切な遷移が存在すると判定する。

２個のＣＴＤ３１Ａおよび３１Ｂの出力の論理和（ＯＲ）が演算される。演算結果FLAG=1の場合、帯域調整コードBW_CNTL1およびBW_CNTL2が順次インクリメント（増加）され、ＰＩのクロック・パスの狭帯域化が実施される。ＰＩ自体は線形な系であるため、補間に係わるクロック・パスのどこで帯域制限をかけても効果は同じである。BW_CNTL1およびBW_CNTL2のインクリメント操作は、BW_CNTL1のインクリメントとBW_CNTL2のインクリメントを交互に行ってもよい。また、BW_CNTL1をインクリメントし、その上限コードに達した後、続いて、BW_CNTL2をインクリメントしても良い。当然、その逆でも良いことは言うまでもない。

図７は、第１実施形態のＰＩにおける制御フローを示す図である。また、図８および図９は、そのタイムチャートを示す。

ステップＳ１１では、外部から動作開始信号PI_ADJ_START=1が設定され調整シーケンスが開始される。図８の左側はこの状態を示している。
ステップＳ１２では、分周器２１を起動し、PI分周クロックであるPI_DIV_CLKおよびCLKが生成される状態になる。

ステップＳ１３では、PI分周クロックが安定化するまで待機し、安定化するとステップＳ１４に進む。図８の左側の"ready"は、この状態を示しており、安定化した後"check"状態に移行する。
ステップＳ１４では、PI_DIV_CLKまたはCLKがPLL_CLKの立ち上がりエッジ毎に"1010"と変化しているかを確認する。図８の左側は、この状態を示しており、遷移数のカウント値"COUNT"が順次増加する。

ステップＳ１５では、所定期間（１２８サイクル）における遷移数のカウント値"COUNT"がMAX_COUT（ここでは１２６）より大きいか判定し、大きければステップＳ１６に進み、以下であればステップＳ１７に進む。図８の右側および図９の左側は、大きいと判定される場合を示している。小さいと判定される場合については後述する。

ステップＳ１６では、帯域調整コードBW_CNTL1またはBW_CNTL2をインクリメント（＋１）するために、UP1またはUP2に１を出力する。これに応じて、帯域調整コード保持部３４が、BW_CNTL1またはBW_CNTL2をインクリメントしてその値を保持する。

図９の右側は、ステップＳ１５で、カウント値"COUNT"がMAX_COUT以下であると判定された状態を示す。帯域を狭くしすぎたために、ＰＩ出力PI_CLK, PI_CLKXの振幅が小さくなりすぎ、それを分周した場合にサイクルごとに正確に分周できなくなり、PI_DIV_CLKまたはCLKは、一定サイクルで変化しなくなる。そのため、それをPLL_CLKの立ち上がりエッジでラッチしたCLK1D, CLK2Dも正常に変化せず、カウント値"COUNT"にミスが生じ、MAX_COUTに達しない。これは、帯域を狭くしすぎたためである。

ステップＳ１７では、帯域調整コードBW_CNTL1またはBW_CNTL2を１つ前の状態に戻すように、デクリメント（−１）するために、UP1またはUP2に−１を出力する。これに応じて、帯域調整コード保持部３４が、BW_CNTL1またはBW_CNTL2をデクリメントしてその値を保持する。この状態は、ＰＩが動作不良を起こすことの無い範囲にて、最も狭帯域化されており、線形性も最も良い状態である。

ステップＳ１８では、動作終了信号PI_ADJ_END=1を生成し、帯域調整動作を終了する。
ステップＳ１９では、分周器２１の動作を停止する。分周器２１は、高速で動作するため消費電力が大きいので、使用しない場合には動作を停止することが望ましい。

以上説明したように、第１実施形態のクロック位相補間回路（ＰＩ）は、動作不良を起こすことの無い範囲にて、最も狭帯域化されており、線形性も最も良い状態となるように調整される。したがって、ＰＩを利用した送受信回路を動作させた状態にて、この帯域調整を行うことにより、送受信回路のＰＶＴ変動も反映した状態で、線形性が改善される。

図１０は、第２実施形態の通信システムの構成を示す図である。
第２実施形態の通信システムを形成する送受信装置５０Ａおよび５０Ｂは、第１実施形態のＰＩを搭載している。送受信装置５０Ａは、マスタ側の送受信装置であり、ＰＬＬ回路５１と、クロック送信回路５２と、データ送信回路５３と、クロック位相補間回路５４と、データ受信回路５５と、を有する。送受信装置５０Ｂは、スレーブ側の送受信装置であり、クロック受信回路５６と、ＰＬＬ回路５７と、クロック位相補間回路５８と、データ受信回路５９と、データ送信回路６０と、を有する。

送受信装置５０Ａは、ＰＬＬ回路５１で発生した送信クロックに同期してデータ送信回路５３からデータを送信すると共に、クロック送信回路５２から送信クロックを送信する。送受信装置５０Ｂは、クロック受信回路で受信したクロックに基づいて、ＰＬＬ回路５７で送信クロックと同じ周波数のクロックを再生する。なお、クロック送信回路５２の出力する送信クロックを使用する必要はなく、その場合には、クロック送信回路５２及びクロック受信回路５６は設けなくてもよい。

ＰＬＬ回路５７は、送信クロックと同じ周波数、または、それを逓倍した周波数の４相クロックCLK_0, CLK_90, CLK_180, CLK_270とそれを分周した基準クロックPLL_CLKを、クロック位相補間回路５８に供給する。
クロック位相補間回路５８は、第１実施形態のＰＩ回路であり、送信クロックと同じ周波数、または、それを逓倍した周波数の４相クロックに基づいて、補間クロックを生成すると共に、基準クロックPLL_CLKに基づいて随時帯域調整を行う。補間クロックを生成するためのＰＩコードは、公知のデータ信号の最適位相を検出する図示していないクロック位相検出回路により生成され、クロック位相補間回路５８に供給される。

データ受信回路５９は、クロック位相補間回路５８により生成された補間クロックに同期して送信データを取り込む。
以上のように、第２実施形態の通信システムでは、ＰＬＬ回路５７は、送信クロックと同じ周波数、または、それを逓倍した周波数の受信クロックの生成までは行うが、実際に受信するための受信クロックの位相調整までは行わず、位相調整はクロック位相補間回路５８が行う。

送受信装置５０Ｂから送受信装置５０Ａにデータを送信する場合、送受信装置５０Ｂおよび送受信装置５０Ａに上記と同じ構成を対称に設けて行うことができる。しかし、第２実施形態では、送受信装置５０Ｂのデータ送信回路６０は、ＰＬＬ回路で再生した送信クロックと同じ周波数、または、それを逓倍した周波数のクロックに同期して行う。送受信装置５０Ａでは、ＰＬＬ回路５１が、送信クロックの４相クロックと基準クロックをクロック位相補間回路５４に供給する。ＰＬＬ回路５１からクロック位相補間回路５４に供給される４相クロックの周波数は、データ送信回路６０が1010の繰り返しデータパターンを送信した場合、その送信データの周波数と同じである。

クロック位相補間回路５４は、第１実施形態のＰＩ回路であり、送信クロックの４相クロックに基づいて、補間クロックを生成すると共に、基準クロックに基づいて随時帯域調整を行う。前述と同様に、補間クロックを生成するためのＰＩコードは、公知のデータ信号の最適位相を検出する図示していないクロック位相検出回路により生成され、クロック位相補間回路５４に供給される。

データ受信回路５５は、クロック位相補間回路５４により生成された補間クロックに同期して、データ送信回路６０からの送信データを取り込む。
第２実施形態の通信システムは、データ通信経路が１つであったが、マルチチャネルでもよく、その場合には、送信側には複数のデータ送信回路を設け、受信側にはクロック位相補間回路（ＰＩ）とデータ受信回路の組を複数組設ける。この場合、チャネルごとにＰＬＬ回路を設けるのに比べて、回路規模を小さくできる。

また、送信側の複数のデータ送信回路の特性がばらつく場合には、複数のデータ送信回路のそれぞれに対応させてＰＩを設け、送信データのクロック位相をそれぞれ調整するようにしてもよい。

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。

１１ ミキサ
１１Ａ−１１Ｄ ベースミキサ
１２ ＤＡＣ
１４ 出力バッファ
１５Ａ、１５Ｂ 帯域調整可能なクロック入力バッファ
１６Ａ、１６Ｂ 可変容量
２０ 線形制御回路
２１ 分周器

Claims (5)

1. 位相の異なる複数の動作クロックから、位相補間した補間クロックを生成する位相補間回路であって、内部に帯域調整要素を有し、前記帯域調整要素の設定値を変化させることにより帯域調整可能な位相補間処理回路と、
   前記補間クロックを分周して、前記基準クロックの周波数の１／２の周波数を有する分周補間クロックを生成する分周回路と、
   前記分周補間クロックを基準クロックでラッチして前記補間クロックの遷移状態を検出し、検出した遷移状態に基づいて、前記帯域調整要素の設定値を制御する制御回路と、を備え、
   前記制御回路は、前記基準クロックで前記分周補間クロックをラッチした値が交互に変化する回数が、所定回数以上連続した場合を適正状態と判定し、適正状態になる限界に前記帯域調整要素の設定値を制御する、ことを特徴とするクロック位相補間回路。
2. 前記帯域調整要素は、帯域調整可能なクロック・バッファまたはクロック・バッファの出力に接続された可変容量であることを特徴とする請求項１記載のクロック位相補間回路。
3. 前記帯域調整要素は、複数種類の調整要素を有し、
   前記制御回路は、前記複数種類の調整要素の制御対象とする順番を変更することを特徴とする請求項２記載のクロック位相補間回路。
4. 位相の異なる複数の動作クロックおよび基準クロックを発生するクロック発生回路と、
   前記複数の動作クロックから、補間クロックを生成するクロック位相補間回路と、
   前記補間クロックに基づいてデータの送信、受信または送受信を行うデータ送受信部と、を備え、
   前記クロック位相補間回路は、
   前記複数の動作クロックから、位相補間した補間クロックを生成する位相補間処理回路であって、内部に帯域調整要素を有し、前記帯域調整要素の設定値を変化させることにより帯域調整可能な位相補間処理回路と、
   前記補間クロックを分周して、前記基準クロックの周波数の１／２の周波数を有する分周補間クロックを生成する分周回路と、
   前記分周補間クロックを基準クロックでラッチして前記補間クロックの遷移状態を検出し、検出した遷移状態に基づいて、前記帯域調整要素の設定値を制御する制御回路と、を備え、
   前記制御回路は、前記基準クロックで前記分周補間クロックをラッチした値が交互に変化する回数が、所定回数以上連続した場合を適正状態と判定し、適正状態になる限界に前記帯域調整要素の設定値を制御する、ことを特徴とするデータ送受信回路。
5. 複数の前記データ送受信部と、
   前記複数のデータ送受信部に対応した複数の前記クロック位相補間回路と、を備え、
   前記複数のクロック位相補間回路は、前記クロック発生回路から、前記位相の異なる複数の動作クロックおよび前記基準クロックを共通に供給され、
   前記複数のクロック位相補間回路は、それぞれ補間処理の線形性を設定することを特徴とする請求項４記載のデータ送受信回路。

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