JP6103798B2 - フライングキャパシタ式電圧検出回路及び電池保護用集積回路 - Google Patents

Description

本発明は、フライングキャパシタ式電圧検出回路及び電池保護用集積回路に関し、より詳細には、寄生容量の影響を軽減する技術に関する。

図１は、従来のフライングキャパシタ式電圧検出回路の構成図である。フライングキャパシタ式電圧検出回路は、組電池を構成する単電池それぞれの電圧（典型的には、セル電圧）を検出可能な構成を備えている。

例えば、電池Ｂ０の電圧を検出するためには、まず、入力側サンプリングスイッチＳＷ６，ＳＷ７をオンすることによって、フライングキャパシタＣＩを充電する。そして、入力側サンプリングスイッチＳＷ６，ＳＷ７をオフした後、出力側サンプリングスイッチＳＷ１４，ＳＷ１９をオンすることによって、フライングキャパシタＣＩの電荷が積分キャパシタＣＦに移動する。これにより、電池Ｂ０の電圧に応じた変換電圧ＶＯＵＴ（０）が、電池Ｂ０の検出電圧として、オペアンプＡ１の出力端子に発生する。

次に、電池Ｂ１の電圧を検出するためには、まず、入力側サンプリングスイッチＳＷ７，ＳＷ８をオンすることによって、電池Ｂ０の電圧を検出する場合に対して逆向きの充電方向に、フライングキャパシタＣＩを充電する。そして、入力側サンプリングスイッチＳＷ７，ＳＷ８をオフした後、出力側サンプリングスイッチＳＷ１８，ＳＷ１５をオンすることによって、フライングキャパシタＣＩの電荷が積分キャパシタＣＦに移動する。これにより、電池Ｂ１の電圧に応じた変換電圧ＶＯＵＴ（１）が、電池Ｂ１の検出電圧として、オペアンプＡ１の出力端子に発生する。

なお、組電池を構成する単電池それぞれの電圧を検出可能な構成を開示する先行技術文献として、例えば特許文献１，２が挙げられる。

特開２００９−１５０８６７号公報 特表２００８−５３８４０８号公報

ところが、フライングキャパシタ式電圧検出回路を集積化（ＩＣ化）する場合、ＩＣ内部の寄生容量がフライングキャパシタの電気容量に対して無視できない大きさになるため、検出電圧の精度がその寄生容量によって大きく影響されてしまう。

図１の回路を例に挙げ、各電池Ｂ０〜Ｂ４の電圧をＶＳＳ基準の電圧に変換する場合に、ＩＣ内部の寄生容量の影響について以下に試算する。仮に、式（１）〜（３）に示されるように、
Ｖ_Ｎ＋１−Ｖ_Ｎ＝Ｖ_ＢＡＴ ・・・（１）
ＣＩ＝ＣＦ＝Ｃ ・・・（２）
ＣＤ３＋ＣＮ３＝ＣＤ４＋ＣＮ４＝ＣＤ＋ＣＮ ・・・（３）
各電池Ｂ０〜Ｂ４それぞれの電圧を共にＶ_ＢＡＴとし、フライングキャパシタＣＩと積分キャパシタＣＦの電気容量を共にＣとし、ノードＮ３における寄生容量（ＣＤ３＋ＣＮ３）とノードＮ４における寄生容量（ＣＤ４＋ＣＮ４）を共に（ＣＤ＋ＣＮ）とする。

図１の構成の場合、寄生容量（ＣＤ３＋ＣＮ３）と寄生容量（ＣＤ４＋ＣＮ４）のいずれか一方は、フライングキャパシタＣＩの電荷が積分キャパシタＣＦに移動する際に、スイッチＳＷ１４又はＳＷ１８によって基準電位ＶＧＮＤに放電される。そのため、寄生容量（ＣＤ３＋ＣＮ４）と寄生容量（ＣＤ４＋ＣＮ４）のいずれか一方だけが、積分キャパシタＣＩに影響することになる。

Ｎ＝０〜４とすると、電池Ｂ０から電池Ｂ４の変換電圧ＶＯＵＴ（Ｎ）は、
ＶＯＵＴ（Ｎ）＝［ＣＩ×（Ｖ_Ｎ＋１−Ｖ_Ｎ）＋（ＣＤ＋ＣＮ）×Ｖ_Ｎ］／ＣＦ
・・・（４）
によって表される。変換誤差電圧が最大となる、電池Ｂ４の変換電圧ＶＯＵＴ（４）は、
ＶＯＵＴ（４）＝［ＣＩ×（Ｖ_５−Ｖ_４）＋（ＣＤ４＋ＣＮ４）×Ｖ_４］／ＣＦ
・・・（５）
によって表される。Ｖ_５−Ｖ_４＝Ｖ_ＢＡＴ，Ｖ_４＝４×Ｖ_ＢＡＴ，ＣＤ４＋ＣＮ４＝ＣＤ＋ＣＮなので、ＶＯＵＴ（４）は、
ＶＯＵＴ（４）＝［ＣＩ×Ｖ_ＢＡＴ＋（ＣＤ＋ＣＮ）×４×Ｖ_ＢＡＴ］／ＣＦ
＝Ｖ_ＢＡＴ×ＣＩ／ＣＦ＋４×Ｖ_ＢＡＴ×（ＣＤ＋ＣＮ）／ＣＦ
・・・（６）
によって表される。ＣＩ／ＣＦ＝１なので、変換電圧ＶＯＵＴ（４）は、
ＶＯＵＴ（４）＝Ｖ_ＢＡＴ＋４×Ｖ_ＢＡＴ×（ＣＤ＋ＣＮ）／ＣＦ
・・・（７）
によって表される。Ｖ_ＢＡＴとの差分が変換誤差に相当するため、電池Ｂ４の変換電圧ＶＯＵＴ（４）の変換誤差は、
ＶＯＵＴ（４）−Ｖ_ＢＡＴ＝４×Ｖ_ＢＡＴ×（ＣＤ＋ＣＮ）／ＣＦ
・・・（８）
によって表される。式（８）で表される変換誤差を例えば５０ｍＶ以下にするためには、
４×Ｖ_ＢＡＴ×（ＣＤ＋ＣＮ）／ＣＦ≦５０×１０^−３ ・・・（９）
を満足する必要があるので、例えば、Ｖ_ＢＡＴ＝４．２［Ｖ］，ＣＦ＝１０×１０^−１２［Ｆ］とすると、
（ＣＤ＋ＣＮ）≦２９．８×１０^−１５［Ｆ］ ・・・（１０）
となる。すなわち、寄生容量の値は約３０［ｆＦ］以下とする必要がある。

しかしながら、上層電極と下層電極で構成されるフライングキャパシタＣＩをＩＣ基板の上に単純に形成した構成の場合、下層電極とＩＣ基板との距離が下層電極と上層電極との電極間距離の２０倍とすると、下層電極とＩＣ基板との間の寄生容量は、フライングキャパシタＣＩの電気容量の約１／２０（約０．５ｐＦ＝５００ｆＦ）となる。つまり、下層電極とＩＣ基板との間の寄生容量（５００ｆＦ）は、上記の許容値３０ｆＦを大きく超えてしまう。

このように、フライングキャパシタ方式では寄生容量の影響が大きいため、フライングキャパシタをＩＣに内蔵することを安易に採用することができない。

そこで、本発明は、寄生容量の影響を軽減し、フライングキャパシタをＩＣに内蔵することが可能な、フライングキャパシタ式電圧検出回路等の提供を目的とする。

上記目的を達成するため、本発明に係るフライングキャパシタ式電圧検出回路は、
フライングキャパシタと、
組電池を構成する単電池によって前記フライングキャパシタが充電される向きを、前記単電池毎に反転させる第１のスイッチ回路と、
前記フライングキャパシタを放電させる第２のスイッチ回路と、
前記フライングキャパシタの両電極間の電位差に応じた信号を出力する出力回路とを備え、
前記出力回路は、前記フライングキャパシタと同容量の積分キャパシタを備える、フライングキャパシタ式電圧検出回路であって、
前記フライングキャパシタは、前記両電極との間の寄生容量が均一になるように前記両電極の周りに配置されたシールド部を有し、
前記フライングキャパシタの充電タイミングにおける前記両電極のうちの一方の電極と前記シールド部との電位差と、前記フライングキャパシタの放電タイミングにおける前記両電極のうちのもう一方の電極と前記シールド部との電位差とがいずれも零になるように、前記シールド部の電位を切り替える電位差調整回路を備えることを特徴とするものである。

本発明によれば、寄生容量の影響を軽減し、フライングキャパシタをＩＣに内蔵することができる。

従来のフライングキャパシタ式電圧検出回路の構成図である。 本発明の一実施形態であるフライングキャパシタ式電圧検出回路１００の構成図である。 フライングキャパシタ式電圧検出回路１００における、フライングキャパシタＣＩ及びシールド部ＮＳＨの構造の具体例を模式的に示した断面図である。 フライングキャパシタ式電圧変換回路１００に含まれる各スイッチＳＷの駆動信号についてのタイミングチャートである。 回路Ｆ１の第１の具体例を示した図である。 回路Ｆ１の第２の具体例を示した図である。 各スイッチＳＷの構成の具体例を示した図である。 本発明に係るフライングキャパシタ式電圧検出回路の一実施形態を内蔵する保護ＩＣ２５０の構成図である。

以下、図面を参照しながら、本発明を実施するための形態の説明を行う。図２は、本発明の一実施形態であるフライングキャパシタ式電圧検出回路１００の構成図である。なお、図中のスイッチＳＷ＊は、ＭＯＳＦＥＴなどのトランジスタを表し、点線で示されたキャパシタは、寄生容量を表す。また、▽は、フライングキャパシタ式電圧検出回路１００を構成する回路要素が形成される基板のグランドＶＳＳを表す。以下、同様である。

フライングキャパシタ式検出回路１００は、フライングキャパシタＣＩと、組電池を構成する単電池Ｂ１〜Ｂ５の電圧によってフライングキャパシタＣＩを充電する第１のスイッチ回路ＳＷ６〜ＳＷ１１，ＳＷ１３，ＳＷ１７と、フライングキャパシタＣＩを放電させる第２のスイッチ回路ＳＷ１４，ＳＷ１５，ＳＷ１８，ＳＷ１９と、フライングキャパシタＣＩの一対の電極間の電位差に応じた信号を出力する出力回路１０とを備える。

組電池は、複数の単電池Ｂ１〜Ｂ５が直列接続された回路である。第１のスイッチ回路は、複数の単電池Ｂ１〜Ｂ５のうちいずれか一つの単電池の電圧によってフライングキャパシタＣＩが充電される向きを、単電池毎に反転させる。すなわち、第１のスイッチ回路は、フライングキャパシタＣＩの両端の極性が交互に反転するように単電池の両極の接続先を単電池毎に切り替える。なお、フライングキャパシタＣＩは、使用されるアプリケーションによっては、複数の単電池のうち二つ以上の単電池の電圧によって充電されるようにしてもよい。

例えば、電池Ｂ１の電圧を検出するためには、まず、第１のスイッチ回路が、スイッチＳＷ６，ＳＷ７，ＳＷ１３，ＳＷ１７をオンすることによって、フライングキャパシタＣＩを充電し、フライングキャパシタＣＩの充電後、スイッチＳＷ６，ＳＷ７，ＳＷ１３，ＳＷ１７をオフする。次に、第２のスイッチ回路が、スイッチＳＷ１４，ＳＷ１９をオンすることによって、フライングキャパシタＣＩの電荷を放電させて積分キャパシタＣＦに移動させる。これにより、電池Ｂ１の電圧に応じた変換電圧ＶＯＵＴ（１）が、電池Ｂ１の検出電圧として、出力回路１０のオペアンプＡ１の出力端子に発生する。第２のスイッチ回路は、フライングキャパシタＣＩの電荷が放電して積分キャパシタＣＦに移動した後に、スイッチＳＷ１４，ＳＷ１９をオフする。

次に、電池Ｂ２の電圧を検出するためには、まず、第１のスイッチ回路が、スイッチＳＷ７，ＳＷ８，ＳＷ１３，ＳＷ１７をオンすることによって、電池Ｂ１の電圧を検出する場合に対して逆向きの充電方向に、フライングキャパシタＣＩを充電する。フライングキャパシタＣＩの充電後、第１のスイッチ回路は、スイッチＳＷ７，ＳＷ８，ＳＷ１３，ＳＷ１７をオフする。次に、第２のスイッチ回路が、スイッチＳＷ１８，ＳＷ１５をオンすることによって、フライングキャパシタＣＩの電荷を放電させて積分キャパシタＣＦに移動させる。これにより、電池Ｂ２の電圧に応じた変換電圧ＶＯＵＴ（２）が、電池Ｂ２の検出電圧として、出力回路１０のオペアンプＡ１の出力端子に発生する。第２のスイッチ回路は、フライングキャパシタＣＩの電荷が放電して積分キャパシタＣＦに移動した後に、スイッチＳＷ１８，ＳＷ１５をオフする。

フライングキャパシタ式電圧検出回路１００は、更に、フライングキャパシタＣＩの一対の電極（両電極）との間の寄生容量が均一になるようにその両電極の周りに配置されたシールド部ＮＳＨを備えるとともに、フライングキャパシタＣＩの両電極間の電位差をフライングキャパシタＣＩの充電タイミングと放電タイミングとで等しくする電位差調整回路を備えている。図２には、フライングキャパシタＣＩの一方の電極とシールド部ＮＳＨとの間に生ずる寄生容量ＣＮ１が示され、フライングキャパシタＣＩのもう一方の電極とシールド部ＮＳＨとの間に生ずる寄生容量ＣＮ２が示されている。また、図２には、電位差調整回路の機能を実現する回路として、スイッチＳＷ２２，ＳＷ２３，ＳＷ２４を備える短絡回路が示されている。

したがって、上記の構成によれば、フライングキャパシタＣＩの両電極とシールド部ＮＳＨとの間の寄生容量が均一であれば、精度の良い電圧変換が可能となる。つまり、フライングキャパシタＣＩ周りの寄生容量が電池電圧の検出精度に与える影響を軽減することができる。

図３は、フライングキャパシタ式電圧検出回路１００における、フライングキャパシタＣＩ及びシールド部ＮＳＨの構造の具体例を模式的に示した断面図である。

シールド部ＮＳＨは、互いに電位を等しくしたシールド電極Ｌ３とシールド電極Ｌ４とを有している。フライングキャパシタＣＩの両電極は、シールド電極Ｌ３とシールド電極Ｌ４との間に配置されている。シールド電極Ｌ３は、例えば、ＩＣ基板Ｓ１の表面に形成された拡散層である。シールド電極Ｌ４は、例えば、ＩＣ基板Ｓ１の上に層状に形成された導体層（典型的には、アルミニウム等のメタル配線層）である。ＩＣ基板Ｓ１の上に、図２に示したフライングキャパシタ式電圧検出回路１００の各回路要素が形成される。

フライングキャパシタＣＩは、電極Ｌ１１と電極Ｌ２２によって構成された第１のキャパシタと、電極Ｌ２１と電極Ｌ１２によって構成された第２のキャパシタとによって構成されている。第１のキャパシタと第２のキャパシタは、電気容量が互いに同一になるように構成されている。電極Ｌ１１と電極Ｌ２１は、シールド電極Ｌ３に対向し、電極Ｌ２２と電極Ｌ１２は、シールド電極Ｌ４に対向している。電極Ｌ１１と電極Ｌ１２は、配線Ｗ１によって、同電位になるように接続され、電極Ｌ２１と電極Ｌ２２は、配線Ｗ２によって、同電位になるように接続されている。また、シールド電極Ｌ３とＬ４も同電位になるように導体によって接続されている。

このように接続することによって、図２に示した寄生容量ＣＮ１は、ＣＮ１１とＣＮ１２の和に相当する。ＣＮ１１は、電極Ｌ１１とシールド電極Ｌ３との間の寄生容量を表し、ＣＮ１２は、電極Ｌ１２とシールド電極Ｌ４との間の寄生容量を表す。同様に、図２に示した寄生容量ＣＮ２は、ＣＮ２１とＣＮ２２の和に相当する。ＣＮ２１は、電極Ｌ２１とシールド電極Ｌ３との間の寄生容量を表し、ＣＮ２２は、電極Ｌ２２とシールド電極Ｌ４との間の寄生容量を表す。

そして、シールド部ＮＳＨは、フライングキャパシタＣＩの電極との寄生容量が均一になるようにフライングキャパシタＣＩの周囲に配置されているので、寄生容量ＣＮ１１と寄生容量ＣＮ２１の容量値は互いに等しく、寄生容量ＣＮ１２と寄生容量ＣＮ２２の容量値は互いに等しい。

したがって、このように構成することによって、寄生容量ＣＮ１と寄生容量ＣＮ２の容量値を互いに等しくすることができる。つまり、フライングキャパシタＣＩの両電極とシールド部ＮＳＨとの間の寄生容量特性を均一にすることができる。

また、フライングキャパシタＣＩの両電極とシールド部ＮＳＨとの間の寄生容量特性を更に均一にするためには、フライングキャパシタＣＩの電極が形成されている層と同じ層にシールド電極を設けることが好適である。同じ層に設けることにより、シールド層も形成しやすい。例えば、図３に示されるように、シールド電極Ｌ３，Ｌ４と電位を等しくした導体層（典型的には、アルミニウム等のメタル配線層）Ｌ５〜Ｌ８を、シールド電極として、設けるとよい。シールド電極Ｌ５，Ｌ７は、電極Ｌ１１，Ｌ２１と同じ層で形成され、シールド電極Ｌ６，Ｌ８は、電極Ｌ２２，Ｌ２１と同じ層で形成される。

なお、図３には、フライングキャパシタＣＩを容量値が互いに等しい２つのキャパシタに分割した場合を示しているが、フライングキャパシタＣＩを３つ以上に分割してもよい（すなわち、フライングキャパシタＣＩを３つ以上のキャパシタで構成してもよい）。

次に、フライングキャパシタＣＩの両電極間の電位差をフライングキャパシタＣＩの充電タイミングと放電タイミングとで等しくするための具体例について説明する。

上述したように、図２に示される第２のスイッチ回路ＳＷ１４，ＳＷ１５，ＳＷ１８，ＳＷ１９は、フライングキャパシタＣＩを放電させる回路である。第２のスイッチ回路は、フライングキャパシタＣＩの両電極のいずれかを基準電位ＶＧＮＤに選択的に短絡可能な一対のスイッチＳＷ１４，ＳＷ１８を備える第１の短絡回路を有している。ＶＧＮＤは、例えば、図３に示した基板Ｓ１に形成された仮想グランドである。

また、上述したように、図２のフライングキャパシタ式電圧検出回路１００は、フライングキャパシタＣＩの両電極間の電位差をフライングキャパシタＣＩの充電タイミングと放電タイミングとで等しくする電位差調整回路を備えている。この電位差調整回路は、シールド部ＮＳＨを、組電池の中で電圧検出対象となっている単電池の負極側とＶＧＮＤとのいずれかに選択的に短絡可能なスイッチＳＷ２２，ＳＷ２３，ＳＷ２４を備える第２の短絡回路を有している。

フライングキャパシタＣＩの充電タイミング（電池電圧の取得タイミング）で、第２の短絡回路は、スイッチＳＷ２３（又は、スイッチＳＷ２２）をオンすることによって、シールド部ＮＳＨを電圧検出対象電池の負極側に接続する。この充電タイミングでは、上述の通りスイッチＳＷ１３，ＳＷ１７もオンするので、寄生容量ＣＮ１の両端電圧は取得電池電圧（すなわち、電圧検出対象電池の電圧）になり、寄生容量ＣＮ２の両端電圧は零になる（又は、寄生容量ＣＮ２の両端電圧は取得電池電圧になり、寄生容量ＣＮ１の両端電圧は零になる）。

次いで、スイッチＳＷ２３（又は、スイッチＳＷ２２）がオフした後、フライングキャパシタＣＩの放電タイミング（フライングキャパシタＣＩの電荷を積分キャパシタＣＦに移動するタイミング）で、第２の短絡回路は、スイッチＳＷ２４をオンすることによって、シールド部ＮＳＨをＶＧＮＤに接続する。この放電タイミングでは、上述の通りスイッチＳＷ１４，ＳＷ１９（又は、スイッチＳＷ１８，ＳＷ１５）もオンするので、寄生容量ＣＮ１の両端電圧は零になり、寄生容量ＣＮ２の両端電圧は取得電池電圧になる（又は、寄生容量ＣＮ２の両端電圧は零になり、寄生容量ＣＮ１の両端電圧は取得電池電圧になる）。

つまり、フライングキャパシタＣＩの両電極間の電位差が、フライングキャパシタＣＩの充電タイミングと放電タイミングとで等しくなるように動作している。

ところで、図２に示されるように、寄生容量ＣＮ１，ＣＮ２とは別に、寄生容量ＣＤ１，ＣＤ２が生ずることがある。寄生容量ＣＤ１，ＣＤ２は、フライングキャパシタＣＩに接続されるスイッチＳＷ（典型的には、ＭＯＳＦＥＴ等のトランジスタ）の拡散容量である。寄生容量ＣＤ１は、スイッチＳＷ１３，ＳＷ１４，ＳＷ１５のフライングキャパシタＣＩ側の拡散部分の総容量であり、寄生容量ＣＤ２は、スイッチＳＷ１７，ＳＷ１８，ＳＷ１９のフライングキャパシタＣＩ側の拡散部分の総容量である。

これらの拡散部分の容量のうち、積分キャパシタＣＦへの電荷移動時にスイッチＳＷ１４又はＳＷ１８によってＶＧＮＤに接続される拡散部分の容量は、検出電圧の誤差にほとんど影響しない。しかしながら、積分キャパシタＣＦへの電荷移動時にスイッチＳＷ１５又はＳＷ１９によって積分キャパシタＣＦに接続される拡散部分の容量は、検出電圧の誤差に影響してしまう。なお、寄生容量ＣＤ１，ＣＤ２の電荷量は、取得電池電圧に依存する。

そこで、スイッチの拡散部分の容量が検出電圧の誤差に与える影響を抑えるため、フライングキャパシタ式電圧検出回路１００は、積分キャパシタＣＦと電気容量が等しい付加キャパシタＣＧと、付加キャパシタＣＧへの充電を可能にするスイッチＳＷ２６，ＳＷ２７，ＳＷ２８を備える第３のスイッチ回路と、付加キャパシタＣＧの電圧をオペアンプＡ１の非反転入力端子に印加することを可能にするスイッチＳＷ３０，ＳＷ３１を備える電圧印加回路とを備えている。

スイッチＳＷ２６，２７，２８は、フライングキャパシタＣＩの一方の電極側のノードＮ１に接続される３つのスイッチＳＷ１３，ＳＷ１４，ＳＷ１５ともう一方の電極側のノードＮ２に接続される３つのスイッチＳＷ１７，ＳＷ１８，ＳＷ１９と同じ構造とする。これにより、寄生容量ＣＤ１（又は、ＣＤ２）と同じ容量値の寄生容量ＣＤＸが形成される。そして、寄生容量ＣＤ１（又は、ＣＤ２）に蓄えられる電荷に等しい電荷が寄生容量ＣＤＸに蓄えられるように、フライングキャパシタＣＩの充電タイミングと同じタイミングで、寄生容量ＣＤＸを充電する。さらに、積分キャパシタＣＦに放電される電荷に等しい電荷が付加キャパシタＣＧに放電されるように、フライングキャパシタＣＩの放電タイミングと同じタイミングで、寄生容量ＣＤＸを放電する。

スイッチＳＷ３０，ＳＷ３１を備える電圧印加回路は、フライングキャパシタＣＩの放電タイミングでは、スイッチＳＷ３１をオン状態にすることによって、オペアンプＡ１の非反転入力端子のノードＶＰをＶＧＮＤに短絡する。これにより、オペアンプＡ１の反転入力端子のノードＶＮの電位変動を抑えることができる。

次いで、電圧印加回路は、フライングキャパシタＣＩを放電した後のタイミングで、スイッチＳＷ３１をオフしスイッチＳＷ３０をオンすることによって、上述のように付加キャパシタＣＧの電圧をノードＶＰに印加する。

このように動作させることによって、寄生容量ＣＤ１，ＣＤ２によって、オペアンプＡ１の出力端子に発生する変換電圧ＶＯＵＴの精度が低下することを抑えることができる。

図４は、フライングキャパシタ式電圧変換回路１００に含まれる各スイッチＳＷの駆動信号についてのタイミングチャートである。図４に示される駆動信号の記号（Ｈ０１等）は、図２中のスイッチＳＷ＊の横に記載した記号に対応している。また、図４の波形において、ハイレベルのとき、スイッチＳＷはオンし、ローレベルのとき、スイッチＳＷはオフする。

はじめに、図４のタイミングチャートの最初の測定周期に行われる電池Ｂ１の電圧検出について図２を参照しながら説明する。

フライングキャパシタＣＩの充電タイミングＴ０１で出力される駆動信号Ｈ０１（又は、充電タイミングＴ０１直前のタイミングで出力される駆動信号）によって、積分キャパシタＣＦの両端がスイッチＳＷ２０でショートされることによって積分キャパシタＣＦを初期化するとともに、付加キャパシタＣＧの両端がスイッチＳＷ２９でショートされることによって付加キャパシタＣＧを初期化する。

第１のスイッチ回路は、充電タイミングＴ０１で、スイッチＳＷ６，ＳＷ７，ＳＷ１３，ＳＷ１７をオンすることによって、端子Ｖ１とＶ０間の電圧（すなわち、電池Ｂ１の電圧（Ｖ１−Ｖ０））によってフライングキャパシタＣＩを充電する。一方、電位差調整回路は、充電タイミングＴ０１で、スイッチＳＷ２３をオンすることによって、シールド部ＮＳＨを、ノードＮ２と同じ電位（すなわち、端子Ｖ０の電位）に等しくする。したがって、寄生容量ＣＮ１の両端の電位差は、フライングキャパシタＣＩの両端の電位差と同じ（Ｖ１−Ｖ０）となる一方で、寄生容量ＣＮ２の両端の電位差はゼロとなる。フライングキャパシタＣＩの充電後、スイッチＳＷ６，ＳＷ７，ＳＷ１３，ＳＷ１７，ＳＷ２３はオフされる。

次いで、第２のスイッチ回路は、フライングキャパシタＣＩの放電タイミングＴ０２で、スイッチＳＷ１４，ＳＷ１９をオンすることによって、高電位の電極側のノードＮ１はＶＧＮＤに接続され、低電位の電極側のノードＮ２はオペアンプＡ１の反転入力端子に接続される。この瞬間、ノードＮ２の電位は、一時的にＶＧＮＤ以下になるが、積分キャパシタＣＦに電荷が移動するにつれてＶＧＮＤに収束する。一方、電位差調整回路は、放電タイミングＴ０２で、ＳＷ２４をオンすることによって、シールド部ＮＳＨと基板Ｓ１の基準グランドＶＳＳとの間の寄生容量ＣＳＤの電荷をＶＧＮＤに放電し、寄生容量ＣＮ１，ＣＮ２によるフライングキャパシタＣＩへの影響を抑えることができる。

また、フライングキャパシタＣＩに充電されていたＣＩ×（Ｖ１−Ｖ０）の電荷は、ＣＩ＝ＣＦなので、オペアンプＡ１の出力端子から（Ｖ１−Ｖ０）の変換電圧ＶＯＵＴが出力される。ただし、寄生容量ＣＤ２の両端の電位差は充電タイミングＴ０１で零であったが、寄生容量ＣＤ２は放電タイミングＴ０２でＶＧＮＤ電位に充電されるため、変換電圧ＶＯＵＴをその充電分だけ押し上げることになる。

そこで、寄生容量ＣＤ２による積分キャパシタＣＦへの電荷注入を補正するために、充電タイミングＴ０１で、スイッチＳＷ２７がオンすることによって、ノードＮＸを、ノードＮ２及びシールド部ＮＳＨと同じＶ０の電位に等しくする。したがって、寄生容量ＣＤＸの両端の電位差は、ゼロとなる。スイッチＳＷ２７がオフした後、放電タイミングＴ０２で、スイッチＳＷ２８がオンすることによって、一方の電極がＶＧＮＤに常時接続された付加キャパシタＣＧの両端の電位差は、（Ｖ０−ＶＧＮＤ）になる。スイッチＳＷ２８がオフした後、タイミングＴ０ＣＯＲで、スイッチＳＷ３０がオンし且つスイッチＳＷ３１がオフする。これにより、付加キャパシタＣＧの両端の電圧（Ｖ０−ＶＧＮＤ）がオペアンプＡ１の非反転入力端子のノードＶＰに印加される。これにより、フライングキャパシタＣＩに充電された電荷だけによる電圧分が積分コンデンサＣＦの両端に出現することになる。ここで、スイッチＳＷ３０が常時オンし且つスイッチＳＷ３１が常時オフでもよいし、又は、スイッチＳＷ３０，ＳＷ３１自体が無く且つ付加キャパシタＣＧの一端がオペアンプＡ１の非反転入力端子のノードＶＰに直接接続されていてもよい。これにより、付加キャパシタＣＧの両端の電圧（Ｖ０−ＶＧＮＤ）がオペアンプＡ１の非反転入力端子のノードＶＰに印加される。

そして、オペアンプＡ１の次段の計装アンプＡ５は、ＶＯＵＴとＶＰの電位差に応じて、ＶＳＳ基準の出力電圧ＶＯを、電池Ｂ１の検出電圧として、出力する。計装アンプＡ５は、ＶＳＳ基準で動作する、ゲインが１のアンプである。

そして、スイッチＳＷ２１が、サンプリングタイミングＴ０ＳＭＰで出力されるサンプリング信号ＳＭＰＬに従ってオンすることによって、出力電圧ＶＯはサンプリングキャパシタＣＳにサンプリングされる。オペアンプＡ２の出力電圧ＶＳＭＰＬは、次回のサンプリングタイミングＴ１ＳＭＰまで保持される。

次に、図４のサンプリングチャートに基づいて、ＶＳＳから離れている電池Ｂ４の電圧検出について図２を参照しながら説明する。電池Ｂ４の電圧を検出するときのフライングキャパシタＣＩの充電方向は、電池Ｂ１の電圧を検出するときに対して逆転している。

フライングキャパシタＣＩの充電タイミングＴ３１で出力される駆動信号Ｈ０１（又は、充電タイミングＴ３１直前のタイミングで出力される駆動信号）によって、積分キャパシタＣＦの両端がスイッチＳＷ２０でショートされることによって積分キャパシタＣＦを初期化するとともに、付加キャパシタＣＧの両端がスイッチＳＷ２９でショートされることによって付加キャパシタＣＧを初期化する。

第１のスイッチ回路は、充電タイミングＴ３１で、スイッチＳＷ９，ＳＷ１０，ＳＷ１３，ＳＷ１７をオンすることによって、端子Ｖ４とＶ３間の電圧（すなわち、電池Ｂ４の電圧（Ｖ４−Ｖ３））によってフライングキャパシタＣＩを充電する。一方、電位差調整回路は、充電タイミングＴ３１で、スイッチＳＷ２２をオンすることによって、シールド部ＮＳＨを、ノードＮ１と同じ電位（すなわち、端子Ｖ３の電位）に等しくする。したがって、寄生容量ＣＮ２の両端の電位差は、フライングキャパシタＣＩの両端の電位差と同じ（Ｖ４−Ｖ３）となる一方で、寄生容量ＣＮ１の両端の電位差はゼロとなる。フライングキャパシタＣＩの充電後、スイッチＳＷ９，ＳＷ１０，ＳＷ１３，ＳＷ１７，ＳＷ２３はオフされる。

次いで、第２のスイッチ回路は、フライングキャパシタＣＩの放電タイミングＴ３２で、スイッチＳＷ１８，ＳＷ１５をオンすることによって、高電位の電極側のノードＮ２はＶＧＮＤに接続され、低電位の電極側のノードＮ１はオペアンプＡ１の反転入力端子に接続される。この瞬間、ノードＮ１の電位は、一時的にＶＧＮＤ以下になるが、積分キャパシタＣＦに電荷が移動するにつれてＶＧＮＤに収束する。一方、電位差調整回路は、放電タイミングＴ３２で、ＳＷ２４をオンすることによって、シールド部ＮＳＨと基板Ｓ１の基準グランドＶＳＳとの間の寄生容量ＣＳＤの電荷をＶＧＮＤに放電し、寄生容量ＣＮ１，ＣＮ２によるフライングキャパシタＣＩへの影響を抑えることができる。

また、フライングキャパシタＣＩに充電されていたＣＩ×（Ｖ４−Ｖ３）の電荷は、ＣＩ＝ＣＦなので、オペアンプＡ１の出力端子から（Ｖ４−Ｖ３）の変換電圧ＶＯＵＴが出力される。ただし、寄生容量ＣＤ１の両端の電位差は充電タイミングＴ３１でＶ３であったが、寄生容量ＣＤ１は放電タイミングＴ３２でＶＧＮＤ電位に放電されるため、変換電圧ＶＯＵＴをその放電分だけ押し下げることになる。

そこで、寄生容量ＣＤ１による積分キャパシタＣＦへの電荷注入を補正するために、充電タイミングＴ３１で、スイッチＳＷ２６がオンすることによって、ノードＮＸを、ノードＮ１及びシールド部ＮＳＨと同じＶ３の電位に等しくする。したがって、寄生容量ＣＤＸの両端の電位差は、Ｖ３となる。スイッチＳＷ２６がオフした後、放電タイミングＴ３２で、スイッチＳＷ２８がオンすることによって、一方の電極がＶＧＮＤに常時接続された付加キャパシタＣＧの両端の電位差は、（Ｖ３−ＶＧＮＤ）になる。スイッチＳＷ２８がオフした後、タイミングＴ３ＣＯＲで、スイッチＳＷ３０がオンし且つスイッチＳＷ３１がオフする。これにより、付加キャパシタＣＧの両端の電圧（Ｖ３−ＶＧＮＤ）がオペアンプＡ１の非反転入力端子のノードＶＰに印加される。これにより、フライングキャパシタＣＩに充電された電荷だけによる電圧分が積分コンデンサＣＦの両端に出現することになる。ここで、スイッチＳＷ３０が常時オンし且つスイッチＳＷ３１が常時オフでもよいし、又は、スイッチＳＷ３０，ＳＷ３１自体が無く且つ付加キャパシタＣＧの一端がオペアンプＡ１の非反転入力端子のノードＶＰに直接接続されていてもよい。これにより、付加キャパシタＣＧの両端の電圧（Ｖ３−ＶＧＮＤ）がオペアンプＡ１の非反転入力端子のノードＶＰに印加される。

そして、オペアンプＡ１の次段の計装アンプＡ５は、ＶＯＵＴとＶＰの電位差に応じて、ＶＳＳ基準の出力電圧ＶＯを、電池Ｂ４の検出電圧として、出力する。計装アンプＡ５は、ＶＳＳ基準で動作する、ゲインが１のアンプである。

そして、スイッチＳＷ２１が、サンプリングタイミングＴ３ＳＭＰで出力されるサンプリング信号ＳＭＰＬに従ってオンすることによって、出力電圧ＶＯはサンプリングキャパシタＣＳにサンプリングされる。オペアンプＡ２の出力電圧ＶＳＭＰＬは、次回のサンプリングタイミングＴ４ＳＭＰまで保持される。

このように、順次、電池間電圧に比例する電圧が、オペアンプ１と計装アンプＡ５を介して出力される。出力電圧ＶＳＭＰＬは、所定の回路Ｆ１に供給される。回路Ｆ１として、例えば、Ａ／Ｄ変換回路、デジタル回路、アナログ回路が挙げられる。

図５は、回路Ｆ１の第１の具体例を示した図である。図５に示される回路は、出力電圧ＶＳＭＰＬの値に応じて、各単電池の状態を判定する判定回路である。コンパレータ２１は、例えば、出力電圧ＶＳＭＰＬを抵抗分圧して得られた検出電圧を基準電圧Ｄ２と比較することにより、電池の充電停止を判定するための充電停止判定電圧を検出する。その検出信号は、遅延回路２２で遅延されて、充電停止判定機能を備えた判定回路Ｆ２に供給される。また、コンパレータ２５は、例えば、出力電圧ＶＳＭＰＬを抵抗分圧して得られた検出電圧を基準電圧Ｄ２と比較することにより、電池の過放電を判定するための過放電判定電圧を検出する。その検出信号は、遅延回路２６で遅延されて、過放電判定機能を備えた判定回路Ｆ２に供給される。

また、各電池の充電停止判定電圧及び過放電判定電圧の検出と並行して、コンパレータ２３は、例えば、出力電圧ＶＳＭＰＬを抵抗分圧して得られた検出電圧を基準電圧Ｄ２と比較することにより、電池とＩＣ間の断線を検出する。電池とＩＣとの間の断線を検出するため、図４に示されるように、信号Ｈ０１のハイレベルのタイミング（充電タイミング）に先行して、スイッチＳＷ０〜ＳＷ５が信号ＤＳ０〜ＤＳ５に従って順次オンすることによって、電池端子間に抵抗ＲＳ（図２参照）を接続する。

電池とＩＣ間に断線が発生した場合、その端子の寄生容量等によって、不確かな電位となるため、所定の電池端子間電圧の検出ができないことが予想される。このような場合に備えて、電池端子間電圧の検出タイミングに抵抗ＲＳを接続することによって、断線発生時に断線発生端子の寄生容量を放電すればよい。端子寄生容量を１００ｐＦ、抵抗ＲＳを１ＭΩとすれば、時定数は１００μｓとなるため、サンプリング周期を１ｍｓとすれば、次のサンプルタイミングまでに充分に放電可能である。断線が実際に発生していれば、端子間電圧は１Ｖ以下に低下する。

また、電池電圧の低下を検出する場合、その検出タイミングに端子間電圧が現れるので、電池電圧低下の検出レベルと上述の断線検出レベルを例えば１Ｖに設定すれば、コンパレータ２３は、電池電圧の低下の検出と断線検出の両方を同時に実行できる。

図６は、回路Ｆ１の第２の具体例を示した図である。図５の場合、複数の判定機能を実現するために３つのコンパレータ２１，２３，２５を使用しているが、図６に示されるように、抵抗分圧回路の後段に配置された３個のスイッチＳＣ１〜３での切り替えによって、複数の判定機能を１つのコンパレータ２７のみで実現できる。

また、図７は、各スイッチＳＷの構成の具体例を示した図である。スイッチＳＷは、一つのトランジスタで実現してもよいが、図７に示されるように、複数のトランジスタを組み合わせて実現してもよい。ＭＰは、Ｐチャネル型トランジスタを表し、ＭＮは、Ｎチャネル型トランジスタを表す。ＭＰ２のゲートとＩＮ端子の容量及びＭＰ３とＩＮ端子の容量は、ＭＰ１のゲートとＩＮ端子の容量に等しくなるような配線及び構造で構成されている。同様に、ＭＮ２のゲートとＩＮ端子の容量及びＭＮ３とＩＮ端子の容量は、ＭＮ１のゲートとＩＮ端子の容量に等しくなるような配線及び構造で構成されている。ＭＰ１のＩＮ端子側に、ＭＰ１の半分のゲートサイズのＭＰ２が接続され、ＭＰ２のＯＵＴ端子側に、ＭＰ１の半分のゲートサイズのＭＰ３が接続されている。ＭＮ１，ＭＮ２，ＭＮ３間の関係についても同様である。

この構成によれば、各スイッチのゲートのオン／オフのスイッチングによるゲートとドレイン、ゲートとソース間の電荷の押し込み／引き込みをキャンセルすることができ、ゲートスイッチングの検出電圧への影響を最小限にすることができる。

図８は、本発明に係るフライングキャパシタ式電圧検出回路の一実施形態を内蔵する保護ＩＣ２５０の構成図である。保護ＩＣ２５０は、図２で示したフライングキャパシタ式電圧検出回路１００が内蔵されている。保護ＩＣ２５０は、フライングキャパシタ式電圧検出回路１００の電圧検出結果に基づいて、組電池Ｂ０〜Ｂ４に流れる電流の導通／遮断を切り替えるトランジスタＭＤＯＵＴとトランジスタＭＣＯＵＴの切り替え動作を制御する。保護ＩＣ２５０は、例えば、電源端子Ｐ＋及びＰ−に接続される不図示の携帯電話等の電子機器に内蔵又は外付けされる電池パックに、組電池Ｂ０〜Ｂ４と共に内蔵されるものである。

以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形、改良及び置換を加えることができる。

１０ 出力回路
１００ フライングキャパシタ式電圧検出回路
２５０ 保護ＩＣ
Ａ１，Ａ２ オペアンプ
Ａ５ 計装アンプ
ＣＦ 積分キャパシタ
ＣＧ 付加キャパシタ
ＣＩ フライングキャパシタ
ＮＳＨ シールド部
ＳＷ＊ スイッチ
（Ａ１，ＣＦ） 積分回路

Claims (11)

1. フライングキャパシタと、
   組電池を構成する単電池によって前記フライングキャパシタが充電される向きを、前記単電池毎に反転させる第１のスイッチ回路と、
   前記フライングキャパシタを放電させる第２のスイッチ回路と、
   前記フライングキャパシタの両電極間の電位差に応じた信号を出力する出力回路とを備え、
   前記出力回路は、前記フライングキャパシタと同容量の積分キャパシタを備える、フライングキャパシタ式電圧検出回路であって、
   前記フライングキャパシタは、前記両電極との間の寄生容量が均一になるように前記両電極の周りに配置されたシールド部を有し、
   前記フライングキャパシタの充電タイミングにおける前記両電極のうちの一方の電極と前記シールド部との電位差と、前記フライングキャパシタの放電タイミングにおける前記両電極のうちのもう一方の電極と前記シールド部との電位差とがいずれも零になるように、前記シールド部の電位を切り替える電位差調整回路を備えることを特徴とする、フライングキャパシタ式電圧検出回路。
2. 前記シールド部は、互いに電位を等しくした第１のシールド電極と第２のシールド電極とを有し、
   前記フライングキャパシタの両電極は、前記第１のシールド電極と前記第２のシールド電極との間に配置された、請求項１に記載のフライングキャパシタ式電圧検出回路。
3. 前記フライングキャパシタは、
   前記第１のシールド電極に対向する第１のキャパシタ電極と、前記第２のシールド電極に対向する第２のキャパシタ電極とによって構成された第１のキャパシタと、
   前記第１のシールド電極に対向し且つ前記第２のキャパシタ電極と電位を等しくした第３のキャパシタ電極と、前記第２のシールド電極に対向し且つ前記第１のキャパシタ電極と電位を等しくした第４のキャパシタ電極とによって構成された第２のキャパシタとを有する、請求項２に記載のフライングキャパシタ式電圧検出回路。
4. 前記第１のシールド電極は、基板の表面に形成された拡散層であり、前記第２のシールド電極は、前記基板の上に形成された導体層である、請求項２又は３に記載のフライングキャパシタ式電圧検出回路。
5. 前記シールド部は、
   前記第１のキャパシタ電極及び前記第３のキャパシタ電極が形成されている層と同じ層に、前記第１のシールド電極及び前記第２のシールド電極と電位を等しくした導体層を有し、
   前記第２のキャパシタ電極及び前記第４のキャパシタ電極が形成されている層と同じ層に、前記第１のシールド電極及び前記第２のシールド電極と電位を等しくした導体層を有する、請求項３に記載のフライングキャパシタ式電圧検出回路。
6. 前記第２のスイッチ回路は、前記フライングキャパシタの両電極のいずれかを基準電位に選択的に短絡可能な第１の短絡回路を有し、
   前記電位差調整回路は、前記シールド部を、前記単電池の負極側と前記基準電位とのいずれかに選択的に短絡可能な第２の短絡回路を有する、請求項１から５のいずれか一項に記載のフライングキャパシタ式電圧検出回路。
7. 前記出力回路は、オペアンプと、該オペアンプの出力端子と反転入力端子とを結ぶ前記積分キャパシタとを備える積分回路を有し、
   前記フライングキャパシタから前記第２のスイッチ回路によって放電された電荷が、前記積分キャパシタに供給される、請求項６に記載のフライングキャパシタ式電圧検出回路。
8. 前記積分キャパシタと電気容量が等しい付加キャパシタと、
   前記フライングキャパシタに接続されるスイッチ回路の寄生容量に蓄えられる電荷に等しい電荷を前記付加キャパシタに充電可能な第３のスイッチ回路と、
   前記付加キャパシタの電圧を前記オペアンプの非反転入力端子に印加可能な電圧印加回路とを備える、請求項７に記載のフライングキャパシタ式電圧検出回路。
9. 前記出力回路は、基板のグランドを基準に動作する計装アンプを有し、
   前記計装アンプの非反転入力端子が前記オペアンプの出力端子に接続され、前記計装アンプの反転入力端子が前記オペアンプの非反転入力端子に接続された、請求項８に記載のフライングキャパシタ式電圧検出回路。
10. 前記フライングキャパシタが集積化された、請求項１から９のいずれか一項に記載のフライングキャパシタ式電圧検出回路。
11. 請求項１から１０のいずれか一項に記載のフライングキャパシタ式電圧検出回路を備え、
    該フライングキャパシタ式電圧検出回路の検出結果に基づいて、前記組電池を保護する、電池保護用集積回路。