JP6061536B2 - 表示装置 - Google Patents

Description

本発明は表示装置、特にトップゲート構造の薄膜トランジスタを有する表示装置に関する。

ポリシリコン（ｐ−Ｓｉ）を用いたトップゲート構造の薄膜トランジスタでは、一般的にポリシリコンを含む半導体膜の端部がテーパ形状になる。この端部は半導体膜の膜厚が薄いために、閾値電圧が低くなる。そのため、ドレイン電流−ゲート電圧曲線において端部以外の中心となる部分の閾値電圧より低い電圧において段状のハンプ特性が生じ、トランジスタの閾値電圧を管理することが難しくなっていた。

特許文献１には、半導体膜のドーパントの濃度を下部になるにつれ増加させることでハンプ特性を抑制する技術が開示されている。

特開２００２−３４３９７６号公報

特許文献１に示す方法によってハンプ特性を抑制することは必ずしも容易でない。ドーパントの濃度を高さ方向で制御することが難しいからである。また複数のドーパントをイオンドーピングで打ち込む場合にはコストが上昇するなどの問題もあった。

本願は上記課題を鑑みてなされたものであって、その目的は、従来と異なる方法でポリシリコン（ｐ−Ｓｉ）を用いたトップゲート構造の薄膜トランジスタのハンプ特性を抑制する技術を提供することにある。

本出願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下の通りである。

(１）平面的にみた外周が対向する第１の辺と第２の辺を含むゲート電極と、ソース電極と、ドレイン電極と、前記ゲート電極の下方に設けられ、平面的にみて前記ゲート電極と重なる第１の部分と、前記第１の辺の下方で前記第１の部分と接続するとともに前記ソース電極に接続される第２の部分と、前記第２の辺の下方で前記第１の部分と接続するとともに前記ドレイン電極に接続される第３の部分と、を含む半導体膜と、前記ゲート電極と前記半導体膜との間に設けられた絶縁膜と、を含み、平面的にみて前記半導体膜の外周のうち前記ゲート電極と重なる部分は、前記第１の辺と前記第２の辺とを結びかつ前記第１の辺および第２の辺のうち一方から他方に向かう電界の向きに延びる線分ではない、ことを特徴とする表示装置。

（２）（１）において、前記ゲート電極は孔を有し、前記孔は平面的にみて前記半導体膜の外周と重なる、ことを特徴とする表示装置。

（３）（１）において、平面的にみて前記第１の部分の外周のうち前記第１の辺と第２の辺とを結ぶ線の道のりの長さは前記第１の辺と第２の辺との間隔より長い、ことを特徴とする表示装置。

（４）（３）において、平面的にみて前記第１の部分の外周のうち前記第１の辺と第２の辺とを結ぶ線は、前記第１の辺および前記第２の辺と直交しない、ことを特徴とする表示装置。

（５）（３）において、平面的にみて前記第１の部分の外周のうち前記第１の辺と第２の辺とを結ぶ線は、前記第１の辺と前記第２の辺との間で曲がる、ことを特徴とする表示装置。

（６）（５）において、前記第１の部分の前記電界の向きに直交する向きの幅は、前記第１の辺と前記第２の辺との間で極大になる、ことを特徴とする表示装置。

（７）（５）において、前記第１の部分の前記電界の向きに直交する向きの幅は、前記第１の辺と前記第２の辺との間で極小になる、ことを特徴とする表示装置。

（８）（５）において、平面的にみて前記第１の部分の外周のうち前記第１の辺と第２の辺とを結ぶ線は、階段状の線である、ことを特徴とする表示装置。

（９）平面的にみた外周が対向する第１の辺と第２の辺を含むゲート電極と、ソース電極と、ドレイン電極と、前記ゲート電極の下方に設けられ、チャネル半導体膜と、突起半導体膜とを有する半導体層と、前記ゲート電極と前記半導体層との間に設けられた絶縁膜と、を含み、前記チャネル半導体層は、平面的にみて前記ゲート電極と重なる第１の部分と、前記第１の辺の下方で前記第１の部分と接続するとともに前記ソース電極に接続される第２の部分と、前記第２の辺の下方で前記第１の部分と接続するとともに前記ドレイン電極に接続される第３の部分と、を含み、前記突起半導体膜は、前記第１の部分と所定の間隔をおいて配置されるか前記第１の部分と接する、ことを特徴とする表示装置。

（１０）（９）において、前記突起半導体膜は、前記第１の辺と第２の辺との間に設けられる、ことを特徴とする記載の表示装置。

（１１）（９）において、前記突起半導体膜は、平面的にみて前記第１の辺と前記第２の辺と交差し、前記チャネル半導体膜の外周と所定の間隔をおいて配置される、ことを特徴とする表示装置。

本発明によれば、従来と異なる方法でポリシリコンを用いたトップゲート構造の薄膜トランジスタのハンプ特性を抑制することができる。

第１の実施形態にかかる液晶表示装置の等価回路の一例を示す回路図である。 第１の実施形態にかかる薄膜トランジスタの一例を示す平面図である。 図２に示す薄膜トランジスタのIII−III切断線における断面図である。 薄膜トランジスタの比較例を示す平面図である。 図４に示す薄膜トランジスタのドレイン電流−ゲート電圧特性を示す図である。 第２の実施形態にかかる薄膜トランジスタの一例を示す平面図である。 第２の実施形態にかかる薄膜トランジスタの他の一例を示す平面図である。 第２の実施形態にかかる薄膜トランジスタの他の一例を示す平面図である。 第２の実施形態にかかる薄膜トランジスタの他の一例を示す平面図である。 第３の実施形態にかかる薄膜トランジスタの一例を示す平面図である。 図１０に示す薄膜トランジスタのXI−XI切断線における断面図である。 第３の実施形態にかかる薄膜トランジスタの他の一例を示す平面図である。

以下では、本発明の実施形態について図面に基づいて説明する。出現する構成要素のうち同一機能を有するものには同じ符号を付し、その説明を省略する。以下では、表示装置の一種であるＩＰＳ方式の液晶表示装置に本発明を適用した場合について説明する。

［第１の実施形態］
本発明の第１の実施形態と第２の実施形態は、ポリシリコンを用いたトップゲート構造の薄膜トランジスタＴＲのチャネルを構成する半導体膜ＳＦとゲート電極ＧＥとの平面的な位置関係を用いてハンプ特性を抑制するものである。

第１の実施形態にかかる液晶表示装置は、アレイ基板と、当該アレイ基板に対向し、カラーフィルタが設けられたフィルタ基板と、これらの基板に挟まれた領域に封入された液晶材料と、アレイ基板の外側から光を照射するバックライトと、を含んで構成されている。

図１は、第１の実施形態にかかる液晶表示装置の等価回路の一例を示す回路図である。アレイ基板には、複数のゲート信号線ＧＬ、複数の映像信号線ＤＬ、複数のコモン線ＣＬ、複数の画素電極ＰＴ、複数のコモン電極ＣＴ、複数の薄膜トランジスタＴＲ、映像信号線駆動回路ＸＤＶ、ゲート走査回路ＹＤＶなどが配置される。複数のゲート信号線ＧＬはアレイ基板上の表示領域内を並んで横方向に延びており、複数の映像信号線ＤＬは表示領域内を並んで縦方向に延びている。これらの映像信号線ＤＬの一端は映像信号線駆動回路ＸＤＶに接続され、ゲート信号線ＧＬの一端はゲート走査回路ＹＤＶに接続されている。コモン線ＣＬのそれぞれはゲート信号線ＧＬと１対１に対応しており、コモン線ＣＬは対応するゲート信号線ＧＬの上側を横方向に延びている。

ゲート信号線ＧＬとそのゲート信号線ＧＬに対応するコモン線ＣＬと隣り合う映像信号線ＤＬとに囲まれた部分が画素回路である。複数の画素回路はマトリクス状に並んでいる。各画素回路は薄膜トランジスタＴＲと、画素電極ＰＴと、コモン電極ＣＴとを含む。薄膜トランジスタＴＲはソース電極ＳＥとドレイン電極ＤＥとゲート電極ＧＥとを含む。ドレイン電極ＤＥは映像信号線ＤＬに接続され、ソース電極ＳＥは画素電極ＰＴに接続される。コモン電極ＣＴはコモン線ＣＬに接続される。画素電極ＰＴとコモン電極ＣＴとは液晶を介してキャパシタを構成している。薄膜トランジスタＴＲのゲート電極ＧＥは配線ＷＬを介してゲート信号線ＧＬに接続されており、ゲート走査回路ＹＤＶから走査パルスのオン電圧が供給されると薄膜トランジスタＴＲがオンになり、映像信号線駆動回路ＸＤＶが映像信号線ＤＬを介して供給する映像信号の電位に基づく電位差を上述のキャパシタが記憶する。この電位差により生じる電界により液晶の透過率が変化し、各画素の光量が制御される。なお、薄膜トランジスタＴＲには極性はなく、ソース電極ＳＥとドレイン電極ＤＥの名称は電圧の向きによって便宜的に決まるものであるため、接続先が反対になっていても構わない。

図２は、第１の実施形態にかかる薄膜トランジスタＴＲの一例を示す平面図である。図３は、図２に示す薄膜トランジスタＴＲのIII−III切断線における断面図である。ここで、第１の実施形態にかかる薄膜トランジスタＴＲはポリシリコンの半導体膜ＳＦをチャネルとして用い、さらにチャネルを構成する半導体膜ＳＦよりゲート電極ＧＥが上方にあるトップゲート構造を有している。

アレイ基板上には、半導体膜ＳＦが設けられており、その半導体膜ＳＦの上層には半導体膜ＳＦを覆うようにゲート絶縁膜ＧＩが設けられている。半導体膜ＳＦの上面はソース電極ＳＥと接続する領域と、ドレイン電極ＤＥと接続する領域とを有し、半導体膜ＳＦを平面的にみると、ソース電極ＳＥとドレイン電極ＤＥとを結ぶように帯状に延びている。ゲート電極ＧＥは、ゲート絶縁膜ＧＩの上層にあり、平面的にみてソース電極ＳＥとドレイン電極ＤＥとの間で半導体膜ＳＦと交差するように帯状に延びており、一方の端部が配線ＷＬを介してゲート信号線ＧＬに接続されている。

平面的にみて、ゲート電極ＧＥの外周のうちソース電極ＳＥに近い辺を第１の辺と、ドレイン電極ＤＥに近い辺を第２の辺と呼ぶ。第１の辺と第２の辺とは平行である。また、半導体膜ＳＦのうちソース電極ＳＥとドレイン電極ＤＥとを結ぶように帯状に延びている部分の外周は、第１の辺や第２の辺と直交する２本の辺を含む。以下では、半導体膜ＳＦのうち、ゲート電極ＧＥと平面的に重なる部分を第１の部分と、第１の辺の下方で第１の部分に接続しソース電極ＳＥに接続するように延びる部分を第２の部分と、第２の辺の下方で第１の部分に接続しドレイン電極ＤＥに接続するように延びる部分を第３の部分と記す。

ゲート電極ＧＥは第１の辺と第２の辺との間の中央部分に２つのスリット孔ＳＬを有する。ここで、半導体膜ＳＦの外周との距離が一定以下であり断面がテーパ形状となる部分をサイド部分ＳＰとし、サイド部分ＳＰより内側にある部分を本体部分ＭＰとする。平面的にみると、このスリット孔ＳＬのそれぞれは、サイド部分ＳＰと重なる部分と半導体膜ＳＦと重ならない部分とを有する。よってスリット孔ＳＬのそれぞれは半導体膜ＳＦの外周の一部とも重なっている。これにより、サイド部分ＳＰのみマルチゲート構造となる。

薄膜トランジスタＴＲのチャネルとなる半導体膜ＳＦでは、電界Ｅは第２の辺から第１の辺の方向（あるいはその逆の方向）に向かっている。また、ゲート電極ＧＥにオン電圧が印加されると、平面的にみてゲート電極ＧＥと重なる部分の抵抗が低くなる。これらのことから、半導体膜ＳＦの第１の部分のうち電流が流れやすい部分は、ゲート電極ＧＥと半導体膜ＳＦとが重なる部分のうち、本体部分ＭＰに相当する図２のチャネル幅Ｗの部分となる。この部分では第１の辺と第２の辺とを結び電界Ｅの方向に延びる線に沿って電流が流れるため、最もオン抵抗が低くなる。一方、サイド部分ＳＰは一部の上方にゲート電極ＧＥがなく、第１の辺と第２の辺とを結びかつゲート電極ＧＥとサイド部分ＳＰとが平面的に重なる部分を電界Ｅの方向に延びる線分が存在しない。このためにオン抵抗が本体部分ＭＰより大きくなる。

図４は薄膜トランジスタＴＲの比較例を示す平面図である。図４に示す薄膜トランジスタＴＲのゲート電極ＧＥにはスリット孔ＳＬがないため、サイド部分ＳＰのオン抵抗は図２の例より小さくなる。図５は図４に示す薄膜トランジスタＴＲのドレイン電流（ＩＤ）−ゲート電圧（ＶＧ）特性を示す図である。この例ではサイド部分ＳＰの閾値電圧が本体部分ＭＰより低くなるため、サイド部分ＳＰによりドレイン電流が流れることを示すサイドＭＯＳ成分ＥＳと、本体部分ＭＰによりドレイン電流が流れることを示す本体ＭＯＳ成分ＥＭとが明確に分かれ、その間のゲート電圧ＶＧでハンプｈが観察されてしまう。

一方、第１の実施形態にかかる薄膜トランジスタＴＲではサイド部分ＳＰについてオン抵抗が増大しており、ハンプｈにより流れる電流の低下と閾値電流のプラス方向へのシフトが生じる。これにより薄膜トランジスタＴＲのハンプ特性を抑制することができる。

次に、上述の薄膜トランジスタＴＲを含む液晶表示装置の製造工程を説明する。はじめに、透明基板上に汚染防止膜と遮光膜と半導体の層が順に積層される。次にレジストパターンを用いたドライエッチングにより半導体の層が半導体膜ＳＦの形状にパターニングされる。その上層に例えば二酸化シリコン等によりゲート絶縁膜ＧＩが積層され、その上層に導電性の金属のスパッタリング法による成膜とパターニングを経てゲート電極ＧＥが形成される。つぎに、半導体膜ＳＦに対してリンやボロンなどの不純物のイオンドーピングを行う。ここで、スリット孔ＳＬの下方にあるサイド部分ＳＰにイオンが打ち込みされても薄膜トランジスタＴＲの特性についてマルチゲートによるオン抵抗増大効果が得られる。しかし、ソースドレイン形成のイオンドーピング時にゲート電極近傍に電界緩和を目的とした低イオン濃度領域を形成する場合は、スリット孔ＳＬもホトレジストで覆った上でイオンドーピングされることが望ましい。

その後、ＣＶＤ法により二酸化シリコン等からなる層間絶縁膜が積層される。層間絶縁膜のうち半導体膜ＳＦとソース電極ＳＥやドレイン電極ＤＥと接続する部分にはコンタクトホールが設けられ、その上層にソース電極ＳＥとドレイン電極ＤＥが形成される。ソース電極ＳＥやドレイン電極ＤＥは、より具体的には、バリアメタル層、主配線層、キャップメタル層を順に積層する工程と、積層された３層をフォトリソグラフィとエッチングによりパターニングする工程により形成される。

［第２の実施形態］
第２の実施形態にかかる液晶表示装置は第１の実施形態とはゲート電極ＧＥと半導体膜ＳＦとの形状が異なる。以下では第１の実施形態と異なる部分を中心に説明する。

図６は、第２の実施形態にかかる薄膜トランジスタＴＲの一例を示す平面図である。平面的にみて、半導体膜ＳＦのうちソース電極ＳＥとドレイン電極ＤＥとを結ぶように帯状に延びている部分はゲート電極ＧＥと斜めに交差しており、その部分（第１の部分を含む）の外周は、第１の辺や第２の辺と直交しない向きで交差する２本の線分である。なお、ゲート電極ＧＥと半導体膜ＳＦとが平面的にみて重なる部分にはスリット孔ＳＬは存在しない。

このような薄膜トランジスタＴＲでは、第１の部分のうち電流が最も流れやすい部分は、第１の辺と上述の２つの線分との交点から第２の辺におろした垂線のうち２つの線分の間にあるものと、第２の辺と上述の２つの線分との交点から第１の辺におろした垂線のうち２つの線分の間にあるものとの間の部分、つまり図６でチャネル幅Ｗで示す部分になる。サイド部分ＳＰは少なくとも一部がこの最も電流が流れやすい部分に存在しない。また、サイド部分ＳＰ（第１の部分の外周）の第１の辺から第２の辺への道のりｂは、第１の辺と第２の辺の間隔であるチャネル長ａより大きい。つまり最も電流が流れやすいチャネル長ａよりサイド部分ＳＰの道のりｂが長いため、電流が主に流れる部分よりサイド部分ＳＰの抵抗が大きい。これらの理由から、サイド部分ＳＰのオン抵抗が本体部分ＭＰより大きくなる。結果として図６に示す薄膜トランジスタＴＲもサイド部分ＳＰについてオン抵抗が増大する。これによりハンプｈにより流れる電流の低下と閾値電流のプラス方向へのシフトが生じ、ハンプ特性を抑制することができる。

なお、半導体膜ＳＦの形状は図６に示すものと異なっていてもよい。図７は、第２の実施形態にかかる薄膜トランジスタＴＲの他の一例を示す平面図である。平面的にみて、第１の部分の外周のうち前記第１の辺と第２の辺とを結ぶ線は、第１の辺と第２の辺との間で曲がる線となっている。また、半導体膜ＳＦのうち第１の部分の電界Ｅの向きでみた幅は第１の辺と第２の辺の辺との間で極大になる。より具体的には第１の辺の部分の幅や第２の部分の幅より、第１の辺と第２の辺との中央における幅が大きくなっている。

このような薄膜トランジスタＴＲでは、第１の部分のうち電流が最も流れやすい部分は、幅が最も小さい部分、つまり図７でチャネル幅Ｗで示す部分になる。この場合もサイド部分ＳＰの少なくとも一部がこの最も電流が流れやすい部分に存在せず、第１の部分の外周（サイド部分ＳＰに相当）の第１の辺から第２の辺への道のりｂは、チャネル長ａより大きい。よって、図６の場合と同様にハンプ特性を抑制することができる。

図８は、第２の実施形態にかかる薄膜トランジスタＴＲのさらに他の一例を示す平面図である。半導体膜ＳＦのうち第１の部分の電界Ｅの向きでみた幅は第１の辺とと第２の辺の辺との間で極小になる。より具体的には第１の辺の部分の幅や第２の部分の幅より、第１の辺と第２の辺との中央における幅が小さくなっている。このような薄膜トランジスタＴＲでは、第１の部分のうち電流が最も流れやすい部分は、幅が最も小さい部分、つまり図８でチャネル幅Ｗで示す部分になる。この場合もサイド部分ＳＰの少なくとも一部がこの最も電流が流れやすい部分に存在せず、また第１の部分の外周の第１の辺から第２の辺への道のりｂは、第１の辺と第２の辺の間隔であるチャネル長ａより大きい。よって、図６の場合と同様にハンプ特性を抑制することができる。

図９は、第２の実施形態にかかる薄膜トランジスタＴＲのさらに他の一例を示す平面図である。平面的にみて前記第１の部分の外周のうち前記第１の辺と第２の辺とを結ぶ２つの線のそれぞれは、階段状の線となっている。つまり、このそれぞれの線は、第１の辺から電界Ｅの向きに第１の辺と第２の辺との中央までのび、そこから電界の直角の方向にいくらかのび、さらに第２の辺まで電界Ｅの向きに延びている。このような薄膜トランジスタＴＲでは、第１の部分のうち電流が最も流れやすい部分は、図９の第１の部分の左端と第１の辺との交点から電界Ｅの向きに沿い第２の辺に向かう線と、第１の部分右端と第２の辺との交点から電界Ｅの向きに沿いかつ第１の辺に向かう線との間の部分、つまり図９でチャネル幅Ｗで示す部分になる。この場合もサイド部分ＳＰの少なくとも一部がこの最も電流が流れやすい部分に存在せず、また第１の部分の外周の第１の辺から第２の辺への道のりｂは、第１の辺と第２の辺の間隔であるチャネル長ａより大きい。よって、図６の場合と同様にハンプ特性を抑制することができる。

［第３の実施形態］
第３の実施形態は、第１の実施形態と比べると、ゲート電極ＧＥの形状や半導体ブロックＳＢがある点が異なる。以下では第１の実施形態との相違点を中心に説明する。

図１０は、第３の実施形態にかかる薄膜トランジスタＴＲの一例を示す平面図である。平面的にみて、半導体膜ＳＦのうちソース電極ＳＥとドレイン電極ＤＥとを結ぶように帯状に延びている部分はゲート電極ＧＥと直角に交差している。また、ゲート電極ＧＥと半導体膜ＳＦとが平面的にみて重なる部分にはスリット孔ＳＬは存在しない。

ゲート電極ＧＥの下方かつ半導体膜ＳＦの層と同層には、第１の部分の右側と左側とにそれぞれ一定の間隔ｅをおいて半導体ブロックＳＢが配置されている。図１０の例では、平面的にみてそれらの半導体ブロックＳＢは矩形であり、半導体ブロックＳＢの全部がゲート電極ＧＥと重なっている。また平面的にみて半導体ブロックＳＢの一辺は隣接する半導体膜ＳＦ（特に第１の部分）の外周の辺と平行である。

図１１は、図１０に示す薄膜トランジスタＴＲのXI−XI切断線における断面図である。半導体ブロックＳＢは突起状の構造物である。ゲート絶縁膜ＧＩは積層時に半導体ブロックＳＢと半導体膜ＳＦとの間に体積しやすくなる。従って、半導体膜ＳＦの本体部分ＭＰに上におけるゲート絶縁膜ＧＩの膜厚ｄより、半導体膜ＳＦの半導体ブロックＳＢ側の端部の上における膜厚ｃの方が厚くなる。したがって、サイド部分ＳＰでは本体部分ＭＰよりゲート電極ＧＥとの距離が長くなり、サイド部分ＳＰに対してゲート電極ＧＥから印加される電界が小さくなり、サイド部分ＳＰはオンしづらくなる。これによりサイド部分ＳＰのオン抵抗が本体部分ＭＰより大きくなる。よって薄膜トランジスタＴＲのハンプ特性を抑制することができる。なお、サイド部分ＳＰの端のテーパと半導体ブロックＳＢの端のテーパとが接続する、つまり間隔ｅ＝０であってもよい。

図１２は、第３の実施形態にかかる薄膜トランジスタＴＲの他の一例を示す平面図である。図１２に示すように、半導体ブロックＳＢは平面的にみて第１の辺および第２の辺と交差し、ゲート電極ＧＥと平面的にみて重ならない部分を有してもよい。この場合、間隔ｅは０より大きい方が望ましい。サイド部分ＳＰの端のテーパと半導体ブロックＳＢの端のテーパとが接続すると、半導体ブロックＳＢがチャネルとして機能してしまい、半導体ブロックＳＢのサイド部分ＳＰによるハンプ特性が問題になるからである。

これまで本発明の実施形態について説明してきたが、本発明は上述の構成に限定されない。例えば、ＩＰＳ方式ではなくＴＮ方式やＶＡ方式などの他の方式の液晶表示装置や有機ＥＬ表示装置にも適用してもよい。これらにも上述の薄膜トランジスタＴＲを用いることができるからである。また、第１の実施形態、第２の実施形態、第３の実施形態に示す構成を組み合わせてもよい。

ＣＬ コモン線、ＣＴ コモン電極、ＤＬ 映像信号線、ＧＬ ゲート信号線、ＰＴ 画素電極、ＴＲ 薄膜トランジスタ、ＸＤＶ 映像信号線駆動回路、ＹＤＶ ゲート走査回路、ＤＥ ドレイン電極、ＧＥ ゲート電極、ＧＩ ゲート絶縁膜、ＭＰ 本体部分、ＳＢ 半導体ブロック、ＳＥ ソース電極、ＳＦ 半導体膜、ＳＬ スリット孔、ＳＰ サイド部分、ＷＬ 配線、ＥＭ 本体ＭＯＳ成分、ＥＳ サイドＭＯＳ成分、ｈ ハンプ。

Claims (3)

1. 平面的にみた外周が対向する第１の辺と第２の辺を含むゲート電極と、
   ソース電極と、
   ドレイン電極と、
   前記ゲート電極の下方に設けられ、平面的にみて前記ゲート電極と重なる第１の部分と、前記第１の辺の下方で前記第１の部分と接続するとともに前記ソース電極に接続される第２の部分と、前記第２の辺の下方で前記第１の部分と接続するとともに前記ドレイン電極に接続される第３の部分と、を含む半導体膜と、
   前記ゲート電極と前記半導体膜との間に設けられた絶縁膜と、を含み、
   平面的にみて前記半導体膜の外周のうち前記ゲート電極と重なる部分は、前記第１の辺と前記第２の辺とを結びかつ前記第１の辺および第２の辺のうち一方から他方に向かう電界の向きに延びる線分ではなく、
   平面的にみて前記第１の部分の外周のうち前記第１の辺と前記第２の辺とを結ぶ線の道のりの長さは前記第１の辺と前記第２の辺との間隔より長く、
   平面的にみて前記第１の部分の外周のうち前記第１の辺と前記第２の辺とを結ぶ線は、前記ドレイン電極または前記ソース電極が伸びる第１の方向および前記第１の方向に直交する第２の方向とは異なる方向に延び、
   平面的にみて前記第１の部分の外周のうち前記第１の辺と前記第２の辺とを結ぶ線の間隔が等しい、
   ことを特徴とする表示装置。
2. 平面的にみた外周が対向する第１の辺と第２の辺を含むゲート電極と、
   ソース電極と、
   ドレイン電極と、
   前記ゲート電極の下方に設けられ、平面的にみて前記ゲート電極と重なる第１の部分と、前記第１の辺の下方で前記第１の部分と接続するとともに前記ソース電極に接続される第２の部分と、前記第２の辺の下方で前記第１の部分と接続するとともに前記ドレイン電極に接続される第３の部分と、を含む半導体膜と、
   前記ゲート電極と前記半導体膜との間に設けられた絶縁膜と、を含み、
   平面的にみて前記半導体膜の外周のうち前記ゲート電極と重なる部分は、前記第１の辺と前記第２の辺とを結びかつ前記第１の辺および第２の辺のうち一方から他方に向かう電界の向きに延びる線分ではなく、
   平面的にみて前記第１の部分の外周のうち前記第１の辺と前記第２の辺とを結ぶ２つの線の道のりの長さは前記第１の辺と前記第２の辺との間隔より長く、
   平面的にみて前記第１の部分の外周のうち前記第１の辺と前記第２の辺とを結ぶ前記２つの線のそれぞれは、前記第１の辺から前記第２の辺へ向かう第３の方向に所定の長さだけ延びる第１の線分と、前記第１の線分の端から屈曲し前記第１の線分と異なる第４の方向に延びる第２の線分とを含む、
   ことを特徴とする表示装置。
3. 前記第１の部分の前記電界の向きに直交する向きの幅は、前記２つの線が前記第４の方向に延びる部分で極小になる、
   ことを特徴とする請求項２に記載の表示装置。

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