JP6048732B2

JP6048732B2 - Semiconductor device and manufacturing method thereof

Info

Publication number: JP6048732B2
Application number: JP2012237446A
Authority: JP
Inventors: 西　眞弘; 眞弘西
Original assignee: Sumitomo Electric Device Innovations Inc
Current assignee: Sumitomo Electric Device Innovations Inc
Priority date: 2012-10-29
Filing date: 2012-10-29
Publication date: 2016-12-21
Anticipated expiration: 2032-10-29
Also published as: JP2014089993A

Description

本発明は、半導体装置およびその製造方法に関し、例えば、オーミック電極を有する半導体装置およびその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, for example, a semiconductor device having an ohmic electrode and a manufacturing method thereof.

窒化物半導体を用いたＨＥＭＴ（High Electron Mobility Transistor）等のＦＥＴ（Field Effect Transistor）は、携帯電話基地局用増幅器等の高周波かつ高出力で動作する増幅器として注目されている。窒化物半導体を用いたＦＥＴのオーミック電極においては、Ａｌ（アルミニウム）膜が用いられている（特許文献１）。 Field effect transistors (FETs) such as HEMTs (High Electron Mobility Transistors) using nitride semiconductors are attracting attention as amplifiers that operate at high frequencies and high outputs, such as amplifiers for mobile phone base stations. Al (aluminum) films are used in ohmic electrodes of FETs using nitride semiconductors (Patent Document 1).

特開平１０−２２３９０１号公報JP-A-10-223901

しかしながら、熱処理等によりオーミック電極のＡｌ膜にヒロックが発生する。ヒロックがオーミック電極以外の金属層と接近または接触すると、耐圧が低下するまたは信頼性が低下してしまう。本発明は、オーミック電極におけるヒロックの発生を抑制することを目的とする。 However, hillocks are generated in the Al film of the ohmic electrode by heat treatment or the like. When the hillock approaches or comes into contact with a metal layer other than the ohmic electrode, the withstand voltage decreases or the reliability decreases. An object of this invention is to suppress generation | occurrence | production of the hillock in an ohmic electrode.

本発明は、窒化物半導体層の表面に、Ａｌ膜を含むオーミック電極を形成する工程と、前記オーミック電極を覆うように第１絶縁膜を形成する工程と、前記第１絶縁膜に前記オーミック電極が露出する開口を形成する工程と、前記開口にオーミック電極に接続する配線層を形成する工程と、前記オーミック電極上に前記配線層を覆うようにＴａ、Ｍｏ、Ｐｄ、ＮｉおよびＴｉの少なくとも一つを含む前記第１金属膜を形成する工程と、を有し、前記開口の全ての内縁と前記第１金属膜の端部との距離は、１μｍ以下であることを特徴とする半導体装置の製造方法である。本発明によれば、オーミック電極におけるヒロックの発生を抑制することができる。 The present invention includes a step of forming an ohmic electrode including an Al film on a surface of a nitride semiconductor layer, a step of forming a first insulating film so as to cover the ohmic electrode, and the ohmic electrode on the first insulating film. At least one of Ta, Mo, Pd, Ni, and Ti so as to cover the wiring layer on the ohmic electrode, and a step of forming an opening through which the wiring is exposed; a step of forming a wiring layer connected to the ohmic electrode in the opening; Forming a first metal film including two, and a distance between all inner edges of the opening and an end of the first metal film is 1 μm or less. It is a manufacturing method. According to the present invention, generation of hillocks in the ohmic electrode can be suppressed.

上記構成において、前記Ａｌ膜上に第２金属膜が形成され、前記開口を形成する工程は、前記第１絶縁膜と第２金属膜に前記開口を形成する工程を含む構成とすることができる。 In the above configuration, the step of forming the second metal film on the Al film and forming the opening may include a step of forming the opening in the first insulating film and the second metal film. .

上記構成において、前記オーミック電極を形成する工程は、前記オーミック電極を５００℃以上の温度で熱処理する工程を含む構成とすることができる。 The said structure WHEREIN: The process of forming the said ohmic electrode can be set as the structure including the process of heat-processing the said ohmic electrode at the temperature of 500 degreeC or more.

上記構成において、前記配線層を形成した後、２５０℃以上の温度で熱処理する工程を有する構成とすることができる。 In the above structure, after the wiring layer is formed, a process of performing a heat treatment at a temperature of 250 ° C. or higher can be employed.

上記構成において、前記オーミック電極および前記第１金属膜を覆うように第２絶縁膜を形成する工程を有する構成とすることができる。 The said structure WHEREIN: It can be set as the structure which has the process of forming a 2nd insulating film so that the said ohmic electrode and the said 1st metal film may be covered.

上記構成において、配線層は、Ａｕを含む構成とすることができる。 In the above configuration, the wiring layer may include Au.

上記構成において、前記オーミック電極は、前記窒化物半導体層に接して形成されたＴａ膜と、前記Ｔａ膜上に形成されたＡｌ膜を有する構成とすることができる。 In the above configuration, the ohmic electrode may include a Ta film formed in contact with the nitride semiconductor layer and an Al film formed on the Ta film.

上記構成において、前記第２絶縁膜は、５×１０^９ｄｙｎｅ／ｃｍ^２以上かつ５×１０^１０ｄｙｎｅ／ｃｍ^２以下の圧縮または引張り応力を有する構成とすることができる。 In the above structure, the second insulating film may have a compressive or tensile stress of 5 × 10 ⁹ dyne / cm ² or more and 5 × 10 ¹⁰ dyne / cm ² or less.

本発明は、窒化物半導体層と、前記窒化物半導体層の表面に形成され、Ａｌ膜を含むオーミック電極と、前記オーミック電極を覆うように形成され、前記オーミック電極が露出する開口が形成された第１絶縁膜と、前記開口に形成され、オーミック電極に接続する配線層と、前記オーミック電極上に前記配線層を覆うように形成され、Ｔａ、Ｍｏ、Ｐｄ、ＮｉおよびＴｉの少なくとも一つを含む第１金属膜と、を具備し、前記開口の全ての内縁と前記第１金属膜の端部との距離は、１μｍ以下であることを特徴とする半導体装置である。 The present invention includes a nitride semiconductor layer, an ohmic electrode including an Al film formed on a surface of the nitride semiconductor layer, an opening formed to cover the ohmic electrode, and exposing the ohmic electrode. A first insulating film; a wiring layer formed in the opening and connected to the ohmic electrode; and formed on the ohmic electrode so as to cover the wiring layer, and at least one of Ta, Mo, Pd, Ni, and Ti is formed And a distance between all the inner edges of the opening and the end of the first metal film is 1 μm or less.

本発明によれば、オーミック電極におけるヒロックの発生を抑制することができる。 According to the present invention, generation of hillocks in the ohmic electrode can be suppressed.

図１（ａ）から図１（ｃ）は、実施例１に係る半導体装置の製造方法を示す断面図（その１）である。FIG. 1A to FIG. 1C are cross-sectional views (part 1) illustrating the method for manufacturing the semiconductor device according to the first embodiment. 図２（ａ）から図２（ｃ）は、実施例１に係る半導体装置の製造方法を示す断面図（その２）である。2A to 2C are cross-sectional views (part 2) illustrating the method for manufacturing the semiconductor device according to the first embodiment. 図３（ａ）および図３（ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図（その３）である。3A and 3B are cross-sectional views (part 3) illustrating the method for manufacturing the semiconductor device according to the first embodiment. 図４は、実施例１に係る半導体装置の製造方法を示す図（その４）である。FIG. 4 is a view (No. 4) illustrating the method for manufacturing the semiconductor device according to the first embodiment. 図５（ａ）および図５（ｂ）は、実施例１に係る半導体装置の製造方法を示す図（その５）である。FIGS. 5A and 5B are views (No. 5) illustrating the method for manufacturing the semiconductor device according to the first embodiment. 図６（ａ）および図６（ｂ）は比較例１に係る半導体装置の製造方法を示す図である。6A and 6B are diagrams illustrating a method for manufacturing a semiconductor device according to Comparative Example 1. FIG. 図７（ａ）および図７（ｂ）は、ヒロックの抑制について説明する図（その１）である。FIG. 7A and FIG. 7B are diagrams (part 1) illustrating suppression of hillocks. 図８は、ヒロックの抑制について説明する図（その２）である。FIG. 8 is a diagram (part 2) illustrating suppression of hillocks. 図９は、実施例１の半導体装置の断面図である。FIG. 9 is a cross-sectional view of the semiconductor device of Example 1.

以下、図面を参照し実施例について説明する。 Hereinafter, embodiments will be described with reference to the drawings.

図１（ａ）から図５（ｂ）は、比較例１に係る半導体装置の製造方法を示す断面図である。図１（ａ）に示すように、上面に窒化物半導体層１８が形成された基板１０を準備する。基板１０は、例えばＳｉＣ基板、Ｓｉ基板またはサファイア基板である。窒化物半導体層１８は、基板１０側からチャネル層１２、電子供給層１４およびキャップ層１６を備えている。チャネル層１２は、例えば膜厚が１０００ｎｍのアンドープＧａＮ層、電子供給層１４は、例えば膜厚が２０ｎｍのＡｌＧａＮ層、キャップ層１６は、例えば膜厚が５ｎｍのｎ型ＧａＮ層である。基板１０とチャネル層１２との間にバッファ層としてＡｌＮ層が形成されていてもよい。 FIGS. 1A to 5B are cross-sectional views illustrating a method for manufacturing a semiconductor device according to Comparative Example 1. FIGS. As shown in FIG. 1A, a substrate 10 having a nitride semiconductor layer 18 formed on an upper surface is prepared. The substrate 10 is, for example, a SiC substrate, a Si substrate, or a sapphire substrate. The nitride semiconductor layer 18 includes a channel layer 12, an electron supply layer 14, and a cap layer 16 from the substrate 10 side. The channel layer 12 is, for example, an undoped GaN layer having a thickness of 1000 nm, the electron supply layer 14 is, for example, an AlGaN layer having a thickness of 20 nm, and the cap layer 16 is, for example, an n-type GaN layer having a thickness of 5 nm. An AlN layer may be formed as a buffer layer between the substrate 10 and the channel layer 12.

次に、図１（ｂ）に示すように、窒化物半導体層１８の表面に、オーミック電極２０を形成する。図１（ｂ）において、オーミック電極２０は、電子供給層１４に接して形成されているが、キャップ層１６に接して形成されてもよい。オーミック電極２０は、例えば蒸着法およびリフトオフ法を用い形成される。オーミック電極２０は、スパッタリング法等を用い形成されてもよい。オーミック電極２０は、窒化物半導体層１８に接して形成されたＴａ（タンタル）膜２１と、Ｔａ膜２１上に形成されたＡｌ膜２２を有する。Ａｌ膜２２上に、金属膜２３が形成される。金属膜２３は、Ａｌ膜２２にヒロックを抑制するための膜であり、例えばＴａ膜である。Ｔａ膜２１、Ａｌ膜２２および金属膜２３の膜厚は、例えば１０ｎｍ、２８０ｎｍおよび１０ｎｍである。Ａｌ膜２２は、オーミック電極２０内で最も厚い膜であることが好ましい。オーミック電極２０と窒化物半導体層１８との合金化のため５００℃以上の温度で熱処理を行なう。例えば５５０℃の温度で熱処理する。また、熱処理は、例えば５００℃以上かつ８００℃以下の温度で行われる。Ａｌ膜２２上に金属膜２３が形成されているため、熱処理によるＡｌ膜２２のヒロックを抑制できる。 Next, as shown in FIG. 1B, the ohmic electrode 20 is formed on the surface of the nitride semiconductor layer 18. In FIG. 1B, the ohmic electrode 20 is formed in contact with the electron supply layer 14, but may be formed in contact with the cap layer 16. The ohmic electrode 20 is formed using, for example, a vapor deposition method and a lift-off method. The ohmic electrode 20 may be formed using a sputtering method or the like. The ohmic electrode 20 includes a Ta (tantalum) film 21 formed in contact with the nitride semiconductor layer 18 and an Al film 22 formed on the Ta film 21. A metal film 23 is formed on the Al film 22. The metal film 23 is a film for suppressing hillocks on the Al film 22, and is, for example, a Ta film. The film thicknesses of the Ta film 21, the Al film 22, and the metal film 23 are, for example, 10 nm, 280 nm, and 10 nm. The Al film 22 is preferably the thickest film in the ohmic electrode 20. A heat treatment is performed at a temperature of 500 ° C. or higher for alloying the ohmic electrode 20 and the nitride semiconductor layer 18. For example, heat treatment is performed at a temperature of 550 ° C. Moreover, heat processing is performed at the temperature of 500 to 800 degreeC, for example. Since the metal film 23 is formed on the Al film 22, hillocks of the Al film 22 due to heat treatment can be suppressed.

次に、図１（ｃ）に示すように、窒化物半導体層１８上にゲート電極２４を形成する。ゲート電極２４は、例えば蒸着法およびリフトオフ法を用い形成される。ゲート電極２４は、スパッタリング法等を用い形成されてもよい。ゲート電極２４は、窒化物半導体層１８側から例えばＮｉ（ニッケル）膜およびＡｕ（金）膜を備える。オーミック電極２０およびゲート電極２４を覆うように、窒化物半導体層１８上に絶縁膜２６（第１絶縁膜）を形成する。絶縁膜２６は、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法を用い形成される。絶縁膜２６は、例えば膜厚が５０ｎｍの窒化シリコン膜であり、例えば１×１０^９ｄｙｎｅ／ｃｍ^２以下の低ストレス膜である。 Next, as shown in FIG. 1C, the gate electrode 24 is formed on the nitride semiconductor layer 18. The gate electrode 24 is formed using, for example, a vapor deposition method and a lift-off method. The gate electrode 24 may be formed using a sputtering method or the like. The gate electrode 24 includes, for example, a Ni (nickel) film and an Au (gold) film from the nitride semiconductor layer 18 side. An insulating film 26 (first insulating film) is formed on the nitride semiconductor layer 18 so as to cover the ohmic electrode 20 and the gate electrode 24. The insulating film 26 is formed using, for example, a plasma CVD (Chemical Vapor Deposition) method. The insulating film 26 is, for example, a silicon nitride film having a thickness of 50 nm, and is a low stress film having a thickness of 1 × 10 ⁹ dyne / cm ² or less, for example.

次に、図２（ａ）に示すように、開口５１を有するフォトレジスト５０を形成する。開口５１は、オーミック電極２０上に形成される。以降のバリア層３１およびシード層３２を形成する際（図２（ｃ）参照）の応力および熱に耐えるため、フォトレジスト５０を熱処理により硬化させる。この熱処理により、フォトレジスト５０の端部は曲面となる。 Next, as shown in FIG. 2A, a photoresist 50 having an opening 51 is formed. The opening 51 is formed on the ohmic electrode 20. In order to withstand the stress and heat when the subsequent barrier layer 31 and seed layer 32 are formed (see FIG. 2C), the photoresist 50 is cured by heat treatment. By this heat treatment, the end portion of the photoresist 50 becomes a curved surface.

次に、図２（ｂ）に示すように、フォトレジスト５０をマスクに絶縁膜２６を除去する。これにより、オーミック電極２０上の絶縁膜２６に開口５２が形成される。つまり、絶縁膜２６にオーミック電極２０が露出する開口５２が形成される。絶縁膜２６の除去には、例えばＳＦ_６等のフッ素系ガスをエッチングガスとするドライエッチング法を用いる。このとき、金属膜２３にも開口５２が形成される。 Next, as shown in FIG. 2B, the insulating film 26 is removed using the photoresist 50 as a mask. As a result, an opening 52 is formed in the insulating film 26 on the ohmic electrode 20. That is, the opening 52 through which the ohmic electrode 20 is exposed is formed in the insulating film 26. For removing the insulating film 26, for example, a dry etching method using a fluorine-based gas such as SF ₆ as an etching gas is used. At this time, an opening 52 is also formed in the metal film 23.

次に、図２（ｃ）に示すように、開口５２内のオーミック電極２０上およびフォトレジスト５０上に、バリア層３１およびシード層３２を形成する。バリア層３１およびシード層３２は、例えばスパッタリング法を用い形成される。バリア層３１は、例えばＴｉＷＮ（チタン・タングステン・ナイトライド）膜である。シード層３２は、Ａｕ膜である。バリア層３１は、オーミック電極２０とめっき層３４（図３（ａ）参照）との反応を抑制する層である。例えばめっき層３４およびシード層３２がＡｕ膜の場合、バリア層３１は、Ａｕとオーミック電極２０のＡｌとの共晶反応を抑制する。シード層３２は、電解めっきの際に給電するための層である。 Next, as shown in FIG. 2C, the barrier layer 31 and the seed layer 32 are formed on the ohmic electrode 20 and the photoresist 50 in the opening 52. The barrier layer 31 and the seed layer 32 are formed using, for example, a sputtering method. The barrier layer 31 is, for example, a TiWN (titanium / tungsten / nitride) film. The seed layer 32 is an Au film. The barrier layer 31 is a layer that suppresses the reaction between the ohmic electrode 20 and the plating layer 34 (see FIG. 3A). For example, when the plating layer 34 and the seed layer 32 are Au films, the barrier layer 31 suppresses a eutectic reaction between Au and Al of the ohmic electrode 20. The seed layer 32 is a layer for supplying power at the time of electrolytic plating.

次に、図３（ａ）に示すように、フォトレジストをマスク（図示なし）にめっき層３４を例えば電解めっき法を用い形成する。めっき層３４は、例えば膜厚が１μｍから５μｍのＡｕ層である。めっき層３４をマスクにシード層３２およびバリア層３１を除去する。これにより、めっき層３４、シード層３２およびバリア層３１から配線層３０が形成される。配線層３０は、蒸着法およびリフトオフ法により形成してもよい。配線層３０は、絶縁膜２６の開口５２を介しオーミック電極２０と接続する。つまり、開口５２にオーミック電極２０と接続する配線層３０が形成される。配線層３０と絶縁膜２６とが離間した領域３５においては、オーミック電極２０が露出している。配線層３０と絶縁膜２６とが離間する距離Ｌ１は１μｍより大きい。配線層３０が絶縁膜２６上に重なると、絶縁膜３６（図５参照）の被覆性が悪くなり、耐湿性が劣化する。配線層３０が絶縁膜２６上に重なならいように形成するためには、合わせマージンを考慮し、配線層３０と絶縁膜２６とを離間させることが好ましい。 Next, as shown in FIG. 3A, a plating layer 34 is formed using, for example, an electrolytic plating method using a photoresist as a mask (not shown). The plating layer 34 is, for example, an Au layer having a thickness of 1 μm to 5 μm. The seed layer 32 and the barrier layer 31 are removed using the plating layer 34 as a mask. Thereby, the wiring layer 30 is formed from the plating layer 34, the seed layer 32, and the barrier layer 31. The wiring layer 30 may be formed by a vapor deposition method and a lift-off method. The wiring layer 30 is connected to the ohmic electrode 20 through the opening 52 of the insulating film 26. That is, the wiring layer 30 connected to the ohmic electrode 20 is formed in the opening 52. In the region 35 where the wiring layer 30 and the insulating film 26 are separated from each other, the ohmic electrode 20 is exposed. A distance L1 between the wiring layer 30 and the insulating film 26 is greater than 1 μm. When the wiring layer 30 overlaps the insulating film 26, the covering property of the insulating film 36 (see FIG. 5) is deteriorated, and the moisture resistance is deteriorated. In order to form the wiring layer 30 so as not to overlap the insulating film 26, it is preferable to separate the wiring layer 30 and the insulating film 26 in consideration of the alignment margin.

次に、図３（ｂ）に示すように、配線層３０を覆うようにオーミック電極２０上に金属膜３８を形成する。金属膜３８は、例えばスパッタリング法を用い形成される。金属膜３８は、Ａｌ膜２２のヒロックを抑制するための膜であり、例えば膜厚が１０ｎｍ以上のＴａ膜である。金属膜３８は蒸着法およびリフトオフ法を用い形成してもよい。 Next, as shown in FIG. 3B, a metal film 38 is formed on the ohmic electrode 20 so as to cover the wiring layer 30. The metal film 38 is formed using, for example, a sputtering method. The metal film 38 is a film for suppressing hillocks in the Al film 22, and is, for example, a Ta film having a thickness of 10 nm or more. The metal film 38 may be formed using a vapor deposition method and a lift-off method.

図４を参照に示すように、金属膜３８上に開口５８を有するフォトレジスト５６を形成する。フォトレジスト５６をマスクに金属膜３８を除去する。金属膜３８の除去には、例えばＳＦ_６等のフッ素系ガスをエッチングガスとするドライエッチング法を用いる。 As shown in FIG. 4, a photoresist 56 having an opening 58 is formed on the metal film 38. The metal film 38 is removed using the photoresist 56 as a mask. For the removal of the metal film 38, for example, a dry etching method using a fluorine-based gas such as SF ₆ as an etching gas is used.

図５（ａ）に示すように、フォトレジスト５６を剥離する。これにより、領域３７において、金属膜３８と絶縁膜２６との間からオーミック電極２０の上面が露出する。領域３７の距離Ｌ２は、１μｍ以下である。図５（ｂ）に示すように、配線層３０を覆うように、絶縁膜３６（第２絶縁膜）を形成する。絶縁膜３６は、例えばプラズマＣＶＤ法により形成される。絶縁膜３６は、例えば膜厚が５００ｎｍの窒化シリコン膜である。絶縁膜２６は、耐湿性を向上させるため、緻密な膜が好ましい。このため、絶縁膜２６は、例えば５×１０^９ｄｙｎｅ／ｃｍ^２程度の圧縮応力を有する。絶縁膜２６の成長温度は例えば３００℃である。 As shown in FIG. 5A, the photoresist 56 is removed. As a result, in the region 37, the upper surface of the ohmic electrode 20 is exposed from between the metal film 38 and the insulating film 26. The distance L2 of the region 37 is 1 μm or less. As shown in FIG. 5B, an insulating film 36 (second insulating film) is formed so as to cover the wiring layer 30. The insulating film 36 is formed by, for example, a plasma CVD method. The insulating film 36 is a silicon nitride film having a thickness of 500 nm, for example. The insulating film 26 is preferably a dense film in order to improve moisture resistance. Therefore, the insulating film 26 has a compressive stress of, for example, about 5 × 10 ⁹ dyne / cm ² . The growth temperature of the insulating film 26 is 300 ° C., for example.

実施例１においては、金属膜３８と絶縁膜２６とが離間する距離Ｌ２が１μｍ以下であるため、オーミック電極２０のヒロックを抑制できる。距離Ｌ２は０μｍでもよい。すなわち、配線層３０と絶縁膜２６とが接していてもよい。また、金属膜３８が蒸着法およびリフトオフ法を用い形成される場合には、金属膜３８が絶縁膜２６上に重なっていてもよい。 In Example 1, since the distance L2 between the metal film 38 and the insulating film 26 is 1 μm or less, hillocks of the ohmic electrode 20 can be suppressed. The distance L2 may be 0 μm. That is, the wiring layer 30 and the insulating film 26 may be in contact with each other. When the metal film 38 is formed using a vapor deposition method and a lift-off method, the metal film 38 may overlap the insulating film 26.

実施例１の効果を説明するため、比較例１について説明する。図６（ａ）および６（ｂ）は、比較例１に係る半導体装置の製造方法を示す図である。図６（ａ）を参照し、実施例１の図１（ａ）から図３（ａ）までの工程を行なう。次に、フォトレジスト５０を剥離する。次に、図６（ｂ）を参照し、実施例１の図５（ｂ）と同じ工程を用い、配線層３０を覆うように、絶縁膜３６を形成する。 In order to explain the effect of Example 1, Comparative Example 1 will be described. 6A and 6B are diagrams showing a method for manufacturing a semiconductor device according to Comparative Example 1. FIG. Referring to FIG. 6 (a), the steps from FIG. 1 (a) to FIG. 3 (a) of Example 1 are performed. Next, the photoresist 50 is peeled off. Next, referring to FIG. 6B, the insulating film 36 is formed so as to cover the wiring layer 30 by using the same process as FIG. 5B of the first embodiment.

比較例１においては、領域３５において、オーミック電極２０のＡｌ膜２２に起因したヒロック４０が生じてしまう。ヒロック４０の大きさは１μｍ以上である。ヒロック４０がめっき層３４に接近または接触すると、めっき層３４とヒロック４０とが反応する。例えば、めっき層３４がＡｕを含む場合、ＡｕとＡｌの共晶反応が生じる（図５の領域４１参照）。また、ヒロック４０がゲート電極２４と接近または接触すると、ゲート電極２４とオーミック電極２０と間の耐圧が低下する。これにより、故障の原因となる。 In Comparative Example 1, a hillock 40 resulting from the Al film 22 of the ohmic electrode 20 occurs in the region 35. The size of the hillock 40 is 1 μm or more. When the hillock 40 approaches or contacts the plating layer 34, the plating layer 34 and the hillock 40 react. For example, when the plating layer 34 contains Au, a eutectic reaction between Au and Al occurs (see region 41 in FIG. 5). Further, when the hillock 40 approaches or comes into contact with the gate electrode 24, the breakdown voltage between the gate electrode 24 and the ohmic electrode 20 decreases. This causes a failure.

実施例１により、ヒロック４０が抑制される理由について説明する。図７（ａ）から図８は、ヒロックの抑制について説明する図である。図７（ａ）に示すように、図１（ｂ）においてオーミック電極２０を形成後、窒化物半導体層１８との合金化のための熱処理を行なう。合金化の熱処理は、５００℃以上かつ８００℃以下の温度で行なう。Ａｌ膜２２内にグレイン４２が形成される。グレイン４２の大きさは、熱処理温度に依存する。温度が高いとグレイン４２は大きくなり、温度が低いとグレイン４２は小さくなる。５００℃以上の熱処理においては、グレイン４２は１μｍ以上となる。 The reason why the hillock 40 is suppressed according to the first embodiment will be described. FIG. 7A to FIG. 8 are diagrams illustrating suppression of hillocks. As shown in FIG. 7A, after forming the ohmic electrode 20 in FIG. 1B, heat treatment for alloying with the nitride semiconductor layer 18 is performed. The heat treatment for alloying is performed at a temperature of 500 ° C. or higher and 800 ° C. or lower. A grain 42 is formed in the Al film 22. The size of the grain 42 depends on the heat treatment temperature. When the temperature is high, the grain 42 becomes large, and when the temperature is low, the grain 42 becomes small. In the heat treatment at 500 ° C. or more, the grain 42 becomes 1 μm or more.

図７（ｂ）に示すように、Ａｌ膜２２が露出した状態において、絶縁膜３６を形成すると、熱および／または絶縁膜３６のストレスにより、ヒロック４０および／またはボイドが発生する。ヒロック４０は、例えば２５０℃以上の熱処理により形成される。２５０℃以上の熱処理としては、例えば絶縁膜３６の成膜時の熱処理またはフォトリソグラフィの際のウエハベーク（水洗処理後の乾燥処理等）がある。または、ヒロック４０は、絶縁膜３６の圧縮または引張り応力により形成される。例えば、ヒロック４０は、５×１０^９ｄｙｎｅ／ｃｍ^２以上の圧縮応力または引張り応力により形成される。また、絶縁膜３６を５×１０^１０ｄｙｎｅ／ｃｍ^２より大きい圧縮応力または引張り応力で形成すると、絶縁膜３６が剥がれる、および／または絶縁膜３６中にクラックなどが発生する。このため、絶縁膜３６が有する応力は、５×１０^１０ｄｙｎｅ／ｃｍ^２以下が好ましい。 As shown in FIG. 7B, when the insulating film 36 is formed with the Al film 22 exposed, hillocks 40 and / or voids are generated due to heat and / or stress on the insulating film 36. The hillock 40 is formed by heat treatment at 250 ° C. or higher, for example. Examples of the heat treatment at 250 ° C. or higher include a heat treatment during the formation of the insulating film 36 or a wafer bake (such as a drying process after a water washing process) during photolithography. Alternatively, the hillock 40 is formed by compressive or tensile stress of the insulating film 36. For example, the hillock 40 is formed by a compressive stress or a tensile stress of 5 × 10 ⁹ dyne / cm ² or more. Further, when the insulating film 36 is formed with a compressive stress or tensile stress greater than 5 × 10 ¹⁰ dyne / cm ² , the insulating film 36 is peeled off and / or cracks or the like are generated in the insulating film 36. For this reason, the stress of the insulating film 36 is preferably 5 × 10 ¹⁰ dyne / cm ² or less.

図８に示すように、Ａｌ膜２２が絶縁膜２６の端部と金属層３８の端部との間から露出する領域３７の幅を１μｍ以下とする。このように、領域３５の幅をＡｌのグレイン４２の大きさより小さくする。これにより、ヒロック４０が抑制される。 As shown in FIG. 8, the width of the region 37 where the Al film 22 is exposed from between the end of the insulating film 26 and the end of the metal layer 38 is set to 1 μm or less. Thus, the width of the region 35 is made smaller than the size of the Al grain 42. Thereby, the hillock 40 is suppressed.

Ａｌ膜２２が露出する幅を狭くするとヒロック４０の発生が抑制されることを調べるため、以下の実験を行った。基板１０上に、膜厚が１０ｎｍのＴａ膜２１、膜厚が２８０ｎｍのＡｌ膜２２および膜厚が１０ｎｍのＴａ膜を形成する。５００℃において熱処理する。Ａｌ膜２２の中央部上に膜厚が２００ｎｍのＴｉＷ膜を形成する。ＴｉＷ膜は、Ａｌ膜２２のヒロックを抑制する膜である。膜厚が５００ｎｍの窒化シリコン膜をプラズマＣＶＤ法を用い形成する。窒化シリコン膜の成長温度は３００℃である。窒化シリコン膜は５×１０^９ｄｙｎｅ／ｃｍ^２程度の圧縮応力を有する。Ａｌ膜２２におけるヒロックの発生状況を顕微鏡で観察する。 The following experiment was conducted in order to examine whether the generation of hillocks 40 is suppressed when the width at which the Al film 22 is exposed is narrowed. A Ta film 21 having a thickness of 10 nm, an Al film 22 having a thickness of 280 nm, and a Ta film having a thickness of 10 nm are formed on the substrate 10. Heat treatment is performed at 500 ° C. A TiW film having a thickness of 200 nm is formed on the central portion of the Al film 22. The TiW film is a film that suppresses hillocks of the Al film 22. A silicon nitride film having a thickness of 500 nm is formed using a plasma CVD method. The growth temperature of the silicon nitride film is 300 ° C. The silicon nitride film has a compressive stress of about 5 × 10 ⁹ dyne / cm ² . The occurrence of hillocks in the Al film 22 is observed with a microscope.

Ａｌ膜２２の端部とＴｉＷ膜の端部との間のＡｌ膜２２が露出する領域の幅を振り、Ａｌ膜２２に発生するヒロック有無を調べた。Ａｌ膜２２の露出領域の幅が１．６２μｍおよび１．３０μｍのサンプルにおいては、ヒロックが発生した。一方、露出領域の幅が０．９４μｍ、０．７０μｍ、０．５２μｍ、０．４０μｍおよび０.１１μｍのサンプルでは、ヒロックは発生しなかった。このように、Ａｌ膜２２の露出領域の幅を１μｍ以下とすることにより、Ａｌ膜２２のヒロックを抑制できる。 The width of the region where the Al film 22 is exposed between the end portion of the Al film 22 and the end portion of the TiW film was varied, and the presence or absence of hillocks generated in the Al film 22 was examined. Hillocks were generated in the samples having the width of the exposed region of the Al film 22 of 1.62 μm and 1.30 μm. On the other hand, hillocks did not occur in the samples having the exposed region widths of 0.94 μm, 0.70 μm, 0.52 μm, 0.40 μm, and 0.11 μm. Thus, the hillock of the Al film 22 can be suppressed by setting the width of the exposed region of the Al film 22 to 1 μm or less.

図９は、実施例１の半導体装置の断面図である。図９を参照し、基板１０上に窒化物半導体層１８が形成されている。窒化物半導体層１８上に、オーミック電極２０としてソース電極およびドレイン電極が形成されている。図示しないが、オーミック電極２０は、窒化物半導体層１８の電子供給層１４に接して形成されている。窒化物半導体層１８上のソース電極とドレイン電極との間にゲート電極２４が形成されている。オーミック電極２０およびゲート電極２４を覆うように絶縁膜２６が形成されている。オーミック電極２０上の絶縁膜２６に開口が形成されている。絶縁膜２６の開口を介しオーミック電極２０上に配線層３０が形成されている。配線層３０を覆うように金属膜３８が形成されている。金属膜３８と絶縁膜２６との離間する距離Ｌ２は１μｍ以下である。 FIG. 9 is a cross-sectional view of the semiconductor device of Example 1. Referring to FIG. 9, nitride semiconductor layer 18 is formed on substrate 10. A source electrode and a drain electrode are formed as the ohmic electrode 20 on the nitride semiconductor layer 18. Although not shown, the ohmic electrode 20 is formed in contact with the electron supply layer 14 of the nitride semiconductor layer 18. A gate electrode 24 is formed between the source electrode and the drain electrode on the nitride semiconductor layer 18. An insulating film 26 is formed so as to cover the ohmic electrode 20 and the gate electrode 24. An opening is formed in the insulating film 26 on the ohmic electrode 20. A wiring layer 30 is formed on the ohmic electrode 20 through the opening of the insulating film 26. A metal film 38 is formed so as to cover the wiring layer 30. A distance L2 between the metal film 38 and the insulating film 26 is 1 μm or less.

実施例１によれば、図４（ｂ）のように、絶縁膜２６の開口５２を介しＡｌ膜２２を含むオーミック電極２０上面が露出する距離Ｌ１が１μｍより大きくなるように、配線層３０を形成する。図６（ａ）のように、金属膜３８と絶縁膜２６との間からオーミック電極２０の上面が露出する距離Ｌ２が１μｍ以下となるように、配線層３０を覆うようにオーミック電極２０上に金属膜３８を形成する。つまり、開口５２の全ての内縁と金属膜３８の端部との距離は、１μｍ以下である。これにより、図８において説明したように、Ａｌ膜２２からのヒロック４０の発生を抑制できる。距離Ｌ１が１μｍ以上の場合もＡｌ膜２２からのヒロック４０の発生を抑制できる。距離Ｌ１は、１．５μｍ以上でもよく、２μｍ以上でもよい。 According to Example 1, as shown in FIG. 4B, the wiring layer 30 is formed so that the distance L1 at which the upper surface of the ohmic electrode 20 including the Al film 22 is exposed through the opening 52 of the insulating film 26 is greater than 1 μm. Form. 6A, on the ohmic electrode 20 so as to cover the wiring layer 30 so that the distance L2 at which the upper surface of the ohmic electrode 20 is exposed from between the metal film 38 and the insulating film 26 is 1 μm or less. A metal film 38 is formed. That is, the distance between all the inner edges of the opening 52 and the end of the metal film 38 is 1 μm or less. Thereby, as described in FIG. 8, generation of hillocks 40 from the Al film 22 can be suppressed. Even when the distance L1 is 1 μm or more, generation of hillocks 40 from the Al film 22 can be suppressed. The distance L1 may be 1.5 μm or more, or 2 μm or more.

ヒロックを抑制するため金属膜３８は、Ｔａ、Ｍｏ（モリブデン）、Ｐｄ（タンタル）、ＮｉおよびＴｉ（チタン）の少なくとも１つを含むことが好ましい。例えばＴａ膜以外に、Ｍｏ膜、Ｐｄ膜、Ｎｉ膜またはＴｉ膜等を用いることができる。例えば、金属膜３８は、Ｔａ、Ｍｏ、Ｐｄ、ＮｉおよびＴｉの少なくとも１つの材料からなる。金属膜３８膜厚は、ヒロックを抑制するため、１ｎｍ以上かつ５０ｎｍ以下であることが好ましい。絶縁膜２６としては、窒化シリコン膜以外にも酸化シリコン膜または酸化窒化シリコン膜等の無機絶縁膜を用いることもできる。絶縁膜２６の膜厚は、ヒロックを抑制するため、１０ｎｍ以上かつ２００ｎｍ以下であることが好ましい。距離Ｌ２は、０．８μｍ以下が好ましく、０．５μｍ以下がより好ましい。距離Ｌ２は、製造マージン確保のため０．１μｍ以上が好ましい。 In order to suppress hillocks, the metal film 38 preferably contains at least one of Ta, Mo (molybdenum), Pd (tantalum), Ni, and Ti (titanium). For example, in addition to the Ta film, a Mo film, a Pd film, a Ni film, a Ti film, or the like can be used. For example, the metal film 38 is made of at least one material of Ta, Mo, Pd, Ni, and Ti. The thickness of the metal film 38 is preferably 1 nm or more and 50 nm or less in order to suppress hillocks. As the insulating film 26, an inorganic insulating film such as a silicon oxide film or a silicon oxynitride film can be used in addition to the silicon nitride film. The thickness of the insulating film 26 is preferably 10 nm or more and 200 nm or less in order to suppress hillocks. The distance L2 is preferably 0.8 μm or less, and more preferably 0.5 μm or less. The distance L2 is preferably 0.1 μm or more in order to secure a manufacturing margin.

図２（ｂ）のように、Ａｌ膜２２上に金属膜２３が形成されている。開口５２を形成する際に、絶縁膜２６と金属膜２３とに開口５２を形成する。このように、Ａｌ膜２２上にヒロックを抑制するための金属膜２３が形成されていても、絶縁膜２６の開口５２を形成する際に、金属膜２３が除去される。これにより、ヒロック４０が発生しやすくなる。よって、領域３７の幅を１μｍ以下とすることが好ましい。ヒロックを抑制するため金属膜２３は、Ｔａ、Ｍｏ、Ｐｄ、ＮｉおよびＴｉの少なくとも１つを含むことが好ましい。例えばＴａ膜以外に、Ｍｏ膜、Ｐｄ膜、Ｎｉ膜またはＴｉ膜等を用いることができる。例えば、金属膜２３は、Ｔａ、Ｍｏ、Ｐｄ、ＮｉおよびＴｉの少なくとも１つの材料からなる。金属膜２３膜厚は、ヒロックを抑制するため、１ｎｍ以上かつ５０ｎｍ以下であることが好ましい。 A metal film 23 is formed on the Al film 22 as shown in FIG. When forming the opening 52, the opening 52 is formed in the insulating film 26 and the metal film 23. Thus, even when the metal film 23 for suppressing hillocks is formed on the Al film 22, the metal film 23 is removed when the opening 52 of the insulating film 26 is formed. As a result, the hillock 40 is likely to occur. Therefore, the width of the region 37 is preferably 1 μm or less. In order to suppress hillocks, the metal film 23 preferably contains at least one of Ta, Mo, Pd, Ni, and Ti. For example, in addition to the Ta film, a Mo film, a Pd film, a Ni film, a Ti film, or the like can be used. For example, the metal film 23 is made of at least one material of Ta, Mo, Pd, Ni, and Ti. The thickness of the metal film 23 is preferably 1 nm or more and 50 nm or less in order to suppress hillocks.

図１（ｂ）のように、オーミック電極２０を形成する際に、オーミック電極２０を５００℃以上の温度で熱処理する。これにより、オーミック電極２０に１μｍ程度の大きさのＡｌグレイン４２が形成される。Ａｌのグレイン４２の大きさを１μｍ程度とするためには、熱処理温度は、５２０℃以上が好ましく、５５０℃以上がより好ましい。また、熱処理温度は７００℃以下が好ましく、６００℃以下がより好ましい。 As shown in FIG. 1B, when the ohmic electrode 20 is formed, the ohmic electrode 20 is heat-treated at a temperature of 500 ° C. or higher. As a result, an Al grain 42 having a size of about 1 μm is formed on the ohmic electrode 20. In order to make the size of the Al grains 42 about 1 μm, the heat treatment temperature is preferably 520 ° C. or higher, and more preferably 550 ° C. or higher. The heat treatment temperature is preferably 700 ° C. or lower, and more preferably 600 ° C. or lower.

配線層３０を形成した後、２５０℃以上の温度で熱処理する工程を有する。これにより、Ａｌのヒロック４０が形成されやすくなる。熱処理温度は、２７０℃以上が好ましい、３００℃以上が好ましい。 After the wiring layer 30 is formed, there is a step of performing a heat treatment at a temperature of 250 ° C. or higher. This facilitates formation of Al hillocks 40. The heat treatment temperature is preferably 270 ° C. or higher, and preferably 300 ° C. or higher.

オーミック電極２０および配線層３０を覆うように絶縁膜３６を形成する。これにより、Ａｌのヒロック４０が形成しやすくなる。距離Ｌ２を１μｍ以下とすることにより、ヒロックを抑制することができる。絶縁膜３６としては、窒化シリコン膜以外にも酸化シリコン膜または酸化窒化シリコン膜等の無機絶縁膜を用いることもできる。 An insulating film 36 is formed so as to cover the ohmic electrode 20 and the wiring layer 30. This facilitates formation of the Al hillock 40. By setting the distance L2 to 1 μm or less, hillocks can be suppressed. As the insulating film 36, an inorganic insulating film such as a silicon oxide film or a silicon oxynitride film can be used in addition to the silicon nitride film.

実施例１において、窒化物半導体層１８は、例えばＧａＮ層、ＩｎＮ層、ＡｌＮ層、ＩｎＧａＮ層、ＡｌＧａＮ層、ＩｎＡｌＮ層およびＩｎＡｌＧａＮ層の少なくとも一層を含む層とすることができる。 In the first embodiment, the nitride semiconductor layer 18 may be a layer including at least one of a GaN layer, an InN layer, an AlN layer, an InGaN layer, an AlGaN layer, an InAlN layer, and an InAlGaN layer, for example.

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。 Although the embodiments of the present invention have been described in detail above, the present invention is not limited to such specific embodiments, and various modifications and changes can be made within the scope of the gist of the present invention described in the claims. It can be changed.

１０基板
１８窒化物半導体層
２０オーミック電極
２２Ａｌ膜
２３金属膜
２４ゲート電極
２６絶縁膜
３０配線層
３６絶縁膜
３８金属膜

DESCRIPTION OF SYMBOLS 10 Substrate 18 Nitride semiconductor layer 20 Ohmic electrode 22 Al film 23 Metal film 24 Gate electrode 26 Insulating film 30 Wiring layer 36 Insulating film 38 Metal film

Claims

Forming an ohmic electrode including an Al film on the surface of the nitride semiconductor layer;
Forming a first insulating film so as to cover the ohmic electrode;
Forming an opening through which the ohmic electrode is exposed in the first insulating film;
Forming a wiring layer connected to the ohmic electrode in the opening;
Forming a first metal film containing at least one of Ta, Mo, Pd, Ni and Ti so as to cover the wiring layer on the ohmic electrode;
After forming the first metal film, heat treatment is performed at a temperature of 250 ° C. or higher, and / or compressive or tensile stress of 5 × 10 ⁹ dyne / cm ² or higher so as to cover the ohmic electrode and the first metal film. Forming a second insulating film having:
Have
Distance between the end portion located on the upper surface of the ohmic electrodes of all of the inner edge between the first metal film located on the upper surface of the ohmic electrode of said openings state, and are less 1 [mu] m,
The step of forming the ohmic electrode includes a step of heat-treating the ohmic electrode at a temperature of 500 ° C. or higher .

A second metal film is formed on the Al film;
2. The method of manufacturing a semiconductor device according to claim 1, wherein the step of forming the opening includes a step of forming the opening in the first insulating film and the second metal film.

Wiring layers, a method of manufacturing a semiconductor device according to claim 1 or 2, wherein the containing Au.

2. The method of manufacturing a semiconductor device according to claim 1, wherein the ohmic electrode includes a Ta film formed in contact with the nitride semiconductor layer and an Al film formed on the Ta film.

The second insulating film, a method of manufacturing a semiconductor device according to claim 1, characterized in that it has a 5 × ^{10 10} dyne / cm ² or less of compressive or tensile stress.

A nitride semiconductor layer;
An ohmic electrode formed on a surface of the nitride semiconductor layer and including an Al film;
A first insulating film formed to cover the ohmic electrode and having an opening through which the ohmic electrode is exposed;
A wiring layer formed in the opening and connected to the ohmic electrode;
A first metal film formed on the ohmic electrode so as to cover the wiring layer and including at least one of Ta, Mo, Pd, Ni, and Ti;
Comprising
A distance between all inner edges of the opening located on the upper surface of the ohmic electrode and an end portion of the first metal film located on the upper surface of the ohmic electrode is 1 μm or less.