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JP6042999B2 - 低電力スタティックランダムアクセスメモリ - Google Patents

低電力スタティックランダムアクセスメモリ Download PDF

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Description

連邦政府による資金提供を受けた研究開発の記載
本発明は、米国政府の支援を受けた。米国政府は、本発明に対する所定の権利を有する。
１．分野
本発明の態様は、低電力スタティックランダムアクセスメモリに関する。
２．従来技術の説明
スタティックランダムアクセスメモリ（ＳＲＡＭ）は、デジタルコンピュータ及び他のアプリケーションとともに用いるためのメモリを提供するためにデジタルシステムで広く用いられている。ＳＲＡＭは、他の何らかのタイプの記憶装置よりも高速かつ使いやすいという利点を有する。さらに、ＭＯＳ技術を用いるＳＲＡＭは、低い待機電力を示し、格納した情報を維持するためのリフレッシュサイクルを必要としない。
ＳＲＡＭ装置はしばしば、行及び列配置されたＳＲＡＭセルのアレイで構成される。一般的には、ＳＲＡＭセルは、１ビットの情報を格納するときに二つのデータ状態のうちの一方に設定される。各メモリセルを、行アドレス及び列アドレスを含む固有のメモリアドレスによって参照してもよい。用語「ワード線」は、ＳＲＡＭセルの行に対応する導体を言及し、用語「ビット線」は、ＳＲＡＭセルの列に対応する導体を言及する。ワード線を、ワード線ドライバによって駆動してもよく、ビット線をビット線ドライバによって駆動してもよい。ＳＲＡＭセルは、相補的なポートの対を有してもよく、各ポートは、当該列に対応する二つのビット線、記憶ビットを格納するための二つの交差結合インバータ及び交差結合インバータに対するアクセスを制御するための二つのアクセストランジスタのうちの一方に結合される。
ＳＲＡＭアレイは、読出しモード及び書込みモードで動作してもよい。ＳＲＡＭセルからの読出しを行うとき、ＳＲＡＭセルに関連するビット線は、ハイ論理状態までプリチャージされ、対応するワード線は、格納された論理状態を読み出すために起動され、論理状態は、センス増幅器を用いることによってビット線から差動的に検知される。センス増幅器は、ＳＲＡＭセルに格納された論理状態に対応する信号を出力する。ＳＲＡＭセルに対する書込みを行うとき、ＳＲＡＭセルに関連するビット線は、相補的に所定の論理状態にされ、対応するワード線は、ＳＲＡＭセルにアクセスするように起動され、ＳＲＡＭセルは、論理ハイを一方のポートに示すとともに論理ローを他方のポートに示す特定の論理状態にラッチされる。
ＳＲＡＭアレイにおいて、読出しサイクル及び書込みサイクルは、ビット線の放電及び充電動作のために電力の大部分を消費する。動作の頻度、動作電圧及び各ビット線の容量は、各動作で消費される電力を決定する際の要因となる。Ｃをビット線の容量とし、Ｖを使用電圧（すなわち、ビット線の振幅電圧(swing voltage)）とし、Ｆをビット線を充電及び放電する頻度とした場合、消費される電力をＣ＊Ｖ２＊Ｆとして計算することができる。
本発明の態様は、低電力消費のスタティックランダムアクセスメモリ（ＳＲＡＭ）を提供する。
典型的なＳＲＡＭアレイにおいて、ビット線がプリチャージされ又は書き込まれるとき、ビット線の少なくとも一方の電圧は、電源電圧になる。しかしながら、ＳＲＡＭ行アクセスゲートは、全電源電圧をパスせず、代わりに、電源電圧よりもしきい値電圧だけ低い電圧までパスすることができる。したがって、ビット線の電圧振幅を低減することによって、電力を電圧低下の２乗に比例して低減することができる。したがって、本発明の態様は、電力消費を低減するために電源電圧より低い電圧までビット線を充電するように構成されたＳＲＡＭアレイを提供する。
本発明の一実施の形態は、スタティックランダムアクセスメモリ（ＳＲＡＭ）セルのビット線ドライバであって、第１の電圧を供給する第１の電源と、第１の電圧よりも低い第２の電圧を供給する第２の電源と、ＳＲＡＭセルに対する書込みを行うときにビット線及び反転ビット線を駆動するように構成された書込み回路と、ＳＲＡＭセルの内容の読出しを行う前にビット線及び反転ビット線をプリチャージするように構成されたプリチャージ回路と、を備え、ビット線ドライバがビット線又は反転ビット線をハイ状態にするときに、ビット線ドライバは、第１の電圧よりも一つのトランジスタのしきい値電圧だけ低い電圧をビット線又は反転ビット線に供給するビット線ドライバを提供する。
一実施の形態において、書込み回路がビット線をハイ状態にするときに、書込み回路は、第１の電圧よりも一つのトランジスタのしきい値電圧だけ低い電圧をビット線に供給し、書込み回路が反転ビット線をハイ状態にするときに、書込み回路は、第１の電圧よりも一つのトランジスタのしきい値電圧だけ低い電圧を反転ビット線に供給する。
書込み回路は、一対のプルアップ回路と、各々が一対のプルアップ回路の反対の側のプルアップ回路のゲートに交差結合したゲートを有する一対のプルダウン回路と、各々がプルアップ回路の対応するものと一対のプルダウン回路の同一の側のプルダウン回路との間に介在した一対のアクセス回路と、を有してもよく、書込み回路は、データ信号及び書込み信号に従ってビット線及び反転ビット線を選択的にプルアップ又はプルダウンしてもよい。一実施の形態において、一対のプルアップ回路は、第１の電源とビット線との間に結合した第１のトランジスタと、第１の電源と反転ビット線との間に結合した第２のトランジスタと、を有し、一対のプルダウン回路は、第２の電源とビット線との間に結合した第３のトランジスタと、第２の電源と反転ビット線との間に結合した第２のトランジスタと、 を有し、一対のアクセス回路は、第１のトランジスタとビット線との間に介在した第５のトランジスタと、第２のトランジスタと反転ビット線との間に介在した第６のトランジスタと、第３のトランジスタとビット線との間に介在した第７のトランジスタと、第４のトランジスタと反転ビット線との間に介在した第６のトランジスタと、を有する。
第１のトランジスタ及び第４のトランジスタを、共にオン及びオフにしてもよく、第２のトランジスタ及び第３のトランジスタを、共にオン及びオフにしてもよく、第５のトランジスタ、第６のトランジスタ、第７のトランジスタ及び第８のトランジスタを、共にオン及びオフにしてもよい。第１のトランジスタ及び第４のトランジスタを、データ信号に従ってオン及びオフにしてもよく、第２のトランジスタ及び第３のトランジスタを、データ信号の反転である反転データ信号に従ってオン及びオフにしてもよく、第５のトランジスタ、第６のトランジスタ、第７のトランジスタ及び第８のトランジスタを、書込み信号に従ってオン及びオフにしてもよい。
第１のトランジスタ及び第３のトランジスタの少なくとも一方及び第２のトランジスタ及び第４のトランジスタの少なくとも一方は、ＳＲＡＭセルの行アクセストランジスタと同一の型のトランジスタである。一実施の形態において、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ、第５のトランジスタ、第６のトランジスタ、第７のトランジスタ及び第８のトランジスタは、ｎ型トランジスタである。他の実施の形態において、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ、第７のトランジスタ及び第８のトランジスタは、ｎ型トランジスタであり、第５のトランジスタ及び第６のトランジスタは、ｐ型トランジスタである。
一実施の形態において、プリチャージ回路がビット線をハイ状態にするときに、プリチャージ回路は、第１の電圧よりも一つのトランジスタのしきい値だけ低い電圧をビット線に供給するように構成され、プリチャージ回路が反転ビット線をハイ状態にするときに、 プリチャージ回路は、第１の電圧よりも一つのトランジスタのしきい値だけ低い電圧を反転ビット線に供給する。
プリチャージ回路は、プリチャージ信号に従って、ビット線を、第１の電圧よりも一つのトランジスタのしきい値だけ低い電圧にプルアップするように構成された第１のプルアップ回路と、プリチャージ信号に従って、反転ビット線を、第１の電圧よりも一つのトランジスタのしきい値だけ低い電圧にプルアップするように構成された第２のプルアップ回路と、反転プリチャージ信号に従ってビット線の電圧と反転ビット線とのバランスをとるバランス回路と、を有してもよい。一実施の形態において、第１のプルアップ回路は、第１の電源とビット線との間に介在した第１のトランジスタを有し、第２のプルアップ回路は、第１の電源と反転ビット線との間に介在した第２のトランジスタを有し、バランス回路は、ビット線と反転ビット線との間に結合した第３のトランジスタを有する。
第１のトランジスタ及び第２のトランジスタは、ＳＲＡＭセルの行アクセストランジスタと同一の型のトランジスタであってもよい。一実施の形態において、第１のトランジスタ及び第２のトランジスタは、ｎ型トランジスタであってもよい。
さらに、本発明の他の実施の形態の態様は、スタティックランダムアクセスメモリ（ＳＲＡＭ）アレイであって、行配置された複数のワード線であって、ワード線の各々が複数のワード信号のうちの対応するワード信号を供給する複数のワード線と、列配置された複数のビット線であって、ビット線の各々が複数のビット信号のうちの対応するビット信号を供給する複数のビット線と、ビット線と共に列配置された複数の反転ビット線であって、反転ビット線の各々が複数の反転ビット信号のうちの対応する反転ビット信号を供給し、対応する反転ビット信号は、同一の列においてビット線のうちの対応するビット線によって供給されるビット信号の反転である複数の反転ビット線と、第１の電圧を供給する第１の電源と、第１の電圧よりも低い第２の電圧を供給する第２の電源と、行列配置された複数のＳＲＡＭセルであって、ＳＲＡＭセルの各々は、ワード線、ビット線及び反転ビット線の各々の一つに対応する複数のＳＲＡＭセルと、ワード線を駆動するように構成されたワード線ドライバと、ビット線及び反転ビット線を駆動するように構成されたビット線ドライバと、を備え、ビット線ドライバがビット線の一つをハイ状態にするときに、ビット線ドライバは、第１の電圧よりもビット線ドライバの一つのトランジスタのしきい値電圧だけ低い電圧をビット線の一つに供給し、ビット線ドライバが反転ビット線の一つをハイ状態にするときに、ビット線ドライバは、第１の電圧よりもビット線ドライバの一つのトランジスタのしきい値電圧だけ低い電圧を反転ビット線の一つに供給するように構成されるＳＲＡＭアレイを提供する。
ビット線ドライバは、複数の書込み回路を備えてもよく、書込み回路の各々は、ビット線のうちの一つのビット線、反転ビット線のうちの一つの反転ビット線及びＳＲＡＭセルの一つの列に対応し、書込み回路の各々は、一対のプルアップ回路と、各々が一対のプルアップ回路の反対の側のプルアップ回路のゲートに交差結合したゲートを有する一対のプルダウン回路と、各々がプルアップ回路の対応するものと一対のプルダウン回路の同一の側のプルダウン回路との間に介在した一対のアクセス回路と、を有してもよく、書込み回路の各々は、データ信号及び書込み信号に従ってビット線及び反転ビット線を選択的にプルアップ又はプルダウンしてもよい。
一実施の形態において、一対のプルアップ回路は、ｎ型トランジスタを有する。
ビット線ドライバは、複数のプリチャージ回路を有してもよく、プリチャージ回路の各々は、ビット線のうちの一つのビット線、反転ビット線のうちの一つの反転ビット線及びＳＲＡＭセルの一つの列に対応し、プリチャージ回路の各々は、プリチャージ信号に従って、ビット線を、第１の電圧よりも一つのトランジスタのしきい値だけ低い電圧にプルアップするように構成された第１のプルアップ回路と、プリチャージ信号に従って、反転ビット線を、第１の電圧よりも一つのトランジスタのしきい値だけ低い電圧にプルアップするように構成された第２のプルアップ回路と、反転プリチャージ信号に従ってビット線の電圧と反転ビット線とのバランスをとるバランス回路と、を有してもよい。
一実施の形態において、第１のプルアップ回路及び第２のプルアップ回路は、ｎ型トランジスタを有する。
ＳＲＡＭセルの各々は、対応するワード線に結合したゲート、対応する反転ビット線に結合したソース、及び、ドレインを備える第１のトランジスタと、対応するワード線に結合したゲート、対応するビット線に結合したソース、及び、ドレインを備える第２のトランジスタと、第２のトランジスタのドレインに結合したゲート、第２の電源に結合したソース、及び、第１のトランジスタのドレインに結合したドレインを備える第３のトランジスタと、第１のトランジスタのドレインに結合したゲート、第２の電源に結合したソース、及び、第２のトランジスタのドレインに結合したドレインを備える第４のトランジスタと、第２のトランジスタのドレインに結合したゲート、第１の電源に結合したソース、及び、第１のトランジスタのドレインに結合したドレインを備える第５のトランジスタと、第１のトランジスタのドレインに結合したゲート、第１の電源に結合したソース、及び、第２のトランジスタのドレインに結合したドレインを備える第６のトランジスタと、を有してもよく、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ及び第４のトランジスタは、ｎ型トランジスタであってもよく、第５のトランジスタ及び第６のトランジスタは、ｐ型トランジスタであってもよい。
添付図面は、本発明の例示的な実施の形態を示し、明細書と共に、本発明の原理を説明する役割を果たす。
図１は、本発明の一実施の形態による低電力ＳＲＡＭアレイの回路図である。 図２は、図１のＳＲＡＭアレイのＳＲＡＭセルの回路図である。 図３は、図１のＳＲＡＭアレイのビット線ドライバの書込み回路の回路図である。 図４は、図３の書込み回路のタイミング図である。 図５は、図１のＳＲＡＭアレイのビット線ドライバのプリチャージ回路の回路図である。 図６は、図５のプリチャージ回路のタイミング図である。
本発明の実施の形態の態様は、ビット線を電源電圧よりもトランジスタのしきい値電圧だけ低い電圧にすることができる書込み回路及び／又はプリチャージ回路を有する低電力スタティックランダムアクセスメモリ（ＳＲＡＭ）アレイを提供する。
本発明の実施の形態によれば、ＳＲＡＭセルは、対応するビット線を介してビット線ドライバに結合される。ここでは、ビット線ドライバは、書込み回路及びプリチャージ回路を有する。書込み回路は、差動的にビット線を駆動することによって論理状態をＳＲＡＭセルに書き込むために設けられる。プリチャージ回路は、センス増幅器によってＳＲＡＭセルを読み出す前にビット線をハイ状態にプリチャージするように構成される。書込み回路及び／又はプリチャージ回路は、ビット線電圧を電源電圧よりもトランジスタのしきい値だけ低い電圧にすることによってビット線をハイ状態にしてもよい。
書込み回路及びプリチャージ回路はそれぞれ、複数のトランジスタを有する。ビット線に結合された書込み回路及び／又はプリチャージ回路のトランジスタの少なくとも二つは、ＳＲＡＭセルの行アクセストランジスタと同一の型（例えば、ＮＭＯＳ型トランジスタ）としてもよい。同一の型のトランジスタを用いることによって、ビット線の電圧振幅は、行アクセストランジスタの動作電圧（例えば、電源電圧から行アクセストランジスタのしきい値電圧を引いたもの）に制限される。低減された電圧振幅は、信頼性のある動作を提供するが、（電源電圧でビット線を駆動する場合に比べて）電力を著しく低減する。節約される電力は、ＳＲＡＭチップを動作させる処理ノード及び電源電圧に依存する。例えば、１．８Ｖ電源及び０．８Ｖしきい値電圧を有する１８０ｎｍプロセスに対して、電力の低減は、３．２４（すなわち、１．８２／（１．８−０．８）２）の倍数となる。したがって、本発明の実施の形態によるＳＲＡＭアレイを用いるとき、領域を増大することなく、追加の外部電圧なしで又はクロック動作を増大することなく電力を低減することができる。
以下の詳細な説明において、本発明の所定の実施の形態のみを、例示のために示すとともに説明する。当業者が認識するように、発明を、多数の異なる形式で実施してもよく、ここで説明する実施の形態に限定されるものと解釈すべきでない。代わりに、詳細な説明を、添付した特許請求の範囲及びその等価物を含むものと解釈すべきである。また、本発明において、要素が他の要素に「結合」（例えば、電気的に結合又は接続）されているものとして言及するとき、要素を、他の要素に直接結合することができ、又は、介在する一つ以上の介在要素によって間接的に他の要素に結合することができる。以後、同様な参照番号は同様な要素を言及する。
図１は、本発明の一実施の形態による低電力ＳＲＡＭアレイの回路図を示す。図１において、ＳＲＡＭアレイ１０は、行列配置された複数のＳＲＡＭセル４０を有する。ＳＲＡＭアレイは、行方向に延在する複数のワード線ＷＬ０〜ＷＬｎを駆動するワード線ドライバ２０と、列方向に延在するとともにワード線ＷＬ０〜ＷＬｎと交差する複数のビット線ＢＬ０〜ＢＬｍ及び複数の反転ビット線ＢＬＮ０〜ＢＬＮｍを駆動するビット線ドライバ３０と、を有する。
ＳＲＡＭセル４０は、行及び列に配置され、ワード線ＷＬ０〜ＷＬｎ、ビット線ＢＬ０〜ＢＬｍ及び反転ビット線ＢＬＮ０〜ＢＬＮｍの交差領域に位置する。各ＳＲＡＭセル４０は、ワード線ＷＬ０〜ＷＬｎ、ビット線ＢＬ０〜ＢＬｍ及び反転ビット線ＢＬＮ０〜ＢＬＮｍの対応するものに結合される。ＳＲＡＭセル４０を、行アドレス及び列アドレスを有する固有のメモリアドレスによって識別してもよい。特定のワード線ＷＬ０〜ＷＬｎを作動させるためにワード線ドライバ２０を制御するとともに特定のビット線対ＢＬ０／ＢＬＮ０〜ＢＬｍ／ＢＬＮｍを作動させるためにビット線ドライバ３０を制御することによって、固有のＳＲＡＭセル４０を読み出し又は書き込んでもよい。
ＳＲＡＭアレイ１０は、第１の電圧Ｖｄｄ（すなわち、電源電圧）を供給する第１の電源５０と、第１の電圧より低い第２の電圧Ｖｓｓを供給する第２の電源５５と、を有する。本発明の実施の形態において、第１の電圧Ｖｄｄは、約１．８Ｖであり、第２の電圧Ｖｓｓは、約０Ｖ（すなわち、接地）である。第１の電圧Ｖｄｄ及び第２の電圧ＶｓｓをＳＲＡＭ４０、ワード線ドライバ２０及びビット線ドライバ３０にそれぞれ供給してもよい。
さらに、ＳＲＡＭアレイ１０は、入力／出力バスＩ／Ｏを介して入力／出力データを送信及び受信してもよい。入力／出力データは、格納されるデータ、検索されたデータ、メモリアドレス情報、クロック信号等を含んでもよい。入力／出力バスを、外部装置（図示せず）、例えば、マイクロコントローラに結合してもよい。入力／出力バスＩ／Ｏを、ワード線ドライバ２０及びビット線ドライバ３０に結合してもよいが、本発明はそれに限定されず、入力／出力バスＩ／Ｏを、ワード線ドライバ２０及びビット線ドライバ３０を制御することができるＳＲＡＭコントローラ（図示せず）に結合してもよい。
したがって、本発明の態様によるＳＲＡＭアレイ１０は、アドレス（すなわち、行及び列）によりデータのビットをＳＲＡＭセル４０に格納するとともにＳＲＡＭセル４０のデータのビットを検索する。
ＳＲＡＭセルの動作を、図２を参照しながら詳細に説明する。図２は、図１のＳＲＡＭアレイのＳＲＡＭセルの回路図を示す。図２のＳＲＡＭセル４０ｎｍは、ｎ番目の行及びｍ番目の列のＳＲＡＭセル４０に対応する（ここで、ｎ及びｍは、正の実数である。）。
図２のＳＲＡＭセル４０ｎｍは、６個のトランジスタの低電圧かつ低電力のＳＲＡＭセルである。ＳＲＡＭセル４０ｎｍは、第１のインバータ４２を有し、第１のインバータ４２は、第１の電圧Ｖｄｄ（すなわち、電源電圧）と第１のインバータ４２の出力ノードＮ１との間に結合した第１のプルアップトランジスタＭ１を有する。第１のインバータ４２は、出力ノードＮ１と第２の電圧Ｖｓｓ（すなわち、接地）との間に結合した第１のプルダウントランジスタＭ２も有する。ＳＲＡＭセル４０ｎｍは、第２のインバータ４４も有し、第２のインバータ４４は、第２のプルアップトランジスタＭ３及び第２のプルダウントランジスタＭ４を有する。第２のプルアップトランジスタＭ３は、第１の電圧Ｖｄｄと第２のインバータ４４の出力ノードＮ２との間に結合される。第２のプルダウントランジスタＭ４は、出力ノードＮ２と第２の電圧Ｖｓｓとの間に結合される。
第１のインバータ４２及び第２のインバータ４４は交差結合される。すなわち、第１のインバータ４２の入力ノードＮ３は、第２のインバータ４４の出力ノードＮ２に結合され、第２のインバータ４４の入力ノードＮ４は、第１のインバータ４２の出力ノードＮ１に結合される。交差結合されたインバータ４２及び４４は、双安定ラッチ回路としての機能を果たす。双安定ラッチは、二つのあり得る状態の一方をとることができるようにするためにトランジスタ利得及び増強帰還(reinforcing feedback)に依存する。双安定ラッチがなる状態は、データのビット、すなわち、１又は０を表す。双安定ラッチを、外部信号を加えることによってのみ一方の状態から他方の状態にプログラムする（又は変化させる）ことができる。したがって、双安定ラッチに対するアクセスは、外部信号を加えるとともに現在の状態を保存するように制御される。
双安定ラッチに対するアクセスを制御するために、ＳＲＡＭセル４０ｎｍは、第１のアクセストランジスタＭ５及び第２のアクセストランジスタＭ６を有してもよい。第１のアクセストランジスタＭ５を、第１のインバータ４２の出力ノードＮ１とｍ番目の列のビット線ＢＬｍとの間に結合してもよい。第２のアクセストランジスタＭ６を、第２のインバータ４４の出力ノードＮ２とｍ番目の列の反転ビット線ＢＬｍとの間に結合してもよい。第１のアクセストランジスタＭ５のゲート及び第２のアクセストランジスタＭ６のゲートは、ｎ番目の行のワード線ＷＬｎに結合される。
双安定ラッチへのアクセスがアクセストランジスタ（例えば、行アクセストランジスタ）を介するので、ＳＲＡＭセル４０ｎｍによって格納される電圧は、第１の電圧（すなわち、電源電圧）よりも低くなる。例えば、アクセスが（図２に示すように）第１の電圧Ｖｄｄをｎ型トランジスタのゲートに印加することによって制御される場合、ソースは、ゲート電圧からアクセストランジスタのしきい値電圧Ｖｔｈまでしか上昇しない。すなわち、アクセストランジスタの出力は、第１の電圧Ｖｄｄよりもしきい値電圧Ｖｔｈだけ低い電圧となる。例えば、電源電圧（すなわち、ドレイン及びゲートの電圧）が１．８Ｖであり、しきい値電圧Ｖｔｈが０．８Ｖである場合、ＳＲＡＭセルに格納される電圧（すなわち、ソース電圧）は、１Ｖとなる。
ワード線ＷＬｎを、ｎ番目の行のＳＲＡＭセル４０ｎに対応するワード線ドライバ２０の部分によって作動させてもよい。ＳＲＡＭセル４０ｎｍに対するアクセスは、ワード線ＷＬｎによってイネーブルされ、これによって、第１のアクセストランジスタＭ５及び第２のアクセストランジスタＭ６を制御し、そして、第１のインバータ４２及び第２のインバータ４４をビット線ＢＬｍ及び反転ビット線ＢＬＮｍに結合するか否かの制御を行う。
ＳＲＡＭセル４０ｎｍは、三つの異なる状態：待機、書込み及び読出しを有する。これらの状態の動作は、以下の通りである。
待機中には、ワード線ＷＬｎはアサートされず、第１のアクセストランジスタＭ５及び第２のアクセストランジスタＭ６は、第１のインバータ４２及び第２のインバータ４４をビット線ＢＬｍ及び反転ビット線ＢＬＮｍから切り離す。二つの相互結合されたインバータ４２及び４４は、これらが第１の電圧Ｖｄｄ及び第２の電圧Ｖｓｓに接続されている限り互いに強化(reinforce)し続ける。このようにして、ＳＲＡＭセル４０ｎｍに格納されたデータビットが保存される。
書込みサイクルは、書き込まれる値をビット線に加えることによって開始される。ビット線が相補的な対すなわちビット線ＢＬｍ及び反転ビット線ＢＬＮｍとして設けられるので、ビット線ＢＬｍは、書き込まれる値を表す論理状態にされ、反転ビット線ＢＬＮｍは、相補的な値にされる。例えば、書き込まれる値が０である場合、ビットラインＢＬｍは、論理レベル０にされ、反転ビット線は、論理レベル１にされる。次に、ワード線ＷＬｎは、第１のアクセストランジスタＭ５及び第２のアクセストランジスタＭ６をオンにするためにアサートされる。したがって、ビット線ＢＬｍ及びＢＬＮｍは、交差結合されたインバータ４２及び４４に結合される。ビット線ドライバ３０が、ＳＲＡＭセル４０ｎｍの比較的弱い(relatively weak)トランジスタよりも著しく強くなるように設計されているので、ＳＲＡＭセル４０ｎｍの以前の状態が上書きされる。したがって、値が格納される。
本発明の実施の形態によれば、ビット線ＢＬ０〜ＢＬｍ及び反転ビット線ＢＬＮ０〜ＢＬＮｍは、ビット線ドライバ３０に含まれる複数の書込み回路３２によって駆動される。書込み回路３２は、ＳＲＡＭセル４０の列に対応する。したがって、ＳＲＡＭセル４０ｍのｍ番目の列は、ｍ番目の書込み回路３２ｍによって駆動される。書込み回路３２を、１の論理レベルをビット線ＢＬ０〜ＢＬｍ及び反転ビット線ＢＬＮ０〜ＢＬＮｍに書き込むときにビット線ＢＬ０〜ＢＬｍ及び反転ビット線ＢＬＮ０〜ＢＬＮｍを第１の電圧Ｖｄｄよりもトランジスタのしきい値電圧だけ低い電圧にするように設計してもよい。したがって、ビット線対を駆動することによって消費される電力を低減することができる。書込み回路３２の詳細な説明を、図３及び図４に関連して後に行う。
読出しサイクルは、ビット線ＢＬｍと反転ビット線ＢＬＮｍの両方を論理レベル１にプリチャージすることによって開始される。その後、対応するワード線ＷＬｎは、アクセストランジスタＭ５及びＭ６の両方をイネーブルするワード線ドライバ２０によってアサートされる。その後、ＳＲＡＭセル４０ｎｍに格納された値は、０論理レベルを有する出力ノードに結合された相補的なビット線対の線の一方をプルダウンすることによって、ビット線ＢＬｍ及び反転ビット線ＢＬＮｍに転送される。その後、相補的なビット線対は、格納されたビット値を検出するためにセンス増幅器（図示せず）によって検知される。
本発明の実施の形態によれば、ビット線ＢＬ０〜ＢＬｍ及び反転ビット線ＢＬＮ０〜ＢＬＮ０は、ビット線ドライバ３０に含まれる複数のプリチャージ回路によってプリチャージされる。プリチャージ回路３４は、ＳＲＡＭセル４０の列に対応する。したがって、ＳＲＡＭセル４０ｍのｍ番目の列は、ｍ番目のプリチャージ回路３４ｍによってプリチャージされる。プリチャージ回路を、ビット線ＢＬ０〜ＢＬｍ及び反転ビット線ＢＬＮ０〜ＢＬＮｍをプリチャージするときに第１の電圧よりもトランジスタのしきい値電圧だけ低い電圧までビット線ＢＬ０〜ＢＬｍ及び反転ビット線ＢＬＮ０〜ＢＬＮｍをプリチャージするように設計することができる。したがって、ビット線対をプリチャージすることによって消費される電力を低減することができる。プリチャージ回路３４ｍの詳細な説明を、図５及び図６に関連して後に行う。
ＳＲＡＭセル４０ｎｍを、ｎ型アクセストランジスタを有する６Ｔ ＳＲＡＭセルに関連して図示及び説明したが、本発明は、それに限定されない。例えば、本発明の実施の形態は、８Ｔ又は１０Ｔ ＳＲＡＭセル及び／又はｐ型アクセストランジスタを有するＳＲＡＭセルを提供してもよい。
本発明の実施の形態による書込み回路３２を、図３及び図４に関連して説明する。図３は、図１のＳＲＡＭアレイのビット線ドライバの書込み回路の回路図を示す。図４は、図３の書込み回路のタイミング図である。図３に示す書込み回路３２ｍは、ＳＲＡＭアレイ１０のｍ番目の列に関連するＳＲＡＭセル４０ｍ、ビット線ＢＬｍ及び反転ビット線ＢＬＮｍに対応する。
上述したように、ＳＲＡＭセル４０は、第１の電圧Ｖｄｄよりもトランジスタのしきい値電圧Ｖｔｈだけ低い電圧として論理１を格納してもよい。ビット線対によって消費される電力がビット線対の電圧振幅の２乗に比例するので、第１の電圧Ｖｄｄよりもしきい値電圧Ｖｔｈだけ低い電圧よりも高い電圧をビット線対に供給すると、必要以上に多い電力を消費しうる。したがって、本発明の実施の形態による書込み回路３２が、ビット線ＢＬ０〜ＢＬｍ又は反転ビット線ＢＬＮ０〜ＢＬＮｍのいずれかに論理レベル１を書き込むとき、本発明の実施の形態による書込み回路３２は、第１の電圧Ｖｄｄよりもトランジスタのしきい値電圧Ｖｔｈだけ低い電圧を供給することによってそのような書込みを行う。したがって、電力消費を低減する。
図３において、書込み回路３２ｍは、ｍ番目のビット線ＢＬｍ及び反転ビット線ＢＬＮｍに結合される。書込み回路３２ｍは、データ信号Ｄａｔａ、（Ｄａｔａに対する相補的な信号である）反転データ信号ＤａｔａＮ及び書込み信号Ｗｒｉｔｅに従ってＳＲＡＭセル４０ｍの列にビット情報を送信してもよい。データ信号Ｄａｔａ、反転データ信号ＤａｔａＮ及び書込み信号Ｗｒｉｔｅを、入力／出力バスＩ／Ｏから受信する入力／出力データに含めてもよい。
図３の書込み回路３２ｍは、８個のトランジスタの低電圧及び低電力の書込み回路である。書込み回路３２は、第１のインバータ３６を有してもよく、第１のインバータ３６は、第１の電圧Ｖｄｄ（すなわち、電源電圧）と第１のインバータ３６の出力ノードＮ５との間に結合された第１のプルアップトランジスタＭ７を有する。第１のインバータ３６は、第１のインバータ３６の出力ノードＮ５と第２の電圧Ｖｓｓ（すなわち、接地）との間に結合された第１のプルダウントランジスタＭ８を有してもよい。第１のインバータ３６の出力ノードＮ５は、対応するビット線ＢＬｍに結合される。書込み回路３２は、第２のプルアップトランジスタＭ９及び第２のプルダウントランジスタＭ１０を有する第２のインバータ３８を有してもよい。第２のプルアップトランジスタＭ９を、第１の電圧Ｖｄｄと第２のインバータ３８の出力ノードＮ６との間に結合してもよい。第２のプルアップトランジスタＭ１０を、第２のインバータ３８の出力ノードＮ６と第２の電圧Ｖｓｓとの間に結合してもよい。第２のインバータ３８の出力ノードＮ６は、対応する反転ビット線ＢＬＮｍに結合される。
第１のプルアップトランジスタＭ７及び第２のプルダウントランジスタＭ１０は、共にオン及びオフされるように構成される。したがって、第１のプルアップトランジスタＭ７のゲートを、第２のプルダウントランジスタＭ１０のゲートに結合してもよい。さらに、第１のプルアップトランジスタＭ７及び第２のプルダウントランジスタＭ１０は、データ信号Ｄａｔａに結合されるとともにデータ信号Ｄａｔａに従ってオン及びオフに切り替わってもよい。
第２のプルアップトランジスタＭ９及び第１のプルダウントランジスタＭ８は、共にオン及びオフされるように構成される。したがって、第２のプルアップトランジスタＭ９のゲートを、第１のプルダウントランジスタＭ８のゲートに結合してもよい。さらに、第２のプルアップトランジスタＭ９及び第１のプルダウントランジスタＭ８は、反転データ信号ＤａｔａＮに結合されるとともに反転データ信号ＤａｔａＮに従ってオン及びオフに切り替わってもよい。
したがって、第１のインバータ３６及び第２のインバータ３８は、データ信号Ｄａｔａ及び反転データ信号ＤａｔａＮに従って出力ノードを相補的に駆動するように構成される。例えば、データ信号Ｄａｔａがハイであるとともに反転データ信号ＤａｔａＮがローであるとき、第１のインバータ３６の出力はハイになるとともに第２のインバータ３８の出力はローになる。
書込み回路３２ｍは、書込み信号Ｗｒｉｔｅに従ってビット線ＢＬＮｍ及び反転ビット線ＢＬＮｍに対するアクセスを制御する一対のアクセス制御回路を更に有してもよい。すなわち、インバータ３６及び３８は、書込み信号Ｗｒｉｔｅがイネーブルされたときにのみビット線ＢＬＮｍ及び反転ビット線ＢＬＮｍを駆動してもよい。各アクセス回路を、書込み回路３２の対応するインバータに関連させてもよい。第１のアクセス回路は、第１のアクセストランジスタＭ１１及び第２のアクセストランジスタＭ１２を有してもよい。第１のアクセストランジスタＭ１１を、第１のインバータ３６の第１のプルアップトランジスタＭ７と出力ノードＮ５との間に介在させてもよく、第２のアクセストランジスタＭ１２を、第１のインバータ３６の第１のプルダウントランジスタＭ８と出力ノードＮ５との間に介在させてもよい。さらに、第２のアクセス回路は、第３のアクセストランジスタＭ１３及び第４のアクセストランジスタＭ１４を有してもよい。第３のアクセストランジスタＭ１３を、第２のインバータ３８の第２のプルアップトランジスタＭ９と出力ノードＮ６との間に介在させてもよく、第４のアクセストランジスタＭ１４を、第２のインバータ３８の第２のプルダウントランジスタＭ１０と出力ノードＮ６との間にとの間に介在させてもよい。第１〜４のアクセストランジスタのゲートを、書込み信号Ｗｒｉｔｅがイネーブルされたときにビット線ＢＬｍ及び反転ビット線ＢＬＮｍへのアクセスをイネーブルにするために書込み信号Ｗｒｉｔｅに結合してもよい。
第１のインバータ３６及び第２のインバータ３８のトランジスタの少なくとも一つは、ＳＲＡＭセル４０ｍのアクセストランジスタＭ５及びＭ６と同一型であってもよい。例えば、第１のプルアップトランジスタＭ７及び第２のプルアップトランジスタＭ９は、ＳＲＡＭセル４０ｍのアクセストランジスタＭ５及びＭ６と同一型であってもよい。しかしながら、本発明は、それに限定されず、第１のアクセストランジスタＭ１１及び第３のアクセストランジスタＭ１３は、ＳＲＡＭセル４０ｍのアクセストランジスタＭ５及びＭ６と同一型であってもよく、書込み回路３２ｍのトランジスタＭ７〜Ｍ１４の全ては、ＳＲＡＭセル４０ｍのアクセストランジスタＭ５及びＭ６と同一型であってもよい。
図３において、トランジスタＭ７〜Ｍ１４のそれぞれを、ｎ型トランジスタとして表現する。さらに、上述したように、図３の書込み回路３２ｍを、アクセストランジスタＭ５及びＭ６をｎ型トランジスタとして表現する図２のＳＲＡＭセル４０ｍとともに用いてもよい。本実施の形態において、アクセストランジスタＭ５及びＭ６がｎ型トランジスタであるので、アクセストランジスタＭ５及びＭ６は、ゲート電圧よりもしきい値電圧Ｖｔｈだけ低い電圧のみをソースにおいて出力してもよい。例えば、ゲート及びドレインが第１の電圧Ｖｄｄで駆動される場合、出力電圧（例えば、ＳＲＡＭセル４０ｍに格納される電圧）は、第１の電圧Ｖｄｄからしきい値電圧Ｖｔｈを減算した電圧となる。
また、本実施の形態において、書込み回路３２ｍの第１のプルアップトランジスタＭ７及び第２のプルアップトランジスタＭ９がｎ型トランジスタであるので、第１のプルアップトランジスタＭ７及び第２のプルアップトランジスタＭ９も、ゲート電圧よりもしきい値電圧だけ低い電圧までのみをパスしてもよい。したがって、ゲート電圧が第１の電圧Ｖｄｄであり、しきい値電圧がＳＲＡＭセル４０ｍのアクセストランジスタＭ５及びＭ６と同一である場合、ビット線ＢＬｍ及び反転ビット線ＢＬＮｍに供給されるハイレベルの電圧は、ＳＲＡＭセル４０ｍにパスすることができるレベルと同一レベルまでとしてもよい。したがって、書込み回路３２ｍからのハイの電圧出力を低減することができ、そして、電圧の減少の２乗に比例するＳＲＡＭアレイ１０の消費を低減することができる。例えば、１．８Ｖ電源電圧及び０．８Ｖしきい値電圧を有するＳＲＡＭアレイ１０に対して、電力の低減は、３．２４（すなわち、１．８２／（１．８−０．８）２）の倍数となる。
書込み回路３２ｍの動作を、図４を参照しながら更に説明する。図４は、書込みドライバ３２ｍに関連するタイミング図の一例を示す。図に示すように、書込み回路３２ｍは、書込み信号Ｗｒｉｔｅがイネーブルされたときにのみ信号をビット線ＢＬｍ及び反転ビット線ＢＬＮｍに信号を出力する。例えば、データ信号Ｄａｔａがハイであり、反転データ信号ＤａｔａＮがローであり、かつ、書込み信号Ｗｒｉｔｅがローであるとき、書込み回路３２ｍは、ビット線ＢＬｍ及び反転ビット線ＢＬＮｍに信号を出力しない。しかしながら、データ信号がハイであり、反転データ信号ＤａｔａＮがローであり、かつ、書込み信号Ｗｒｉｔｅがハイであるとき、書込み回路３２ｍは、論理ハイをビット線ＢＬｍに出力するとともに論理ローを反転ビット線ＢＬＮｍに出力する。ここでは、論理ハイは、第１の電圧Ｖｄｄよりも書込み回路３２ｍの第１のプルアップトランジスタＭ７のしきい値電圧Ｖｔｈだけ低い電圧によって表される。
プリチャージ回路３４のプリチャージ回路３４ｍを、図５及び図６に関連して説明する。図５は、図１のＳＲＡＭアレイのビット線ドライバのプリチャージ回路の回路図を示す。図６は、図５のプリチャージ回路のタイミング図である。上述した書込み回路と同様に、本発明の実施の形態によるプリチャージ回路は、ビット線対を、エネルギー消費を減少するために供給電圧からトランジスタのしきい値電圧を減算した電圧まで充電する。
プリチャージ回路３４ｍは、ｍ番目の列のＳＲＡＭセル４０ｍ並びにｍ番目のビット線ＢＬｍ及び反転ビット線ＢＬＮｍに結合される。上述したように、プリチャージ回路は、読出しサイクルの開始時にビット線ＢＬｍ及び反転ビット線ＢＬＮｍをプリチャージする。プリチャージ回路３４ｍを、プリチャージ信号Ｐｒｅ−ｃｈａｒｇｅ及びプリチャージ信号Ｐｒｅ−ｃｈａｒｇｅの相補的な信号である反転プリチャージ信号Ｐｒｅ−ｃｈａｒｇｅＮに従って制御してもよい。プリチャージ信号Ｐｒｅ−ｃｈａｒｇｅ及び反転プリチャージ信号Ｐｒｅ−ｃｈａｒｇｅＮを、入力／出力バスＩ／Ｏからプリチャージ回路３４ｍに供給してもよい。さらに、プリチャージ信号Ｐｒｅ−ｃｈａｒｇｅ及び反転プリチャージ信号Ｐｒｅ−ｃｈａｒｇｅＮを、各々がＳＲＡＭセル４０の列に対応する複数のプリチャージ信号及び反転プリチャージ信号の一つとしてもよい。
プリチャージ回路３４ｍは、第１のプルアップトランジスタＭ１５及び第２のプルアップトランジスタＭ１６を有する。第１のプルアップトランジスタＭ１５は、第１の電圧Ｖｄｄとビット線ＢＬｍとの間に結合される。第２のプルアップトランジスタＭ１６は、第１の電圧Ｖｄｄと反転ビット線ＢＬＮｍとの間に結合される。プルアップトランジスタは、プリチャージ信号Ｐｒｅ−ｃｈａｒｇｅに従ってオンに切り替えられる。
第１のプルアップトランジスタＭ１５及び第２のプルアップトランジスタＭ１６は、ＳＲＡＭセル４０ｎｍのアクセストランジスタＭ５及びＭ６と同一型であってもよい。したがって、プリチャージ回路３４ｍは、ビット線ＢＬｍ及び反転ビット線ＢＬＮｍを、ＳＲＡＭセル４０ｍのアクセストランジスタＭ５及びＭ６がＳＲＡＭセル４０ｍにパスすることができる電圧又はその付近まで充電してもよい。例えば、ＳＲＡＭセル４０ｍのアクセストランジスタＭ５及びＭ６がｎ型トランジスタであるとき、第１のプルアップトランジスタＭ１５及び第２のプルアップトランジスタＭ１６もｎ型トランジスタであってもよい。したがって、ＳＲＡＭセル４０ｍのアクセストランジスタＭ５及びＭ６並びにプリチャージ回路のプルアップトランジスタＭ１５及びＭ１６が全て、ゲートにおいて第１の電圧Ｖｄｄで駆動されるとともに同一のしきい値電圧Ｖｔｈを有する場合、読出しサイクル中にＳＲＡＭセル４０ｍにパスされる電圧は、ビット線ＢＬｍ及び反転ビット線ＢＬＮｍにプリチャージされた電圧と同一である、すなわち、第１の電圧Ｖｄｄからしきい値電圧Ｖｔｈを減算した電圧と同一である。したがって、ＳＲＡＭアレイ１０の電力消費は低減される。
さらに、プリチャージ回路３４ｍは、バランストランジスタＭ１７を有してもよい。バランストランジスタは、ビット線ＢＬｍを反転ビット線ＢＬＮｍに結合して二つの線の電圧のバランスを取ってもよい。バランストランジスタＭ１７は、反転プリチャージ信号Ｐｒｅ−ｃｈａｒｇｅＮがイネーブルされたときにオンに切り替わってもよい。
プリチャージ回路３４ｍの動作を、図６を参照しながら更に説明する。図６は、書込みドライバ３４ｍに関連するタイミング図の一例を示す。特に、図６は、ビット線ＢＬｍ及び反転ビット線ＢＬＮｍの信号、プリチャージ信号Ｐｒｅ−ｃｈａｒｇｅ並びに反転プリチャージ信号Ｐｒｅ−ｃｈａｒｇｅＮの関係を時間と共に示す。時刻ｔ０において、全ての信号は接地電圧である（これを読出しサイクル直前としてもよい。）。時刻ｔ１において、プリチャージ信号Ｐｒｅ−ｃｈａｒｇｅはローであり、反転プリチャージ信号Ｐｒｅ−ｃｈａｒｇｅＮはハイである。ここでは、ビット線対は、バランストランジスタＭ１７を通じて結合されるが、電圧レベルが接地レベルであるので、観察できる電圧のバランスの保持が生じない。時刻ｔ３において、プリチャージ信号Ｐｒｅ−ｃｈａｒｇｅはハイ（すなわち、第１の電圧Ｖｄｄ）であり、反転プリチャージ信号Ｐｒｅ−ｃｈａｒｇｅＮはローである。ここでは、第１のプルアップトランジスタＭ１５及び第２のプルアップトランジスタＭ１６は、第１の電圧Ｖｄｄよりもしきい値電圧Ｖｔｈだけ低い電圧を出力するためにオンに切り替えられる。この状態は、時刻ｔ３で保持されるが、時刻ｔ４において、プリチャージ信号Ｐｒｅ−ｃｈａｒｇｅはローになり、反転プリチャージ信号Ｐｒｅ−ｃｈａｒｇｅＮはハイになる。ここでは、バランストランジスタＭ１７はオンであり、ビット線対の電圧はバランスが保たれる。電圧の差は、例えば、トランジスタのしきい値電圧の差に起因する。
したがって、本発明の実施の形態は、低電力ビット線ドライバを有する低電力かつ低電圧のＳＲＡＭセルを提供する。電力を低減するために、ビット線ドライバは、相補的なビット線対の電圧振幅を低減する。この電圧振幅を低減することによって、ＳＲＡＭセルアレイによって消費される電力を、電圧低減の２乗に従って低減することができる。
本発明による低電力ＳＲＡＭアレイの実施の形態を所定の例示的な実施の形態に関連して図示及び説明したが、発明は上述した実施の形態に限定されるものではなく、添付した特許請求の範囲の精神及び範囲内に含まれる種々の変形及び同等な配置をカバーすることを意図するものと理解すべきである。例えば、本発明の実施の形態を、ビット線ドライバに本発明によるプリチャージ回路と書込み回路の両方を有するものとして説明したが、本発明の実施の形態は、それに限定されるものではなく、ビット線ドライバに一方、他方又は両方を有してもよい。

Claims (9)

  1. スタティックランダムアクセスメモリ（ＳＲＡＭ）セルのビット線ドライバであって、
    第１の電圧を供給する第１の電源と、
    前記第１の電圧よりも低い第２の電圧を供給する第２の電源と、
    前記ＳＲＡＭセルに対する書込みを行うときにビット線及び反転ビット線を駆動するように構成された書込み回路と、
    前記ＳＲＡＭセルの内容の読出しを行う前に前記ビット線及び前記反転ビット線をプリチャージするように構成されたプリチャージ回路と、
    を備え、
    前記ビット線ドライバは、前記ビット線ドライバが前記ビット線又は前記反転ビット線をハイ状態にするときに前記第１の電圧よりも一つのトランジスタのしきい値電圧だけ低い電圧を前記ビット線又は前記反転ビット線に供給するように構成され、
    前記書込み回路は、前記書込み回路が前記ビット線をハイ状態にするときに前記第１の電圧よりも一つのトランジスタのしきい値電圧だけ低い電圧を前記ビット線に供給するように構成され、
    前記書込み回路は、前記書込み回路が前記反転ビット線をハイ状態にするときに前記第１の電圧よりも一つのトランジスタのしきい値電圧だけ低い電圧を前記反転ビット線に供給するように構成され、
    前記書込み回路は、
    一対のプルアップ回路と、
    各々が前記一対のプルアップ回路の反対の側のプルアップ回路のゲートに交差結合したゲートを有する一対のプルダウン回路と、
    各々が前記プルアップ回路の対応するものと前記一対のプルダウン回路の同一の側のプルダウン回路との間に介在した一対のアクセス回路と、
    を備え、
    前記書込み回路は、データ信号及び書込み信号に従って前記ビット線及び前記反転ビット線を選択的にプルアップ又はプルダウンするように構成され、
    前記一対のプルアップ回路は、
    前記第１の電源と前記ビット線との間に結合した第１のトランジスタと、
    前記第１の電源と前記反転ビット線との間に結合した第２のトランジスタと、
    を備え、
    前記一対のプルダウン回路は、
    前記第２の電源と前記ビット線との間に結合した第３のトランジスタと、
    前記第２の電源と前記反転ビット線との間に結合した第４のトランジスタと、
    を備え、
    前記一対のアクセス回路は、
    前記第１のトランジスタと前記ビット線との間に介在した第５のトランジスタと、
    前記第２のトランジスタと前記反転ビット線との間に介在した第６のトランジスタと、
    前記第３のトランジスタと前記ビット線との間に介在した第７のトランジスタと、
    前記第４のトランジスタと前記反転ビット線との間に介在した第８のトランジスタと、
    を備え、
    前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタ、前記第７のトランジスタ及び前記第８のトランジスタは、ｎ型トランジスタであり、
    前記第５のトランジスタ及び前記第６のトランジスタは、ｐ型トランジスタであるビット線ドライバ。
  2. 前記第１のトランジスタ及び前記第４のトランジスタは、共にオン及びオフになるように構成され、
    前記第２のトランジスタ及び前記第３のトランジスタは、共にオン及びオフになるように構成され、
    前記第５のトランジスタ、前記第６のトランジスタ、前記第７のトランジスタ及び前記第８のトランジスタは、共にオン及びオフになるように構成される請求項１に記載のビット線ドライバ。
  3. 前記第１のトランジスタ及び前記第４のトランジスタは、前記データ信号に従ってオン及びオフになるように構成され、
    前記第２のトランジスタ及び前記第３のトランジスタは、前記データ信号の反転である反転データ信号に従ってオン及びオフになるように構成され、
    前記第５のトランジスタ、前記第６のトランジスタ、前記第７のトランジスタ及び前記第８のトランジスタは、前記書込み信号に従ってオン及びオフになるように構成される請求項２に記載のビット線ドライバ。
  4. 前記第１のトランジスタ及び前記第３のトランジスタの少なくとも一方及び前記第２のトランジスタ及び前記第４のトランジスタの少なくとも一方は、前記ＳＲＡＭセルの行アクセストランジスタと同一の型のトランジスタである請求項１に記載のビット線ドライバ。
  5. 前記プリチャージ回路は、前記プリチャージ回路が前記ビット線を前記ハイ状態にするときに前記第１の電圧よりも一つのトランジスタのしきい値だけ低い電圧を前記ビット線に供給するように構成され、
    前記プリチャージ回路は、前記プリチャージ回路が前記反転ビット線を前記ハイ状態にするときに前記第１の電圧よりも一つのトランジスタのしきい値だけ低い電圧を前記反転ビット線に供給するように構成される請求項１に記載のビット線ドライバ。
  6. 前記プリチャージ回路は、
    プリチャージ信号に従って、前記ビット線を、前記第１の電圧よりも一つのトランジスタのしきい値だけ低い電圧にプルアップするように構成された第１のプルアップ回路と、
    前記プリチャージ信号に従って、前記反転ビット線を、前記第１の電圧よりも一つのトランジスタのしきい値だけ低い電圧にプルアップするように構成された第２のプルアップ回路と、
    反転プリチャージ信号に従って前記ビット線の電圧と前記反転ビット線とのバランスをとるバランス回路と、
    を備える請求項５に記載のビット線ドライバ。
  7. 前記第１のプルアップ回路は、前記第１の電源と前記ビット線との間に介在した第１のトランジスタを備え、
    前記第２のプルアップ回路は、前記第１の電源と前記反転ビット線との間に介在した第２のトランジスタを備え、
    前記バランス回路は、前記ビット線と前記反転ビット線との間に結合した第３のトランジスタを備える請求項６に記載のビット線ドライバ。
  8. 前記第１のトランジスタ及び前記第２のトランジスタは、前記ＳＲＡＭセルの行アクセストランジスタと同一の型のトランジスタである請求項７に記載のビット線ドライバ。
  9. スタティックランダムアクセスメモリ（ＳＲＡＭ）アレイであって、
    行配置された複数のワード線であって、前記ワード線の各々が複数のワード信号のうちの対応するワード信号を供給する複数のワード線と、
    列配置された複数のビット線であって、前記ビット線の各々が複数のビット信号のうちの対応するビット信号を供給する複数のビット線と、
    前記ビット線と共に列配置された複数の反転ビット線であって、前記反転ビット線の各々が複数の反転ビット信号のうちの対応する反転ビット信号を供給し、前記対応する反転ビット信号は、同一の列において前記ビット線のうちの対応するビット線によって供給される前記ビット信号の反転である複数の反転ビット線と、
    第１の電圧を供給する第１の電源と、
    前記第１の電圧よりも低い第２の電圧を供給する第２の電源と、
    行列配置された複数のＳＲＡＭセルであって、前記ＳＲＡＭセルの各々は、前記ワード線、前記ビット線及び前記反転ビット線の各々の一つに対応する複数のＳＲＡＭセルと、
    前記ワード線を駆動するように構成されたワード線ドライバと、
    前記ビット線及び前記反転ビット線を駆動するように構成されたビット線ドライバと、
    を備え、
    前記ビット線ドライバは、前記ビット線ドライバが前記ビット線の一つをハイ状態にするときに前記第１の電圧よりも前記ビット線ドライバの一つのトランジスタのしきい値電圧だけ低い電圧を前記ビット線の一つに供給するように構成され、
    前記ビット線ドライバは、前記ビット線ドライバが前記反転ビット線の一つをハイ状態にするときに前記第１の電圧よりも前記ビット線ドライバの一つのトランジスタのしきい値電圧だけ低い電圧を前記反転ビット線の一つに供給するように構成され、
    前記ビット線ドライバは、複数の書込み回路を備え、前記書込み回路の各々は、前記ビット線のうちの一つのビット線、前記反転ビット線のうちの一つの反転ビット線及び前記ＳＲＡＭセルの一つの列に対応し、
    前記書込み回路の各々は、
    一対のプルアップ回路と、
    各々が前記一対のプルアップ回路の反対の側のプルアップ回路のゲートに交差結合したゲートを有する一対のプルダウン回路と、
    各々が前記プルアップ回路の対応するものと前記一対のプルダウン回路の同一の側のプルダウン回路との間に介在した一対のアクセス回路と、
    を備え、
    前記書込み回路の各々は、データ信号及び書込み信号に従って前記ビット線及び前記反転ビット線を選択的にプルアップ又はプルダウンするように構成され、
    前記一対のプルアップ回路は、
    前記第１の電源と前記ビット線との間に結合した第１のトランジスタと、
    前記第１の電源と前記反転ビット線との間に結合した第２のトランジスタと、
    を備え、
    前記一対のプルダウン回路は、
    前記第２の電源と前記ビット線との間に結合した第３のトランジスタと、
    前記第２の電源と前記反転ビット線との間に結合した第４のトランジスタと、
    を備え、
    前記一対のアクセス回路は、
    前記第１のトランジスタと前記ビット線との間に介在した第５のトランジスタと、
    前記第２のトランジスタと前記反転ビット線との間に介在した第６のトランジスタと、
    前記第３のトランジスタと前記ビット線との間に介在した第７のトランジスタと、
    前記第４のトランジスタと前記反転ビット線との間に介在した第８のトランジスタと、
    を備え、
    前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタ、前記第７のトランジスタ及び前記第８のトランジスタは、ｎ型トランジスタであり、
    前記第５のトランジスタ及び前記第６のトランジスタは、ｐ型トランジスタであるＳＲＡＭアレイ。
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