JP6034095B2

JP6034095B2 - 半導体装置およびその製造方法

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Inventors: 健悟内田; 東　和幸; 和幸東
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Description

本発明の実施形態は、半導体装置およびその製造方法に関する。

近年、マルチチップパッケージ（ＭＣＰ：Multi Chip Package）等に代表されるように、複数の半導体チップを積層した半導体装置が高密度化、小型化、または薄型化を達成する上で有効に活用されている。

この種の半導体装置において半導体チップを積層する際の１つの技術として、貫通ビア（ＴＳＶ：Through Silicon Via）が注目されている。貫通ビアとは、例えば、半導体チップの基体である半導体基板の主面間を貫通する貫通電極である。この種の半導体装置を製造するプロセスにおいては、スループットの向上、厚さ方向の集積度を増加させるために種々の工夫がなされている。

半導体装置において、ＴＳＶと、ＴＳＶよりも大きな断面積を持つシリコン貫通構造が同一レイヤーに存在していることがある。このときシリコン貫通構造は反応性イオンエッチング（ＲＩＥ）加工時のマイクロローディング効果によりＴＳＶよりも過剰なエッチングを受ける。このような構造の場合、ＲＩＥによる過剰なエッチングは、ＴＳＶよりも大きな断面積を持つシリコン貫通構造底のシリコンを、エッチング方向に対して垂直方向にエッチングすることになる（ノッチング）。このとき発生したノッチ部は、欠陥発生の原因となることがある。

特開２０１０−２１３５２号公報

本発明の一つの実施形態は、ＴＳＶと、ＴＳＶよりも大きな断面積を持つ貫通構造とを有する半導体装置の形成に際し、貫通孔加工時に、ＴＳＶよりも大きな断面積を持つシリコン貫通構造で、ノッチが発生するのを抑制するための構造およびその製造方法を提供することを目的とする。

本発明の一つの実施形態によれば、半導体基板の素子形成面の裏面側から、前記素子形成面まで貫通された第１および第２の貫通孔を備えている。半導体基板には、これら貫通孔のうち少なくとも開口面積の大きい第２の貫通孔の素子形成面側に位置する底部側壁に、外周を囲む外周絶縁膜を備える。外周絶縁膜は、内周面が、第２の貫通孔の外周面よりも外側に位置し、第２貫通孔は、素子形成面側の底部近傍において、素子形成面の裏面側から素子形成面側に向かって、開口面積が大きくなる部分を有している。

図１は、第１の実施形態に係る半導体装置の要部概略構成を示す断面図である。図２は、第１の実施形態に係る半導体装置のウェハ上の位置を示す図である。図３は、図２の要部拡大図である。図４は、第１の実施形態に係る半導体装置の製造工程を示す工程断面図であり、（ａ）は断面図、（ｂ）は（ａ）に係るＸ−Ｘ’断面図である。図５は、第１の実施形態に係る半導体装置の製造工程を示す工程断面図であり、（ａ）は断面図、（ｂ）は（ａ）のＸ−Ｘ’断面図である。図６は、第１の実施形態に係る半導体装置の製造工程を示す工程断面図であり、（ａ）は断面図、（ｂ）は（ａ）のＸ−Ｘ’断面図である。図７は、第１の実施形態に係る半導体装置の製造工程を示す工程断面図であり、（ａ）は断面図、（ｂ）は（ａ）のＸ−Ｘ’断面図である。図８は、第１の実施形態に係る半導体装置の製造工程を示す工程断面図であり、（ａ）は断面図、（ｂ）は（ａ）のＸ−Ｘ’断面図である。図９は、第１の実施形態に係る半導体装置の製造工程を示す工程断面図である。図１０は、第１の実施形態に係る半導体装置の製造工程を示す工程断面図である。図１１は、第１の実施形態に係る半導体装置の製造工程を示す工程断面図である。図１２は、第１の実施形態に係る半導体装置の製造工程を示す工程断面図である。図１３は、第２の実施形態に係る半導体装置の概略構成を示す断面図である。図１４は、第２の実施形態に係る半導体装置の製造工程を示す工程断面図であり、（ａ）は断面図、（ｂ）は（ａ）のＸ−Ｘ’断面図である。図１５は、第２の実施形態に係る半導体装置の製造工程を示す工程断面図であり、（ａ）は断面図、（ｂ）は（ａ）のＸ−Ｘ’断面図である。図１６は、第２の実施形態に係る半導体装置の製造工程を示す工程断面図である。図１７は、第２の実施形態に係る半導体装置の製造工程を示す工程断面図である。図１８は、第２の実施形態に係る半導体装置の製造工程を示す工程断面図である。図１９は、第３の実施形態に係る半導体装置のウェハ上の位置を示す図である。図２０は、図１９の要部拡大図である。図２１は、図２０のさらなる要部拡大図である。図２２は、第４の実施形態に係る半導体装置の要部概略構成を示す図であり、図２３のＡ−Ａ断面図である。図２３は、第４の実施形態に係る半導体装置の上面模式図である。図２４は、第５の実施形態に係る半導体装置の製造方法の要部概略構成を示す断面図である。図２５は、第５の実施形態に係る半導体装置の製造方法の要部概略構成を示す断面図である。図２６は、比較例に係る半導体装置を示す断面図である。

以下に添付図面を参照して、実施形態に係る半導体装置およびその製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の要部概略構成を示す断面図である。図２は図１のウェハ上の位置を示し、図３は図２の要部拡大図である。

第１の実施形態に係る半導体装置は、ＭＯＳＦＥＴなどの素子１００の形成された半導体基板としてのシリコン基板１０で構成され、シリコン貫通電極（ＴＳＶ）４０を含む素子部Ｒａと、素子部Ｒａの周縁部Ｒｂに十字状に配置されたマーク構造であるシリコン貫通構造４１とを具備している。シリコン貫通構造４１はマーク構造を構成する。このシリコン基板１０の素子形成面１０ｂの裏面１０ａ側から、素子形成面１０ｂまで貫通する第１および第２の貫通孔１６，１７を備えている。そしてこれら第１および第２の貫通孔１６，１７に銅が充填されそれぞれシリコン貫通電極４０、シリコン貫通構造４１が形成されている。これら第１および第２の貫通孔１６，１７は、開口径が異なっており、開口径の大きい第２の貫通孔１７の外周を囲むように、この第２の貫通孔１７の底部側壁に外周絶縁膜１２が形成されている。外周絶縁膜１２としてはシリコンナイトライド（Ｓｉ₃Ｎ₄）が用いられる。このマーク構造であるシリコン貫通構造４１は、製造時および組み立て時にアライメントマークとして用いられる。

そして、これら第１および第２の貫通孔１６，１７には、貫通孔の底部を除いて内壁を覆う内壁絶縁膜１８と、内壁絶縁膜１８の形成された第１および第２の貫通孔１６，１７内を覆うバリアメタル層１９とが形成されている。そしてこのバリアメタル層１９の形成された第１および第２の貫通孔１６，１７には導体層として、銅（Ｃｕ）が充填されている。ここで内壁絶縁膜１８としてはシリコンオキサイド（ＳｉＯ₂）層が用いられ、バリアメタル層１９としてはチタンナイトライド（ＴｉＮ）層が用いられる。

本実施形態では、開口径の小さい第１の貫通孔１６に充填された銅は、シリコン貫通電極（ＴＳＶ）４０を構成する。一方、このシリコン貫通電極４０を構成する第１の貫通孔（ＴＳＶ貫通孔）１６よりも開口径の大きい第２の貫通孔１７は、銅が充填されてシリコン貫通構造（マーク構造）４１を構成する。

なお、この外周絶縁膜１２は、内周面が、第２の貫通孔１７の外周面と一致するように形成され貫通孔形成のためのエッチング工程において、エッチングストッパとなり、シリコン貫通構造（マーク構造）４１となる開口径の大きい第２の貫通孔１７の素子部面側でのエッチング方向に対して垂直方向へのノッチの発生を抑制することができる。その結果、シリコン貫通構造４１内部におけるバリアメタル層１９の連続性を確保でき、バリアメタル層１９の上層に、Ｃｕなどの金属の埋め込みがなされた場合にもシリコン基板１０中への汚染金属拡散を抑制することができる。従って、素子劣化による信頼性の低下を抑制することが可能になる。なお、例えば、ノッチが形成された場合、後の工程で行われるバリアメタルの付着が不完全なものとなり、バリアメタル層の膜厚が薄くなったり、欠陥が生じたりすることがある。このため、この上層に、Ｃｕなどの金属の埋め込みがなされた後のプロセス中に、Ｃｕなどの金属がシリコン基板中に拡散していき、汚染金属拡散により、信頼性低下を引き起こすこともある。

外周絶縁膜１２は、素子部Ｒａの素子分離膜（ＳＴＩ）１１２と同一工程で形成される。素子部Ｒａには、素子分離膜（ＳＴＩ）１１２で分離され、チャネル領域となるウェル１０１と、ウェル１０１内に設けられたソース／ドレイン拡散領域１０２とが形成され、ゲート絶縁膜１３を介して設けられたゲート電極１４とによってＭＯＳＦＥＴを構成している。またこのほか、素子部Ｒａとしては、トランジスタ、ダイオード等の能動素子、抵抗、コンデンサ等の受動素子、これらの素子間を接続する配線、メモリセル等が配置されている。素子部Ｒａ内の配線部２０は、例えば、配線層２１は層間絶縁膜２２を介して積層された多層配線構造を構成している。

そして、シリコン基板１０の素子形成面１０ｂ側および裏面１０ａ側にはバンプ４２が形成され、外部接続がなされるようになっている。

ここで半導体基板としては、例えば、シリコン基板１０を用いたが、シリコン基板に限定されることなく、シリコンカーバイド（ＳｉＣ）など、他の材料を用いてもよいことはいうまでもない。第１および第２の貫通孔１６，１７に充填する導体層としては、銅のほか、タングステン（Ｗ）、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）、ポリシリコンのいずれかが適用可能である。

また、外周絶縁膜１２については、第１および第２の貫通孔１６，１７のエッチング工程においてエッチング選択性を持つ材料から選択される。一方、内壁絶縁膜１８については、その内部における金属拡散長がシリコン結晶など半導体基板に用いられる半導体結晶内の金属拡散長よりも短い材質が選択される。例えば、内壁絶縁膜１８、外周絶縁膜１２の材質の具体例としては、シリコンオキサイド、シリコンナイトライドの他、シリコンオキシナイトライド（ＳｉＯＮ）、シリコンカーボナイトライド（ＳｉＣＮ）の少なくともいずれか、あるいはそれらの積層膜が選択される。ＳｉＣは絶縁体ではないが、貫通孔形成時にエッチングストッパとして作用するようなエッチング条件を選択する場合には、外周膜として用いることで同様の効果を得ることも可能である。

バリアメタル層１９の材質としては、チタン、チタンナイトライドのほか、タンタル等が適用可能である。

上記構成によれば、第１および第２の貫通孔１６，１７のうち、開口径の大きい、第２の貫通孔１７は、貫通孔形成のためのＲＩＥ時のマイクロローディング効果により第１の貫通孔１６よりも過剰なエッチングを受ける。このとき外周絶縁膜１２によりエッチング方向に対して垂直方向の過剰なエッチングがブロックされ、外周絶縁膜１２を形成しない場合に比べて大幅にノッチの形成が抑制される。従って、バリアメタル層１９の欠陥もなく第２の貫通孔１７内で連続した膜が得られるため、シリコン基板１０中への汚染金属拡散を抑制でき、素子の信頼性劣化を抑制することが可能になる。

なお、前記実施形態では、第１および第２の貫通孔１６，１７のうちシリコン貫通電極４０を形成する第１の貫通孔１６には外周絶縁膜１２を形成していないが、形成面積に余裕がある場合にはシリコン貫通電極４０にも外周絶縁膜１２を形成しても良い。またシリコン貫通電極４０を構成する貫通孔に、より開口径の大きいものがある場合にも、開口径の大きい貫通孔の外周に外周絶縁膜を形成しても良い。あるいはすべての貫通孔形成位置に外周絶縁膜１２を形成してもよい。これによりシリコン基板１０中への汚染金属拡散をより堅実に抑制することができるため、さらに素子の信頼性劣化を抑制することが可能になる。なお、開口径の等しい貫通孔を形成する場合にも、深い貫通孔を形成する場合開口径のばらつきによりマイクロローディング効果により、ノッチが形成されることがある。このような場合にも、すべての貫通孔形成位置に外周絶縁膜１２を形成しておくことで、ノッチの形成を阻止することができる。

次に、本実施形態の半導体装置の製造工程について説明する。図４〜図１２は、同半導体装置の製造工程を示す工程断面図であり、図４〜図８中、（ａ）は断面図、（ｂ）は（ａ）のＸ−Ｘ’断面図である。

まず、Ｐ型単結晶シリコン基板などのシリコン基板１０を用意し、フォトリソグラフィにより開口Ｏを有するレジストＲ１のパターンを形成する。ここでは、シリコン基板１０は単結晶シリコンウェハに切削工程および研磨工程を経たものを用い、レジストを塗布し、パターン露光を行なうことで得られる（図４）。

そしてこのレジストＲ１をマスクとして、ＲＩＥを行い、トレンチ１１を形成し、レジストを剥離する（図５）。このとき、図示は省略するが、図１に示した素子分離膜（ＳＴＩ）１１２を形成するためのトレンチも同様の深さで同時に形成する。

この後、トレンチ１１内にシリコンオキサイド層を充填し外周絶縁膜１２を形成する（図６）。このとき、図示は省略するが、図１に示した素子分離膜（ＳＴＩ）１１２を形成するためのトレンチにシリコンナイトライドを充填し素子分離膜を形成する工程において同時形成する。例えばこの外周絶縁膜１２は、プラズマＣＶＤ法によりシリコンナイトライドを成膜し、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）により平坦化を行なうことで形成可能であるが、シリコンオキサイドなど他の絶縁膜でも良く、成膜方法についても適宜選択可能である。

次に、図示は省略するが、素子分離膜１１２で囲まれたシリコン基板１０の表面にウェル１０１、ソース／ドレイン拡散領域１０２などを形成し、ＭＯＳＦＥＴを形成するなど、素子部Ｒａを構成するトランジスタ、ダイオード等の能動素子、あるいは抵抗、コンデンサ等の受動素子を形成する。

そして、シリコンオキサイド層からなるゲート絶縁膜１３を形成し、ゲート電極１４となるシリサイドとポリシリコンの積層膜を形成する（図７）。そして、シリコン基板１０の素子形成面１０ｂ側には、絶縁膜１５が形成され、さらにアルミニウムなどの配線層２１、層間絶縁膜２２が交互に形成される（図１参照）が、工程断面図では図示を省略する。素子部Ｒａ内の配線部２０においては、配線層２１は層間絶縁膜２２を介して積層された多層配線構造を構成している。

そして、シリコン基板１０の裏面１０ａ側に、フォトリソグラフィによりレジストＲ２のパターンを形成し、これをマスクとしてＲＩＥを行い、図８に示すように、開口径の異なる第１および第２貫通孔１６，１７を形成する。ここでは図示しないが、多数の貫通孔が形成される。このとき第１および第２の貫通孔１６，１７のうち、開口径の大きい、第２の貫通孔１７は、貫通孔形成のためのＲＩＥ時のマイクロローディング効果により第１の貫通孔１６よりも過剰なエッチングを受ける。しかしながら、本実施形態では、外周絶縁膜１２によりエッチング方向に対して垂直方向の過剰なエッチングがブロックされ、外周絶縁膜１２を形成しない場合に比べて大幅にノッチの形成が抑制される。

この後、レジストの剥離を行い、図９に示すように、ＣＶＤ法によりシリコンオキサイド層を形成し、内壁絶縁膜１８とする。ここで、内壁絶縁膜１８は段差被覆率が良好なプラズマＣＶＤ法によって形成される。

続いて、異方性エッチングにより、図１０に示すように、第１および第２の貫通孔１６，１７の底部の内壁絶縁膜１８とゲート絶縁膜１３とをエッチング除去する。このとき、シリコン基板１０の裏面１０ａ側の内壁絶縁膜１８も一定量削られる。

この後、スパッタリング法によりチタンナイトライド層からなるバリアメタル層１９を形成する（図１１）。

そして最後に、シリコン基板１０の裏面１０ａ上および第１および第２の貫通孔１６，１７内に、バリアメタル層１９を介して導体層を形成する。導体層は、例えば、電解めっき法もしくはプラズマＣＶＤによって形成される。そして、第１および第２の貫通孔１６，１７外に形成された導体層の余剰部分、およびシリコン基板１０の裏面１０ａ上に形成されたバリアメタル層１９の余剰部分を、ＣＭＰによって除去する。これにより、第１の貫通孔１６内に、素子部Ｒａに接続されたシリコン貫通電極４０が形成される。そして第２の貫通孔１７内に、シリコン貫通構造（マーク構造）４１が形成される（図１２）。

このようにして、本実施形態によれば、開口径の異なる複数の貫通孔を形成する場合にも、マイクロローディング効果により、開口径のより大きな（断面積の大きな）第２の貫通孔１７に設けられた外周絶縁膜１２の存在により、ノッチが形成されるのを抑制することができる。従って、第２の貫通孔１７内全域に連続したバリアメタル層を形成することが可能である。これによりシリコン基板１０中への汚染金属拡散を抑制できるため、素子の信頼性劣化を抑制することが可能になる。

なお、実際には、ＳＴＩの形成と同時に、第２の貫通孔１７の形成される領域の外周を囲むように、シリコン基板１０の素子形成面側に外周絶縁膜を形成したのち、素子領域を形成する。そして、このシリコン基板１０を支持基板に張り合わせ、シリコン基板１０を前記素子形成面の裏面側から削り、薄膜化する。そして、シリコン基板１０の裏面側からＲＩＥ加工により第１および第２の貫通孔１６，１７を形成する。そして、内壁絶縁膜１８、バリアメタル層１９、導体層の充填を行なうという方法がとられることが多い。このようにしてシリコン貫通電極４０、マーク構造４１が得られる。そして図２に示したダイシングラインＤＬに沿ってダイシングを行い個片化することにより半導体装置が得られる。このマーク構造４１は各個片（チップ）のコーナー領域ｒ０に配され、実装時の合わせマークとして使用される。

比較のために図２６に比較例の半導体装置について説明する。図２６に示すように、シリコン貫通電極（ＴＳＶ）４０と、ＴＳＶよりも大きな断面積を持つシリコン貫通構造４１が同一レイヤーに存在していることがある。このときシリコン貫通構造４１の第２の貫通孔１７は反応性イオンエッチング（ＲＩＥ）加工時のマイクロローディング効果によりＴＳＶよりも過剰なエッチングを受ける。このような構造の場合、ＲＩＥによる過剰なエッチングは、ＴＳＶよりも大きな断面積を持つシリコン貫通構造底のシリコンを、エッチング方向に対して垂直方向にエッチングすることになる（ノッチング）。このとき発生したノッチ部Ｎには、後の工程で行われるバリアメタル層１９の付着が不完全なものとなり、バリアメタル層１９の膜厚が薄くなったり、欠陥が生じたりすることがある。このため、この上層に、Ｃｕなどの金属膜の埋め込みがなされた後のプロセス中に、Ｃｕなどの金属がシリコン基板中に拡散していき、信頼性低下を引き起こすことがある。

（第２の実施形態）
図１３は、第２の実施形態に係る半導体装置のシリコン貫通構造４１の部分の概略構成を示す要部拡大断面図である。

第２の実施形態に係る半導体装置は、外周絶縁膜１２の形成位置を、内周面が、第２の貫通孔１７の外周面１７Ｒよりも距離ｓ１だけ外側に位置するように形成されたことを特徴とするもので、他部の構成については前記第１の実施形態の半導体装置と同様であるためここでは説明を省略する。同一部位には同一符号を付した。ノッチの発生量は貫通孔との断面積比、貫通孔形成のためにエッチングすべきシリコンの厚さ、ＲＩＥ条件などによって異なるため、距離ｓ１の上限値は規定できないが、アライメントずれのスペックが±１μｍ程度であるためアライメントずれに完全に対応するためにはｓ１は１μｍ程度あるいはそれ以上必要である。

第１および第２の貫通孔１６，１７は、開口径が異なっており、これら第１および第２の貫通孔１６，１７のうち少なくとも開口径の大きい第２の貫通孔１７の外周から外周面１７Ｒよりも距離ｓ１だけ外側で第２の貫通孔１７を囲む位置に、外周絶縁膜１２が形成されている。第２の貫通孔１７の外周面１７Ｒは、シリコン基板１０の裏面における第２の貫通孔１７の外周面であって、例えば実質的な第２の貫通孔１７の外周面であり、貫通孔の大きさがほぼ一定となる領域の外周面である。

次に、本実施形態の半導体装置の製造工程について説明する。図１４〜図１８は、同半導体装置の製造工程を示す工程断面図であり、図１４および図１５中、（ａ）は断面図、（ｂ）は（ａ）のＸ−Ｘ’断面図である。

外周絶縁膜１２の形成工程までは前記第１の実施形態と同様であるが、外周絶縁膜１２の形成位置が前記第１の実施形態の場合よりも距離ｓ１だけ外方に形成され、各辺の長さが２ｓ１だけ大きい枠状体で構成されている。図４〜６に示した工程と同様にして、Ｐ型単結晶シリコン基板などのシリコン基板１０に図１に示した素子分離膜（ＳＴＩ）１１２を形成する工程において、第１の実施形態の場合よりも距離ｓ１だけ外方に、外周絶縁膜形成のためのトレンチ１１を形成する。そして、このトレンチ１１内にシリコンナイトライド層を充填し外周絶縁膜１２を形成する。

そして、シリコンオキサイド層からなるゲート絶縁膜１３を形成し、ゲート電極１４となるポリシリコン層を形成する（図１４）。この場合も、シリコン基板１０の素子形成面１０ｂ側には、絶縁膜１５が形成され、さらにアルミニウムなどの配線層２１、層間絶縁膜２２が交互に形成される（図１参照）が、工程断面図では図示を省略する。素子部Ｒａ内の配線部２０においては、配線層２１は層間絶縁膜２２を介して積層された多層配線構造を構成している。

そして、図１５に示すように、シリコン基板１０の裏面１０ａ側に、フォトリソグラフィによりレジストＲ２のパターンを形成し、これをマスクとしてＲＩＥを行い、開口径の異なる第１および第２の貫通孔１６，１７を形成する。ここでも図示しないが、第１の実施形態の場合と同様、多数の貫通孔が形成される。このとき第１および第２の貫通孔１６，１７のうち、開口径の大きい、第２の貫通孔１７は、貫通孔形成のためのＲＩＥ時のマイクロローディング効果により第１の貫通孔１６よりも過剰なエッチングを受ける。しかしながら、本実施形態では、第２の貫通孔１７は距離ｓ１だけエッチング方向に対して垂直方向で外側に広がり、第２の貫通孔１７の開口端部における外周面１７Ｒよりも距離ｓ１だけ外側に形成された外周絶縁膜１２により、過剰なエッチングがブロックされる。

この後、レジストＲ２の剥離を行い、図１６に示すように、ＣＶＤ法によりシリコンオキサイド層を形成し、内壁絶縁膜１８とする。ここで、内壁絶縁膜１８は段差被覆率が良好なプラズマＣＶＤ法によって形成され、外側になだらかに広がるテーパ面を被覆する。

続いて、図１７に示すように、異方性エッチングにより、第１および第２の貫通孔１６，１７の底部の内壁絶縁膜１８とゲート絶縁膜１３とをエッチング除去する。このときも、シリコン基板１０の裏面１０ａ側の内壁絶縁膜１８も一定量削られる。

この後、スパッタリング法によりチタンナイトライド層からなるバリアメタル層１９を形成する（図１８）。

このようにして、本実施形態でも、第１および第２の貫通孔１６，１７の２種だけでなく、それ以外の開口径の異なる複数の貫通孔を形成する場合にも、開口径の大きな（断面積の大きな）貫通孔に設けられた外周絶縁膜１２の存在により、マイクロローディング効果によるノッチの形成を抑制することができる。従って、貫通孔内全域に連続したバリアメタル層１９を形成することが可能である。これにより、貫通孔内に銅層などの金属を充填した場合にも、シリコン基板１０中への汚染金属拡散を抑制できるため、素子の信頼性劣化を抑制することが可能になる。

以上のように、ゲート絶縁膜１３に接するシリコン基板１０の素子形成面１０ｂ側に、後の工程で形成するマーク構造を形成するシリコン貫通構造４１の外周を囲むように、外周から距離ｓ１だけ外側に離れた位置に、予め、外周絶縁膜１２を配置する。このとき、シリコン貫通構造４１よりも外側にある外周絶縁膜１２の内周側の面がシリコン貫通構造４１の第２の貫通孔１７に対し全面では接しないように外周絶縁膜１２を配置している。

このとき貫通孔形成のためのＲＩＥにおいて、第１および第２の貫通孔１６，１７などの開口径の異なる貫通孔が一斉に形成される。そして、シリコン貫通構造を構成する開口径の大きい第２の貫通孔１７はＲＩＥ時のマイクロローディング効果によりＴＳＶよりもエッチング方向に対して垂直方向の過剰なエッチングを受ける。このとき外周絶縁膜１２により過剰な水平方向のエッチングがブロックされ、少量のノッチは形成されるものの、従来に比べて大幅にノッチの形成が抑制される。

また、この時、外周絶縁膜１２とシリコン貫通構造４１の第２の貫通孔１７の設計上の位置との間に距離ｓ１の空間が存在する。このため、シリコン貫通構造４１の位置に合わせずれが生じていたとしても、シリコン貫通構造４１でも外周絶縁膜１２の囲いの内側にパターンが形成され、ノッチ発生が抑制される。従って内壁絶縁膜１８を介して形成されるバリアメタル層１９は、凹凸の減ったなだらかな面である貫通孔の側壁に形成されることになり、第２の貫通孔１７全域に連続したバリアメタル層１９を形成することが可能である。これによりシリコン基板１０中への汚染金属拡散を抑制できるため、素子の信頼性劣化を抑制することが可能になる。

なお、本実施形態の構造は、第１の実施形態の構造に比べるとノッチ抑制効果が低下する。しかしながら、貫通孔形成のためのレジストＲ２のパターンを形成する際のリソグラフィ工程でのマスク合わせに余裕が生じる。つまり、第１の実施形態の場合、貫通孔形成のためのレジストＲ２のパターンを形成する際のリソグラフィ工程での合わせずれ、またはＲＩＥ加工時のテーパ形状の発生により、シリコン貫通構造４１の第２の貫通孔１７の底部の位置が設計上の位置からわずかでもずれた場合、外周絶縁膜上で新たにノッチを発生させてしまう可能性がある。これに対し、本実施形態では設計上、シリコン貫通電極４０よりも大きな断面積を持つマーク構造などのシリコン貫通構造４１の位置と外周絶縁膜１２との間にあえて空間を作ることで合わせずれマージンを広く取ることが可能となる。

（第３の実施形態）
図１９から図２１は、第３の実施形態に係る半導体装置のシリコン貫通構造４１の部分の概略構成を示す図である。図１９はウェハ上の位置を示し、図２０は図１９の要部拡大図、図２１は図２０のさらなる要部拡大図である。

第１の実施形態に係る半導体装置は、シリコン貫通構造４１からなるマーク構造を、各チップ上のコーナー領域に配置したが、本実施形態では、ダイシングラインＤＬ上の領域ｒ０に配している。この場合、ダイシング工程で切除されることになるが、本実施形態のように外周絶縁膜１２を設けておくことで、ノッチ発生の虞がないため、素子部を確実に保護することができる。従って、ダイシングラインぎりぎりの位置までマーク構造形成領域を配置することができ、ダイシングラインＤＬ上でのマーク構造形成のためのマージンを小さくすることができる。他部の構成については前記第１の実施形態の半導体装置と同様であるためここでは説明を省略する。同一部位には同一符号を付した。

（第４の実施形態）
図２２は、第４の実施形態に係る半導体装置の要部概略構成を示す断面図である。図２２は図２３のＡ−Ａ断面図に相当し、図２３は図２２の上面模式図である。

なお、前記第１から第３の実施形態では、マーク構造を構成するシリコン貫通構造４１について説明したが、素子部Ｒａの周縁部Ｒｂにガードリング構造を構成するシリコン貫通構造４３を形成する場合にも本構成は適用可能である。第４の実施形態は、ガードリング構造を有するシリコン貫通構造４３への適用例であり、図１に示した第１の実施形態と同様であるが、断面ではシリコン貫通構造４３の第２の貫通孔１７の幅がシリコン貫通電極４０の第１の貫通孔１６よりも小さい。ただし、図２３の上面模式図から明らかなように、第２の貫通孔１７はシリコン基板（半導体チップ）１０の素子部Ｒａを囲むように周縁部Ｒｂに設けられる。従って開口面積としては第１の貫通孔１６よりもはるかに大きい。他部については前記第１の実施形態と同様であるため、ここでは説明を省略するが同一部位には同一符号を付した。

第４の実施形態に係る半導体装置は、ＭＯＳＦＥＴなどの素子（図示せず）の形成された半導体基板としてのシリコン基板１０で構成され、シリコン貫通電極（ＴＳＶ）４０を含む素子部Ｒａと、素子部Ｒａの周縁部Ｒｂに外周を囲むようにリング状に形成されたシリコン貫通構造４３とで構成されている。このシリコン貫通構造４３はガードリング構造を構成する。このシリコン基板１０の素子形成面１０ｂの裏面１０ａ側から、素子形成面１０ｂまで貫通する第１および第２の貫通孔１６，１７を備えている。そしてこれら第１および第２の貫通孔１６，１７に銅が充填されそれぞれシリコン貫通電極４０、シリコン貫通構造４３が形成されている。これら第１および第２の貫通孔１６，１７は、開口径が異なっており、これら第１および第２の貫通孔１６，１７のうち開口面積の大きい第２の貫通孔１７の外周を囲むように、この第２の貫通孔１７の底部側壁に外周絶縁膜１２が形成されている。

ガードリング構造を構成するシリコン貫通構造４３の場合、開口幅は小さくても、シリコン基板（半導体チップ）１０の素子部Ｒａを囲むように周縁部Ｒｂに設けられるため、開口面積は極めて大きい。このため、シリコン貫通電極４０と同一工程でシリコン貫通構造４３の第２の貫通孔１７を形成する場合、マイクロローディング効果が大きくなる。しかしながら、外周絶縁膜を配しておくことにより、ノッチの発生もなく、信頼性の高いシリコン貫通構造を形成することができる。

なお、ガードリング構造としては、素子部を囲むようにリング状に形成されるもののほかＣ字状、Ｏ状など適宜選択可能である。

（第５の実施形態）
図２４から図２５は、第５の実施形態に係る半導体装置の製造方法の要部概略構成を示す断面図である。

本実施形態では、シリコン貫通構造４１の第２の貫通孔１７の底部にゲート電極１４が存在する場合のゲート保護構造について説明する。本実施形態ではゲート電極１４の存在する領域に外周絶縁膜１２と同一工程でゲート保護ダミー（保護膜）１２ｄを形成しておくようにしたものである。図２４に、第２の貫通孔１７のエッチング工程を示すように、ゲート電極１４はゲート保護ダミー１２ｄで覆われているため、マイクロローディング効果による過剰なエッチングに際してもエッチングされることなく保護される。また第２の貫通孔１７の外周は外周絶縁膜１２で保護されているため、ノッチの発生も抑制される。

そして内壁絶縁膜１８を成膜後、貫通孔底部をエッチングする際、ゲート保護ダミー１２ｄはエッチングされ、後続工程でバリアメタル層１９、銅層を充填し、図２５に示すように、シリコン貫通構造４１が形成される。他部の構成については前記第１の実施形態の半導体装置と同様であるためここでは説明を省略する。同一部位には同一符号を付した。

図２６に示した比較例の構成の場合は、過剰なエッチングによりゲート電極１４がリスパッタされ周辺に飛び散る可能性が高いため、シリコン貫通構造４１下にはＴＳＶ下のように一様なゲート電極１４を配置することは難しい。従って断面積の大きいシリコン貫通構造４１の直下には半導体基板としてのシリコン基板１０上の絶縁膜１５が直に存在するような構造となっていた。

しかしながら、本実施形態の構成によれば、シリコン貫通構造４１の直下にゲート電極１４を形成することができ、レイアウト設計が容易となる。なお、シリコン貫通構造４１下に形成されるゲート電極１４は、通常ダミーゲートと呼ばれるもので、ゲート電極１４のパターン精度を上げるためにウェハ上に均一にパターン配置をするものである。

以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。

また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変形例を想到し得るものであり、それら変形例についても実施形態の範囲に属するものとする。

例えば、上記第１の実施形態から第５の実施形態またはそれぞれに示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。更に、上記第１の実施形態から第５の実施形態にわたる構成要件を適宜組み合わせてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態あるいはその変形は、発明の範囲あるいはその要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０シリコン基板、１０ａ裏面、１０ｂ素子形成面、１１トレンチ、１２外周絶縁膜、１２ｄゲート保護ダミー（保護膜）、１３ゲート絶縁膜、１４ゲート電極、１５絶縁膜、１６第１の貫通孔、１７第２の貫通孔、１７Ｒ外周面、１８内壁絶縁膜、１９バリアメタル層、２０配線部、２１配線層、２２層間絶縁膜、４０シリコン貫通電極、４１シリコン貫通構造（マーク）、４２バンプ、４３シリコン貫通構造（ガードリング）、１００素子、１０１ウェル、１０２ソース／ドレイン拡散領域、１１２素子分離膜、Ｒａ素子部、Ｒｂ周縁部、ＤＬダイシングライン。

Claims

半導体基板の素子形成面の裏面側から、前記素子形成面まで貫通する第１および第２の貫通孔を備えた半導体装置であって、
前記第２の貫通孔は、前記第１の貫通孔よりも開口面積が大きく、
前記第２の貫通孔は、前記素子形成面側に位置する底部側壁に、前記第２の貫通孔の外周を囲む、外周絶縁膜を備え、
前記外周絶縁膜は、内周面が、前記素子形成面の裏面側の前記第２の貫通孔の外周面よりも外側に位置し、
前記第２貫通孔は、前記素子形成面側の底部近傍において、前記素子形成面の裏面側から前記素子形成面側に向かって、開口面積が大きくなる部分を有している半導体装置。
前記第１および第２の貫通孔が、
前記第１および第２の貫通孔の底部を除く内壁を覆う内壁絶縁膜と、
前記内壁絶縁膜で覆われた前記第１および第２の貫通孔内を覆うバリアメタル層と、
前記バリアメタル層を備えた前記第１および第２の貫通孔に埋め込まれた導体層とを備えた、請求項１に記載の半導体装置。
前記外周絶縁膜は、前記素子形成面の素子分離膜（ＳＴＩ）と同一深さを有する絶縁膜である請求項２に記載の半導体装置。
半導体基板の素子形成面の裏面側から、前記素子形成面に向かって貫通する開口面積の異なる第１および第２の貫通孔を形成する工程と、
前記第１および第２の貫通孔内に導体層を充填する工程とを含む半導体装置の製造方法であって、
前記第１および第２の貫通孔を形成する工程に先だち、
前記第１の貫通孔よりも開口面積が大きい、前記第２の貫通孔の形成される領域の外周を囲むように、前記素子形成面側に位置する前記第２の貫通孔の底部側壁に外周絶縁膜を形成する工程を含む半導体装置の製造方法。
前記外周絶縁膜を形成する工程は、前記素子形成面に素子分離膜（ＳＴＩ）を形成する工程と同一工程である請求項４に記載の半導体装置の製造方法。
前記第１の貫通孔は素子部に設けられ、前記第２の貫通孔は、前記素子部の周縁部に設けられたマーク構造である請求項１に記載の半導体装置。