JP6013869B2 - ドライバ回路、表示装置および電子機器 - Google Patents

Description

この発明は、ドライバ回路、表示装置、および電子機器に関する。本発明は、特に、２つの容量性負荷の間でチャージシェアを行なうドライバ回路、そのドライバ回路を備える表示装置、および、その表示装置を備える電子機器に関する。

液晶表示装置は、概して、液晶表示パネルと、複数のソース線と、各ソース線に直交するように配置される複数のゲート線と、ソース線とゲート線との交点に配置された、マトリクス状の複数のＴＦＴ（Thin Film Transistor）とを備える。液晶表示装置は、さらに、複数のゲート線を順次駆動するゲートドライバ回路と、輝度に応じた電圧を各ソース線に印加するためのソースドライバとを備える。

液晶表示装置では、極性が異なる電圧をゲート線（あるいはソース線）に交互に印加する方式が採用されている。さらに、電圧の変動幅を小さくするために、２つの容量性負荷（たとえば２本のソース線あるいは２本のゲート線）の各々に蓄えられた電荷を、それら２つの容量性負荷の間で共有する方式が提案されている。上記の駆動方式に従ってソース線を駆動するソースドライバが、たとえば特開２００９−１０９８８１号公報（特許文献１）に開示される。

特開２００９−１０９８８１号公報

特開２００９−１０９８８１号公報（特許文献１）は、消費電力を低減することを目的としたソースドライバを開示する。上記のように、液晶パネルを駆動するためには、概して、ソースドライバだけでなくゲートドライバ回路も必要である。しかしながら特開２００９−１０９８８１号公報（特許文献１）は、ゲートドライバ回路の消費電力を低減するための方法を開示していない。

本発明の目的は、容量性負荷を駆動するドライバ回路の消費電力を低減することである。

本発明のある局面に係るドライバ回路は、第１の容量性負荷をドライバ回路に電気的に接続するための第１の端子と、第２の容量性負荷をドライバ回路に電気的に接続するための第２の端子と、第１の端子から第１の電圧と第２の電圧とを交互に出力する第１のドライバと、第２の端子から第１の電圧と第２の電圧とを交互に出力する第２のドライバと、第１の端子に電気的に接続されたドレインを有する第１のＮチャネルＭＯＳトランジスタと、第２の端子に電気的に接続されたソースと、第１のＮチャネルＭＯＳトランジスタのソースに電気的に接続されたドレインとを有する第１のＰチャネルＭＯＳトランジスタと、第１および第２のドライバと、第１のＮチャネルＭＯＳトランジスタおよび第１のＰチャネルＭＯＳトランジスタとを制御する制御回路とを備える。制御回路は、第１のドライブ期間に、第１のドライバが第１の電圧を出力し、第２のドライバが第２の電圧を出力するように、第１および第２のドライバを制御する。制御回路は、第１のドライブ期間に続く第１のチャージシェア期間に、第１のＮチャネルＭＯＳトランジスタを駆動するための第１の制御信号をオンする。制御回路は、第１のドライブ期間に、第１のＰチャネルＭＯＳトランジスタを駆動するための第２の制御信号をオンして、第１のチャージシェア期間の間、第２の制御信号をオンに保つ。制御回路は、第１のチャージシェア期間に続く第２のドライブ期間に、第１のドライバが第２の電圧を出力し、第２のドライバが第１の電圧を出力するように、第１および第２のドライバを制御する。

好ましくは、制御回路は、第１のチャージシェア期間が終了すると、第２の制御信号をオフする。制御回路は、第２のドライブ期間に、第１の制御信号をオフする。

好ましくは、ドライバ回路は、第２の端子に電気的に接続されたドレインを有する第２のＮチャネルＭＯＳトランジスタと、第１の端子に電気的に接続されたソースと、第２のＮチャネルＭＯＳトランジスタのソースに電気的に接続されたドレインとを有する第２のＰチャネルＭＯＳトランジスタとをさらに備える。制御回路は、第２のドライブ期間に続く第２のチャージシェア期間に、第２のＮチャネルＭＯＳトランジスタを駆動するための第３の制御信号をオンする。制御回路は、第２のドライブ期間において、第２のＰチャネルＭＯＳトランジスタを駆動するための第４の制御信号をオンする。制御回路は、第２のチャージシェア期間が終了すると、第３の制御信号をオフする。制御回路は、第２のチャージシェア期間に続く第３のドライブ期間において、第４の制御信号をオフする。

好ましくは、第１および第２の容量性負荷の各々は、表示パネルを構成する画素回路に電気的に接続されるゲート線である。

好ましくは、表示パネルは、液晶表示パネルである。画素回路は、液晶セルを含む。
本発明の他の局面によれば、表示装置であって、複数の画素回路および、複数の画素回路にそれぞれ対応して配置された複数のゲート線を含む表示パネルと、複数のゲート線を駆動するためのドライバ回路とを備える。ドライバ回路は、複数のゲート線のうちの第１のゲート線に電気的に接続される第１の端子と、複数のゲート線のうちの第２のゲート線に電気的に接続される第２の端子と、第１の端子から第１の電圧と第２の電圧とを交互に出力する第１のドライバと、第２の端子から第１の電圧と第２の電圧とを交互に出力する第２のドライバと、第１の端子に電気的に接続されたドレインを有するＮチャネルＭＯＳトランジスタと、第２の端子に電気的に接続されたソースと、ＮチャネルＭＯＳトランジスタのソースに電気的に接続されたドレインとを有するＰチャネルＭＯＳトランジスタと、第１および第２のドライバと、ＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタとを制御する制御回路とを含む。制御回路は、第１のドライブ期間に、第１のドライバが第１の電圧を出力し、第２のドライバが第２の電圧を出力するように、第１および第２のドライバを制御する。制御回路は、第１のドライブ期間に続く第１のチャージシェア期間に、ＮチャネルＭＯＳトランジスタを駆動するための第１の制御信号をオンする。制御回路は、第１のドライブ期間に、ＰチャネルＭＯＳトランジスタを駆動するための第２の制御信号をオンして、第１のチャージシェア期間の間、第２の制御信号をオンに保つ。制御回路は、第１のチャージシェア期間に続く第２のドライブ期間に、第１のドライバが第２の電圧を出力し、第２のドライバが第１の電圧を出力するように、第１および第２のドライバを制御する。

好ましくは、表示パネルは、液晶表示パネルである。画素回路は、液晶セルを含む。
本発明のさらに他の局面によれば、電子機器は、表示装置と、表示装置に駆動電圧を供給するための電源回路とを備える。表示装置は、複数の画素回路および、複数の画素回路にそれぞれ対応して配置された複数のゲート線を含む表示パネルと、複数のゲート線を駆動するためのドライバ回路とを含む。ドライバ回路は、第１の画素回路に電気的に接続される第１の端子と、第２の画素回路に電気的に接続される第２の端子と、第１の端子から第１の電圧と第２の電圧とを交互に出力する第１のドライバと、第２の端子から第１の電圧と第２の電圧とを交互に出力する第２のドライバと、第１の端子に電気的に接続されたドレインを有するＮチャネルＭＯＳトランジスタと、第２の端子に接続されたソースと、ＮチャネルＭＯＳトランジスタのソース電気的に接続されたドレインとを有するＰチャネルＭＯＳトランジスタと、第１および第２のドライバと、ＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタとを制御する制御回路とを含む。制御回路は、第１のドライブ期間に、第１のドライバが第１の電圧を出力し、第２のドライバが第２の電圧を出力するように、第１および第２のドライバを制御する。制御回路は、第１のドライブ期間に続く第１のチャージシェア期間に、ＮチャネルＭＯＳトランジスタを駆動するための第１の制御信号をオンする。制御回路は、第１のドライブ期間に、ＰチャネルＭＯＳトランジスタを駆動するための第２の制御信号をオンして、第１のチャージシェア期間の間、第２の制御信号をオンに保つ。制御回路は、第１のチャージシェア期間に続く第２のドライブ期間に、第１のドライバが第２の電圧を出力し、第２のドライバが第１の電圧を出力するように、第１および第２のドライバを制御する。

好ましくは、表示パネルは、液晶表示パネルである。画素回路は、液晶セルを含む。

本発明によれば、容量性負荷を駆動するドライバ回路の消費電力を低減することができる。

本発明の一実施の形態による表示装置を備えた電子機器の要部を示すブロック図である。 図１に示した画素アレイの構成を示すブロック図である。 図２に示した画素回路の構成を示す回路図である。 図１に示したＩＣ(Integrated Circuit)のうちのレベルシフタに関連する部分を示す回路ブロック図である。 図４に示したＩＣ７の入力と出力の関係を示す図である。 図４に示したＩＣ７の入力と出力の関係を示す他の図である。 図４に示したＩＣ７の動作を示すタイムチャートである。 図４に示したレベルシフタの構成のうちのチャージシェアに関する要部の等価回路図である。 図８に示した回路の動作を説明するための波形図である。 図８に示した構成からトランジスタＭ２，Ｍ４を省略した場合の動作を説明するための波形図である。 ゲート線を駆動するドライバの出力信号に生じうるグリッチを説明するための波形図である。

以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

また、この明細書において、「電気的に接続される」とは、直接的な接続だけでなく、要素（たとえば配線あるいは抵抗素子など）を介在した２つの要素間の接続も含むものとする。

図１は、本発明の一実施の形態による表示装置を備えた電子機器の要部を示すブロック図である。図１を参照して、電子機器１００は、液晶表示装置１０１と、電源回路９とを備える。電子機器１００は、たとえば液晶テレビ、モニタ、パーソナルコンピュータなどを含むがこれらに限定されない。

液晶表示装置１０１は、液晶表示パネル１と、タイミングコントローラ４と、制御部５と、レベルシフタ６と、ソースドライバ８とを備える。制御部５とレベルシフタ６とは、１つのＩＣ（Integrated Circuit）７に搭載されている。

液晶表示パネル１は、透明基板１ａと、その表面に形成された画素アレイ２およびゲートドライバ３とを含む。図２に示すように、画素アレイ２は、複数行複数列に配置された複数の画素回路１０と、複数行に対応してそれぞれ設けられた複数のゲート線ＧＬと、複数列に対応してそれぞれ設けられた複数のソース線ＳＬとを含む。各ゲート線ＧＬの一方端はゲートドライバ３に接続される。各ソース線ＳＬの一方端はソースドライバ８に接続される。

図３に示すように、画素回路１０は、ＴＦＴ１１および液晶セル１２を含む。ＴＦＴ１１のゲートは対応のゲート線ＧＬに接続される。ＴＦＴ１１のソースは対応のソース線ＳＬに接続される。ＴＦＴ１１のドレインは、液晶セル１２を介して基準電圧のラインに接続される。液晶セル１２は、２枚の透明電極の間に封入された液晶を含む。

ゲート線ＧＬが「Ｌ」レベル（負電圧ＶＯＦＦ）にされている場合は、ＴＦＴ１１がオフする。ゲート線ＧＬが「Ｈ」レベル（正電圧ＶＯＮ）にされると、ＴＦＴ１１がオンして、ソース線ＳＬの電圧がＴＦＴ１１のドレインと液晶セル１２との間の記憶ノードＮ１１に書き込まれる。液晶セル１２の光透過率は、記憶ノードＮ１１に書き込まれた電圧に応じて変化する。

図１に戻って、タイミングコントローラ４は、ＩＣ７およびソースドライバ８の動作のタイミングを制御する。制御部５は、レベルシフタ６を介してゲートドライバ３を制御するとともに、ソースドライバ８を制御する。レベルシフタ６は、制御部５からの制御信号のレベルをシフトしてゲートドライバ３に与える。

ゲートドライバ３は、画素アレイ２の複数のゲート線ＧＬを所定時間ずつ順次選択する。ゲートドライバ３は、選択されたゲート線ＧＬを「Ｈ」レベルにして、そのゲート線ＧＬに対応する各ＴＦＴ１１をオンさせる。ソースドライバ８は、各ソース線ＳＬを介して、選択されたゲート線ＧＬに対応する各画素回路１０の記憶ノードＮ１１に、画像信号に応じたレベルの電圧を書込む。画像信号に従って、画素アレイ２に含まれる全画素回路１０の記憶ノードＮ１１に電圧が書き込まれると、画素アレイ２には１枚の画像が表示される。

電源回路９は、液晶表示装置１０１を動作させるための駆動電圧を液晶表示装置１０１に供給する。

図４は、図１に示したＩＣ７のうちのレベルシフタ６に関連する部分を示す回路ブロック図である。図４を参照して、ＩＣ７は、端子Ｔ１〜Ｔ１６と、ＤＬＹ発生回路２０と、ロジック回路２１と、ゲート制御回路２２と、ドライバ２４〜２８と、ＰチャネルＭＯＳトランジスタ３０〜３３と、ＮチャネルＭＯＳトランジスタ３４〜３７とを含む。

端子Ｔ１〜Ｔ５は、タイミングコントローラ４（図１を参照）から、信号ＥＮ，ＤＬＹＳ，ＣＰＶ１，ＣＰＶ２，ＳＴＶをそれぞれ受ける。端子Ｔ６，Ｔ７は、正電圧ＶＯＮおよび負電圧ＶＯＦＦをそれぞれ受ける。端子Ｔ８〜Ｔ１６は、ゲートドライバ３を介して画素アレイ２のうちの選択されたゲート線ＧＬ１〜ＧＬ５に接続される。

ＤＬＹ発生回路２０は、信号ＥＮ，ＤＬＹＳがともに「Ｈ」レベルにされると、信号ＤＬＹを「Ｌ」レベルから「Ｈ」レベルに立ち上げる。信号ＤＬＹが「Ｈ」レベルにされると、ロジック回路２１およびゲート制御回路２２が活性化される。

ロジック回路２１は、信号ＣＰＶ１，ＣＰＶ２，ＳＴＶに基づいて内部制御信号を生成する。ゲート制御回路２２は、ロジック回路２１からの内部制御信号に従って、ドライバ２４〜２８と、ＰチャネルＭＯＳトランジスタ３０〜３３と、ＮチャネルＭＯＳトランジスタ３４〜３７とを制御する。

ドライバ２４〜２８の各々は、ゲート制御回路２２によって制御される。ドライバ２４〜２８の各々は、出力ノードに正電圧ＶＯＮまたは負電圧ＶＯＦＦを出力する。あるいは、ドライバ２４〜２８の各々は、出力ノードをハイ・インピーダンス状態（ＨｉＺ）にする。ドライバ２４〜２８の出力ノードは、端子Ｔ８，Ｔ１１，Ｔ１２，Ｔ１３，Ｔ１６にそれぞれ接続される。ドライバ２４〜２８は、それぞれ、信号ＣＫＶ１，ＣＫＶＢ１，Ｓを出力する。

ＰチャネルＭＯＳ３０〜３３のソースは、端子Ｔ８，Ｔ１１，Ｔ１３，Ｔ１６にそれぞれ接続される。ＰチャネルＭＯＳトランジスタ３０〜３３のドレインは、ＮチャネルＭＯＳトランジスタ３４〜３７のソースにそれぞれ接続される。ＰチャネルＭＯＳトランジスタ３０〜３３の各々のゲートは、ゲート制御回路２２に接続される。ＮチャネルＭＯＳトランジスタ３４〜３７のドレインは、端子Ｔ９，Ｔ１０，Ｔ１４，Ｔ１５にそれぞれ接続される。ＮチャネルＭＯＳトランジスタ３４〜３７の各々のゲートは、ゲート制御回路２２に接続される。

端子Ｔ８，Ｔ１０は、ゲートドライバ３を介して１本のゲート線ＧＬ１に接続される。端子Ｔ９，Ｔ１１は、ゲートドライバ３を介して１本のゲート線ＧＬ２に接続される。端子Ｔ１２は、ゲートドライバ３を介して１本のゲート線ＧＬ３に接続される。端子Ｔ１３，Ｔ１５は、ゲートドライバ３を介して１本のゲート線ＧＬ４に接続される。端子Ｔ１４，Ｔ１６は、ゲートドライバ３を介して１本のゲート線ＧＬ５に接続される。

各ゲート線ＧＬは、直列接続された抵抗素子４４およびキャパシタ４５を含む容量性負荷である。ドライバ２４，２５は、２本のゲート線ＧＬ１，ＧＬ２のうちのいずれか一方のゲート線（たとえばＧＬ１）を正電圧ＶＯＮに充電するとともに、他方のゲート線（この場合はＧＬ２）を負電圧ＶＯＦＦに充電する。

２本のゲート線ＧＬ１,ＧＬ２の電圧を書き換える場合は、ドライバ２４，２５の出力信号ＣＫＶ１，ＣＫＶＢ１をともにＨｉＺにする。さらに、トランジスタ３０，３４をオンさせる、あるいは、トランジスタ３１，３５をオンさせる。２本のゲート線ＧＬ１，ＧＬ２に蓄えられた電荷が２本のゲート線ＧＬ１，ＧＬ２で共有される。これにより、ゲート線ＧＬ１，ＧＬ２の電圧はともに（ＶＯＮ＋ＶＯＦＦ）／２となる。この動作をチャージシェアと称す。チャージシェア動作を行なうことにより、消費電流の低減化を図ることができる。

たとえば、ゲート線ＧＬ１，ＧＬ２がそれぞれ正電圧ＶＯＮおよび負電圧ＶＯＦＦに充電されている場合は、ＰチャネルＭＯＳトランジスタ３１およびＮチャネルＭＯＳトランジスタ３５がオンされる。ゲート線ＧＬ１から、抵抗素子４１、ＮチャネルＭＯＳトランジスタ３５およびＰチャネルＭＯＳトランジスタ３１を介して、ゲート線ＧＬ２に電流が流れる。したがって、ゲート線ＧＬ１，ＧＬ２の電圧はともに（ＶＯＮ＋ＶＯＦＦ）／２となる。

逆に、ゲート線ＧＬ２，ＧＬ１がそれぞれ正電圧ＶＯＮおよび負電圧ＶＯＦＦに充電されている場合は、ＰチャネルＭＯＳトランジスタ３０およびＮチャネルＭＯＳトランジスタ３４がオンされる。これにより、ゲート線ＧＬ２から、抵抗素子４０、ＮチャネルＭＯＳトランジスタ３４、およびＰチャネルＭＯＳトランジスタ３０を介してゲート線ＧＬ１に電流が流れる。したがって、ゲート線ＧＬ１，ＧＬ２の電圧はともに（ＶＯＮ＋ＶＯＦＦ）／２となる。

抵抗素子４０は、端子Ｔ９とゲート線ＧＬ２との間に接続される。抵抗素子４１は、端子Ｔ１０とゲート線ＧＬ１との間に接続される。チャージシェア動作時には、抵抗素子４０，４１により、ゲート線ＧＬ１，ＧＬ２の電圧が（ＶＯＮ＋ＶＯＦＦ）／２になるまでの時間が調整される。

ドライバ２６は、ゲート線ＧＬ３を正電圧ＶＯＮまたは負電圧ＶＯＦＦに充電する。ドライバ２７，２８は、２本のゲート線ＧＬ４，ＧＬ５のうちのいずれか一方のゲート線（たとえばＧＬ４）を正電圧ＶＯＮに充電するとともに、他方のゲート線（この場合はＧＬ５）を負電圧ＶＯＦＦに充電する。

２本のゲート線ＧＬ４,ＧＬ５の電圧を書き換える場合は、ドライバ２７，２８の出力信号ＣＫＶ２，ＣＫＶＢ２をＨｉＺにする。さらに、トランジスタ３２，３６をオンさせる、あるいは、トランジスタ３３，３７をオンさせる。２本のゲート線ＧＬ４，ＧＬ５に蓄えられた電荷が２本のゲート線ＧＬ４，ＧＬ５で共有される。これにより、ゲート線ＧＬ４，ＧＬ５の電圧はともに（ＶＯＮ＋ＶＯＦＦ）／２となる。

抵抗素子４２は、端子Ｔ１４とゲート線ＧＬ５との間に接続される。抵抗素子４３は、端子Ｔ１５とゲート線ＧＬ４との間に接続される。チャージシェア動作時には、抵抗素子４２，４３により、ゲート線ＧＬ４，ＧＬ５の電圧が（ＶＯＮ＋ＶＯＦＦ）／２になるまでの時間が調整される。

図５は、図４に示したＩＣ７の入力と出力の関係を示す図である。図５を参照して、信号ＳＴＶ，ＣＰＶｘ（ただし、ｘは１または２である）がともに「Ｌ」レベルである場合は、信号ＣＫＶｘ，ＣＫＶＢｘはともにＨｉＺとなり、チャージシェア動作がオンされる。

信号ＳＴＶが「Ｌ」レベルにされている場合に、信号ＣＰＶｘが「Ｌ」レベルから「Ｈ」レベルに立ち上げられる。その立ち上りエッジ（前縁）に応答して、信号ＣＫＶｘ，ＣＫＶＢｘの各々はトグル状態にされるとともに、チャージシェア動作がオフされる。

信号ＳＴＶ，ＣＰＶｘがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルである場合は、信号ＣＫＶｘ，ＣＫＶＢｘはそれぞれ負電圧ＶＯＦＦおよび正電圧ＶＯＮにされる。さらにチャージシェア動作がオフされる。

信号ＳＴＶ，ＣＰＶｘがともに「Ｈ」レベルである場合は、信号ＣＫＶｘ，ＣＫＶＢｘはそれぞれ正電圧ＶＯＮおよび負電圧ＶＯＦＦにされる。さらにチャージシェア動作がオフされる。

図６は、図４に示したＩＣ７の入力と出力の関係を示す他の図である。図６を参照して、信号ＳＴＶが「Ｌ」レベルである場合は、信号ＣＰＶ１のレベルに関係なく、信号ＳＴＶＰが負電圧ＶＯＦＦにされる。信号ＳＴＶ，ＣＰＶ１がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルである場合は、信号ＳＴＶＰが正電圧ＶＯＮにされる。信号ＳＴＶ，ＣＰＶ１がともに「Ｈ」レベルである場合は、信号ＳＴＶＰがＨｉＺにされる。

図７（ａ）〜（ｉ）は、図４に示したＩＣ７の動作を示すタイムチャートである。図７（ａ）〜（ｉ）を参照して、初期状態では信号ＳＴＶは「Ｌ」レベルにされ、信号ＣＰＶｘは所定の周期で「Ｈ」レベルおよび「Ｌ」レベルにされる。信号ＣＰＶが「Ｈ」レベルにされる期間は、「Ｌ」レベルにされる期間よりも長い。信号ＥＮ，ＤＬＹは「Ｌ」レベルにされており、信号ＣＫＶｘ，ＣＫＶＢｘ，ＳＴＶＰはともにＨｉＺにされている。

負電圧ＶＯＦＦおよび正電圧ＶＯＮが投入されると、信号ＣＫＶｘ，ＣＫＶＢｘ，ＳＴＶＰはともに負電圧ＶＯＦＦにされる。次に信号ＥＮが「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、信号ＤＬＹが「Ｌ」レベルから「Ｈ」レベルに立ち上げられる。所定の遅延時間Ｔｄ１の経過後に信号ＤＬＹが参照電圧ＶＲＥＦを超えると、信号ＣＫＶｘと信号ＣＫＶＢｘとの間でチャージシェアＣＳが行なわれる。

チャージシェア期間では、ドライバ２４，２５，２７，２８の出力ノードがＨｉＺにされるとともに、トランジスタ３０，３４の対、トランジスタ３１，３５の対、トランジスタ３２，３６の対、またはトランジスタ３３，３７の対がオンされる。これにより、ゲート線ＧＬに蓄えられた電荷が有効に利用され、消費電流が低減される。

次に信号ＣＰＶｘが「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、信号ＣＫＶｘと信号ＣＫＶＢｘとのチャージシェアＣＳが停止される。さらに、信号ＣＫＶｘと信号ＣＫＶＢｘとがトグル状態となり、信号ＣＫＶｘと信号ＣＫＶＢｘとの電圧がそれぞれ正電圧ＶＯＮおよび負電圧ＶＯＦＦとなる。次いで信号ＣＰＶｘが「Ｈ」レベルから「Ｌ」レベルに立ち下げられると、信号ＣＫＶｘと信号ＣＫＶＢｘとの間でチャージシェアＣＳが行なわれ、信号ＣＫＶｘと信号ＣＫＶＢｘがともに（ＶＯＮ＋ＶＯＦＦ）／２となる。

次に信号ＣＰＶｘが「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、信号ＣＫＶｘと信号ＣＫＶＢｘとの間でのチャージシェアＣＳが停止される。さらに、信号ＣＫＶｘと信号ＣＫＶＢｘとがトグル状態となり、信号ＣＫＶｘと信号ＣＫＶＢｘとの電圧が、それぞれ負電圧ＶＯＦＦおよび正電圧ＶＯＮとなる。次いで信号ＣＰＶｘが「Ｈ」レベルから「Ｌ」レベルに立ち下げられると、信号ＣＫＶｘと信号ＣＫＶＢｘとの間でチャージシェアＣＳが行なわれ、信号ＣＫＶｘと信号ＣＫＶＢｘがともに（ＶＯＮ＋ＶＯＦＦ）／２となる。

このような動作が繰り返された後、あるタイミングで信号ＳＴＶ，ＣＰＶｘがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされる。信号ＣＫＶｘ，ＣＫＶＢｘ，ＳＴＶＰがそれぞれ負電圧ＶＯＦＦ、正電圧ＶＯＮ、および正電圧ＶＯＮにされる。次に、信号ＳＴＶ，ＣＰＶｘがともに「Ｈ」レベルにされると、信号ＣＫＶｘ，ＣＫＶＢｘ，ＳＴＶＰがそれぞれ正電圧ＶＯＮ、負電圧ＶＯＦＦ、およびＨｉＺにされる。

図８は、図４に示したレベルシフタの構成のうちのチャージシェアに関する要部の等価回路図である。図８を参照して、端子Ｔ８は、ゲート線ＧＬ１をＩＣ７（ドライバ回路）に電気的に接続するための第１の端子である。端子Ｔ１１は、ゲート線ＧＬ２をＩＣ７に電気的に接続するための第２の端子である。

ドライバ２４は、端子Ｔ８から正電圧ＶＯＮと負電圧ＶＯＦＦとを交互に出力する。ドライバ２５は、端子Ｔ１１から正電圧ＶＯＮと負電圧ＶＯＦＦとを交互に出力する。

ＮチャネルＭＯＳトランジスタ３５のドレインは、抵抗素子４１を介して端子Ｔ８に電気的に接続される。ＰチャネルＭＯＳトランジスタ３１のソースは、端子Ｔ１１に電気的に接続される。ＮチャネルＭＯＳトランジスタ３５のソースは、ＰチャネルＭＯＳトランジスタ３１のドレインに電気的に接続される。

ＮチャネルＭＯＳトランジスタ３４のドレインは、抵抗素子４０を介して端子Ｔ１１に電気的に接続される。ＰチャネルＭＯＳトランジスタ３１のソースは、端子Ｔ１１に電気的に接続される。ＮチャネルＭＯＳトランジスタ３５のソースは、ＰチャネルＭＯＳトランジスタ３１のドレインに電気的に接続される。

ゲート制御回路２２は、信号ＤＲＶ１，ＤＲＶ２，ＤＲＶ３，ＤＲＶ４を出力する。信号ＤＲＶ１，ＤＲＶ３がＮチャネルＭＯＳトランジスタ３５，３４のゲートにそれぞれ入力される。信号ＤＲＶ２，ＤＲＶ４がＰチャネルＭＯＳトランジスタ３１，３０のゲートにそれぞれ入力される。各々のＭＯＳトランジスタは、そのゲートに入力される信号に応答して、オンおよびオフする。さらにゲート制御回路２２は、ドライバ２４，２５を制御する。

ＮチャネルＭＯＳトランジスタ３５は、ボディダイオードＤ１を含む。ボディダイオードＤ１は、ＮチャネルＭＯＳトランジスタ３５のソースからドレインに向けて電流を流すように配置される。言い換えると、ボディダイオードＤ１のアノードがＮチャネルＭＯＳトランジスタ３５のソースに電気的に接続される。ボディダイオードＤ１のカソードがＮチャネルＭＯＳトランジスタ３５のドレインに電気的に接続される。

ＰチャネルＭＯＳトランジスタ３１は、ボディダイオードＤ２を含む。ボディダイオードＤ２は、ＰチャネルＭＯＳトランジスタ３１のドレインからソースに向けて電流を流すように配置される。つまり、ボディダイオードＤ２のアノードがＰチャネルＭＯＳトランジスタ３１のドレインに電気的に接続される。ボディダイオードＤ２のカソードがＰチャネルＭＯＳトランジスタ３１のソースに電気的に接続される。

ＮチャネルＭＯＳトランジスタ３４は、ボディダイオードＤ３を含む。ボディダイオードＤ３のアノードがＮチャネルＭＯＳトランジスタ３４のソースに電気的に接続される。ボディダイオードＤ３のカソードがＮチャネルＭＯＳトランジスタ３４のドレインに電気的に接続される。

ＰチャネルＭＯＳトランジスタ３０は、ボディダイオードＤ４を含む。ボディダイオードＤ４のアノードがＰチャネルＭＯＳトランジスタ３０のドレインに電気的に接続される。ボディダイオードＤ４のカソードがＰチャネルＭＯＳトランジスタ３０のソースに電気的に接続される。

なお、図９およびそれ以後の図の説明のため、図８では、ＮチャネルＭＯＳトランジスタ３５、ＰチャネルＭＯＳトランジスタ３１、ＮチャネルＭＯＳトランジスタ３４、およびＰチャネルＭＯＳトランジスタ３０に、それぞれ参照符号「Ｍ１」，「Ｍ２」，「Ｍ３」，「Ｍ４」が付される。

図９は、図８に示した回路の動作を説明するための波形図である。図８および図９（ａ）〜（ｊ）を参照して、時刻ｔ１から時刻ｔ２までの期間、時刻ｔ３から時刻ｔ４までの期間、および時刻ｔ５から時刻ｔ６までの期間が、チャージシェアＣＳの実行される期間（図７参照）である。時刻ｔ２から時刻ｔ３までの期間は、信号ＣＫＶ１，ＣＫＶＢ１の電圧を、それぞれ負電圧ＶＯＦＦおよび正電圧ＶＯＮに駆動するためのドライブ期間に対応する。時刻ｔ４から時刻ｔ５までの期間は、信号ＣＫＶ１，ＣＫＶＢ１の電圧を、それぞれ正電圧ＶＯＮおよび負電圧ＶＯＦＦに駆動するためのドライブ期間に対応する。

トランジスタＭ２をオンするための信号ＤＲＶ２は、時刻ｔ１以前に既にオンしている。トランジスタＭ２（ＰチャネルＭＯＳトランジスタ３１）は、時刻ｔ１においてオンする。

時刻ｔ２において信号ＤＲＶ２がオフする。これにより、時刻ｔ２においてトランジスタＭ２がオフする。時刻ｔ４から時刻６までの期間においても、上記の方式に従って信号ＤＲＶ２が変化するとともに、トランジスタＭ２がオンおよびオフする。

同じく、トランジスタＭ４（ＰチャネルＭＯＳトランジスタ３０）は、時刻ｔ３においてオンする。一方、トランジスタＭ４をオンするための信号ＤＲＶ２は、時刻ｔ２においてオンする。時刻ｔ４において信号ＤＲＶ４がオフする。これにより、時刻ｔ４においてトランジスタＭ４がオフする。

時刻ｔ１以前において、信号ＣＫＶＢ１の電圧は負電圧ＶＯＦＦである。このときの信号ＤＲＶ２の電圧はトランジスタＭ２をオンさせるための所定電圧（具体的には負電圧ＶＯＦＦ）となっている。ただし、トランジスタＭ２のソースの電圧、すなわち端子Ｔ９の電圧は、トランジスタＭ２のゲートの電圧（負電圧ＶＯＦＦ）と同じである。このため時刻ｔ１以前においてトランジスタＭ２はオフしている。

時刻ｔ１において、信号ＤＲＶ１がオンすることにより、トランジスタＭ１（ＮチャネルＭＯＳトランジスタ３５）がオンする。図８において実線の矢印に示されるように、電流は端子Ｔ８から、トランジスタＭ１、およびトランジスタＭ２のボディダイオードＤ２を通り、端子Ｔ１１に向けて流れる。これにより、端子Ｔ１１の電圧（信号ＣＫＶＢ１の電圧）が上昇する。トランジスタＭ２のソースの電圧は、端子Ｔ１１の電圧とともに上昇する。トランジスタＭ２のソースとゲートとの間の電圧が閾値電圧よりも大きくなる。これによりトランジスタＭ２がオンする。

時刻ｔ１から時刻ｔ２の期間には、トランジスタＭ１，Ｍ２がオンする。この期間にチャージシェアＣＳが実行される。時刻ｔ２において、信号ＣＫＶ１の電圧および信号ＣＫＶＢ１の電圧は、ともに（ＶＯＮ＋ＶＯＦＦ）／２に達する。

時刻ｔ２において、信号ＤＲＶ２がオフする。これによりトランジスタＭ２が時刻ｔ２においてオフする。さらに、時刻ｔ２においてトランジスタＭ１がオフする。ただし、信号ＤＲＶ１は、トランジスタＭ１がオフした後もオン状態のままである。時刻ｔ３において信号ＤＲＶ１がオフする。すなわち、信号ＤＲＶ１は、チャージシェア期間（ｔ１〜ｔ２）にオンされるとともに、そのチャージシェア期間の次のドライブ期間（ｔ２〜ｔ３）においてオンに保たれる。

時刻ｔ２から時刻ｔ５までの期間において、信号ＤＲＶ３，ＤＲＶ４は、信号ＤＲＶ１，ＤＲＶ２と同じように変化する。時刻ｔ２において、信号ＣＫＶ１の電圧は負電圧ＶＯＦＦである。このときの信号ＤＲＶ４の電圧はトランジスタＭ４をオンさせるための所定電圧（具体的には負電圧ＶＯＦＦ）となっている。ただし、トランジスタＭ４のソースの電圧、すなわち端子Ｔ１０の電圧は、トランジスタＭ４のゲートの電圧（負電圧ＶＯＦＦ）と同じである。このため時刻ｔ２から時刻ｔ３の期間においてトランジスタＭ４はオフしている。

時刻ｔ３において、信号ＤＲＶ３がオンすることにより、トランジスタＭ３（ＮチャネルＭＯＳトランジスタ３４）がオンする。図８において破線の矢印に示されるように、電流は端子Ｔ１１からトランジスタＭ３、およびトランジスタＭ４のボディダイオードＤ４を通り、端子Ｔ８に向けて流れる。これにより、端子Ｔ８の電圧（信号ＣＫＶ１の電圧）が上昇する。トランジスタＭ４のソースの電圧が上昇して、トランジスタＭ４のソースとゲートとの間の電圧が閾値電圧よりも大きくなる。これによりトランジスタＭ４がオンする。時刻ｔ４において、信号ＣＫＶ１，ＣＫＶＢ１の電圧がともに（ＶＯＮ＋ＶＯＦＦ）／２となる。

信号ＤＲＶ１〜ＤＲＶ４の上述の変化が、時刻ｔ４以後の期間において繰り返される。したがって時刻ｔ４以後のトランジスタＭ１〜Ｍ４の動作については詳細な説明を繰り返さない。信号ＤＲＶ２は、チャージシェア期間の前のドライブ期間（ｔ４−ｔ５）においてオンされるとともに、そのチャージシェア期間（ｔ５−ｔ６）においてオンに保たれる。また、信号ＤＲＶ１は、チャージシェア期間（ｔ５−ｔ６）の開始時にオンされて、そのチャージシェア期間に続くドライブ期間（時刻ｔ６以後）にオフされる。

図９に示されるタイムチャートにおいて、トランジスタＭ１，Ｍ２にとっての「第１のドライブ期間」は、たとえば時刻ｔ１の直前のドライブ期間、あるいは時刻ｔ４から時刻ｔ５までの期間である。トランジスタＭ３，Ｍ４にとっての「第１のドライブ期間」は、時刻ｔ２から時刻ｔ３までの期間である。「第１のチャージシェア期間」は、上記の「第１のドライブ期間」に続くチャージシェア期間である。「第２のドライブ期間」は「第１のチャージシェア期間」に続く期間である。「第２のチャージシェア期間」は「第２のドライブ期間」に続くチャージシェア期間である。

この実施の形態によれば、ゲート制御回路２２が、チャージシェア期間の開始よりも前にトランジスタＭ２，Ｍ４をオンさせる。一例を示すと、ゲート制御回路２２は、時刻ｔ４から時刻ｔ５までのドライブ期間、および、時刻ｔ５から時刻ｔ６までのチャージシェア期間にわたり、信号ＤＲＶ２をオンさせる。これにより、トランジスタＭ１がオンしてからトランジスタＭ２がオンするまでの遅延時間（ドライブ遅延時間）を小さくすることができる。

ドライブ遅延時間が長くなると、トランジスタＭ２のボディダイオードＤ２に電流が流れる期間が長くなる。このため、ボディダイオードＤ２の電圧降下（ダイオードの順電圧）と、ボディダイオードＤ２に流れる電流と、ボディダイオードＤ２に電流が流れる時間との積によって決定される損失が増える。ドライブ遅延時間を小さくことによって、ボディダイオードＤ２により生じる損失を低減することができる。

さらにこの実施の形態によれば、ゲート制御回路２２が、チャージシェア期間以後もトランジスタＭ１，Ｍ３をオンさせる。一例を示すと、ゲート制御回路２２は、時刻ｔ１から時刻ｔ２までのチャージシェア期間および時刻ｔ２から時刻３までのドライブ期間にわたり、信号ＤＲＶ１をオンさせる。時刻ｔ２において信号ＣＫＶ１の電圧が（ＶＯＮ＋ＶＯＦＦ）／２から負電圧ＶＯＦＦに変化する。トランジスタＭ１をオンさせ続けるとともに、トランジスタＭ２のボディダイオードＤ２によって電流が端子Ｔ９から端子Ｔ１０に向けて逆流するのを防止する。これによって、グリッチ（glitch）の発生を防止することができる。

図１０は、図８に示した構成からトランジスタＭ２，Ｍ４を省略した場合の動作を説明するための波形図である。図１０を参照して、ダイオードＤ２，Ｄ４は、図８に示されたボディダイオードＤ２，Ｄ４にそれぞれ対応する。なお、図８に示されたトランジスタ３０，３１の各々をダイオードに置き換えてもよい。時刻ｔ１〜ｔ４は、図９に示された時刻ｔ１〜ｔ４にそれぞれ対応する。

時刻ｔ１においてトランジスタＭ１がオンする。ダイオードＤ２が導通することにより電流が流れる。これにより信号ＣＫＶ１の電圧が正電圧ＶＯＮから低下するとともに信号ＣＫＶＢ１の電圧が負電圧ＶＯＦＦから上昇する。しかしながら、時刻ｔ２において、信号ＣＫＶ１の電圧と信号ＣＫＶＢ１の電圧とは、いずれも（ＶＯＮ＋ＶＯＦＦ）／２と異なる。信号ＣＫＶ１の電圧と信号ＣＫＶＢ１の電圧との間には、ダイオードＤ２の順方向電圧Ｖｆに等しい電圧差が生じる。さらに、時刻ｔ１から時刻ｔ２までの間に、電流がダイオードＤ２を流れる。このためにダイオードＤ２において損失が発生する。

時刻ｔ３から時刻ｔ４までの期間においては、トランジスタＭ３がオンするとともにダイオードＤ４が導通する。この場合にも、信号ＣＫＶ１の電圧と信号ＣＫＶＢ１の電圧との間には、ダイオードＤ２の順方向電圧Ｖｆに等しい電圧差が生じる。また、ダイオードＤ４において損失が発生する。

一方、図８に示されるように、この実施の形態では、トランジスタＭ１，Ｍ３にトランジスタＭ２，Ｍ４がそれぞれ接続される。図９に示されるように、時刻ｔ１から時刻ｔ２までの間に、トランジスタＭ２がオンする。時刻ｔ３から時刻ｔ４までの間に、トランジスタＭ４がオンする。

トランジスタＭ２，Ｍ４のオン抵抗はダイオードＤ２，Ｄ４の抵抗よりも大幅に低い。したがって、時刻ｔ１から時刻ｔ２の間にトランジスタＭ２において生じる損失を、ダイオードＤ２に電流が流れる場合の損失よりも小さくすることができる。トランジスタＭ２と同じく、トランジスタＭ４に発生する損失を、ダイオードＤ４に電流が流れる場合の損失よりも小さくすることができる。この実施の形態によれば、チャージシェア期間に生じる損失を低減することができる。これにより、液晶表示装置１０１の消費電力を低減することができる。

図１１は、ゲート線を駆動するドライバの出力信号に生じうるグリッチを説明するための波形図である。図１１を参照して、信号ＤＲＶ１，ＤＲＶ２は同時にオンするとともに、同時にオフする。同様に、信号ＤＲＶ３，ＤＲＶ４は同時にオンするとともに、同時にオフする。

チャージシェア期間からドライブ期間に移行するタイミングにおいて信号ＤＲＶ１，Ｄ２（あるいは信号ＤＲＶ３，ＤＲＶ４）が同時にオフとなる期間が発生する。このために、信号ＣＫＶ１，ＣＫＶＢ１にグリッチが発生する。

この実施の形態では、図９に示されるように、ゲート制御回路２２が、チャージシェア期間以後もトランジスタＭ１，Ｍ３をオンさせる。チャージシェア期間からドライブ期間に移行するタイミングにおいて、信号ＤＲＶ１，ＤＲＶ２（あるいは信号ＤＲＶ３，ＤＲＶ４）が同時にオフとなる期間が生じない。したがって、ゲート線を駆動するドライバの出力信号（信号ＣＫＶ１，ＣＫＶＢ１）にグリッチが生じることを防ぐことができる。

なお信号ＤＲＶ２，ＤＲＶ４は、チャージシェア期間の開始よりも前にオンされればよい。図９によれば、信号ＤＲＶ２，ＤＲＶ４は、ドライブ期間の開始とともにオンされる。しかしながら、チャージシェア期間の前のドライブ期間の途中において信号ＤＲＶ２，ＤＲＶ４がオンされてもよい。

同じく信号ＤＲＶ１，ＤＲＶ３は、チャージシェア期間の終了後にオンされればよい。図９によれば、信号ＤＲＶ１，ＤＲＶ３は、ドライブ期間の終了とともにオフされる。しかしながら、チャージシェア期間の後のドライブ期間の途中において信号ＤＲＶ１，ＤＲＶ３がオフされてもよい。

本発明の実施の形態に係る電子機器として液晶表示装置を例示した。ただし、本発明の実施の形態に係る電子機器は液晶表示装置に限定されるものではない。各々が電荷を蓄積できる複数のセルが行列状に配置され、その複数のセルの行ごとにゲート線が配置されている構成であれば、本発明が適用できる。したがって、たとえば有機ＥＬ（Electroluminescence）表示装置用のドライバ回路に本発明を適用することができる。

さらに本発明は、表示装置に適用されるものと限定されず、２つの容量素子の間でチャージシェアを実行するための回路に適用可能である。

今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１ 液晶表示パネル、１ａ 透明基板、２ 画素アレイ、３ ゲートドライバ、４ タイミングコントローラ、５ 制御部、６ レベルシフタ、７ ＩＣ、８ ソースドライバ、９ 電源回路、１０ 画素回路、１１ ＴＦＴ、１２ 液晶セル、２０ 発生回路、２１ ロジック回路、２２ ゲート制御回路、２４〜２８ ドライバ、３０〜３３ ＰチャネルＭＯＳトランジスタ、３４〜３７ ＮチャネルＭＯＳトランジスタ、Ｍ１〜Ｍ４ トランジスタ、４０〜４４ 抵抗素子、４５ キャパシタ、１００ 電子機器、１０１ 液晶表示装置、Ｄ１〜Ｄ４ ボディダイオード（ダイオード）、ＧＬ１〜ＧＬ５ ゲート線、Ｎ１１ 記憶ノード、ＳＬ ソース線、Ｔ１〜Ｔ１６ 端子。

Claims (9)

1. ドライバ回路であって、
   第１の容量性負荷を前記ドライバ回路に電気的に接続するための第１の端子と、
   第２の容量性負荷を前記ドライバ回路に電気的に接続するための第２の端子と、
   前記第１の端子から第１の電圧と第２の電圧とを交互に出力する第１のドライバと、
   前記第２の端子から前記第１の電圧と前記第２の電圧とを交互に出力する第２のドライバと、
   前記第１の端子に電気的に接続されたドレインを有する第１のＮチャネルＭＯＳトランジスタと、
   前記第２の端子に電気的に接続されたソースと、前記第１のＮチャネルＭＯＳトランジスタのソースに電気的に接続されたドレインとを有する第１のＰチャネルＭＯＳトランジスタと、
   前記第１および第２のドライバと、前記第１のＮチャネルＭＯＳトランジスタおよび前記第１のＰチャネルＭＯＳトランジスタとを制御する制御回路とを備え、
   前記制御回路は、第１のドライブ期間に、前記第１のドライバが前記第１の電圧を出力し、前記第２のドライバが前記第２の電圧を出力するように、前記第１および第２のドライバを制御し、
   前記制御回路は、前記第１のドライブ期間に続く第１のチャージシェア期間に、前記第１のＮチャネルＭＯＳトランジスタを駆動するための第１の制御信号をオンし、
   前記制御回路は、前記第１のドライブ期間に、前記第１のＰチャネルＭＯＳトランジスタを駆動するための第２の制御信号をオンして、前記第１のチャージシェア期間の間、前記第２の制御信号をオンに保ち、
   前記第１のチャージシェア期間において、前記第１のドライバの出力および前記第２のドライバの出力は、ハイ・インピーダンス状態であり、
   前記制御回路は、前記第１のチャージシェア期間に続く第２のドライブ期間に、前記第１のドライバが前記第２の電圧を出力し、前記第２のドライバが前記第１の電圧を出力するように、前記第１および第２のドライバを制御する、ドライバ回路。
2. 前記制御回路は、前記第１のチャージシェア期間が終了すると、前記第２の制御信号をオフし、
   前記制御回路は、前記第２のドライブ期間に、前記第１の制御信号をオフする、請求項１に記載のドライバ回路。
3. 前記ドライバ回路は、
   前記第２の端子に電気的に接続されたドレインを有する第２のＮチャネルＭＯＳトランジスタと、
   前記第１の端子に電気的に接続されたソースと、前記第２のＮチャネルＭＯＳトランジスタのソースに電気的に接続されたドレインとを有する第２のＰチャネルＭＯＳトランジスタとをさらに備え、
   前記制御回路は、前記第２のドライブ期間に続く第２のチャージシェア期間に、前記第２のＮチャネルＭＯＳトランジスタを駆動するための第３の制御信号をオンし、
   前記制御回路は、前記第２のドライブ期間において、前記第２のＰチャネルＭＯＳトランジスタを駆動するための第４の制御信号をオンし、
   前記第２のチャージシェア期間において、前記第１のドライバの出力および前記第２のドライバの出力は、ハイ・インピーダンス状態であり、
   前記制御回路は、前記第２のチャージシェア期間が終了すると、前記第３の制御信号をオフし、
   前記制御回路は、前記第２のチャージシェア期間に続く第３のドライブ期間において、前記第４の制御信号をオフする、請求項１または２に記載のドライバ回路。
4. 前記第１および第２の容量性負荷の各々は、表示パネルを構成する画素回路に電気的に接続されるゲート線である、請求項１から３のいずれか１項に記載のドライバ回路。
5. 前記表示パネルは、液晶表示パネルであり、
   前記画素回路は、液晶セルを含む、請求項４に記載のドライバ回路。
6. 複数の画素回路および、前記複数の画素回路にそれぞれ対応して配置された複数のゲート線を含む表示パネルと、
   前記複数のゲート線を駆動するためのドライバ回路とを備え、
   前記ドライバ回路は、
   前記複数のゲート線のうちの第１のゲート線に電気的に接続される第１の端子と、
   前記複数のゲート線のうちの第２のゲート線に電気的に接続される第２の端子と、
   前記第１の端子から第１の電圧と第２の電圧とを交互に出力する第１のドライバと、
   前記第２の端子から前記第１の電圧と前記第２の電圧とを交互に出力する第２のドライバと、
   前記第１の端子に電気的に接続されたドレインを有するＮチャネルＭＯＳトランジスタと、
   前記第２の端子に電気的に接続されたソースと、前記ＮチャネルＭＯＳトランジスタのソースに電気的に接続されたドレインとを有するＰチャネルＭＯＳトランジスタと、
   前記第１および第２のドライバと、前記ＮチャネルＭＯＳトランジスタおよび前記ＰチャネルＭＯＳトランジスタとを制御する制御回路とを含み、
   前記制御回路は、第１のドライブ期間に、前記第１のドライバが前記第１の電圧を出力し、前記第２のドライバが前記第２の電圧を出力するように、前記第１および第２のドライバを制御し、
   前記制御回路は、前記第１のドライブ期間に続く第１のチャージシェア期間に、前記ＮチャネルＭＯＳトランジスタを駆動するための第１の制御信号をオンし、
   前記制御回路は、前記第１のドライブ期間に、前記ＰチャネルＭＯＳトランジスタを駆動するための第２の制御信号をオンして、前記第１のチャージシェア期間の間、前記第２の制御信号をオンに保ち、
   前記第１のチャージシェア期間において、前記第１のドライバの出力および前記第２のドライバの出力は、ハイ・インピーダンス状態であり、
   前記制御回路は、前記第１のチャージシェア期間に続く第２のドライブ期間に、前記第１のドライバが前記第２の電圧を出力し、前記第２のドライバが前記第１の電圧を出力するように、前記第１および第２のドライバを制御する、表示装置。
7. 前記表示パネルは、液晶表示パネルであり、
   前記画素回路は、液晶セルを含む、請求項６に記載の表示装置。
8. 表示装置と、
   前記表示装置に駆動電圧を供給するための電源回路とを備え、
   前記表示装置は、
   複数の画素回路および、前記複数の画素回路にそれぞれ対応して配置された複数のゲート線を含む表示パネルと、
   前記複数のゲート線を駆動するためのドライバ回路とを含み、
   前記ドライバ回路は、
   第１の画素回路に電気的に接続される第１の端子と、
   第２の画素回路に電気的に接続される第２の端子と、
   前記第１の端子から第１の電圧と第２の電圧とを交互に出力する第１のドライバと、
   前記第２の端子から前記第１の電圧と前記第２の電圧とを交互に出力する第２のドライバと、
   前記第１の端子に電気的に接続されたドレインを有するＮチャネルＭＯＳトランジスタと、
   前記第２の端子に接続されたソースと、前記ＮチャネルＭＯＳトランジスタのソース電気的に接続されたドレインとを有するＰチャネルＭＯＳトランジスタと、
   前記第１および第２のドライバと、前記ＮチャネルＭＯＳトランジスタおよび前記ＰチャネルＭＯＳトランジスタとを制御する制御回路とを含み、
   前記制御回路は、第１のドライブ期間に、前記第１のドライバが前記第１の電圧を出力し、前記第２のドライバが前記第２の電圧を出力するように、前記第１および第２のドライバを制御し、
   前記制御回路は、前記第１のドライブ期間に続く第１のチャージシェア期間に、前記ＮチャネルＭＯＳトランジスタを駆動するための第１の制御信号をオンし、
   前記制御回路は、前記第１のドライブ期間に、前記ＰチャネルＭＯＳトランジスタを駆動するための第２の制御信号をオンして、前記第１のチャージシェア期間の間、前記第２の制御信号をオンに保ち、
   前記第１のチャージシェア期間において、前記第１のドライバの出力および前記第２のドライバの出力は、ハイ・インピーダンス状態であり、
   前記制御回路は、前記第１のチャージシェア期間に続く第２のドライブ期間に、前記第１のドライバが前記第２の電圧を出力し、前記第２のドライバが前記第１の電圧を出力するように、前記第１および第２のドライバを制御する、電子機器。
9. 前記表示パネルは、液晶表示パネルであり、
   前記画素回路は、液晶セルを含む、請求項８に記載の電子機器。

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