JP5997958B2 - 表示装置及びアレイ基板 - Google Patents

Description

本発明の実施形態は、液晶表示装置に関する。

液晶表示装置は、軽量、薄型、低消費電力などの特徴を生かして、パーソナルコンピュータなどのＯＡ機器やテレビなどの表示装置として各種分野で利用されている。近年では、液晶表示装置は、携帯電話やＰＤＡ（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）などの携帯情報端末機器、カーナビゲーション装置、ゲーム機などの表示装置としても利用されている。

このような液晶表示装置を製造する過程においては、静電気対策が不可欠である。例えば、製造過程で発生した静電気や外部から侵入した静電気により、アクティブエリア内の各種配線やスイッチング素子などにダメージを与えるおそれがある。このような静電気に対する耐性を向上するための手法が種々検討されている。

例えば、各画素は、薄膜トランジスタに備えられたポリシリコン半導体層とは別に、ダミーポリシリコン半導体層を備えた構成が提案されている。ゲート電極配線は、ゲート絶縁膜を介してポリシリコン半導体層及びダミーポリシリコン半導体層に重なっている。このような構成において、ゲート電極配線を形成するまでの過程では、基板をテーブルの上に置いたとき、ポリシリコン半導体層とテーブルとの間に形成される容量をＣａとし、ゲート絶縁膜を介してポリシリコン半導体層とゲート電極配線との間に形成される容量をＣｂとし、ダミーポリシリコン半導体層とテーブルとの間に形成される容量をＣｃとし、ゲート絶縁膜を介してダミーポリシリコン半導体層とゲート電極配線との間に形成される容量をＣｄとしたとき、ダミーポリシリコン半導体層は、Ｃａ／（Ｃａ＋Ｃｂ）＜Ｃｃ／（Ｃｃ＋Ｃｄ）なる関係を満たすように形成されている。このような構成によれば、ポリシリコン半導体層とゲート電極配線との間のゲート絶縁膜にかかる電圧よりも、ダミーポリシリコン半導体層とゲート電極配線との間のゲート絶縁膜にかかる電圧の方が大きくなる。このため、仮に静電気破壊が起こるほどの電荷がポリシリコン半導体層及びダミーポリシリコン半導体層とゲート電極配線との間のゲート絶縁膜に蓄積された場合であっても、ダミーポリシリコン半導体層とゲート電極配線との間のゲート絶縁膜が優先的に絶縁破壊され、ポリシリコン半導体層を具備した薄膜トランジスタが保護される。

ところで、近年の液晶表示装置においては、高精細化及び高開口率化の要望が高まっており、各画素にダミーポリシリコン半導体層を配置するスペースの確保が困難となっている。

特開２００５−６４３３８号公報

本実施形態の目的は、静電気不良を抑制することが可能な液晶表示装置を提供することにある。

本実施形態によれば、
絶縁基板と、前記絶縁基板上において画像を表示するアクティブエリアに位置し島状に形成された第１半導体層と、前記絶縁基板上において前記アクティブエリアの外に位置し島状に形成された第２半導体層と、前記第１半導体層及び前記第２半導体層を覆う第１絶縁膜と、前記第１絶縁膜上に形成され第１方向に延出したゲート配線であって前記第１半導体層と交差する位置のゲート電極及び前記第２半導体層と交差する位置の交差部を含むゲート配線と、前記ゲート配線を覆う第２絶縁膜と、前記第２絶縁膜上に形成され第１方向と交差する第２方向に延出し前記第１半導体層とコンタクトしたソース電極を含むソース配線と、前記第２絶縁膜上に形成され前記ソース配線から離間し前記第１半導体層とコンタクトしたドレイン電極と、前記ドレイン電極と電気的に接続された画素電極と、を備えた第１基板と、前記第１基板に対向して配置された第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、を備えたことを特徴とする液晶表示装置が提供される。

図１は、本実施形態の液晶表示装置を構成する液晶表示パネルの構成及び等価回路を概略的に示す図である。 図２は、図１に示した液晶表示パネルの一画素におけるスイッチング素子を含む断面構造を概略的に示す図である。 図３は、図２に示したアレイ基板上のゲート配線及びこのゲート配線と交差する半導体層ＳＣ２のレイアウトの一例を示す図である。 図４は、図３に示したレイアウトのうち、Ａ−Ｂに沿ったアレイ基板の断面構造を示す図である。 図５は、ゲート配線を形成済みの処理基板を支持台上に載置した状態を模式的に示す図である。 図６は、ゲート配線を形成済みの処理基板を支持部材で支持した状態を模式的に示す図である。 図７は、本実施形態の半導体層ＳＣ２を備えた処理基板を支持部材で支持した状態を模式的に示す図である。 図８は、図２に示したアレイ基板上のゲート配線及びこのゲート配線と交差する半導体層ＳＣ２の他のレイアウトを示す図である。 図９は、図２に示したアレイ基板上のゲート配線及びこのゲート配線と交差する半導体層ＳＣ２の他のレイアウトを示す図である。 図１０は、図２に示したアレイ基板上のゲート配線及びこのゲート配線と交差する半導体層ＳＣ２の他のレイアウトを示す図である。

以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。

図１は、本実施形態の液晶表示装置を構成する液晶表示パネルＬＰＮの構成及び等価回路を概略的に示す図である。

すなわち、液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルＬＰＮを備えている。液晶表示パネルＬＰＮは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに対向して配置された第２基板である対向基板ＣＴと、これらのアレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えている。このような液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを備えている。このアクティブエリアＡＣＴは、ｍ×ｎ個のマトリクス状に配置された複数の画素ＰＸによって構成されている（但し、ｍ及びｎは正の整数である）。

アレイ基板ＡＲは、アクティブエリアＡＣＴにおいて、第１方向Ｘに沿ってそれぞれ延出した複数のゲート配線Ｇ（Ｇ１〜Ｇｎ）及び補助容量線Ｃ（Ｃ１〜Ｃｎ）、第１方向Ｘに交差する第２方向Ｙに沿ってそれぞれ延出した複数のソース配線Ｓ（Ｓ１〜Ｓｍ）、各画素ＰＸにおいてゲート配線Ｇ及びソース配線Ｓと電気的に接続されたスイッチング素子ＳＷ、各画素ＰＸにおいてスイッチング素子ＳＷに電気的に接続された画素電極ＰＥ、画素電極ＰＥと液晶層ＬＱを介して向かい合う共通電極ＣＥなどを備えている。

画素電極ＰＥは、各画素ＰＸにおいて島状に形成されている。共通電極ＣＥは、複数の画素ＰＸに亘って共通に形成されている。

各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、ゲートドライバＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、ソースドライバＳＤに接続されている。各補助容量線Ｃは、アクティブエリアＡＣＴの外側に引き出され、補助容量電圧が供給される電圧印加部ＶＣＳと電気的に接続されている。共通電極ＣＥは、コモン電圧が供給される給電部ＶＳと電気的に接続されている。ゲートドライバＧＤ及びソースドライバＳＤは、例えばその少なくとも一部がアクティブエリアの外側に位置するアレイ基板ＡＲに形成され、駆動ＩＣチップ２と接続されている。図示した例では、液晶表示パネルＬＰＮを駆動するのに必要な信号源としての駆動ＩＣチップ２は、液晶表示パネルＬＰＮのアクティブエリアＡＣＴの外側において、アレイ基板ＡＲに実装されている。

図示した例の液晶表示パネルＬＰＮは、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｅｎｄ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｅｄ）モードなどの主として縦電界を利用するモードや、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードなどの主として横電界を利用するモードなどを適用可能に構成されている。例えば、縦電界を利用するモードでは、画素電極ＰＥがアレイ基板ＡＲに備えられる一方で、共通電極ＣＥが対向基板ＣＴに備えられている。また、横電界を利用するモードでは、画素電極ＰＥ及び共通電極ＣＥの双方がアレイ基板ＡＲに備えられている。

以下に、ＦＦＳモードを適用した液晶表示装置を例に、液晶表示パネルＬＰＮの構造について説明する。

図２は、図１に示した液晶表示パネルＬＰＮの一画素におけるスイッチング素子ＳＷを含む断面構造を概略的に示す図である。

すなわち、アレイ基板ＡＲは、ガラス基板などの光透過性を有する第１絶縁基板１０を用いて形成されている。このアレイ基板ＡＲは、第１絶縁基板１０の対向基板ＣＴに対向する側にスイッチング素子ＳＷ、共通電極ＣＥ、画素電極ＰＥ、第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、第４絶縁膜１４、第１配向膜ＡＬ１などを備えている。

ここに示したスイッチング素子ＳＷは、例えば薄膜トランジスタ（ＴＦＴ）である。このスイッチング素子ＳＷは、トップゲート型あるいはボトムゲート型のいずれであっても良いが、図示した例では、トップゲート型を採用している。

すなわち、スイッチング素子ＳＷは、第１絶縁基板１０の上に配置された半導体層ＳＣ１を備えている。この半導体層ＳＣ１は、例えば、ポリシリコンによって形成されている。なお、第１絶縁基板１０と半導体層ＳＣ１との間に絶縁膜であるアンダーコート層が介在していても良い。この半導体層ＳＣ１は、第１絶縁膜１１によって覆われている。また、この第１絶縁膜１１は、第１絶縁基板１０の上にも配置されている。

スイッチング素子ＳＷのゲート電極ＷＧは、第１絶縁膜１１の上に形成され、半導体層ＳＣ１の直上に位置している。このゲート電極ＷＧは、ゲート配線Ｇの一部である。このようなゲート電極ＷＧを含むゲート配線Ｇは、第２絶縁膜１２によって覆われている。また、この第２絶縁膜１２は、第１絶縁膜１１の上にも配置されている。

スイッチング素子ＳＷのソース電極ＷＳ及びドレイン電極ＷＤや、ソース配線Ｓは、第２絶縁膜１２の上に形成されている。ソース電極ＷＳは、ソース配線Ｓの一部である。ドレイン電極ＷＤは、ソース配線Ｓから離間している。これらのソース電極ＷＳ及びドレイン電極ＷＤは、それぞれ第１絶縁膜１１及び第２絶縁膜１２を貫通するコンタクトホールを通して半導体層ＳＣ１にコンタクトしている。このようなソース電極ＷＳを含むソース配線Ｓ及びドレイン電極ＷＤは、第３絶縁膜１３によって覆われている。この第３絶縁膜１３は、第２絶縁膜１２の上にも配置されている。この第３絶縁膜１３には、ドレイン電極ＷＤまで貫通した第１コンタクトホールＣＨ１が形成されている。

共通電極ＣＥは、第３絶縁膜１３の上に形成されている。なお、この共通電極ＣＥは、第３絶縁膜１３に形成された第１コンタクトホールＣＨ１には延出していない。このような共通電極ＣＥは、透明な導電材料、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などによって形成されている。この共通電極ＣＥの上には、第４絶縁膜１４が配置されている。この第４絶縁膜１４には、ドレイン電極ＷＤまで貫通した第２コンタクトホールＣＨ２が形成されている。

画素電極ＰＥは、第４絶縁膜１４の上に形成され、共通電極ＣＥと向かい合っている。より具体的には、画素電極ＰＥは、第１コンタクトホールＣＨ１及び第２コンタクトホールＣＨ２を介してスイッチング素子ＳＷのドレイン電極ＷＤに電気的に接続されている。このような画素電極ＰＥは、透明な導電材料、例えば、ＩＴＯやＩＺＯなどによって形成されている。この画素電極ＰＥには、共通電極ＣＥと対向するスリットＳＬが形成されている。このような画素電極ＰＥは、第１配向膜ＡＬ１によって覆われている。

一方、対向基板ＣＴは、ガラス基板などの光透過性を有する第２絶縁基板３０を用いて形成されている。この対向基板ＣＴは、第２絶縁基板３０のアレイ基板ＡＲに対向する側に、ブラックマトリクス３１、カラーフィルタ３２、オーバーコート層３３、第２配向膜ＡＬ２などを備えている。

ブラックマトリクス３１は、各画素ＰＸを区画し、開口部ＡＰを形成するものであって、アレイ基板ＡＲに設けられたゲート配線Ｇやソース配線Ｓ、さらにはスイッチング素子ＳＷなどの配線部に対向している。カラーフィルタ３２は、開口部ＡＰに形成され、ブラックマトリクス３１の上にも延在している。オーバーコート層３３は、カラーフィルタ３２を覆っている。このオーバーコート層３３は、ブラックマトリクス３１やカラーフィルタ３２の表面の凹凸を平坦化する。このオーバーコート層３３の表面は、第２配向膜ＡＬ２によって覆われている。

上述したようなアレイ基板ＡＲと対向基板ＣＴとは、第１配向膜ＡＬ１及び第２配向膜ＡＬ２が向かい合うように配置されている。このとき、アレイ基板ＡＲと対向基板ＣＴの間には、一方の基板に形成された柱状スペーサにより、所定のセルギャップが形成される。アレイ基板ＡＲと対向基板ＣＴとは、セルギャップが形成された状態でシール材によって貼り合わせられている。液晶層ＬＱは、これらのアレイ基板ＡＲの第１配向膜ＡＬ１と対向基板ＣＴの第２配向膜ＡＬ２との間に形成されたセルギャップに封入された液晶分子を含む液晶組成物によって構成されている。

アレイ基板ＡＲの外面すなわち第１絶縁基板１０の外面１０Ｂには、第１偏光板ＰＬ１を含む第１光学素子ＯＤ１が配置されている。また、対向基板ＣＴの外面すなわち第２絶縁基板３０の外面３０Ｂには、第２偏光板ＰＬ２を含む第２光学素子ＯＤ２が配置されている。

ここで、アクティブエリアＡＣＴから引き出されゲートドライバＧＤに接続されたゲート配線Ｇについて、より具体的に説明する。

図３は、図２に示したアレイ基板ＡＲ上のゲート配線Ｇ及びこのゲート配線Ｇと交差する半導体層のレイアウトの一例を示す図である。なお、ここでは、隣接する２本の補助容量線Ｃの間に位置するゲート配線Ｇに着目し、説明に必要な構成のみを図示している。

アクティブエリアＡＣＴには、各画素ＰＸのスイッチング素子ＳＷに対応して半導体層ＳＣ１が配置されている。この半導体層ＳＣ１のそれぞれは、島状に形成されている。アクティブエリアＡＣＴの外側には、半導体層ＳＣ２が配置されている。この半導体層ＳＣ２は、半導体層ＳＣ１から離間しており、島状に形成されている。このような半導体層ＳＣ２は、アクティブエリアＡＣＴの外側に位置するゲートドライバＧＤとアクティブエリアＡＣＴとの間に位置している。

ゲート配線Ｇ及び補助容量線Ｃは、それぞれ第１方向Ｘに沿って延出している。補助容量線Ｃは、各半導体層ＳＣ１の一部と重なる位置に配置され、各画素ＰＸにおいて表示に必要な容量を形成している。ゲート配線Ｇは、アクティブエリアＡＣＴにおいて、半導体層ＳＣ１と交差する位置にゲート電極ＷＧを含んでいる。図示した例では、ゲート配線Ｇは、各々のスイッチング素子ＳＷにおいて、第２方向Ｙに延出した半導体層ＳＣ１と２箇所で交差しており、それぞれの部分がゲート電極ＷＧに相当する。また、このゲート配線Ｇは、アクティブエリアＡＣＴの外側において、半導体層ＳＣ２と交差する交差部ＣＲを含んでいる。

図示した例では、ゲート配線Ｇが直接ゲートドライバＧＤに接続されているが、この例に限定されず、ゲート配線Ｇがソース配線と同一層の導電層を介してゲートドライバＧＤに電気的に接続されていても良い。

図示した半導体層ＳＣ２について、より具体的に説明する。すなわち、半導体層ＳＣ２は、ゲート配線Ｇと交差する細線部ＳＣＡと、この細線部ＳＣＡに繋がった拡幅部ＳＣＢと、を備えている。細線部ＳＣＡは、第１方向Ｘに沿って直線的に延出したゲート配線Ｇに対して、第２方向Ｙに沿って延出し、ゲート配線Ｇと交差している。拡幅部ＳＣＢは、ゲート配線Ｇと補助容量線Ｃとの間の第１方向Ｘに延びた横長のスペースに配置されている。拡幅部ＳＣＢの幅は、細線部ＳＣＡの幅よりも拡幅されている。このような拡幅部ＳＣＢの面積は、細線部ＳＣＡの面積よりも大きい。

なお、図中に破線で示したソース配線Ｓは、第２方向Ｙに沿って延出している。図示した例では、ソース配線Ｓは、半導体層ＳＣ１と重なる位置に配置されており、スイッチング素子ＳＷのゲート電極ＷＧにも重なっている。

図４は、図３に示したレイアウトのうち、Ａ−Ｂに沿ったアレイ基板ＡＲの断面構造を示す図である。

半導体層ＳＣ１及び半導体層ＳＣ２は、第１絶縁基板１０の上にそれぞれ形成され、第１絶縁膜１１によって覆われている。つまり、半導体層ＳＣ１及び半導体層ＳＣ２は、同一層に形成されている。これらの半導体層ＳＣ１及び半導体層ＳＣ２は、同一材料すなわちいずれもポリシリコンによって形成されている。

交差部ＣＲ及びゲート電極ＷＧを含むゲート配線Ｇは、第１絶縁膜１１の上に形成され、第２絶縁膜１２によって覆われている。交差部ＣＲは、第１絶縁膜１１を介して半導体層ＳＣ２の細線部ＳＣＡと対向している。ゲート電極ＷＧは、第１絶縁膜１１を介して半導体層ＳＣ１と対向している。補助容量線Ｃは、第１絶縁膜１１の上に形成され、第２絶縁膜１２によって覆われている。補助容量線Ｃは、第１絶縁膜１１を介して半導体層ＳＣ１と対向している。図示しないが、ソース配線やドレイン電極は、上記の通り、第２絶縁膜１２の上に形成される。

本実施形態で説明した半導体層ＳＣ２は、スイッチング素子ＳＷの静電気破壊を抑制するためのダミーパターンとして機能する。つまり、この半導体層ＳＣ２は、アレイ基板ＡＲの製造過程で蓄積した電荷に起因した静電気破壊をアクティブエリアＡＣＴの外側に誘導するものである。この点について、以下のモデルを参照しながら説明する。

図５は、ゲート配線Ｇを形成済みの処理基板ＳＵＢを支持台Ｔ上に載置した状態を模式的に示す図である。

第１絶縁基板１０の上に半導体層ＳＣ１、第１絶縁膜１１、ゲート配線Ｇ、及び、第２絶縁膜１２を備えた処理基板ＳＵＢは、その略全面が導体からなる支持台Ｔの上に位置している。このような状態では、外部からゲート配線Ｇに飛び込んだ電荷の影響でゲート配線Ｇに電圧Ｖがかかったとしても、第１絶縁基板１０の上に形成された半導体層ＳＣ１の全体で電荷がバランスよく分配されるため、半導体層ＳＣ１とゲート配線Ｇとの間の絶縁破壊は防止される。

図６は、ゲート配線Ｇを形成済みの処理基板ＳＵＢを支持部材Ｐで支持した状態を模式的に示す図である。

アレイ基板ＡＲの製造過程で、例えば処理基板ＳＵＢを移送する際などには、処理基板ＳＵＢを持ち上げるために支持ピンなどの支持部材Ｐで、処理基板ＳＵＢを支持することがある。このような支持部材Ｐと処理基板ＳＵＢとの接触面積は、支持台Ｔと処理基板ＳＵＢとの接触面積よりもはるかに小さい。

このような状態で、ゲート配線Ｇに電圧Ｖがかかった場合、第１絶縁膜１１にかかる電圧Ｖ１１は、Ｃａ／（Ｃａ＋Ｃｂ）に示した容量配分に従い分配される。ここで、Ｃａは半導体層ＳＣ１と支持部材Ｐとの間に形成される寄生容量であり、Ｃｂは第１絶縁膜１１を介して半導体層ＳＣ１とゲート配線Ｇとの間に形成されるクロス容量である。つまり、処理基板ＳＵＢに飛び込んだ電荷は、支持部材Ｐによって支持されている領域に集中してしまう。このとき、支持部材Ｐによって支持されている領域内での寄生容量Ｃａが大きく、また、クロス容量Ｃｂが小さい条件では、一部の半導体層ＳＣ１とゲート配線Ｇとの間の電位差が大きくなり、絶縁破壊が発生しやすくなる。

支持部材Ｐがアクティブエリアの中央部に相当する領域で処理基板ＳＵＢを支持した場合、支持部材Ｐによって支持されている領域には、複数の画素に対応して半導体層ＳＣ１が配置されているため、ゲート配線Ｇに飛び込んだ電荷は多くの半導体層ＳＣ１とゲート配線Ｇとの間でバランスよく分配されるため、静電気破壊は発生しにくい。

しかしながら、支持部材Ｐがアクティブエリアの周辺部に相当する領域で処理基板ＳＵＢを支持した場合には、支持部材Ｐによって支持されている領域に位置する半導体層ＳＣ１は、アクティブエリア内の周辺部に位置する極一部の画素に対応して配置されたもののみとなる。このため、ゲート配線Ｇに飛び込んだ電荷は、極一部の半導体層ＳＣ１とゲート配線Ｇとの間に集中し、静電気破壊が発生しやすい。つまり、アクティブエリアの周辺部において、静電気破壊に起因した断線やスイッチング素子の特性異常により、点欠陥などの表示不良を発生しやすい。

図７は、本実施形態の半導体層ＳＣ２を備えた処理基板ＳＵＢを支持部材Ｐで支持した状態を拡大した図である。

本実施形態においては、処理基板ＳＵＢは、アクティブエリアの外側にダミーパターンとして半導体層ＳＣ２を備えている。

支持部材Ｐがアクティブエリアの周辺部に相当する領域で処理基板ＳＵＢを支持した場合、図示した例では、支持部材Ｐによって支持されている領域には、アクティブエリア内に位置する半導体層ＳＣ１の他に、アクティブエリア外に位置する半導体層ＳＣ２が存在している。つまり、支持部材Ｐがアクティブエリアの中央部に相当する領域で処理基板ＳＵＢを支持した場合と同様に、支持部材Ｐによって支持されている領域には、複数の半導体層ＳＣ１及び半導体層ＳＣ２が位置しているため、ゲート配線Ｇに飛び込んだ電荷は半導体層ＳＣ１とゲート配線Ｇとの間及び半導体層ＳＣ２とゲート配線Ｇとの間で分配され、静電気破壊の発生を抑制することが可能となる。

また、図示したように、半導体層ＳＣ２と支持部材Ｐとの間に形成される寄生容量をＣｃとし、第１絶縁膜１１を介して半導体層ＳＣ２とゲート配線Ｇとの間に形成されるクロス容量をＣｄとすると、ゲート配線Ｇに電圧Ｖがかかった場合、半導体層ＳＣ２とゲート配線Ｇとの間の第１絶縁膜１１にかかる電圧Ｖ１１は、Ｃｃ／（Ｃｃ＋Ｃｄ）に示した容量配分に従い分配される。

このとき、半導体層ＳＣ２は、Ｃａ／（Ｃａ＋Ｃｂ）＜Ｃｃ／（Ｃｃ＋Ｃｄ）の関係を満たすように形成されている。例えば、アクティブエリア外の寄生容量Ｃｃはアクティブエリア内の寄生容量Ｃａより大きく（つまり、半導体層ＳＣ２の設置面積が半導体層ＳＣ１の設置面積より大きく）設定されている。また、アクティブエリア外のクロス容量Ｃｄはアクティブエリア内のクロス容量Ｃｂより小さく（つまり、半導体層ＳＣ２のうち交差部ＣＲと対向する領域の面積が半導体層ＳＣ１のうちゲート電極ＷＧと対向する領域の面積より小さく）設定されている。いずれにしても、上記したような容量分配比の大小関係を満たすことが重要である。

ゲート配線Ｇにより多くの電荷が飛び込んだ場合には、ゲート配線Ｇに高い電圧Ｖがかかった状態となるが、この場合、上記の容量分配比の大小関係を満たすように形成された半導体層ＳＣ２により、半導体層ＳＣ２とゲート配線Ｇとの間での静電気破壊が誘導され、蓄積した電荷が消費される。つまり、静電気破壊が発生するとしても、そのような静電気破壊は、アクティブエリア外で発生することになる。これにより、アクティブエリア内での静電気破壊の発生、すなわち、半導体層ＳＣ１とゲート配線Ｇとの間での静電気破壊の発生を抑制することが可能となる。

したがって、アクティブエリア内の周辺部における静電気破壊に起因した断線やスイッチング素子の特性異常の発生を抑制することが可能となり、点欠陥などの表示不良の発生を抑制することが可能となる。したがって、静電気破壊に起因した製造歩留まりの低下を抑制することが可能となる。

本実施形態の半導体層ＳＣ２の形状については、図３に示した例に限定されるものではない。半導体層ＳＣ２は、アクティブエリア外であって、しかも、アクティブエリアに近い位置にあるスペースを利用して配置され、その形状はスペースの形状に合わせて設定することができる。以下に、半導体層ＳＣ２の他の形状について、いくつかの例を示す。なお、他の構成については、図３に示した例と同一構成であり、同一の参照符号を付して詳細な説明を省略する。

図８は、図２に示したアレイ基板ＡＲ上のゲート配線Ｇ及びこのゲート配線Ｇと交差する半導体層ＳＣ２の他のレイアウトを示す図である。

半導体層ＳＣ２において、ゲート配線Ｇと交差する細線部ＳＣＡは、第２方向Ｙに沿って延出している。細線部ＳＣＡに繋がった拡幅部ＳＣＢは、ゲート配線Ｇと補助容量線Ｃとの間の第２方向Ｙに延びた縦長のスペースに配置されている。この拡幅部ＳＣＢは、第１方向Ｘに沿った長さよりも第２方向Ｙに沿った長さの方が長い長方形状であり、その面積は、細線部ＳＣＡの面積よりも大きい。

図９は、図２に示したアレイ基板ＡＲ上のゲート配線Ｇ及びこのゲート配線Ｇと交差する半導体層ＳＣ２の他のレイアウトを示す図である。

半導体層ＳＣ２は、細線部ＳＣＡと、この細線部ＳＣＡを挟んだ両側にそれぞれ拡幅部ＳＣＢ１及びＳＣＢ２とを備えている。細線部ＳＣＡは、第２方向Ｙに沿って延出し、ゲート配線Ｇと交差している。拡幅部ＳＣＢ１は、ゲート配線Ｇと補助容量線Ｃ１との間のスペースに配置されている。この拡幅部ＳＣＢ１は、細線部ＳＣＡの一端側に繋がっている。拡幅部ＳＣＢ２は、ゲート配線Ｇと補助容量線Ｃ２との間のスペースに配置されている。この拡幅部ＳＣＢ２は、細線部ＳＣＡの他端側に繋がっている。これらの拡幅部ＳＣＢ１及びＳＣＢ２は、いずれも第２方向Ｙに沿った長さよりも第１方向Ｘに沿った長さの方が長い長方形状であり、これらの面積は、細線部ＳＣＡの面積よりも大きい。

図１０は、図２に示したアレイ基板ＡＲ上のゲート配線Ｇ及びこのゲート配線Ｇと交差する半導体層ＳＣ２の他のレイアウトを示す図である。

図１０に示した例は、図３に示した例と比較して、半導体層ＳＣ２の形状が異なるとともに、ゲート配線Ｇがソース配線と同一層の導電層ＣＤを介してゲートドライバＧＤに電気的に接続されている点で相違している。

半導体層ＳＣ２において、細線部ＳＣＡは、第１方向Ｘに沿って延出した部分と、第２方向Ｙに沿って延出しゲート配線Ｇと交差する部分とを有し、Ｌ字形に形成されている。細線部ＳＣＡに繋がった拡幅部ＳＣＢは、ゲート配線ＧとゲートドライバＧＤとの間のスペースに配置されている。この拡幅部ＳＣＢは、第１方向Ｘに沿った長さよりも第２方向Ｙに沿った長さの方が長い縦長の長方形状であり、その面積は、細線部ＳＣＡの面積よりも大きい。

導電層ＣＤは、ゲート配線ＧとコンタクトするとともにゲートドライバＧＤに接続される。但し、導電層ＣＤは、ソース配線と同一過程で形成されるため、上記したような静電気対策が必要なゲート配線Ｇを形成済みの処理基板ＳＵＢにおいては、拡幅部ＳＣＢとは交差していない。

上記したいずれの形状の半導体層ＳＣ２を適用した場合であっても、図３に示した例と同様の効果が得られる。

以上説明したように、本実施形態によれば、静電気不良を抑制することが可能な液晶表示装置を提供することができる。

なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

ＬＰＮ…液晶表示パネル ＡＲ…アレイ基板 ＣＴ…対向基板 ＬＱ…液晶層
ＡＣＴ…アクティブエリア ＰＸ…画素
Ｇ…ゲート配線 ＷＧ…ゲート電極 ＣＲ…交差部
Ｃ…補助容量線 Ｓ…ソース配線
ＳＷ…スイッチング素子 ＰＥ…画素電極 ＣＥ…共通電極
ＧＤ…ゲートドライバ ＳＤ…ソースドライバ
ＳＣ２…半導体層 ＳＣＡ…細線部 ＳＣＢ…拡幅部

Claims (12)

1. 絶縁基板と、前記絶縁基板上において画像を表示するアクティブエリアに位置し島状に形成された第１半導体層と、前記絶縁基板上において前記アクティブエリアの外に位置し島状に形成された第２半導体層と、前記第１半導体層及び前記第２半導体層を覆う第１絶縁膜と、前記第１絶縁膜上に形成され第１方向に延出したゲート配線であって前記第１半導体層と交差する位置のゲート電極及び前記第２半導体層と交差する位置の交差部を含むゲート配線と、前記ゲート配線を覆う第２絶縁膜と、前記第２絶縁膜上に形成され第１方向と交差する第２方向に延出し前記第１半導体層とコンタクトしたソース電極を含むソース配線と、前記ソース配線と電気的に接続された画素電極と、を備えた表示装置であって、
   前記第２半導体層は、前記ゲート配線の前記交差部と交差する細線部と、前記細線部に繋がった拡幅部とを備え、
   前記第１半導体層及び前記第２半導体層は、ポリシリコンによって形成され、
   前記第２半導体層の面積は、前記第１半導体層の面積よりも大きく、
   前記第２半導体層は、その全体が前記第１絶縁膜によって覆われ、且つ、前記第１絶縁膜より上層の導電層と電気的に接続されていない、表示装置。
2. さらに、前記アクティブエリアの外に位置する前記第１基板に形成され前記ゲート配線に電気的に接続されたゲートドライバを備え、前記第２半導体層は、前記ゲートドライバと前記ソース配線との間に位置する、請求項１に記載の表示装置。
3. 前記第１基板は、さらに、第１方向に延出した補助容量線を備え、前記第２半導体層は、前記補助容量線に重ならない、請求項１に記載の表示装置。
4. 前記拡幅部は、前記ゲート配線及び前記補助容量線の間に配置され、且つ、前記ゲート配線及び前記補助容量線に重ならない、請求項３に記載の表示装置。
5. 絶縁基板と、前記絶縁基板上に形成され画像を表示するアクティブエリアに位置し島状の第１半導体層と、前記絶縁基板上において前記アクティブエリアの外に位置し島状に形成された第２半導体層と、第１方向に延出する第１配線と、前記第１配線の第２方向に隣接する第２配線と、前記第１配線と前記第２配線に交差するソース配線と、を備えたアレイ基板であって、
   前記第１配線は、ゲート電極及び交差部を有するゲート配線であり、
   前記第１半導体層は、前記アクティブエリア内において前記ゲート電極と交差するとともに前記ソース配線と電気的に接続され、
   前記第２半導体層は、前記アクティブエリアの外において前記交差部と交差する細線部と前記細線部に繋がった拡幅部とを備え、前記拡幅部は前記第１配線及び前記第２配線の間に配置されるとともに前記第１配線及び第２配線に重ならず、
   前記第２半導体層の面積は、前記第１半導体層の面積よりも大きく、
   前記第２半導体層は、その全体が第１絶縁膜によって覆われ、且つ、前記第１絶縁膜より上層の導電層と電気的に接続されていない、アレイ基板。
6. 前記第２配線は、補助容量配線である、請求項５に記載のアレイ基板。
7. 前記第１絶縁膜は、前記第１半導体層と前記第１配線との間、及び、前記第１半導体層と前記第２配線との間に位置している、請求項５または６に記載のアレイ基板。
8. 前記細線部は第２方向に沿って延出し、前記拡幅部は第１方向に延びた横長のスペースに配置され、前記拡幅部の面積は前記細線部の面積よりも大きい、請求項５乃至７のいずれか１項に記載のアレイ基板。
9. 前記細線部は第２方向に沿って延出し、前記拡幅部は第１方向に沿った長さよりも第２方向に沿った長さの方が長い長方形状であり、前記拡幅部の面積は前記細線部の面積よりも大きい、請求項５乃至７のいずれか１項に記載のアレイ基板。
10. 前記細線部は第２方向に沿って延出し、前記拡幅部は前記細線部の一端側に繋がった第１部分及び前記細線部の他端側に繋がった第２部分を有し、前記第１部分及び前記第２部分は第２方向に沿った長さよりも第１方向に沿った長さの方が長い長方形状であり、前記第１部分及び前記第２部分の面積は前記細線部の面積よりも大きい、請求項５乃至７のいずれか１項に記載のアレイ基板。
11. 前記細線部は、第１方向に延出した第１部分と、第２方向に沿って延出し前記ゲート配線と交差する第２部分とを有し、Ｌ字形に形成されている、請求項５乃至７のいずれか１項に記載のアレイ基板。
12. 前記第２半導体層のうち前記交差部と交差する領域の面積は、前記第１半導体層のうち前記ゲート電極と交差する領域の面積より小さい、請求項５乃至１１のいずれか１項に記載のアレイ基板。

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