JP5973134B2 - システムｌｓｉ - Google Patents

Description

本発明は、ＣＰＵなどのプロセッサを組み込んだ信号演算処理用のシステムＬＳＩに関する。より具体的には、オーディオ用システムＬＳＩなどで使用される、インタフェースＦＩＦＯシステム、ＣＰＵバスシステム、ＣＤ−ＲＯＭデコードシステム、およびＳＤカードインタフェースとフラッシュＲＯＭインタフェースとの併用システムに関する。

例えば、転送ＦＩＦＯバッファを利用することにより、ＣＰＵに負担をかけること無く一方のネットワークから他方のネットワークにデータを転送することができる技術が開示されている（例えば、特許文献１参照）。

また、ＡＴＡ（Advanced Technology Attachment Interface）デバイスと、ＡＴＡデバイスの外部の記憶部との間で行われるデータ転送処理を連続して複数回実行するための情報を保持する保持手段と、保持手段に保持されている情報に基づいて、ＡＴＡデバイスおよび記憶部を制御して、ＣＰＵのアクセス無しにデータ転送処理を連続して複数回実行する転送手段とを備える技術が開示されている（例えば、特許文献２参照）。

また、ＣＰＵが、システムバスを通じて各デバイス等を制御し、システム全体を制御する技術が開示されている。これによると、メモリコントローラは、外部メモリに対する読み書きを制御する。外部メモリは、ハードディスク（ＨＤ）、フレキシブルディスク（ＦＤ）、あるいはコンパクトフラッシュ（登録商標）等の携帯型メモリを含み、これらに対する読み書きを実行する（例えば、特許文献３参照）。

また、ＤＭＡ転送ブロックによって制御されるＦＩＦＯ内蔵ブロックとのＤＭＡ転送において、高速なバースト転送を用いた効率的なデータ転送を実現する技術も開示されている（例えば、特許文献４参照）。

図１６は、従来のＦＩＦＯ（First In First Out）システムの一例を模式的に示している。ＦＩＦＯシステムは、ワークＲＡＭ１０１と、ＣＰＵ１０２と、インタフェース（Ｉ／Ｆ）１０４とを備え、インタフェース１０４は外部通信用のＦＩＦＯ領域１０３を備えている。外部にデータを送信する場合には、ＣＰＵ１０２が、ワークＲＡＭ１０１からＦＩＦＯ領域１０３にデータを転送し、ＦＩＦＯ領域１０３内に保持された転送データをインタフェース１０４が外部に送信していた。外部からデータを受信する場合には、外部からインタフェース１０４が受信したデータをＦＩＦＯ領域１０３に保持し、ＦＩＦＯ領域１０３に保持されたデータを、ＣＰＵ１０２がワークＲＡＭ１０１に転送していた。

従来のＣＰＵバスシステムの一例は、図１７に示すように、ＬＳＩが外部デバイス（図示せず）との通信を行うとき、ＣＰＵ１０２を介してワークＲＡＭ１０１と各インタフェース（ＵＳＢ（Universal Serial Bus）インタフェース（Ｉ／Ｆ）１０４ａ、ＳＤ（Secure Digital）インタフェース（Ｉ／Ｆ）１０４ｂ、Ｉ²Ｃ（Inter-Integrated Circuit）インタフェース（Ｉ／Ｆ）１０４ｃ）の各ＦＩＦＯ１０３ａ、１０３ｂ、１０３ｃとの間でデータ転送を行い、その後、各インタフェース１０４ａ、１０４ｂ、１０４ｃが外部デバイスとの通信を行う。

従来のＣＤ−ＲＯＭデコードシステムの一例は、図１８に示すように、ＣＤ−ＲＯＭからの入力を行うＣＤ Ｉｎｐｕｔ Ｉ／Ｆ（ＣＤ入力インタフェース）１０６と、ＣＤ−ＲＯＭ入力データを保持してエラー訂正を行うためのＣＤ−ＲＯＭエラー訂正回路１０７と専用ワークＲＡＭ１０５とを備えていた。

従来のＳＤ（Secure Digital）カードインタフェース（Ｉ／Ｆ）システム１１１の一例は、図１９に示すように、ＣＰＵ１０２のプログラムＲＯＭ１０８がマスクＲＯＭ（製造時に回路にデータが書き込まれているＲＯＭ）で構成されるシステムであった。

特開２００３−３１８９４０号公報 特開２００５−２４２４１１号公報 特開２０１０−２２４６２７号公報 特開２００７−１７２５１０号公報

図１６に例示した従来のＦＩＦＯシステムによると、ＦＩＦＯ領域１０３のサイズを小さくすると、１度に外部通信できるデータのサイズも小さくなり、外部通信速度も低下する。逆に、ＦＩＦＯ領域１０３のサイズを大きくすると、外部通信速度は向上するものの、ＦＩＦＯ領域１０３の回路面積が増加してしまう。

図１７に例示した従来のＣＰＵバスシステムによると、ＣＰＵ１０２を介したワークＲＡＭ１０１からのデータ読み出しとＣＰＵ１０２を介した各ＦＩＦＯ１０３ａ、１０３ｂ、１０３ｃへのデータ書き込みにより、転送サイクル数の増加によりデータ転送レートが低下し、データ転送によりＣＰＵ１０２の処理が占有されるので、占有されている間、ＣＰＵ１０２は他の処理ができず、ＣＰＵ１０２の処理能力が低下してしまう。また、ＣＰＵ１０２の代わりにＤＭＡ（Direct Memory Access）回路を使用した場合においても、専用のハードウェアになるためデータ転送レートは向上するものの、ＤＭＡ回路がワークＲＡＭ１０１へのデータ転送をおこなっている間は、ＣＰＵ１０２がワークＲＡＭ１０１にアクセスできなくなるので、ＣＰＵ１０２の処理効率が低下してしまう。

図１８に例示した従来のＣＤ−ＲＯＭデコードシステムによると、専用ワークＲＡＭ１０５は、所定のバイト数からなるセクタ単位で必要となるので、ＬＳＩの面積が増加していた。さらに、エラー訂正時にはＣＰＵ１０２による処理が必要となり、また、エラー訂正後には専用ワークＲＡＭ１０５からメインのワークＲＡＭ１０１へのデータ転送をＣＰＵ１０２が実行するために、ＣＰＵ１０２の処理に負荷がかかっていた。

図１９に例示した従来のＳＤカードインタフェースシステム１１１によると、ＣＰＵ１０２のプログラムＲＯＭ１０８がマスクＲＯＭであったので、後から内容を書き込んだり書き換えたりすることはできない。ＳＤカードインタフェースシステム１１１のプログラムを変更する場合には、マスクＲＯＭを変更し、ＬＳＩを作り直す必要があるので、プログラムの変更は容易ではなかった。また、ＳＤカードアクセスシステム１０９を介したＳＰＩ（Serial Peripheral Interface：シリアル周辺インタフェース）１１０とワークＲＡＭ１０１との間のデータ転送は、ＣＰＵ１０２が実行していたので、ＣＰＵ１０２に負荷がかかっていた。

また、本発明の目的は、データ転送を高速化し、ＣＰＵの負荷を低減し、専用のワークＲＡＭ領域を削減できるＣＤ−ＲＯＭデコードシステムを提供することにある。

一態様によれば、ＣＤ−ＲＯＭデコードシステムを備えたシステムＬＳＩであって、ワークＲＡＭと、ＣＰＵと、外部から入力された入力データの前記ワークＲＡＭへのデータ転送を、前記ＣＰＵを介さずに行うための第１のメモリアクセス回路を備えたＣＤ入力インタフェース回路と、前記ワークＲＡＭに転送された前記入力データを前記ＣＰＵを介さずに読み出す第２のメモリアクセス回路を備えて、前記第２のメモリアクセス回路にて読み出した前記入力データに対してエラー訂正を行い、前記エラー訂正された前記入力データを前記ＣＰＵを介さずに前記ワークＲＡＭに転送するＣＤ−ＲＯＭエラー訂正回路と、前記ワークＲＡＭと、前記ＣＰＵ、前記ＣＤ入力インタフェース回路、および前記ＣＤ−ＲＯＭエラー訂正回路と、の間のバス接続を制御するバス調停部とを備え、前記第１のメモリアクセス回路は、前記入力データが書き込まれるＮバイト×Ｍ面のサイズを備えたＦＩＦＯ領域を備え、前記ＦＩＦＯ領域に書き込まれた前記入力データを読み出して前記ＣＰＵを介さずに前記ワークＲＡＭに書き込むものであり、前記ＦＩＦＯ領域の前記複数の面のうちの一の面にて外部デバイスによるデータの書き込みが行われているか否かに関わらず、前記入力データを前記ＦＩＦＯ領域の他の面から読み出すシステムＬＳＩが提供される。

別の態様によれば、ＣＤ−ＲＯＭデコードシステムを備えたシステムＬＳＩであって、ワークＲＡＭと、ＣＰＵと、外部から入力された入力データの前記ワークＲＡＭへのデータ転送を、前記ＣＰＵを介さずに行うための第１のメモリアクセス回路を備えたＣＤ入力インタフェース回路と、前記ワークＲＡＭに転送された前記入力データを前記ＣＰＵを介さずに読み出す第２のメモリアクセス回路を備えて、前記第２のメモリアクセス回路にて読み出した前記入力データに対してエラー訂正を行い、前記エラー訂正された前記入力データを前記ＣＰＵを介さずに前記ワークＲＡＭに転送するＣＤ−ＲＯＭエラー訂正回路と、前記ワークＲＡＭと、前記ＣＰＵ、前記ＣＤ入力インタフェース回路、および前記ＣＤ−ＲＯＭエラー訂正回路と、の間のバス接続を制御するバス調停部とを備え、前記ＣＤ入力インタフェース回路は、前記ワークＲＡＭへの前記入力データの転送が終了した場合に、前記ＣＰＵに対して終了割り込みを発生させるシステムＬＳＩが提供される。
別の態様によれば、ＣＤ−ＲＯＭデコードシステムを備えたシステムＬＳＩであって、ワークＲＡＭと、ＣＰＵと、外部から入力された入力データの前記ワークＲＡＭへのデータ転送を、前記ＣＰＵを介さずに行うための第１のメモリアクセス回路を備えたＣＤ入力インタフェース回路と、前記ワークＲＡＭに転送された前記入力データを前記ＣＰＵを介さずに読み出す第２のメモリアクセス回路を備えて、前記第２のメモリアクセス回路にて読み出した前記入力データに対してエラー訂正を行い、前記エラー訂正された前記入力データを前記ＣＰＵを介さずに前記ワークＲＡＭに転送するＣＤ−ＲＯＭエラー訂正回路と、前記ワークＲＡＭと、前記ＣＰＵ、前記ＣＤ入力インタフェース回路、および前記ＣＤ−ＲＯＭエラー訂正回路と、の間のバス接続を制御するバス調停部とを備え、前記ＣＤ−ＲＯＭエラー訂正回路は、前記ワークＲＡＭへの前記入力データの書き込みが終了した場合に、前記ＣＰＵに対して終了割り込みを発生させるシステムＬＳＩが提供される。
別の態様によれば、ワークＲＡＭと、ＣＰＵと、外部から入力された入力データを、前記ＣＰＵを介さずに前記ワークＲＡＭに転送する制御を行う入力インタフェース回路と、前記ワークＲＡＭに書き込まれた前記入力データを前記ＣＰＵを介さずに読み出して前記入力データに対してエラー訂正を行い、前記エラー訂正された前記入力データを前記ＣＰＵを介さずに前記ワークＲＡＭに転送する制御を行うエラー訂正回路と、前記ワークＲＡＭと、前記ＣＰＵ、前記入力インタフェース回路、および前記エラー訂正回路と、の間のバス接続を制御するバス調停部とを備え、前記入力インタフェース回路は、複数の面を備えて前記面の各々に前記入力データが書き込まれるＦＩＦＯ領域を備え、前記ＦＩＦＯ領域に書き込まれた前記入力データを読み出して前記ＣＰＵを介さずに前記ワークＲＡＭに書き込むものであり、前記ＦＩＦＯ領域の前記複数の面のうちの一の面にて外部デバイスによるデータの書き込みが行われているか否かに関わらず、前記入力データを前記ＦＩＦＯ領域の他の面から読み出すシステムＬＳＩが提供される。
さらなる別の態様によれば、外部から入力された入力データを、ＣＰＵを介さずにワークＲＡＭに転送する制御を行う入力インタフェース回路と、前記ワークＲＡＭに書き込まれた前記入力データを前記ＣＰＵを介さずに読み出して前記入力データに対してエラー訂正を行い、前記エラー訂正された前記入力データを前記ＣＰＵを介さずに前記ワークＲＡＭに転送する制御を行うエラー訂正回路と、前記ワークＲＡＭと、前記ＣＰＵ、前記入力インタフェース回路、および前記エラー訂正回路と、の間のバス接続を制御するバス調停部とを備え、前記入力インタフェース回路は、複数の面を備えて前記面の各々に前記入力データが書き込まれるＦＩＦＯ領域を備え、前記ＦＩＦＯ領域に書き込まれた前記入力データを読み出して前記ＣＰＵを介さずに前記ワークＲＡＭに書き込むものであり、前記ＦＩＦＯ領域の前記複数の面のうちの一の面にて外部デバイスによるデータの書き込みが行われているか否かに関わらず、前記入力データを前記ＦＩＦＯ領域の他の面から読み出すシステムＬＳＩが提供される。

また、本発明によれば、データ転送を高速化し、ＣＰＵの負荷を低減し、専用のワークＲＡＭ領域を削減できるＣＤ−ＲＯＭデコードシステムを提供することができる。

第１の実施の形態に係るインタフェースＦＩＦＯシステムを備えるオーディオ用システムＬＳＩを例示する模式的ブロック構成図。 第１の実施の形態に係るインタフェースＦＩＦＯシステムを備えるオーディオ用システムＬＳＩを例示するインタフェース回路の模式的ブロック構成図。 第１の実施の形態に係るインタフェースＦＩＦＯシステムのデータ送信時の動作例を示すフローチャート。 図３に示したインタフェースＦＩＦＯシステムの動作例におけるメモリアクセス回路の動作例を示すフローチャート。 第２の実施の形態に係るＣＰＵバスシステムを備えるオーディオ用システムＬＳＩを例示する模式的ブロック構成図。 第２の実施の形態に係るＣＰＵバスシステムにおけるバス調停器を例示する模式的ブロック構成図。 第１の実施の形態に係るインタフェースＦＩＦＯシステムのインタフェース回路を例示する模式的ブロック構成図。 第２の実施の形態に係るＣＰＵバスシステムのデータ送信時におけるＣＰＵの動作例を示すフローチャート。 第２の実施の形態に係るＣＰＵバスシステムのデータ送信時におけるインタフェース回路の動作例を示すフローチャート。 第２の実施の形態に係るＣＰＵバスシステムのデータ送信時におけるメモリアクセス回路の動作例を示すフローチャート。 （ａ）第３の実施の形態に係るＣＤ−ＲＯＭデコードシステムを備えるオーディオ用システムＬＳＩを例示する模式的ブロック構成図、（ｂ）図１１（ａ）のメモリアクセス回路を例示する模式的ブロック構成図。 第３の実施の形態に係るＣＤ−ＲＯＭデコードシステムを備えるオーディオ用システムＬＳＩの動作例を示すフローチャート。 第４の実施の形態に係るＳＤカードインタフェースとフラッシュＲＯＭインタフェースとの併用システムを備えるオーディオ用システムＬＳＩを例示する模式的ブロック構成図。 第４の実施の形態に係るＳＤカードインタフェースとフラッシュＲＯＭインタフェースとの併用システムを備えるオーディオ用システムＬＳＩの動作例を示すフローチャートであって、ＳＤカード内の音楽ファイルを再生する際の動作例を示すフローチャート。 第４の実施の形態に係るＳＤカードインタフェースとフラッシュＲＯＭインタフェースとの併用システムを備えるオーディオ用システムＬＳＩの動作例を示すフローチャートであって、フラッシュＲＯＭを書き換える際の動作例を示すフローチャート。 従来のＦＩＦＯシステムの一例を示す模式的ブロック構成図。 従来のＣＰＵバスシステムの一例を示す模式的ブロック構成図。 従来のＣＤ−ＲＯＭデコードシステムの一例を示す模式的ブロック構成図。 従来のＳＤカードインタフェースシステムの一例を示す模式的ブロック構成図。

次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各回路素子の平面寸法の関係、配置、大きさ等は現実のものとは異なることに留意すべきである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

又、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、各回路素子の配置等を下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。

[第１の実施の形態]
本発明の第１の実施の形態に係るインタフェースＦＩＦＯシステムを備えるオーディオ用システムＬＳＩは、図１〜図２に例示するように、ワークＲＡＭ１と、インタフェース（Ｉ／Ｆ）回路９とを備える。インタフェース回路９は、データ送信時にはワークＲＡＭ１から送信データを、ＣＰＵを介さずに直接読み出してＦＩＦＯ領域８に直接書き込み、データ受信時にはＦＩＦＯ領域８から受信データを、ＣＰＵを介さずに直接読み出してワークＲＡＭ１に直接書き込むメモリアクセス回路２と、データ送信時にはＦＩＦＯ領域８に書き込まれた送信データを外部デバイス１０に送信し、データ受信時には外部デバイス１０から受信した受信データをＦＩＦＯ領域８に書き込むインタフェース（Ｉ／Ｆ）コントローラ３とを備える。そして、インタフェースコントローラ３が外部デバイス１０と送受信中であっても、メモリアクセス回路２は、ワークＲＡＭ１とＦＩＦＯ領域８との間のデータ転送を並行して実行する。

ワークＲＡＭ１は、例えば１サイクルでアクセス可能なＳＲＡＭ（Static Random Access Memory）である。

メモリアクセス回路２は、さらに、ＣＰＵに代わってデータ転送を行うメモリアクセスコントローラ５と、ワークＲＡＭ１へのアドレスを生成するアドレス生成器７と、ワークＲＡＭ１にバスを接続する要求を生成するバス接続要求生成器６とを備え、インタフェース回路９は、さらに、バスマスタを調停する機能を有するバス調停器４とを備える。

また、メモリアクセス回路２は、ＦＩＦＯ領域８が空になったか否かを監視しており、ＦＩＦＯ領域８が空になった場合にはワークＲＡＭ１から次のデータを読み出してＦＩＦＯ領域８に書き込み、インタフェースコントローラ３は、ＦＩＦＯ領域８に書き込まれたデータを外部デバイス１０に送信する。

また、ＦＩＦＯ領域８のサイズは、Ｎバイト（Ｎは４の倍数）×Ｍ面（Ｍは２以上の整数）であり、Ｎバイト（例えば４バイト：４件分の最上位概念を構成するブロック）分のデータの外部デバイス１０への送信が終了すると、メモリアクセス回路２は、ワークＲＡＭ１から次のデータを読み出してＦＩＦＯ領域８のＭ面（例えば２面）の領域のうち空になった１面の領域にデータを書き込む。

また、メモリアクセス回路２は、所定の外部通信サイズの送受信が終了するまで、ワークＲＡＭ１とＦＩＦＯ領域８との間のデータ転送を実行する。

（インタフェースＦＩＦＯシステムの送信時の動作例）
図３は、第１の実施の形態に係るインタフェースＦＩＦＯシステムを備えるオーディオ用システムＬＳＩのデータ送信時の動作例を示すフローチャートである。また、図４は、図３に示したインタフェースＦＩＦＯシステムを備えるオーディオ用システムＬＳＩの動作例におけるメモリアクセス回路の動作例を示すフローチャートである。

従来のインタフェースＦＩＦＯシステムは、外部との通信開始時にＣＰＵ１０２がワークＲＡＭ１０１からデータを読み込み、その後、インタフェース１０４が備えるＦＩＦＯ領域１０３に書き込みを行い、ＦＩＦＯ領域１０３に書き込まれたデータを外部に送信していた。

（ａ）図３に示すように、第１の実施の形態に係るインタフェースＦＩＦＯシステムのデータ送信処理が開始されると、ステップＳ１１において、インタフェース回路９内のメモリアクセス回路２がワークＲＡＭ１から送信データを直接読み出す。

（ｂ）次に、ステップＳ１２において、メモリアクセス回路２は、インタフェース回路９内のＦＩＦＯ領域８に送信データを直接書き出す。

（ｃ）次に、ステップＳ１３において、インタフェースコントローラ３は、ＦＩＦＯ領域８に格納されている送信データを外部デバイス１０に送信し、１度分の外部通信処理を終了する。

（ｄ）ここで、ステップＳ１３と並行して、メモリアクセス回路２は、ステップＳ１４において、図４に例示するメモリアクセス回路動作を実行する。

（ｄ１）まず、メモリアクセス回路２は、ステップＳ２１において、ＦＩＦＯ領域８が空になったか否かを監視している。ここで、第１の実施形態においては、インタフェース回路９のＦＩＦＯ領域８のサイズを４バイト×２面とし、ＦＩＦＯ領域８の少なくとも片方の面の４バイトのデータが読み出されると、メモリアクセス回路２は、ＦＩＦＯ領域８に空領域が生じたものと判断する。

（ｄ２）ＦＩＦＯ領域８が空になると、ステップＳ２２において、メモリアクセス回路２内のバス接続要求生成器６は、バス調停器４にワークＲＡＭ１へのバス接続要求を発行する。

（ｄ３）ステップＳ２３において、バス調停器４は、ワークＲＡＭ１へのバス接続がなされたか否かを監視している。

（ｄ４）ワークＲＡＭ１へのバス接続がなされると、ステップＳ２４において、メモリアクセス回路２は、ワークＲＡＭ１から送信データを読み出す。

（ｄ５）次に、ステップＳ２５において、メモリアクセス回路２は、ワークＲＡＭ１から読み出した送信データをＦＩＦＯ領域８に格納する。

（ｄ６）ＦＩＦＯ領域８に格納されている４バイト分の送信データが外部デバイス１０に送信されると、ＦＩＦＯ領域８の１面の領域が空になるので、ステップＳ２６において、メモリアクセス回路２は、次の読み込みアドレスを計算し、ワークＲＡＭ１から次の送信データを読み出す。

（ｄ７）次に、メモリアクセス回路２の処理は、ステップＳ２１に戻る。

以上の処理動作により、インタフェースＦＩＦＯシステムの送信時の処理動作を実現することができる。

第１の実施の形態に係るインタフェースＦＩＦＯシステムのメモリアクセス回路２の処理動作は、上述したステップＳ１３におけるインタフェースコントローラ３と外部デバイス１０との通信中も行われており、予め設定した所定の外部通信サイズの通信処理が終了するまで繰り返し行われる（ステップＳ２１〜ステップＳ２６）。

以上説明したように、第１の実施の形態に係るインタフェースＦＩＦＯシステムを備えたオーディオ用システムＬＳＩによれば、メモリアクセス回路２が、ワークＲＡＭ１からの送信データ読み出しを、外部デバイス１０への通信中にも行うようにしたことで、ワークＲＡＭ１の領域をインタフェース回路９のＦＩＦＯ領域８の領域として使用することができ（共用でき）、システム全体として従来のシステムに比べてインタフェースのＦＩＦＯサイズを大きく設定できるので、１度に行われる外部通信サイズを大きく設定することができ、高速かつ大容量通信を可能にすることができる。

また、ワークＲＡＭ１の領域をインタフェース回路９のＦＩＦＯ領域８の領域として共用化することにより、インタフェース回路９のＦＩＦＯ領域８のサイズを大幅に削減できる（例えば４バイト×２面）。

また、第１の実施の形態に係るインタフェースＦＩＦＯシステムによれば、ワークＲＡＭ１とインタフェース回路９のＦＩＦＯ領域８とのデータ転送を、ＣＰＵを介さずに直接行うためのメモリアクセス回路２を備えたことにより、インタフェース回路９と外部デバイス１０との間の高速化された通信中でもメモリアクセス回路２が内部データ転送を直接行うため、従来のＦＩＦＯシステムに比べてインタフェース回路９のＦＩＦＯ領域８のサイズを大幅に削減でき、かつ１度に行われる外部通信サイズを大きく設定することができる。

尚、図３〜図４に示した処理動作例は、インタフェースＦＩＦＯシステムのデータ送信時の動作例を示したが、データ受信時においても同様に、メモリアクセス回路２は、ワークＲＡＭ１とインタフェース回路９のＦＩＦＯ領域８とのデータ転送を、外部デバイス１０への通信中にもＣＰＵを介さずに直接行うことができ、上述したデータ送信時の動作例が奏する作用効果と同等の作用効果を実現できる。

[第２の実施の形態]
本発明の第２の実施の形態に係るＣＰＵシステムバスを備えたオーディオ用システムＬＳＩは、図５〜図７に例示するように、ＣＰＵバスシステムを備えたシステムＬＳＩであって、ワークＲＡＭ１と、ＣＰＵ１１と、インタフェース（Ｉ／Ｆ）回路９と、バス調停器４とを備える。インタフェース回路９は、データ送信時にはワークＲＡＭ１から送信データを、ＣＰＵ１１を介さずに直接読み出してＦＩＦＯ領域８に書き込み、データ受信時にはＦＩＦＯ領域８から受信データを、ＣＰＵ１１を介さずに直接読み出してワークＲＡＭ１に直接書き込むバスマスタ機能を利用したデータ転送を行うメモリアクセス回路２（２１〜２４）と、データ送信時にはＦＩＦＯ領域８に書き込まれた送信データを外部デバイス１０に送信し、データ受信時には外部デバイス１０から受信した受信データをＦＩＦＯ領域８に書き込むインタフェース（Ｉ／Ｆ）コントローラ３（ＵＳＢ（Universal Serial Bus）インタフェース（Ｉ／Ｆ）３１、ＳＤ（Secure Digital）インタフェース（Ｉ／Ｆ）３２、Ｉ²Ｃ（Inter-Integrated Circuit）インタフェース（Ｉ／Ｆ）３３、およびＳＰＩ（Serial Peripheral Interface：シリアル周辺インタフェース）３４）とを有する。バス調停器４は、ＣＰＵ１１とインタフェース回路９とがそれぞれの通信タイミングでワークＲＡＭ１にアクセスするようにワークＲＡＭ１へのアクセスバスを選択する。そして、インタフェースコントローラ３（３１〜３４）が外部デバイス１０と送受信中であっても、メモリアクセス回路２（２１〜２４）は、ワークＲＡＭ１とＦＩＦＯ領域８との間のデータ転送を並行して実行する。

ワークＲＡＭ１は、例えば１サイクルでアクセス可能なＳＲＡＭ（Static Random Access Memory）である。

図６に例示するように、バス調停器４は、ＣＰＵ１１またはメモリアクセス回路２（２１〜２４）のいずれかをワークＲＡＭ１のバスに接続するためのバス選択機能を有し、バス選択機能は、ＣＰＵ１１およびメモリアクセス回路２（２１〜２４）の各バスの優先順位に従ってバスを選択する。

メモリアクセス回路２は、さらに、ＣＰＵ１１に代わってデータ転送を行うメモリアクセスコントローラ５と、ワークＲＡＭ１へのアドレスを生成するアドレス生成器７と、ワークＲＡＭ１にバスを接続する要求を生成するバス接続要求生成器６とを備える。

また、メモリアクセス回路２は、ＦＩＦＯ領域８が空になったか否かを監視しており、ＦＩＦＯ領域８が空になった場合にはワークＲＡＭ１から次のデータを読み出してＦＩＦＯ領域８に書き込み、インタフェースコントローラ３は、ＦＩＦＯ領域８に書き込まれたデータを外部デバイス１０に送信する。

また、ＦＩＦＯ領域８のサイズは、Ｎバイト（Ｎは４の倍数）×Ｍ面（Ｍは２以上の整数）であり、Ｎバイト（例えば４バイト）分のデータの外部デバイス１０への送信が終了すると、メモリアクセス回路２は、ワークＲＡＭ１から次のデータを読み出してＦＩＦＯ領域８のＭ面（例えば２面）の領域のうち空になった１面の領域にデータを書き込む。

また、メモリアクセス回路２は、所定の外部通信サイズの送受信が終了するまで、ワークＲＡＭ１とＦＩＦＯ領域８との間のデータ転送を実行する。

（ＣＰＵバスシステムの送信時の動作例）
図８は第２の実施の形態に係るＣＰＵバスシステムを備えるオーディオ用システムＬＳＩのデータ送信時におけるＣＰＵ１１の動作例を示すフローチャートであり、図９は第２の実施の形態に係るＣＰＵバスシステムを備えるオーディオ用システムＬＳＩのデータ送信時におけるインタフェース回路９の動作例を示すフローチャートであり、図１０は第２の実施の形態に係るＣＰＵバスシステムを備えるオーディオ用システムＬＳＩのデータ送信時におけるメモリアクセス回路２の動作例を示すフローチャートである。

（ａ）図８に例示するように、第２の実施の形態に係るＣＰＵバスシステムと外部デバイス１０との通信を開始するにあたって、ＣＰＵ１１は、ステップＳ３１において、最初にインタフェース回路９に対して、ＣＰＵ１１が送信するデータが格納されているワークＲＡＭ１のアドレスの設定を行う。ＣＰＵ１１からのワークＲＡＭ１のアドレスの設定は、インタフェース回路９内のアドレス生成器７の初期値として設定される。

（ｂ）次に、ステップＳ３２において、ＣＰＵ１１は、インタフェース回路９に対して、外部通信のデータサイズを設定する。

（ｃ）次に、ステップＳ３３において、ＣＰＵ１１は、インタフェース回路９に対して、外部通信のスタートを通知する。

（ｃ１）図９に例示するように、ＣＰＵ１１からの外部通信スタートの通知に応じて、インタフェース回路９内のアドレス生成器７は、ステップＳ４１において、ワークＲＡＭ１のアドレスの設定を行う。

（ｃ２）次に、ステップＳ４２において、インタフェース回路９は、外部通信のデータサイズを設定する。

（ｃ３）次に、ステップＳ４３において、インタフェース回路９は、外部デバイス１０との通信を開始する。

（ｃ４）インタフェース回路９により外部デバイス１０との通信が開始されると、インタフェース回路９内のアドレス生成器７は、ステップＳ４４において、まずワークＲＡＭ１から送信データを読み出し、読み出した送信データをＦＩＦＯ領域８に書き込む。

（ｃ５）次に、ステップＳ４５において、ＦＩＦＯ領域８に書き込まれた送信データは、インタフェースコントローラ３（３１〜３４）により外部デバイス１０に送信される。

（ｃ６）メモリアクセス回路２（２１〜２４）は、ステップＳ４６において、ワークＲＡＭ１から送信データを読み出し、読み出した送信データをＦＩＦＯ領域８に書き込む。このステップＳ４６の処理動作は、ステップＳ４２において設定された外部通信のデータサイズ分の送信処理が終了するまで、インタフェース回路９のＦＩＦＯ領域８が空になる都度行われ、ステップＳ４５のインタフェースコントローラ３（３１〜３４）による外部デバイス１０の送信処理と並行して行われる。

（ｃ７）インタフェース回路９は、ステップＳ４７において、設定された外部通信のデータサイズ分の送信処理が終了したか否かを監視しており、送信処理が続いていればステップＳ４５およびステップＳ４６へ制御を戻し、送信処理が終了した場合、ステップＳ４８に進む。

（ｄ）インタフェース回路９は、ステップＳ４８において、ＣＰＵ１１に通信終了の通知を発行し、ＣＰＵ１１は、インタフェース回路９からの通信終了の通知を確認すると、１度分の外部通信処理を終了する。

（ｃ６１）上述したステップＳ４６におけるメモリアクセス回路２（２１〜２４）の処理動作の詳細を図１０に例示する。メモリアクセス回路２（２１〜２４）は、インタフェースコントローラ３（３１〜３４）から外部通信のスタートを通知されると、ステップＳ５１において、ＦＩＦＯ領域８が空になったか否かを監視している。ここで、第２の実施形態においては、インタフェース回路９のＦＩＦＯ領域８のサイズを４バイト×２面とし、ＦＩＦＯ領域８の少なくとも片方の面の４バイトのデータが読み出されると、メモリアクセス回路２（２１〜２４）は、ＦＩＦＯ領域８に空領域が生じたものと判断する。

（ｃ６２）ＦＩＦＯ領域８が空になると、ステップＳ５２において、メモリアクセス回路２（２１〜２４）内のバス接続要求生成器６は、その時点で優先順位が最上位のインタフェースコントローラ３（３１〜３４）が使用するワークＲＡＭ１へのバス接続要求をバス調停器４に発行する。

（ｃ６３）ステップＳ５３において、バス調停器４は、ワークＲＡＭ１へのバス接続がなされたか否かを監視している。

（ｃ６４）ワークＲＡＭ１へのバス接続がなされると、ステップＳ５４において、メモリアクセス回路２（２１〜２４）は、ワークＲＡＭ１から送信データを読み出す。

（ｃ６５）次に、ステップＳ５５において、メモリアクセス回路２（２１〜２４）は、ワークＲＡＭ１から読み出した送信データをＦＩＦＯ領域８に格納する。

（ｃ６６）ＦＩＦＯ領域８に格納されている４バイト分の送信データが外部デバイス１０に送信されると、ＦＩＦＯ領域８の１面の領域が空になるので、ステップＳ５６において、メモリアクセス回路２（２１〜２４）は、次の読み込みアドレスを計算し、ワークＲＡＭ１から次の送信データを読み出す。

（ｃ６７）次に、メモリアクセス回路２の処理は、ステップＳ５１に戻る。

第２の実施の形態に係るＣＰＵバスシステムのメモリアクセス回路２（２１〜２４）の処理動作は、上述したステップＳ４５におけるインタフェースコントローラ３（３１〜３４）と外部デバイス１０との通信中も行われており、予め設定した所定の外部通信サイズの通信処理が終了するまで繰り返し行われる（ステップＳ５１〜ステップＳ５６）。

以上の処理動作により、ＣＰＵバスシステムの送信時の処理動作を実現することができる。

以上説明したように、第２の実施の形態に係るＣＰＵバスシステムを備えたオーディオ用システムＬＳＩによれば、ＣＰＵ１１を組み込んだＬＳＩにおいて、ＬＳＩ内部でのデータ転送を高速にするために、ＣＰＵ１１のワークＲＡＭ１へのアクセスをインタフェース回路９から直接行うためのメモリアクセス回路２（２１〜２４）を備え、それにより、ワークＲＡＭ１のバスの占有率を低下することができ、ＣＰＵ１１のバスの高速化およびＣＰＵ１１のリアルタイム性を向上できる。

また、従来はＣＰＵ１０２によって行われていたワークＲＡＭ１とインタフェースコントローラ３（３１〜３４）との間のデータ転送を改善するために、それぞれのインタフェースコントローラ３（３１〜３４）に、ＣＰＵ１１を介さずにワークＲＡＭ１へ直接アクセス可能な専用のメモリアクセス回路２（２１〜２４）を備えた。これにより、メモリアクセス回路２（２１〜２４）がワークＲＡＭ１へ直接アクセスするので、従来のＣＰＵ１０２による転送システムに比べて、データ転送に要するサイクル数を減少することができ、ＬＳＩ内部のデータ転送レートを向上することができる。

また、それぞれのインタフェースコントローラ３（３１〜３４）のメモリアクセス回路２（２１〜２４）が、それぞれのインタフェースコントローラ３（３１〜３４）の通信タイミングでワークＲＡＭ１にアクセスするためにバス調停器４を備えた。また、１つのインタフェースコントローラ３（３１〜３４）によるワークＲＡＭ１へのバス占有を避けるために、メモリアクセス回路２（２１〜２４）は、インタフェースコントローラ３（３１〜３４）が外部デバイス１０との通信中でもワークＲＡＭ１にアクセスできるように構成した。これにより、それぞれのインタフェースコントローラ３（３１〜３４）のメモリアクセス回路２（２１〜２４）が、それぞれのインタフェースコントローラ３（３１〜３４）の通信タイミングでワークＲＡＭ１にアクセスすることができ、かつ外部デバイス１０との通信中にもワークＲＡＭ１にアクセスすることができるので、ＣＰＵまたはＤＭＡによる転送システムに比べて、ワークＲＡＭ１へのアクセスが時間的に分散され、システム全体としてワークＲＡＭ１のバス占有率を低減することができる。ワークＲＡＭ１のバス占有率を低減することにより、ＣＰＵ１１のリアルタイム性が向上し、従来のシステムと同じクロック数のＣＰＵを使用した場合でも処理能力が向上する。

尚、図８〜図１０に示した処理動作例は、ＣＰＵバスシステムのデータ送信時の動作例を示したが、データ受信時においても同様に、メモリアクセス回路２は、ＬＳＩ内部でのデータ転送を高速にするために、ＣＰＵ１１のワークＲＡＭ１へのアクセスをインタフェース回路９から直接行うことができ、上述したデータ送信時の動作例が奏する作用効果と同等の作用効果を実現できる。

[第３の実施の形態]
本発明の第３の実施の形態に係るＣＤ−ＲＯＭデコードシステム３７を備えたオーディオ用システムＬＳＩは、図１１（ａ）および図１１（ｂ）に例示するように、ワークＲＡＭ１と、ＣＰＵ１１と、メモリアクセス回路２５を備えたＣＤ Ｉｎｐｕｔ Ｉ／Ｆ（ＣＤ入力インタフェース回路）３５と、メモリアクセス回路２６を備えたＣＤ−ＲＯＭエラー訂正回路３６と、バス調停器４とを備える。ＣＤ−ＲＯＭデコードシステム３７は、ＣＤ−ＲＯＭ入力データに含まれる符号誤りを訂正するためのデコード処理を行う。メモリアクセス回路２５は、ワークＲＡＭ１へのデータ転送を、ＣＰＵ１１を介さずに直接行うための回路であり、同様に、メモリアクセス回路２６は、メインのワークＲＡＭ１へのデータ転送を、ＣＰＵ１１を介さずに直接行うための回路である。

ワークＲＡＭ１は、例えば１サイクルでアクセス可能なＳＲＡＭ（Static Random Access Memory）である。

メモリアクセス回路２５およびメモリアクセス回路２６は、それぞれ、ワークＲＡＭ１へのアドレスを生成するアドレス生成器７と、ワークＲＡＭ１にバスを接続する要求を生成するバス接続要求生成器６と、ＣＰＵ１１に代わってデータ転送を行うメモリアクセスコントローラ５と、ＦＩＦＯ領域８を備える。メモリアクセス回路２５およびメモリアクセス回路２６内にそれぞれ搭載されるメモリアクセス回路２５，２６内のＦＩＦＯ領域８は、８バイトに最小化され、外部からのデータ入力中でもＦＩＦＯ領域８からのワークＲＡＭ１へのデータ転送アクセスを可能にし、ＣＤ−ＲＯＭ入力データに対して内部でウエイト（待ち状態）などが発生しない。

ＣＤ入力インタフェース回路３５とＣＤ−ＲＯＭエラー訂正回路３６とは、それぞれ、上記メモリアクセス回路２５，２６に加えて、Ｉ／Ｆ（インタフェース）コントローラとを備える。

ＣＤ−ＲＯＭエラー訂正回路３６は、ハードウェアにより構成され、データの読み書きをメモリアクセス回路２６により行う。

（ＣＤ−ＲＯＭデコードシステムの動作例）
図１２は第３の実施の形態に係るＣＤ−ＲＯＭデコードシステムを備えるオーディオ用システムＬＳＩの動作例を示すフローチャートである。

従来のＣＤ−ＲＯＭデコードシステムでは、図１８に例示したように、ＣＤ−ＲＯＭデータがＣＤ入力インタフェース回路１０６に入力されると、ＣＤ入力インタフェース回路１０６は、入力されたＣＤ−ＲＯＭをデータシリアル−パラレル変換して、セクタデータ（２４バイト×９８フレームの合計２３５２バイトが１セクタとして取り扱われる）の先頭位置を示す先頭の１２バイトのシンクパターン（同期信号）を検出後、専用ワークＲＡＭ１０５に書き込む。専用ワークＲＡＭ１０５に書き込まれたデータは、セクタデータの書き込みが終了すると、ＣＤ−ＲＯＭエラー訂正回路１０７は、ＣＤ−ＲＯＭ入力データに含まれる符号誤りを訂正するためのデコード処理を実行する。

その後、ＣＰＵ１０２は、専用ワークＲＡＭ１０５からデータを読み出し、専用ワークＲＡＭ１０５から読み出しデータをメインのワークＲＡＭ１０１へ書き込み、データ演算処理を実行していた。

それに対して、第３の実施の形態に係るＣＤ−ＲＯＭデコードシステムは、図１２に示すように、以下に例示する処理動作を実行する。

（ａ）ＣＤ−ＲＯＭ入力データがＣＤ入力インタフェース回路３５に入力されると、まず、ＣＤ入力インタフェース回路３５は、ステップＳ６２において、入力されたＣＤ−ＲＯＭ入力データをシリアル−パラレル変換して、セクタデータ（２３５２バイト／１セクタ）の先頭の１２バイトのシンクパターン（同期信号）を検出する。

（ｂ）次に、ＣＤ入力インタフェース回路３５のメモリアクセス回路２５は、ステップＳ６３において、ＣＤ−ＲＯＭ入力データをワークＲＡＭ１に書き込む。

（ｃ）ＣＤ入力インタフェース回路３５は、１セクタ分のデータの書き込みが終了するまでステップＳ６２〜ステップＳ６３の処理動作を繰り返し、１セクタ分のデータの書き込みが終了すると、ＣＤ入力インタフェース回路３５は、ステップＳ６４において、ＣＰＵ１１に対して終了割り込みを発生させ、次のセクタのＣＤ−ＲＯＭ入力データのワークＲＡＭ１への書き込みを開始する。

（ｄ）ステップＳ６４において１セクタ分のデータの書き込みが終了すると、ＣＰＵ１１は、ＣＤ−ＲＯＭエラー訂正回路３６に対してエラー訂正の開始設定を行い、エラー訂正の開始設定が行われると、ＣＤ−ＲＯＭエラー訂正回路３６のメモリアクセス回路２６は、ステップＳ６５において、ＣＤ入力インタフェース回路３５が書き込んだＣＤ−ＲＯＭ入力データをワークＲＡＭ１から自動で読み出す。

（ｅ）次に、ＣＤ−ＲＯＭエラー訂正回路３６は、ステップＳ６６において、ワークＲＡＭ１から読み出したＣＤ−ＲＯＭ入力データに含まれるエラー（符号誤り）を訂正する。

（ｆ）ステップＳ６６においてエラー訂正されたＣＤ−ＲＯＭ入力データは、ステップＳ６７において、ＣＤ−ＲＯＭエラー訂正回路３６のメモリアクセス回路２６によって、ワークＲＡＭ１に格納されているデータとの書き換えが実行される。エラー訂正が終了すると、ＣＤ−ＲＯＭエラー訂正回路３６は、ＣＰＵ１１に対して終了割り込みを発生させて、動作を終了する。

（ｇ）ステップＳ６７のエラー訂正までが終了したＣＤ−ＲＯＭ入力データは、ステップＳ６８において、ＣＰＵ１１によりデータの演算処理が実行され、処理制御はステップＳ６２に戻る。

以上の処理動作により、ＣＤ−ＲＯＭデータのデコード処理動作を実現することができる。

以上説明したように、第３の実施の形態に係るＣＤ−ＲＯＭデコードシステムを備えたオーディオ用システムＬＳＩによれば、ＣＤ入力インタフェース回路３５とＣＤ−ＲＯＭエラー訂正回路３６は、メインのワークＲＡＭ１への内部データ転送をＣＰＵ１１を介さずに直接行うためのメモリアクセス回路２５とメモリアクセス回路２６とをそれぞれ備えることにより、データ転送動作を高速化し、専用のワークＲＡＭ領域を削減し、かつＣＰＵ１１の負荷を低減することができる。

また、ＣＤ入力インタフェース回路３５のメモリアクセス回路２５内に搭載されるＦＩＦＯ領域８からのワークＲＡＭ１へのデータ転送アクセスを外部からのデータ入力中にも可能にしたことにより、ＣＤ−ＲＯＭ入力データを常にワークＲＡＭ１に書き込めるので、メモリアクセス回路２５内に搭載されるＦＩＦＯ領域８のサイズは、従来に比べて大幅に最小化（例えば８バイト）され、従来のようなＣＤ−ＲＯＭ入力データを保持するための専用のワークＲＡＭ１０５が不要になり、ＬＳＩの面積を大幅に削減することができる。

また、ＣＤ−ＲＯＭエラー訂正回路３６をハードウェア化し、データの読み書きのためのメモリアクセス回路２６を備えたことにより、従来に比べてＣＰＵ１１の負荷を低減することができる。

なお、第３の実施の形態においては、ＣＤ−ＲＯＭデコードシステムを例に説明したが、いわゆる音楽ＣＤに限らず、ＣＤディスクにＣＤ−ＲＯＭフォーマットで書込まれた、例えばＭＰ３（MPEG1 AUDIO LAYER III）データをデコードするデコードシステムに適用することもできる。

[第４の実施の形態]
図１３は、第４の実施の形態に係るＳＤ（Secure Digital）カードインタフェースとフラッシュＲＯＭインタフェースとの併用システム５４を例示する模式的ブロック構成図である。ＳＤカードインタフェースとフラッシュＲＯＭインタフェースとの併用システム５４を備えたオーディオ用システムＬＳＩは、ＣＰＵ１１と、ワークＲＡＭ１と、メモリアクセス回路４８を備えたＳＰＩ（Serial Peripheral Interface：シリアル周辺インタフェース）４６と、シリアル周辺インタフェース４６を通して、外付けのシリアルフラッシュＲＯＭ５０へのデータの読み書きを制御するフラッシュＲＯＭアクセスシステム４２と、シリアル周辺インタフェース４６を通して、外付けのＳＤカード５２へのデータの読み書きを制御するＳＤカードアクセスシステム４４と、外付けのシリアルフラッシュＲＯＭ５０から読み出したプログラムデータを書き込むためのプログラムＲＡＭ４０とを備える。

ワークＲＡＭ１およびプログラムＲＡＭ４０は、例えば１サイクルでアクセス可能なＳＲＡＭ（Static Random Access Memory）である。

メモリアクセス回路４８は、シリアル周辺インタフェース４６にて受信したデータをＣＰＵ１１を介さずに直接ワークＲＡＭ１に書き込み、シリアル周辺インタフェース４６から外部に送信するデータをＣＰＵ１１を介さずに直接ワークＲＡＭ１から読み出す。

外付けのシリアルフラッシュＲＯＭ５０内のデータを書き換える際には、ＳＤカード５２内のプログラムデータをＳＤカードアクセスシステム４４により読み出してＣＰＵ１１を介さずに直接ワークＲＡＭ１に書き込み、ワークＲＡＭ１に書き込まれたプログラムデータをフラッシュＲＯＭアクセスシステム４２により読み出し、読み出したプログラムデータをシリアルフラッシュＲＯＭ５０に書き込む。

また、従来はＲＯＭで構成されていたプログラムメモリを、第４の実施の形態に係るＳＤカードインタフェースとフラッシュＲＯＭインタフェースとの併用システム５４ではＲＡＭ（プログラムＲＡＭ４０）で構成している。

また、従来、ＳＤカードのアクセスのために用いていたシリアル周辺インタフェース（ＳＰＩ）４６を、外付けのシリアルフラッシュＲＯＭ５０へのアクセスも可能にするために、フラッシュＲＯＭアクセスシステム４２を設けている。

（ＳＤカードインタフェースとフラッシュＲＯＭインタフェースとの併用システムの動作例）
図１４は、第４の実施の形態に係るＳＤカードインタフェースとフラッシュＲＯＭインタフェースとの併用システム５４を備えるオーディオ用システムＬＳＩの動作例を示すフローチャートであって、ＳＤカード５２内の音楽ファイルを再生する際の動作例を示すフローチャートである。

（ａ）図１４に例示するように、ＳＤカード５２内の音楽ファイルを再生する際の動作時は、まず、メモリアクセス回路４８内のＦＩＦＯ（図示せず）に溜まっているゴミ・セルを廃棄するためにＬＳＩをリセット後、フラッシュＲＯＭアクセスシステム４２は、ステップＳ７１において、外付けのシリアルフラッシュＲＯＭ５０からプログラムデータを読み出す。

（ｂ）その後、シリアルフラッシュＲＯＭ５０から読み出したプログラムデータを、フラッシュＲＯＭアクセスシステム４２が、ステップＳ７２において、プログラムＲＡＭ４０へ書き込む。

（ｃ）プログラムＲＡＭ４０へのプログラムデータの書き込みが完了すると、ＬＳＩは、ステップＳ７３において、プログラムＲＡＭ４０内のプログラムの実行を開始する。

（ｄ）ステップＳ７３においてプログラムが実行されると、ＳＤカードアクセスシステム４４は、ステップＳ７４において、ＳＤカード５２内の音楽データを読み出す。

（ｅ）そして、ＳＤカードアクセスシステム４４は、ステップＳ７５において、ＳＤカード５２から読み出した音楽データをＣＰＵ１１を介さずに直接ワークＲＡＭ１に書き込む。

（ｆ）その後、ステップＳ７６において、ワークＲＡＭ１に書き込まれた音楽データが、ＳＤカードの再生アプリケーションシステム（図示せず）により再生される。

以上の処理動作により、ＳＤカード５２内の音楽ファイル再生の処理動作を実現することができる。

図１５は、第４の実施の形態に係るＳＤカードインタフェースとフラッシュＲＯＭインタフェースとの併用システム５４を備えるオーディオ用システムＬＳＩの動作例を示すフローチャートであって、シリアルフラッシュＲＯＭ５０を書き換える際の動作例を示すフローチャートである。

（ａ）図１５に例示するように、外付けのシリアルフラッシュＲＯＭ５０を書き換える際には、まず、フラッシュＲＯＭアクセスシステム４２が、ステップＳ８１において、外付けのシリアルフラッシュＲＯＭ５０内のデータを消去する。

（ｂ）外付けのシリアルフラッシュＲＯＭ５０内のデータの消去が完了すると、ＳＤカードアクセスシステム４４は、ステップＳ８２において、外付けのＳＤカード５２内のプログラムデータを読み出す。

（ｃ）次に、ＳＤカードアクセスシステム４４は、ステップＳ８３において、ＳＤカード５２から読み出されたプログラムデータをＣＰＵ１１を介さずに直接ワークＲＡＭ１に書き込む。

（ｄ）ＳＤカード５２から読み出されたプログラムデータがワークＲＡＭ１に書き込まれると、フラッシュＲＯＭアクセスシステム４２が、ステップＳ８４において、ワークＲＡＭ１に書き込まれたプログラムデータを外付けのシリアルフラッシュＲＯＭ５０に書き込む。

以上の処理動作により、外付けのシリアルフラッシュＲＯＭ５０の書き換え処理動作を実現することができる。

図１４および図１５に例示した一連の処理動作、およびフラッシュＲＯＭアクセスシステム４２とＳＤカードアクセスシステム４４との切り替え処理動作は、システムＬＳＩ内部で制御される。

以上説明したように、第４の実施の形態に係るＳＤカードインタフェースとフラッシュＲＯＭインタフェースとの併用システム５４を備えたオーディオ用システムＬＳＩによれば、シリアル周辺インタフェース（ＳＰＩ）シリアルフラッシュＲＯＭ５０を導入し、シリアル周辺インタフェースを外付けのＳＤカード５２と外付けのシリアルフラッシュＲＯＭ５０とで共用化したことにより、ＳＤカード５２とシリアルフラッシュＲＯＭ５０とのチップセレクト信号のみを別々に配するだけで済み、Ｐｉｎ数を大幅に増加することなく、ＳＤカード５２とシリアルフラッシュＲＯＭ５０との両方に対応が可能になった。

また、外付けのシリアルフラッシュＲＯＭ５０の書き換え処理動作を実現できるようになったことにより、システムのプログラムの変更が容易に行えるようになった。つまり、ＬＳＩ内部でＳＤカード５２のアクセスとシリアルフラッシュＲＯＭ５０のアクセスとを制御しているので、ＳＤカード５２内に更新用プログラムデータを格納しておくだけで、シリアルフラッシュＲＯＭ５０へのプログラム書き換え処理動作を実現することができる。したがって、シリアルフラッシュＲＯＭ５０の書き換え処理動作を実行するために、ＳＤカード５２を再生するアプリケーションシステムを利用することができ、シリアルフラッシュＲＯＭ５０の書き換えのための機器等を別途用意する必要がない。

[その他の実施の形態]
上記のように、本発明は第１〜第４の実施の形態によって記載したが、この開示の一部をなす論述および図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。

例えば、第１の実施の形態、第２の実施の形態、および第４の実施の形態に係るオーディオ用システムＬＳＩは、コンピュータによる処理を実行させるプログラムによって制御することもでき、コンピュータとしては、例えばパーソナルコンピュータやワークステーションなどの汎用的なものが想定されるが、これらに限定されない。このようなプログラムは、コンピュータが読み取り可能な記憶媒体に記憶されていてもよい。ここで、コンピュータが読み取り可能な記憶媒体としては、例えば、ＣＤ−ＲＯＭ（Compact Disc Read Only Memory）、フレキシブルディスク、ＣＤ−Ｒ（CD Recordable）、ＤＶＤ（Digital Versatile Disk）などのコンピュータで読み取り可能な記憶媒体、ラッシュメモリ、ＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）等の半導体メモリやＨＤＤ（Hard Disc Drive）、または通信媒体などが想定されるが、これらに限定されない。

このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

本発明のオーディオ用システムＬＳＩは、ＣＰＵなどのプロセッサを組み込んだ車載用オーディオ機器や家庭用オーディオ機器向けのオーディオ信号演算処理システムＬＳＩなどに適用可能である。

１…ワークＲＡＭ
２…メモリアクセス回路
３…インタフェース（Ｉ／Ｆ）コントローラ
４…バス調停器
５…メモリアクセスコントローラ
６…バス接続要求生成器
７…アドレス生成器
８…ＦＩＦＯ領域
９…インタフェース（Ｉ／Ｆ）回路
１０…外部デバイス
１１…ＣＰＵ
２１〜２６，４８…メモリアクセス回路
３１…ＵＳＢ（Universal Serial Bus）インタフェース（Ｉ／Ｆ）
３２…ＳＤ（Secure Digital）インタフェース（Ｉ／Ｆ）
３３…Ｉ²Ｃ（Inter-Integrated Circuit）インタフェース（Ｉ／Ｆ）
３４，４６…ＳＰＩ（Serial Peripheral Interface：シリアル周辺インタフェース）
３５…ＣＤ Ｉｎｐｕｔ Ｉ／Ｆ（ＣＤ入力インタフェース回路）
３６…ＣＤ−ＲＯＭエラー訂正回路
３７…ＣＤ−ＲＯＭデコードシステム
４０…プログラムＲＡＭ
４２…フラッシュＲＯＭアクセスシステム
４４…ＳＤカードアクセスシステム
５０…シリアルフラッシュＲＯＭ
５２…ＳＤカード
５４…ＳＤカードインタフェースとフラッシュＲＯＭインタフェースとの併用システム
１０１…ワークＲＡＭ
１０２…ＣＰＵ
１０３…ＦＩＦＯ領域
１０３ａ，１０３ｂ，１０３ｃ…ＦＩＦＯ
１０４…インタフェース（Ｉ／Ｆ）
１０４ａ…ＵＳＢインタフェース（Ｉ／Ｆ）
１０４ｂ…ＳＤインタフェース（Ｉ／Ｆ）
１０４ｃ…Ｉ²Ｃインタフェース（Ｉ／Ｆ）
１０５…専用ワークＲＡＭ
１０６…ＣＤ Ｉｎｐｕｔ Ｉ／Ｆ（ＣＤ入力インタフェース）
１０７…ＣＤ−ＲＯＭエラー訂正回路
１０８…プログラムＲＯＭ
１０９…ＳＤカードアクセスシステム
１１０…ＳＰＩ（シリアル周辺インタフェース）
１１１…ＳＤカードインタフェース（Ｉ／Ｆ）システム

Claims (7)

1. ＣＤ−ＲＯＭデコードシステムを備えたシステムＬＳＩであって、
   ワークＲＡＭと、
   ＣＰＵと、
   外部から入力された入力データの前記ワークＲＡＭへのデータ転送を、前記ＣＰＵを介さずに行うための第１のメモリアクセス回路を備えたＣＤ入力インタフェース回路と、
   前記ワークＲＡＭに転送された前記入力データを前記ＣＰＵを介さずに読み出す第２のメモリアクセス回路を備えて、前記第２のメモリアクセス回路にて読み出した前記入力データに対してエラー訂正を行い、前記エラー訂正された前記入力データを前記ＣＰＵを介さずに前記ワークＲＡＭに転送するＣＤ−ＲＯＭエラー訂正回路と、
   前記ワークＲＡＭと、前記ＣＰＵ、前記ＣＤ入力インタフェース回路、および前記ＣＤ−ＲＯＭエラー訂正回路と、の間のバス接続を制御するバス調停部と
   を備え、
   前記第１のメモリアクセス回路は、前記入力データが書き込まれるＮバイト×Ｍ面のサイズを備えたＦＩＦＯ領域を備え、
   前記ＦＩＦＯ領域に書き込まれた前記入力データを読み出して前記ＣＰＵを介さずに前記ワークＲＡＭに書き込むものであり、前記ＦＩＦＯ領域の前記複数の面のうちの一の面にて外部デバイスによるデータの書き込みが行われているか否かに関わらず、前記入力データを前記ＦＩＦＯ領域の他の面から読み出すことを特徴とするシステムＬＳＩ。
2. ＣＤ−ＲＯＭデコードシステムを備えたシステムＬＳＩであって、
   ワークＲＡＭと、
   ＣＰＵと、
   外部から入力された入力データの前記ワークＲＡＭへのデータ転送を、前記ＣＰＵを介さずに行うための第１のメモリアクセス回路を備えたＣＤ入力インタフェース回路と、
   前記ワークＲＡＭに転送された前記入力データを前記ＣＰＵを介さずに読み出す第２のメモリアクセス回路を備えて、前記第２のメモリアクセス回路にて読み出した前記入力データに対してエラー訂正を行い、前記エラー訂正された前記入力データを前記ＣＰＵを介さずに前記ワークＲＡＭに転送するＣＤ−ＲＯＭエラー訂正回路と、
   前記ワークＲＡＭと、前記ＣＰＵ、前記ＣＤ入力インタフェース回路、および前記ＣＤ−ＲＯＭエラー訂正回路と、の間のバス接続を制御するバス調停部と
   を備え、
   前記ＣＤ入力インタフェース回路は、前記ワークＲＡＭへの前記入力データの転送が終了した場合に、前記ＣＰＵに対して終了割り込みを発生させることを特徴とするシステムＬＳＩ。
3. ＣＤ−ＲＯＭデコードシステムを備えたシステムＬＳＩであって、
   ワークＲＡＭと、
   ＣＰＵと、
   外部から入力された入力データの前記ワークＲＡＭへのデータ転送を、前記ＣＰＵを介さずに行うための第１のメモリアクセス回路を備えたＣＤ入力インタフェース回路と、
   前記ワークＲＡＭに転送された前記入力データを前記ＣＰＵを介さずに読み出す第２のメモリアクセス回路を備えて、前記第２のメモリアクセス回路にて読み出した前記入力データに対してエラー訂正を行い、前記エラー訂正された前記入力データを前記ＣＰＵを介さずに前記ワークＲＡＭに転送するＣＤ−ＲＯＭエラー訂正回路と、
   前記ワークＲＡＭと、前記ＣＰＵ、前記ＣＤ入力インタフェース回路、および前記ＣＤ−ＲＯＭエラー訂正回路と、の間のバス接続を制御するバス調停部と
   を備え、
   前記ＣＤ−ＲＯＭエラー訂正回路は、前記ワークＲＡＭへの前記入力データの書き込みが終了した場合に、前記ＣＰＵに対して終了割り込みを発生させることを特徴とするシステムＬＳＩ。
4. 前記ＣＤ入力インタフェース回路は、前記ワークＲＡＭへの前記入力データの転送が終了した場合に、前記ＣＰＵに対して終了割り込みを発生させることを特徴とする請求項１に記載のシステムＬＳＩ。
5. 前記ＣＤ−ＲＯＭエラー訂正回路は、前記ワークＲＡＭへの前記入力データの書き込みが終了した場合に、前記ＣＰＵに対して終了割り込みを発生させることを特徴とする請求項１，２，４のいずれか１項に記載のシステムＬＳＩ。
6. ワークＲＡＭと、
   ＣＰＵと、
   外部から入力された入力データを、前記ＣＰＵを介さずに前記ワークＲＡＭに転送する制御を行う入力インタフェース回路と、
   前記ワークＲＡＭに書き込まれた前記入力データを前記ＣＰＵを介さずに読み出して前記入力データに対してエラー訂正を行い、前記エラー訂正された前記入力データを前記ＣＰＵを介さずに前記ワークＲＡＭに転送する制御を行うエラー訂正回路と、
   前記ワークＲＡＭと、前記ＣＰＵ、前記入力インタフェース回路、および前記エラー訂正回路と、の間のバス接続を制御するバス調停部と
   を備え、
   前記入力インタフェース回路は、
   複数の面を備えて前記面の各々に前記入力データが書き込まれるＦＩＦＯ領域を備え、
   前記ＦＩＦＯ領域に書き込まれた前記入力データを読み出して前記ＣＰＵを介さずに前記ワークＲＡＭに書き込むものであり、前記ＦＩＦＯ領域の前記複数の面のうちの一の面にて外部デバイスによるデータの書き込みが行われているか否かに関わらず、前記入力データを前記ＦＩＦＯ領域の他の面から読み出すことを特徴とするシステムＬＳＩ。
7. 外部から入力された入力データを、ＣＰＵを介さずにワークＲＡＭに転送する制御を行う入力インタフェース回路と、
   前記ワークＲＡＭに書き込まれた前記入力データを前記ＣＰＵを介さずに読み出して前記入力データに対してエラー訂正を行い、前記エラー訂正された前記入力データを前記ＣＰＵを介さずに前記ワークＲＡＭに転送する制御を行うエラー訂正回路と、
   前記ワークＲＡＭと、前記ＣＰＵ、前記入力インタフェース回路、および前記エラー訂正回路と、の間のバス接続を制御するバス調停部と
   を備え、
   前記入力インタフェース回路は、
   複数の面を備えて前記面の各々に前記入力データが書き込まれるＦＩＦＯ領域を備え、
   前記ＦＩＦＯ領域に書き込まれた前記入力データを読み出して前記ＣＰＵを介さずに前記ワークＲＡＭに書き込むものであり、前記ＦＩＦＯ領域の前記複数の面のうちの一の面にて外部デバイスによるデータの書き込みが行われているか否かに関わらず、前記入力データを前記ＦＩＦＯ領域の他の面から読み出すことを特徴とするシステムＬＳＩ。

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