[go: up one dir, main page]

JP5949305B2 - 炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置の製造方法 Download PDF

Info

Publication number
JP5949305B2
JP5949305B2 JP2012179255A JP2012179255A JP5949305B2 JP 5949305 B2 JP5949305 B2 JP 5949305B2 JP 2012179255 A JP2012179255 A JP 2012179255A JP 2012179255 A JP2012179255 A JP 2012179255A JP 5949305 B2 JP5949305 B2 JP 5949305B2
Authority
JP
Japan
Prior art keywords
electrode
temperature
metal film
layer
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012179255A
Other languages
English (en)
Other versions
JP2014038900A (ja
Inventor
秀人 玉祖
秀人 玉祖
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to JP2012179255A priority Critical patent/JP5949305B2/ja
Priority to PCT/JP2013/068096 priority patent/WO2014027519A1/ja
Priority to US13/937,893 priority patent/US8716129B2/en
Publication of JP2014038900A publication Critical patent/JP2014038900A/ja
Application granted granted Critical
Publication of JP5949305B2 publication Critical patent/JP5949305B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/80—FETs having rectifying junction gate electrodes
    • H10D30/83—FETs having PN junction gate electrodes
    • H10D30/831—Vertical FETs having PN junction gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/02447—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Junction Field-Effect Transistors (AREA)

Description

本発明は炭化珪素半導体装置の製造方法に関し、より特定的には、炭化珪素基板上に二酸化珪素膜を形成する工程を有する炭化珪素半導体装置の製造方法に関する。
近年、半導体装置の製造用に炭化珪素基板が用いられ始めている。炭化珪素は珪素に比べて大きなバンドギャップを有する。そのため、炭化珪素基板を用いた半導体装置は、耐圧が高く、オン抵抗が低く、また高温環境下での特性の劣化が小さいといった利点を有する。
国際公開第２００９／１２８４１９号公報（特許文献１）によれば、ＳｉＣウェハ（炭化珪素基板）に接触して配置されるオーミックコンタクト電極の材料として、チタン（Ｔｉ）およびアルミニウム（Ａｌ）を含有するものが開示されている。この公報によれば、上記材料の適用により、ＳｉＣ基板に対して接触抵抗を低減することができるとされている。
国際公開第２００９／１２８４１９号公報
しかしながら、ＴｉおよびＡｌを含む電極を採用した場合、絶縁膜の絶縁信頼性が低下することがあった。
そこで本発明の目的は、ＴｉおよびＡｌを含む電極が用いられる場合において、絶縁膜の絶縁信頼性を向上させることができる炭化珪素半導体装置の製造方法を提供することである。
発明者は、コンタクト電極のＡｌ原子が絶縁膜中へ拡散することで、絶縁膜の絶縁信頼性が低下する原因について鋭意研究した結果、以下の知見を得るに至った。その知見は以下の通りである。ＴｉおよびＡｌを含む金属膜を形成し、当該金属膜を１０００℃程度でアニールして炭化珪素基板とオーミック接触を実現する場合に、金属膜と接触している二酸化珪素膜がＡｌと反応することで二酸化炭素膜の絶縁性を劣化させる。Ａｌは二酸化珪素膜と約５００℃程度の温度において反応する。また、ＳｉとＴｉおよびＳｉとＡｌの反応は３００℃程度の温度から開始し、ＴｉおよびＡｌはシリサイド化される。なお、シリサイド化されたＡｌは、温度が５００℃になっても二酸化珪素膜とほとんど反応しない。
金属膜をアニールする方法として、室温から１０００℃程度の温度まで数分程度で上昇させるＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）法がある。ＲＴＡ法を使用して金属膜をアニールする場合、金属膜に含まれるＡｌが３００℃から５００℃の範囲の温度を経過する時間が短い。そのため、金属膜の温度が５００℃になってもシリサイド化されていないＡｌが残存する。当該シリサイド化されてないＡｌは５００℃になると二酸化珪素膜と反応を開始する。その結果、Ａｌが二酸化珪素膜の内部へ侵入することで、二酸化珪素膜の絶縁性が悪化する。
本発明に係る炭化珪素半導体装置の製造方法は以下の工程を有している。炭化珪素基板が準備される。炭化珪素基板上に二酸化珪素膜が形成される。炭化珪素基板および二酸化珪素膜に接するようにＡｌおよびＴｉを含む電極が形成される。電極を形成する工程は、炭化珪素基板上にＡｌおよびＴｉを含む金属膜を形成する工程と、金属膜を加熱する工程とを含んでいる。金属膜を加熱する工程は、第１の温度勾配で３００℃未満の温度から３００℃以上４５０℃以下の温度まで金属膜を昇温する工程と、金属膜を昇温する工程の後、第２の温度勾配で３００℃以上４５０℃以下の温度領域内において金属膜を保持する工程と、金属膜を保持する工程の後、第３の温度勾配で金属膜を５００℃以上の温度まで昇温する工程とを有している。第２の温度勾配は第１の温度勾配および第３の温度勾配よりも小さい。
本発明に係る炭化珪素半導体装置の製造方法によれば、Ａｌを含む金属膜が３００℃以上４５０℃以下の温度領域内において温度勾配が小さい状態に保持される。つまり、合金化が進行する、Ａｌの侵入が抑制される温度域を時間をかけて通過するように熱処理パターンが設定される。これにより、Ａｌのシリサイド化が十分に行われ、未反応のＡｌ（つまりシリサイド化していないＡｌ）が低減する。それゆえ、その後、金属膜を５００℃以上に昇温する場合においても、Ａｌが二酸化珪素膜と反応することを抑制することができる。結果として、二酸化珪素膜の絶縁信頼性を向上させることができる。
上記の炭化珪素半導体装置の製造方法において好ましくは、金属膜はＳｉをさらに含む。これにより、ｎ型炭化珪素およびｐ型炭化珪素の双方に対して低い接触抵抗を有する電極を製造することができる。
上記の炭化珪素半導体装置の製造方法において好ましくは、金属膜を５００℃以上の温度まで昇温する工程では、金属膜は７００℃以上の温度まで昇温される。これにより、金属膜が炭化珪素基板を構成する炭化珪素と反応しオーミック電極を形成することができる。
上記の炭化珪素半導体装置の製造方法において好ましくは、金属膜を形成する工程は、炭化珪素基板および二酸化珪素膜に接するようにＴｉ層を形成する工程と、Ｔｉ層上にＡｌ層を形成する工程と、Ａｌ層上にＳｉ層を形成する工程とを有する。これにより、ｎ型炭化珪素およびｐ型炭化珪素の双方に対してより低い接触抵抗を実現することができる。
上記の炭化珪素半導体装置の製造方法において好ましくは、金属膜を加熱する工程は、金属膜をウェットエッチングすることによりＡｌを除去する工程をさらに有する。Ａｌを除去する工程は、３００℃以上４５０℃以下の温度領域内において金属膜を保持する工程の後であって、金属膜を５００℃以上の温度まで昇温する工程の前に行われる。これにより、Ａｌを効果的に除去することができるので、Ａｌが二酸化珪素と反応することを効果的に抑制することができる。
以上の説明から明らかなように、本発明によれば、ＴｉおよびＡｌを含む電極を有する炭化珪素半導体装置における絶縁膜の絶縁信頼性を向上させることができる。
本発明の実施の形態１に係るＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の構成を示す概略断面図である。 図１における領域ＩＩの拡大図である。 本発明の実施の形態１に係るＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。 図３におけるオーミック電極形成工程Ｓ８０の詳細を示すフローチャートである。 本発明の実施の形態１に係るＭＯＳＦＥＴの製造方法の第１工程を示す概略断面図である。 本発明の実施の形態１に係るＭＯＳＦＥＴの製造方法の第２工程を示す概略断面図である。 本発明の実施の形態１に係るＭＯＳＦＥＴの製造方法の第３工程を示す概略断面図である。 本発明の実施の形態１に係るＭＯＳＦＥＴの製造方法の第４工程を示す概略断面図である。 本発明の実施の形態１に係るＭＯＳＦＥＴの製造方法の第５工程を示す概略断面図である。 本発明の実施の形態１に係るＭＯＳＦＥＴの製造方法の第６工程を示す概略断面図である。 本発明の実施の形態１に係るＭＯＳＦＥＴの製造方法の第７工程を示す概略断面図である。 本発明の実施の形態１に係るＭＯＳＦＥＴの製造方法の第８工程を示す概略断面図である。 本発明の実施の形態１に係るＭＯＳＦＥＴの製造方法の第９工程を示す概略断面図である。 本発明の実施の形態１に係るＭＯＳＦＥＴの製造方法の第１０工程を示す概略断面図である。 本発明の実施の形態１に係るＭＯＳＦＥＴの製造方法の第１１工程を示す概略断面図である。 本発明の実施の形態２に係るＭＯＳＦＥＴの製造方法の第９工程を示す概略断面図である。 本発明の実施の形態２に係るＭＯＳＦＥＴの製造方法の第１０工程を示す概略断面図である。 本発明の実施の形態２に係るＭＯＳＦＥＴの製造方法の第１１工程を示す概略断面図である。 本発明の実施の形態２に係るＭＯＳＦＥＴの製造方法の第１２工程を示す概略断面図である。 本発明の実施の形態２に係るＭＯＳＦＥＴの製造方法の第１３工程を示す概略断面図である。 本発明の実施の形態２に係るＭＯＳＦＥＴの構成を示す概略断面図である。 図１１における領域ＸＸＩＩの拡大図である。 本発明の実施の形態３に係るＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の構成を示す概略断面図である。 図２３における領域ＸＸＩＶの拡大図である。 本発明の実施の形態３に係るＪＦＥＴの製造方法の概略を示すフローチャートである。 本発明の実施の形態３に係るＪＦＥＴの製造方法の第１工程を示す概略断面図である。 本発明の実施の形態３に係るＪＦＥＴの製造方法の第２工程を示す概略断面図である。 本発明の実施の形態３に係るＪＦＥＴの製造方法の第３工程を示す概略断面図である。 本発明の実施の形態３に係るＪＦＥＴの製造方法の第４工程を示す概略断面図である。 本発明の実施の形態３に係るＪＦＥＴの製造方法の第５工程を示す概略断面図である。 本発明の実施の形態３に係るＪＦＥＴの製造方法の第６工程を示す概略断面図である。 金属膜加熱工程における金属膜の温度と時間との関係を示した図である。 金属膜加熱工程における金属膜の温度と時間との関係を示した図である。 ｎ型接触抵抗率と保持時間との関係を示した図である。 ｐ型接触抵抗率と保持時間との関係を示した図である。 リーク電流と保持時間との関係を示した図である。 リーク電流と侵入長との関係を示した図である。
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
（実施の形態１）
まず本発明の実施の形態１に係る炭化珪素半導体装置としてのＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の構成について説明する。
図１を参照して、ＭＯＳＦＥＴ１は炭化珪素基板１０を有する。炭化珪素基板１０は、ｎ+基板１１と、ｎ+ＳｉＣ層１２と、ｐボディ１３と、ｎ+ソース領域１４と、ｐ+領域１８とを有する。
ｎ+基板１１は、炭化珪素（ＳｉＣ）からなる、導電型がｎ型の基板である。ｎ+基板１１は、高濃度のｎ型不純物（導電型がｎ型である不純物）、たとえばＮ（窒素）を含んでいる。
ｎ-ＳｉＣ層１２は、ＳｉＣからなる、導電型がｎ型の半導体層である。ｎ-ＳｉＣ層１２は、ｎ+基板１１の一方の主面１１Ａ上に、たとえば１０μｍ程度の厚みで形成されている。ｎ-ＳｉＣ層１２に含まれるｎ型不純物は、たとえばＮ（窒素）であり、ｎ+基板１１に含まれるｎ型不純物よりも低い濃度、たとえば５×１０15ｃｍ-3の濃度で含まれている。
一対のｐボディ１３はｐ型の導電型を有する。一対のｐボディ１３は、ｎ-ＳｉＣ層１２において、ｎ+基板１１側の主面である第１の主面１２Ａとは反対側の主面である第２の主面１２Ｂ（基板面）を含むように互いに分離して形成されている。ｐボディ１３に含まれるｐ型不純物は、たとえばＡｌ（アルミニウム）、Ｂ（ボロン）などであり、ｎ+基板１１に含まれるｎ型不純物よりも低い濃度、たとえば１×１０17ｃｍ-3の濃度で含まれている。
ｎ+ソース領域１４はｎ型の導電型を有する。ｎ+ソース領域１４は、第２の主面１２Ｂを含み、かつｐボディ１３に取り囲まれるように、一対のｐボディ１３のそれぞれの内部に形成されている。ｎ+ソース領域１４は、ｎ型不純物、たとえばＰ（リン）などをｎ-ＳｉＣ層１２に含まれるｎ型不純物よりも高い濃度、たとえば１×１０20ｃｍ-3の濃度で含んでいる。
ｐ+領域１８はｐ型の導電型を有する。ｐ+領域１８は、一対のｐボディ１３のうち一方のｐボディ１３の内部に形成されたｎ+ソース領域１４から見て、他方のｐボディ１３の内部に形成されたｎ+ソース領域１４とは反対側に、第２の主面１２Ｂを含むように形成されている。ｐ+領域１８は、ｐ型不純物、たとえばＡｌ、Ｂなどをｐボディ１３に含まれるｐ型不純物よりも高い濃度、たとえば１×１０20ｃｍ-3の濃度で含んでいる。
またＭＯＳＦＥＴ１は、ゲート絶縁膜としてのゲート酸化膜１５と、ゲート電極１７と、一対のソースコンタクト電極１６と、ソース配線１９と、ドレイン電極２０と、絶縁膜２１とを備えている。
ゲート酸化膜１５は、第２の主面１２Ｂに接触し、一方のｎ+ソース領域１４の上部表面から他方のｎ+ソース領域１４の上部表面にまで延在するようにｎ-ＳｉＣ層１２の第２の主面１２Ｂ上に形成されている。ゲート酸化膜１５は二酸化珪素からなっている。
ゲート電極１７は、一方のｎ+ソース領域１４上から他方のｎ+ソース領域１４上にまで延在するように、ゲート酸化膜１５に接触して配置されている。また、ゲート電極１７は、ポリシリコン、Ａｌなどの導電体からなっている。
ソースコンタクト電極１６は、一対のｎ+ソース領域１４上の各々から、ゲート酸化膜１５から離れる向きにｐ+領域１８上にまで延在するとともに、第２の主面１２Ｂに接触して配置されている。そして、ソースコンタクト電極１６は、たとえばチタン（Ｔｉ）原子、アルミニウム（Ａｌ）原子および珪素（Ｓｉ）原子を含んでいる。ソースコンタクト電極１６の詳細については後述する。
ソース配線１９ａは、ソースコンタクト電極１６に接触して形成されており、たとえばＴｉ／Ａｌなどの導電体からなっている。そして、ソース配線１９ａは、ソースコンタクト電極１６を介してｎ+ソース領域１４と電気的に接続されている。ソース配線１９ａは絶縁膜２１を覆うように形成されている。また、ゲートライナー部１９ｂはゲート電極１７と接するように形成されている。
ドレイン電極２０は、ｎ+基板１１においてｎ-ＳｉＣ層１２が形成される側の主面である一方の主面１１Ａとは反対側の主面である他方の主面１１Ｂに接触して形成されている。このドレイン電極２０は、たとえば上記ソースコンタクト電極１６と同様の構成を有していてもよいし、Ｎｉなど、ｎ+基板１１とオーミックコンタクト可能な他の材料からなっていてもよい。これにより、ドレイン電極２０はｎ+基板１１と電気的に接続されている。また、ドレイン電極２０に接して、たとえばＮｉ／Ａｕからなる裏面パッド電極２３が形成されている。
絶縁膜２１は、ゲート酸化膜１５と接し、ゲート電極１７を覆うように形成されている。この絶縁膜２１は、たとえば二酸化珪素からなっており、ゲート電極１７を外部と電気的に絶縁している。また、絶縁膜２１上にパシベーション膜（図示せず）が形成されていてもよい。
ソースコンタクト電極１６として、ＴｉおよびＡｌを含む電極が使用される。好ましくは、ソースコンタクト電極１６として、Ｔｉ、Ａｌ、およびＳｉを含有する電極が使用される。ソースコンタクト電極１６は、Ｔｉ、Ａｌ、およびＳｉを含有するオーミックコンタクト電極であることにより、ｐ型ＳｉＣ領域およびｎ型ＳｉＣ領域のいずれに対しても接触抵抗が十分に低い。ソースコンタクト電極１６は、ｎ+ソース領域１４に接触する領域からｐ+領域１８に接触する領域にまで延在するように配置されている。
図２を参照して、ソースコンタクト電極１６とゲート酸化膜１５近傍の構成について説明する。
本実施の形態におけるＭＯＳＦＥＴ１のソースコンタクト電極１６は、炭化珪素基板１０上に設けられおり、二酸化珪素からなるゲート酸化膜１５に接している。ソースコンタクト電極１６は、図２に示すように二酸化珪素からなる絶縁膜２１に接する領域１６Ａを有していても構わない。ソースコンタクト電極１６はＴｉ原子およびＡｌ原子を含んでいる。好ましくは、ソースコンタクト電極１６は、Ｓｉ原子をさらに含んでいる。
ゲート電極１７は、ゲート酸化膜１５および絶縁膜２１各々に接して設けられている。ゲート電極１７はたとえばポリシリコンを含んでいる。ゲート電極１７およびソースコンタクト電極１６はゲート酸化膜１５および絶縁膜２１によって互いに絶縁されている。言い換えれば、ゲート電極１７（第１の電極）およびソースコンタクト電極１６（第２の電極）は二酸化珪素膜によって互いに隔てられている。
上述のように、Ａｌを含む金属膜をアニールして電極を形成する際に、金属膜に含まれるＡｌが二酸化珪素膜へ拡散する場合がある。本実施の形態において、ゲート電極１７（第１の電極）およびソースコンタクト電極１６（第２の電極）の間に位置するゲート酸化膜１５にＡｌが拡散していると仮定する。本実施の形態におけるゲート酸化膜１５（二酸化珪素膜）において、原子数比１％以上のＡｌが存在する領域λは、ゲート電極１７（第１の電極）およびソースコンタクト電極１６（第２の電極）の距離Ｄの５０％以下である。より好ましくは、原子数比１％以上のＡｌが存在する領域λは、ゲート電極１７（第１の電極）およびソースコンタクト電極１６（第２の電極）の距離Ｄの１０％以下である。具体的には、原子数比１％以上のＡｌが存在する領域λは０．５μｍ以下であり、好ましくは０．１μｍ以下である。Ａｌは絶縁膜２１の内部に拡散していても構わない。この場合においても、絶縁膜２１（二酸化珪素膜）において、原子数比１％以上のＡｌが存在する領域λは、ゲート電極１７（第１の電極）およびソースコンタクト電極１６（第２の電極）の距離Ｄの５０％以下である。
次にＭＯＳＦＥＴ１の動作について説明する。ゲート電極１７に閾値以下の電圧を与えた状態、すなわちオフ状態では、ゲート酸化膜１５の直下に位置するｐボディ１３とｎ-ＳｉＣ層１２との間が逆バイアスとなり、非導通状態となる。一方、ゲート電極１７に正の電圧を印加していくと、ｐボディ１３のゲート酸化膜１５と接触する付近であるチャネル領域１３Ａにおいて、反転層が形成される。その結果、ｎ+ソース領域１４とｎ-ＳｉＣ層１２とが電気的に接続され、ソース電極２２とドレイン電極２０との間に電流が流れる。
次に、実施の形態１におけるＭＯＳＦＥＴ１の製造方法について説明する。
図５および図６を参照して、まず基板準備工程Ｓ１０（図３）によって炭化珪素基板１０が準備される。
具体的には、まずｎ+ＳｉＣ基板１１上におけるエピタキシャル成長により、ｎ+ＳｉＣ基板１１の一方の主面１１Ａ上にｎ-ＳｉＣ層１２が形成される。エピタキシャル成長は、たとえば原料ガスとしてＳｉＨ4（シラン）とＣ3Ｈ8（プロパン）との混合ガスを採用して実施することができる。このとき、ｎ型不純物として、たとえばＮ（窒素）を導入する。これにより、ｎ+ＳｉＣ基板１１に含まれるｎ型不純物よりも低い濃度のｎ型不純物を含むｎ-ＳｉＣ層１２を形成することができる。
次に第２の主面１２Ｂ上に、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；化学蒸着法）により二酸化珪素からなる酸化膜が形成される。そして、酸化膜の上にレジストが塗布された後、露光および現像が行なわれ、所望のｐボディ１３の形状に応じた領域に開口を有するレジスト膜が形成される。そして、当該レジスト膜をマスクとして用いて、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；反応性イオンエッチング）により酸化膜が部分的に除去されることによって、ｎ-ＳｉＣ層１２上に開口パターンを有する酸化膜からなるマスク層が形成される。その後、上記レジスト膜を除去した上で、このマスク層をマスクとして用いて、Ａｌなどのｐ型不純物をｎ-ＳｉＣ層１２に対して矢印の方向にイオン注入することにより、ｎ-ＳｉＣ層１２にｐボディ１３が形成される。次に、マスクとして使用された上記酸化膜が除去された上で、所望のｎ+ソース領域１４の形状に応じた領域に開口を有するマスク層が形成される。そして、このマスク層をマスクとして用いて、Ｐ（リン）などのｎ型不純物がｎ-ＳｉＣ層１２にイオン注入により導入されることによりｎ+ソース領域１４が形成される。次に、所望のｐ+領域１８の形状に応じた領域に開口を有するマスク層が形成され、これをマスクとして用いて、Ａｌ、Ｂなどのｐ型不純物がｎ-ＳｉＣ層１２にイオン注入により導入されることによりｐ+領域１８が形成される。
次に、上記イオン注入によって導入された不純物を活性化させる熱処理が実施される。具体的には、イオン注入が実施されたｎ-ＳｉＣ層１２が、たとえばＡｒ（アルゴン）雰囲気中において１７００℃程度に加熱され、３０分間程度保持される。以上により、第２の主面１２Ｂを有する炭化珪素基板１０（図６）が準備される。
図７および図８を参照して、ゲート絶縁膜形成工程Ｓ２０（図３）が実施される。具体的には、まず、上記工程Ｓ１０（図３）が実施されて所望のイオン注入領域を含むｎ-ＳｉＣ層１２が形成されたｎ+基板１１が熱酸化される。熱酸化は、たとえば酸素雰囲気中で１３００℃程度に加熱し、４０分間程度保持することにより実施することができる。これにより第２の主面１２Ｂ上に、二酸化珪素からなる熱酸化膜１５Ａ（たとえば厚み５０ｎｍ程度）が形成される。
次に、図８を参照して、ゲート電極形成工程Ｓ４０（図３）が実施される。この工程では、たとえば導電体であるポリシリコン、Ａｌなどからなるゲート電極１７が、一方のｎ+ソース領域１４上から他方のｎ+ソース領域１４上にまで延在するとともに、熱酸化膜１５Ａに接触するように形成される。ゲート電極１７の素材としてポリシリコンを採用する場合、当該ポリシリコンは、Ｐが１×１０20ｃｍ-3を超える高い濃度で含まれるものとすることができる。
次に、図９を参照して、絶縁膜形成工程Ｓ６０（図３）が実施される。この工程では、熱酸化膜１５Ａと接し、かつゲート電極１７を覆うように、たとえば二酸化珪素からなる絶縁膜２１がＣＶＤにより形成される。次に、図１０を参照して、ソース電極部の開口部２６が形成される。具体的には、ｐ+領域１８およびｎ+ソース領域１４の一部が露出するように、絶縁膜２１および熱酸化膜１５Ａの一部が除去される。
図１１および図１２を参照して、オーミック電極形成工程Ｓ８０（図３）が行われる。
具体的には、まず、金属膜形成工程Ｓ８１（図４）によって、たとえばＳｉ原子、Ｔｉ原子、およびＡｌ原子とを含有する金属膜５０が形成される。まず、たとえばｐ+領域１８およびｎ+ソース領域１４の一部が露出するようなレジストパターンを形成し、金属膜５０が基板全面にたとえばスパッタリングにより形成される。その後、当該レジストパターンをたとえばリフトオフすることにより、ゲート酸化膜１５に接し、かつｐ+領域１８およびｎ+ソース領域１４に接する金属膜５０が形成される。なお、金属膜５０の形成はドライエッチングなどの他の方法により行われてもよい。
好ましくは、金属膜５０は、Ｔｉ層５１と、Ａｌ層５２と、Ｓｉ層５３とが積層された積層膜である。図２２を参照して、金属膜形成工程Ｓ８１（図４）では、Ｔｉ層５１が二酸化珪素からなるゲート酸化膜１５および炭化珪素基板１０のｎ+ソース領域１４およびｐ+領域１８と接して形成されてもよい。Ａｌ層５２はＴｉ層５１上に形成されてもよく。Ｓｉ層５３はＡｌ層５２上に形成されてもよい。言い換えれば、Ａｌ層５２は、Ｔｉ層５１およびＳｉ層５３の間に形成されてもよい。
好ましくは、Ｔｉ層５１の膜厚は１５ｎｍ以上２５ｎｍ以下であり、Ａｌ層５２の膜厚は２０ｎｍ以上６０ｎｍ以下であり、Ｓｉ層５３の膜厚は１５ｎｍ以上３５ｎｍ以下である。なお、金属膜５０は、Ｔｉを含む部分と、Ａｌを含む部分と、Ｓｉを含む部分とが混合して形成された混合膜であっても構わない。
図１１を参照して、この工程（Ｓ８１：図４）では、ＳｉＣ基板１１と接するようにドレイン電極２０も形成される。ドレイン電極２０としてたとえばＮｉ電極が用いられる。
次に、金属膜加熱工程Ｓ８２（図４）が実施される。この工程Ｓ８２（図４）において、アニールによって金属膜５０と炭化珪素基板１０との電気的接続がオーミックとされる。また、この工程Ｓ８２（図４）は、Ａｒなどの不活性ガスおよび酸素ガス雰囲気中において行われる。
具体的には、図３２を参照して、時間Ａ０から時間Ａ１にかけて金属膜５０の温度が温度Ｔ０から温度Ｔ１にまで第１の温度勾配で昇温される。温度Ｔ０は３００℃未満の温度であり、たとえば室温である。温度Ｔ１は３００℃以上４５０℃以下の温度である。第１の温度勾配は、時間Ａ１における温度Ｔ１と時間Ａ０における温度Ｔ０との温度差（Ｔ１−Ｔ０)を金属膜５０が温度Ｔ０から温度Ｔ１になるまでに要した時間（Ａ１−Ａ０）で除した値である。たとえば、金属膜５０の温度は室温の温度Ｔ０から３００℃の温度Ｔ１まで２〜１０分程度で昇温される。つまり、第１の温度勾配はたとえば毎分３０〜１５０℃程度である。
金属膜５０の温度が３００℃以上４５０℃以下になった後、金属膜５０を３００℃以上４５０℃以下の温度領域内において第２の温度勾配で保持する。金属膜５０を３００℃以上４５０℃以下の温度領域内で保持する時間は、たとえば１分以上であり、好ましくは２分以上である。第２の温度勾配は、時間Ａ２における温度Ｔ２と時間Ａ１における温度Ｔ１との温度差（Ｔ２−Ｔ１)を金属膜５０が温度Ｔ１から温度Ｔ２になるまでに要した時間（Ａ２−Ａ１）で除した値である。図３２に示すように、第２の温度勾配は、第１の温度勾配よりも小さい。また、金属膜５０の温度は３００℃以上４５０℃以下の温度領域内において保持されていればよく、当該温度範囲内であれば、金属膜５０の温度が変動しても構わない。好ましくは、図３３に示すように、金属膜５０の温度は、時間Ａ１から時間Ａ２の間、３００℃以上４５０℃以下の温度範囲内において一定の温度に維持される。たとえば、金属膜５０の温度は３００℃で２分間維持される。つまり、第２の温度勾配はたとえば毎分０℃程度である。
金属膜５０の温度が３００℃以上４５０℃で一定時間保持された後、金属膜５０は、３００℃以上４５０℃以下の温度Ｔ２から５００℃以上の温度Ｔ３にまで第３の温度勾配で昇温される。第３の温度勾配は、第２の温度勾配よりも大きい。好ましくは、金属膜５０は、３００℃以上４５０℃以下の温度Ｔ２から７００℃以上の温度Ｔ３にまで昇温され、より好ましくは１０００℃以上の温度Ｔ３まで昇温される。たとえば、金属膜５０は、３００℃以上４５０℃以下の温度Ｔ２から１０００℃の温度Ｔ３にまで２分程度で昇温される。つまり、第３の温度勾配はたとえば毎分３００℃程度である。これにより、ｎ+ソース領域１４およびｐ+領域１８とオーミック接触し、かつ二酸化珪素からなるゲート酸化膜１５と接するソースコンタクト電極１６（図１２）が完成する。
なお、第１の温度勾配、第２の温度勾配および第３の温度勾配は、ある時間帯における始点の温度および終点の温度の差から計算される値である。たとえば、時間Ａ０から時間Ａ１の間において一定の温度勾配で金属膜５０が昇温される必要はなく、時間Ａ０から時間Ａ１の間で金属膜５０の温度が上下に変動してもよい。
金属膜加熱工程Ｓ８２（図４）は、金属膜５０を３００℃以上４５０℃以下の温度領域内において第２の温度勾配で一定時間保持した後であって、金属膜５０の温度を５００℃以上の温度Ｔ３まで昇温する前に、金属膜５０をウェットエッチングすることにより金属膜５０からＡｌ（アルミニウム）を除去する工程を有していてもよい。具体的には、金属膜５０を３００℃以上４５０℃以下の温度領域内において一定時間保持した後に、金属膜５０をアニール装置から取り出す。その後、金属膜５０をウェットエッチングすることによりＡｌを除去する。Ａｌの除去は、たとえばＴＭＡＨ（テトラメチルアンモニウムハイドロオキサイド）溶液などの弱アルカリ溶液を用いて行うことができる。また、Ａｌの除去は、リン酸、酢酸、硝酸などの酸性溶液やこれらの混合液を用いて行うことができる。当該溶液を用いることにより、Ｔｉ、Ｓｉ、ＳｉＯ2はエッチングされず、Ａｌだけが選択的にエッチングされる。
次に、図１３を参照して、裏面パッド電極２３が形成される。裏面パッド電極２３は、ドレイン電極２０と接するように形成される。裏面パッド電極２３としては、たとえばＮｉ／Ａｕの積層膜が用いられる。裏面パッド電極２３形成後、密着性向上のために、たとえば４００℃の温度で２０分間アニールされる。
次に、図１４を参照して、複数のゲート電極１７の内、将来ゲートライナー部が形成される絶縁膜２１の一部が除去されて開口部２７が形成され、ゲート電極１７の表面が露出する。また、アッシングや大気中ベークなどが行われることにより、ソースコンタクト電極１６およびゲート電極１７の表面が酸化する。そこで、図１５を参照して、たとえば、全面ＲＩＥや逆スパッタリングによりソースコンタクト電極１６およびゲート電極１７の表面に形成された酸化膜２９が除去される。
次に、配線形成工程Ｓ１１０（図３）によってソース配線１９ａおよびゲートライナー部１９ｂが形成される。具体的には、たとえば蒸着法により、基板全面にＴｉ／Ａｌ層が形成される。その後、たとえばＲＩＥなどによってパターニングされ、ソースコンタクト電極１６と接するソース配線１９ａおよびゲート電極１７と接するゲートライナー部１９ｂが形成される。以上により図１に示すＭＯＳＦＥＴ１が完成する。
次に、本実施の形態に係るＭＯＳＦＥＴ１の製造方法の作用効果について説明する。
本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、Ａｌを含む金属膜５０が３００℃以上４５０℃以下の温度領域内において保持される。これにより、Ａｌのシリサイド化が十分に行われ、未反応のＡｌ（つまりシリサイド化していないＡｌ）が低減する。それゆえ、その後、金属膜を５００℃以上に昇温する場合においても、Ａｌがゲート酸化膜１５と反応することを抑制することができる。結果として、ゲート酸化膜１５の絶縁信頼性を向上させることができる。
また本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、金属膜５０はＳｉをさらに含んでもよい。これにより、ｎ+ソース領域およびｐ+領域の双方に対して低い接触抵抗を有するソースコンタクト電極１６を製造することができる。
さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、金属膜５０を５００℃以上の温度まで昇温する工程では、金属膜５０は７００℃以上の温度まで昇温される。これにより、金属膜５０が炭化珪素基板１０を構成する炭化珪素と反応しオーミック電極を形成することができる。
さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、金属膜５０を形成する工程は、炭化珪素基板１０および二酸化珪素膜に接するようにＴｉ層５１を形成する工程と、Ｔｉ層５１上にＡｌ層５２を形成する工程と、Ａｌ層５２上にＳｉ層５３を形成する工程とを有する。これにより、ｎ+ソース領域１４およびｐ+領域１８の双方に対してより低い接触抵抗を実現することができる。
さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、金属膜５０を加熱する工程は、金属膜５０をウェットエッチングすることによりＡｌを除去する工程をさらに有する。Ａｌを除去する工程は、３００℃以上４５０℃以下の温度領域内において金属膜を保持する工程の後であって、金属膜を５００℃以上の温度まで昇温する工程の前に行われる。これにより、Ａｌを効果的に除去することができるので、Ａｌが二酸化珪素と反応することを効果的に抑制することができる。
（実施の形態２）
次に、本発明の実施の形態２に係る炭化珪素半導体装置としてのＭＯＳＦＥＴ２の構成について図２１を参照して説明する。
図２１に示すように、実施の形態２に係るＭＯＳＦＥＴ２の構成は、ソースコンタクト電極１６および絶縁膜２１上に接して酸化防止層２５が形成されている点において実施の形態１に係るＭＯＳＦＥＴ１の構成と異なっており、他の点においてＭＯＳＦＥＴ１の構成と同様である。
次に、本発明の実施の形態２に係るＭＯＳＦＥＴ２の製造方法について、図１６〜図２０を参照して説明する。
まず、実施の形態１のＭＯＳＦＥＴ１と同様に、図５〜図１２に記載する工程が実施されて、ゲート電極１７が絶縁膜２１により覆われ、かつソースコンタクト電極１６およびドレイン電極２０が形成された基板（図１２参照）が準備される。
次に、図１６を参照して、絶縁膜２１およびソースコンタクト電極１と接するように、基板全面に酸化防止層２５が形成される。酸化防止層２５としては、たとえばＴｉ／Ｗ蒸着膜が使用される。
次に、図１７を参照して、裏面パッド電極２３が形成される。裏面パッド電極２３は、ドレイン電極２０と接するように形成される。裏面パッド電極２３としては、たとえばＮｉ／Ａｕの積層膜が用いられる。裏面パッド電極２３形成後、密着性向上のために、たとえば４００℃の温度で２０分間アニールされる。
次に、図１８を参照して、将来ゲートライナー部を形成するための開口部が形成される絶縁膜２１上の酸化防止層２５が除去され、ソースコンタクト電極１６上の酸化防止層２５は残される。なお、ゲートライナー部が形成されない絶縁膜２１上には酸化防止層２５が残っていても構わない。
次に、図１９を参照して、絶縁膜２１のゲートライナー部が形成される部分に開口部２６が形成される。次に、図２０を参照して、開口部２６内にゲートライナー部１９ｂが形成される。ゲートライナー部１９ｂはゲート電極１７と接するように形成される。また、ソースコンタクト電極１６と接する酸化防止層２５と接するようにソース配線１９ａが形成される。ソース配線１９ａおよびゲートライナー部１９ｂはたとえばＴｉ／Ａｌ層からなる。次に、基板全面に、絶縁膜２１、ゲートライナー部１９ｂおよびソース配線１９ａと接するパシベーション膜２８が形成される。その後、ゲートライナー部１９ｂおよびソース配線１９ａの一部が開口するようにパシベーション膜２８がパターニングされる。これにより、図２１に示すＭＯＳＦＥＴ２が完成する。
（実施の形態３）
次に、本実施の形態における炭化珪素半導体装置としてのＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の構成について説明する。
図２３を参照して、ＪＦＥＴ３は、炭化珪素基板３０を有する。炭化珪素基板３０は、ｎ型基板３１と、第１のｐ型層３２と、ｎ型層３３と、第２のｐ型層３４とを有する。ｎ型基板３１は、ＳｉＣからなり、ｎ型の導電型を有する。第１のｐ型層３２はｎ型基板３１上に形成されている。ｎ型層３３は第１のｐ型層３２上に形成されている。第２のｐ型層３４はｎ型層３３上に形成されている。第１のｐ型層３２は、たとえば厚み１０μｍ程度、ｐ型不純物の濃度７．５×１０15ｃｍ-3程度、ｎ型層３３は、たとえば厚み０．４５μｍ程度、ｎ型不純物の濃度２×１０17ｃｍ-3程度、第２のｐ型層３４は、たとえば厚み０．２５μｍ程度、ｐ型不純物の濃度２×１０17ｃｍ-3程度とすることができる。
第２のｐ型層３４およびｎ型層３３には、ｎ型層３３よりも高濃度の導電型がｎ型である不純物（ｎ型不純物）を含む（たとえば１×１０20ｃｍ-3程度）第１のｎ型領域３５および第２のｎ型領域３７が形成されている。また、第２のｐ型層３４およびｎ型層３３には、第１のｎ型領域３５および第２のｎ型領域３７に挟まれるように、第１のｐ型層３２および第２のｐ型層３４よりも高濃度の導電型がｐ型である不純物（ｐ型不純物）を含む（たとえば１×１０18ｃｍ-3程度）第１のｐ型領域３６が形成されている。すなわち、第１のｎ型領域３５、第１のｐ型領域３６および第２のｎ型領域３７は、それぞれ第２のｐ型層３４を貫通してｎ型層３３に至るように形成されている。また、第１のｎ型領域３５、第１のｐ型領域３６および第２のｎ型領域３７の底部は、第１のｐ型層３２の上部表面（第１のｐ型層３２とｎ型層３３との境界部）から間隔を隔てて配置されている。
また、第１のｎ型領域３５から見て第１のｐ型領域３６とは反対側には、第２のｐ型層３４の上部表面３４Ａ（ｎ型層３３の側とは反対側の主面）から第２のｐ型層３４を貫通してｎ型層３３に至るように、溝部７１が形成されている。つまり、溝部７１の底面７１Ａは、第１のｐ型層３２とｎ型層３３との界面から間隔を隔て、ｎ型層３３の内部に位置している。さらに、溝部７１の底面７１Ａからｎ型層３３を貫通し、第１のｐ型層３２に至るように、第１のｐ型層３２および第２のｐ型層３４よりも高濃度のｐ型不純物を含む（たとえば１×１０18ｃｍ-3程度）第２のｐ型領域４３が形成されている。この第２のｐ型領域４３の底部は、ｎ型基板３１の上部表面（ｎ型基板３１と第１のｐ型層３２との境界部）から間隔を隔てて配置されている。
さらに、第１のｎ型領域３５、第１のｐ型領域３６、第２のｎ型領域３７および第２のｐ型領域４３の上部表面に接触するように、オーミックコンタクト電極としてのソースコンタクト電極３９、ゲートコンタクト電極４１、ドレインコンタクト電極４２および電位保持コンタクト電極４４がそれぞれ形成されている。そして、ソースコンタクト電極３９、ゲートコンタクト電極４１、ドレインコンタクト電極４２および電位保持コンタクト電極４４は、実施の形態１におけるソースコンタクト電極１６と同様の特徴を有している。
オーミックコンタクト電極であるソースコンタクト電極３９、ゲートコンタクト電極４１、ドレインコンタクト電極４２および電位保持コンタクト電極４４と隣接する他のオーミックコンタクト電極との間には、層間絶縁膜としての酸化膜３８が形成されている。酸化膜３８はたとえば二酸化珪素膜である。より具体的には、層間絶縁膜としての酸化膜３８が、第２のｐ型層３４の上部表面３４Ａ、溝部７１の底面７１Ａおよび側壁７１Ｂにおいて、ソースコンタクト電極３９、ゲートコンタクト電極４１、ドレインコンタクト電極４２および電位保持コンタクト電極４４が形成されている領域以外の領域全体を覆うように形成されている。これにより、隣り合うオーミックコンタクト電極の間が絶縁されている。
さらに、ソースコンタクト電極３９、ゲートコンタクト電極４１およびドレインコンタクト電極４２の上部表面に接触するように、ソース配線４５、ゲート配線４６およびドレイン配線４７がそれぞれ形成され、各オーミックコンタクト電極と電気的に接続されている。ソース配線４５は、電位保持コンタクト電極４４の上部表面にも接触し、電位保持コンタクト電極４４とも電気的に接続されている。つまり、ソース配線４５は、ソースコンタクト電極３９の上部表面上から電位保持コンタクト電極４４の上部表面上にまで延在するように形成されており、これにより、電位保持コンタクト電極４４は、ソースコンタクト電極３９と同電位に保持されている。ソース配線４５、ゲート配線４６およびドレイン配線４７は、たとえばＡｌなどの導電体から構成されている。ソースコンタクト電極３９およびソース配線４５はソース電極６１を構成し、ゲートコンタクト電極４１およびゲート配線４６はゲート電極６２を構成し、ドレインコンタクト電極４２およびドレイン配線４７はドレイン電極６３を構成する。さらに、ソース電極６１、ゲート電極６２、ドレイン電極６３および酸化膜３８の上部表面を覆うように、パシベーション膜６４が形成されている。このパシベーション膜６４は、たとえば二酸化珪素からなっており、ソース電極６１、ゲート電極６２およびドレイン電極６３を外部と電気的に絶縁するとともに、ＪＦＥＴ３を保護する機能を有している。
図２４を参照して、ゲートコンタクト電極４１およびドレインコンタクト電極４２近傍の構成について説明する。
本実施の形態におけるＪＦＥＴ３のゲートコンタクト電極４１およびドレインコンタクト電極４２は、炭化珪素基板３０上に設けられおり、二酸化珪素からなる酸化膜３８に接している。ゲートコンタクト電極４１およびドレインコンタクト電極４２の各々は、Ｔｉ原子およびＡｌ原子を含んでいる。好ましくは、ゲートコンタクト電極４１およびドレインコンタクト電極４２の各々は、Ｓｉ原子をさらに含んでいる。ゲートコンタクト電極４１およびドレインコンタクト電極４２は酸化膜３８によって互いに絶縁されている。言い換えれば、ゲートコンタクト電極４１（第１の電極）およびドレインコンタクト電極４２（第２の電極）は二酸化珪素膜によって互いに隔てられている。
Ａｌを含む金属膜をアニールして電極を形成する際に、金属膜に含まれるＡｌが二酸化珪素膜へ拡散する場合がある。本実施の形態において、ゲートコンタクト電極４１（第１の電極）およびドレインコンタクト電極４２（第２の電極）の間に位置する酸化膜３８にＡｌが拡散していると仮定する。本実施の形態のＪＦＥＴ３において、ゲートコンタクト電極４１（第１の電極）から酸化膜３８（二酸化珪素膜）に対して、原子数比１％以上のＡｌが侵入している領域（侵入長λ１）は、ゲートコンタクト電極４１（第１の電極）およびドレインコンタクト電極４２（第２の電極）の距離Ｄの２５％以下である。また、ドレインコンタクト電極４２（第２の電極）から酸化膜３８（二酸化珪素膜）に対して、原子数比１％以上のＡｌが侵入している領域（侵入長λ２）は、ゲートコンタクト電極４１（第１の電極）およびドレインコンタクト電極４２（第２の電極）の距離Ｄの２５％以下である。つまり、侵入長λ１と侵入長λ２との合計値は距離Ｄの５０％以下である。
より好ましくは、侵入長λ１および侵入長λ２の各々は、距離Ｄの５％以下である。具体的には、侵入長λ１および侵入長λ２の各々は０．２５μｍ以下であり、好ましくは０．０５μｍ以下である。
なお、上記ではゲートコンタクト電極４１を第１の電極として説明し、ドレインコンタクト電極４２を第２の電極として説明したがこれに限られない。たとえば、ドレインコンタクト電極４２が第１の電極でありゲートコンタクト電極４１を第２の電極であってもよい。また、ソースコンタクト電極３９が第１の電極であって、ゲートコンタクト電極４１が第２の電極であってもよい。
次に、ＪＦＥＴ３の動作について説明する。図２３を参照して、ゲート電極６２の電圧が０Ｖの状態では、ｎ型層３３において、第１のｐ型領域３６と第２のｎ型領域３７とで挟まれた領域および当該挟まれた領域と第１のｐ型層３２とで挟まれた領域（ドリフト領域）、ならびに第１のｐ型領域３６と第１のｐ型層３２とで挟まれた領域（チャネル領域）は空乏化されておらず、第１のｎ型領域３５と第２のｎ型領域３７とはｎ型層３３を介して電気的に接続された状態となっている。そのため、第１のｎ型領域３５から第２のｎ型領域３７に向かって電子が移動することにより電流が流れる。
一方、ゲートコンタクト電極４１に負の電圧を印加していくと、上述のチャネル領域およびドリフト領域の空乏化が進行し、第１のｎ型領域３５と第２のｎ型領域３７とは電気的に遮断された状態となる。そのため、第１のｎ型領域３５から第２のｎ型領域３７に向かって電子が移動することができず、電流は流れない。
次に、実施の形態３におけるＪＦＥＴ３の製造方法について説明する。
図２６〜図２８を参照して、まず基板準備工程Ｓ２１０（図２５）によって炭化珪素基板３０が準備される。
具体的には、図２６を参照して、まずｎ型基板３１上に、ｎ型基板３１の一方の主面上に、ＳｉＣからなる第１のｐ型層３２、ｎ型層３３および第２のｐ型層３４が順次形成される。この形成には、たとえば気相エピタキシャル成長法が用いられる。気相エピタキシャル成長においては、たとえば材料ガスとしてシラン（ＳｉＨ4）ガスおよびプロパン（Ｃ3Ｈ8）ガスを用い、キャリアガスとして水素（Ｈ2）ガスを採用することができる。また、ｐ型層を形成するためのｐ型不純物源としては、たとえばジボラン（Ｂ2Ｈ6）やトリメチルアルミニウム（ＴＭＡ）を、ｎ型層を形成するためのｎ型不純物としては、たとえば窒素を採用することができる。これにより、Ａｌ、Ｂなどのｐ型不純物を含む第１のｐ型層３２および第２のｐ型層３４、Ｎなどのｎ型不純物を含むｎ型層３３が形成される。
次に、図２７を参照して、第２のｐ型層３４の上部表面３４Ａから第２のｐ型層３４を貫通してｎ型層３３に至るように、溝部７１が形成される。溝部７１は底面７１Ａおよび側壁７１Ｂを有する。溝部７１の形成は、たとえば所望の溝部７１の形成位置に開口を有するマスク層を第２のｐ型層３４の上部表面３４Ａ上に形成した後、ＳＦ6ガスを用いたドライエッチングにより実施することができる。
次に、図２８を参照して、イオン注入が行われる。具体的には、まず、第２のｐ型層３４の上部表面３４Ａおよび溝部７１の底面上に、たとえばＣＶＤにより二酸化珪素からなる酸化膜が形成される。そして、酸化膜の上にレジストが塗布された後、露光および現像が行なわれ、所望の第１のｎ型領域３５および第２のｎ型領域３７の形状に応じた領域に開口を有するレジスト膜が形成される。そして、当該レジスト膜をマスクとして用いて、たとえばＲＩＥにより酸化膜が部分的に除去されることにより、第２のｐ型層３４の上部表面３４Ａ上に開口パターンを有する酸化膜からなるマスク層が形成される。その後、上記レジスト膜を除去した上で、このマスク層をマスクとして用いて、ｎ型層３３および第２のｐ型層３４にイオン注入が実施される。注入されるイオン種は、たとえばＰ（リン）、Ｎ（窒素）などとすることができる。これにより、第２のｐ型層３４を貫通してｎ型層３３に至る第１のｎ型領域３５および第２のｎ型領域３７が形成される。
さらに、第１のｎ型領域３５および第２のｎ型領域３７の形成に用いられたマスク層が除去された上で、同様の手順により、第２のｐ型層３４の上部表面３４Ａおよび溝部７１の底面７１Ａ上に、所望の第１のｐ型領域３６および第２のｐ型領域４３の形状に応じた領域に開口を有するマスク層が形成される。そして、このマスク層をマスクとして用いて、第１のｐ型層３２、ｎ型層３３および第２のｐ型層３４にイオン注入が実施される。注入されるイオン種は、たとえばＡｌ（アルミニウム）、Ｂ（ホウ素）などとすることができる。これにより、第２のｐ型層３４を貫通してｎ型層３３に至る第１のｐ型領域３６、および溝部７１の底面７１Ａからｎ型層３３を貫通し、第１のｐ型層３２に至る第２のｐ型領域４３が形成される。
次に、不純物の活性化のための熱処理が実施される。具体的には、上記イオン注入が完了した第１のｐ型層３２、ｎ型層３３および第２のｐ型層３４を有するｎ型基板３１が、たとえばアルゴンなどの不活性ガス雰囲気中で１７００℃に加熱され、３０分間保持される。これにより不純物が活性化し、ｎ型不純物あるいはｐ型不純物として機能することが可能となる。
以上により、上部表面３４Ａと底面７１Ａと側壁７１Ｂとを有する基板面８０を有する炭化珪素基板３０（図２８）が準備される。
図２９および図３０を参照して、次に酸化膜形成工程Ｓ２６０（図２５）によって酸化膜３８が形成される。
具体的には、まず、たとえば酸素雰囲気中で１３００℃程度に加熱し、９０分間程度保持する熱酸化処理が実施されることにより、第２のｐ型層３４の上部表面３４Ａと、溝部７１の底面７１Ａおよび側壁７１Ｂを覆う絶縁膜としての酸化膜３８（フィールド酸化膜）が形成される。酸化膜３８の厚みは、たとえば０．１μｍ程度である。
次に酸化膜３８上にレジストが塗布された後、露光および現像が行なわれ、ソースコンタクト電極３９、ゲートコンタクト電極４１、ドレインコンタクト電極４２および電位保持コンタクト電極４４（図２３参照）を形成すべき領域に応じた開口９１Ａを有するレジスト膜９１が形成される。そして、当該レジスト膜９１をマスクとして用いて、たとえばＲＩＥにより酸化膜３８が部分的に除去される。以上により、基板面８０（図２９）の一部を覆う酸化膜３８（図３０）が形成される。
次に電極形成工程Ｓ２７０（図２５）が行われる。この工程（Ｓ２７０）は、実施の形態１におけるオーミック電極形成工程（Ｓ８０：図３）と同様に実施することができる。具体的には、まず実施の形態１の金属膜形成工程（Ｓ８１：図４）と同様に、金属膜５０が、レジスト膜９１上および当該レジスト膜９１から露出する領域に形成される。さらに、レジスト膜９１が除去されることにより、レジスト膜９１上の金属膜５０が除去（リフトオフ）されて、第１のｎ型領域３５、第１のｐ型領域３６、第２のｎ型領域３７および第２のｐ型領域４３上に接触するように、金属膜５０が残存する。
好ましくは、金属膜５０は、Ｔｉ層５１と、Ａｌ層５２と、Ｓｉ層５３とが積層された積層膜である。金属膜形成工程Ｓ８１（図４）では、Ｔｉ層５１が二酸化珪素からなる酸化膜３８および炭化珪素基板３０の第１のｐ型層３２と接して形成される。Ａｌ層５２はＴｉ層５１上に形成される。Ｓｉ層５３はＡｌ層５２上に形成される。言い換えれば、Ａｌ層５２は、Ｔｉ層５１およびＳｉ層５３の間に形成される。
好ましくは、Ｔｉを含む層５１の膜厚は１５ｎｍ以上２５ｎｍ以下であり、Ａｌを含む層５２の膜厚は２０ｎｍ以上６０ｎｍ以下であり、Ｓｉを含む層５３の膜厚は１５ｎｍ以上３５ｎｍ以下である。なお、金属膜５０は、Ｔｉを含む部分と、Ａｌを含む部分と、Ｓｉを含む部分とが混合して形成された混合膜であっても構わない。
さらに図２０を参照して、実施の形態１における金属膜加熱工程Ｓ８２（図４）と同様に、アニールによって、金属膜５０と炭化珪素基板１０との電気的接続がオーミックとされる。金属膜加熱工程Ｓ８２（図４）は、第１の温度勾配で３００℃未満の温度から３００℃以上４５０℃以下の温度まで金属膜５０を昇温する工程と、その後、第２の温度勾配で３００℃以上４５０℃以下の温度領域内において金属膜５０を保持する工程と、その後、第３の温度勾配で金属膜５０を５００℃以上の温度まで昇温する工程とを有している。ここで、第２の温度勾配は第１の温度勾配および第３の温度勾配よりも小さい。金属膜５０を５００℃以上の温度まで昇温する工程において好ましくは、金属膜５０は７００以上にまで昇温され、より好ましくは金属膜５０は１０００℃以上にまで昇温される。これにより、炭化珪素基板３０とオーミック接触するソースコンタクト電極３９、ゲートコンタクト電極およびドレインコンタクト電極４２が完成する。
その結果、第１のｎ型領域３５、第１のｐ型領域３６、第２のｎ型領域３７および第２のｐ型領域４３の上部表面に接触するように、オーミックコンタクト電極としてのソースコンタクト電極３９、ゲートコンタクト電極４１、ドレインコンタクト電極４２および電位保持コンタクト電極４４がそれぞれ形成される。
金属膜加熱工程Ｓ８２（図４）は、金属膜５０を３００℃以上４５０℃以下の温度領域内において第２の温度勾配で一定時間保持した後であって、金属膜５０の温度を５００℃以上の温度Ｔ３まで昇温する前に、金属膜５０をウェットエッチングすることにより金属膜５０からＡｌ（アルミニウム）を除去する工程を有していてもよい。具体的には、金属膜５０を３００℃以上４５０℃以下の温度領域内において一定時間保持した後に、金属膜５０をアニール装置から取り出す。その後、金属膜５０をウェットエッチングすることによりＡｌを除去する。Ａｌの除去は、たとえばＴＭＡＨ溶液などの弱アルカリ溶液を用いて行うことができる。また、Ａｌの除去は、リン酸、酢酸、硝酸などの酸性溶液やこれらの混合液を用いて行うことができる。当該溶液を用いることにより、Ｔｉ、Ｓｉ、ＳｉＯ2はエッチングされず、Ａｌだけが選択的にエッチングされる。
その結果、第１のｎ型領域３５、第１のｐ型領域３６、第２のｎ型領域３７および第２のｐ型領域４３の上部表面に接触するように、オーミックコンタクト電極としてのソースコンタクト電極３９、ゲートコンタクト電極４１、ドレインコンタクト電極４２および電位保持コンタクト電極４４がそれぞれ形成される。
再び図２３を参照して、配線形成工程Ｓ２８０（図２５）が実施される。具体的には、ソースコンタクト電極３９、ゲートコンタクト電極４１およびドレインコンタクト電極４２の上部表面にそれぞれ接触するソース配線４５、ゲート配線４６およびドレイン配線４７が形成される。ソース配線４５、ゲート配線４６およびドレイン配線４７は、たとえばソース配線４５、ゲート配線４６およびドレイン配線４７を形成すべき所望の領域に開口を有するレジスト層を形成し、Ａｌを蒸着した後、レジスト層とともにレジスト層上のＡｌを除去すること（リフトオフ）により形成することができる。
次にパシベーション膜形成工程Ｓ２９０（図２５）が実施される。具体的には、ソース電極６１、ゲート電極６２、ドレイン電極６３および酸化膜３８の上部表面を覆うように、たとえば二酸化珪素からなるパシベーション膜６４が形成される。このパシベーション膜６４の形成は、たとえばＣＶＤにより実施することができる。以上によりＪＦＥＴ３が完成する。なお、実施の形態３に係るＪＦＥＴ３は、実施の形態１に係るＭＯＳＦＥＴと同様の作用効果を奏する。
また上記各実施の形態におけるｎ型とｐ型とが入れ替えられた構成が用いられてもよい。さらに上記においては、本発明の半導体装置の一例として、ＭＯＳＦＥＴおよびＪＦＥＴについて説明したが、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ、絶縁ゲートバイポーラトランジスタ）、バイポーラトランジスタなど他の半導体装置が製造されてもよい。
まず、金属膜５０の組成を決定するために、Ｔｉ層、Ａｌ層およびＳｉ層の厚みをマトリックス状に変化させて、炭化珪素基板との接触抵抗を調査する実験を行った。Ｔｉ層の厚みとして３種類の厚み（１５ｎｍ、２０ｎｍおよび２５ｎｍ）を選定した。Ａｌ層の厚みとして３種類の厚み（２０ｎｍ、４０ｎｍおよび６０ｎｍ）を選定した。Ｓｉ層の厚みとして３種類の厚み（１５ｎｍ、２５ｎｍおよび３５ｎｍ）を選定した。Ｔｉ層、Ａｌ層およびＳｉ層の厚みをそれぞれ変化させた２７種類（Ｔｉ層３種類×Ａｌ層３種類×Ｓｉ層３種類）のサンプルを準備した。２７種類のサンプルの各々に対してｎ型炭化珪素基板およびｐ型炭化珪素基板との接触抵抗をＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）によって評価した。
上記２７種類のサンプルをＲＴＡ装置を使用して３００℃まで昇温した。その後、サンプルを３００℃で３分間保持し、その後、サンプルを１０００℃まで約２分で昇温した。その結果、ｎ型炭化珪素基板に対しては、Ｔｉ層１５ｎｍ、Ａｌ層６０ｎｍおよびＳｉ層２５ｎｍである条件Ａのサンプルが最も高い接触抵抗率を有していた。また、ｐ型炭化珪素基板に対しては、Ｔｉ層２５ｎｍ、Ａｌ層２０ｎｍおよびＳｉ層１５ｎｍである条件Ｂのサンプルが最も高い接触抵抗率を有していた。
次に、炭化珪素半導体装置のリーク電流、ｎ型接触抵抗およびｐ型接触抵抗に対する金属層の保持温度および保持時間の影響を調査するために、ＭＯＳＦＥＴを作製した。
まず、ｎ型の炭化珪素基板を準備した。当該ｎ型炭化珪素基板上にｎ型の炭化珪素エピタキシャル層を成膜した。イオン注入により、当該エピタキシャル層にｐ型領域およびｎ型領域を形成した。その後、イオン注入によるダメージを修復するために、活性化アニールを実施した。活性化アニールは１７００℃の温度で３０分間実施された。
次に、ＣＶＤ法によって、二酸化珪素膜を１μｍ形成した。Ｐ（リン）ドープポリシリコンを形成することによりゲート電極を形成した。二酸化珪素膜をドライエッチングすることにより、二酸化珪素膜に電極形成のためのコンタクトホールを形成した。コンタクトホール内であって、かつ二酸化珪素膜に接するように、Ｔｉ／Ａｌ／Ｓｉの３層からなる金属膜５０を形成した。炭化珪素基板の裏面全面にＮｉ電極を１０００オングストローム形成した。
次に、金属膜５０に対する熱処理を実施した。熱処理は、金属膜５０をランプアニール炉に入れて３００℃の温度で１〜５分間保持することにより行われた。これにより、Ｔｉ／Ａｌ／Ｓｉの３層内でのシリサイド反応はほぼ完了した。その後、金属膜５０が形成された炭化珪素基板をランプアニール炉から取り出し、ＴＭＡＨ溶液で１０分間エッチングした。ＴＭＡＨ溶液の濃度を２．３８％とした。なお、Ａｌは当該ＴＭＡＨ溶液によってエッチングされるが、Ｔｉ、ＳｉおよびＳｉＯ2は当該ＴＭＡＨ溶液によってエッチングされない。また、ＳｉやＴｉと反応したＡｌも当該ＴＭＡＨ溶液によってエッチングされない。
次に、金属膜５０が形成された炭化珪素基板をランプアニール炉に入れ、１０００℃の温度まで２分で昇温した。その後、金属膜５０が形成された炭化珪素基板の温度を１分間保持した後、冷却を行った。以上のようにして、炭化珪素基板の表面および裏面にコンタクト電極が形成された。
次に、裏面にＴｉ／Ｐｔ／Ａｕからなる裏面電極パッドを形成した。ゲート電極の上部にコンタクトホールを形成し、ＴｉＮ／Ａｌからなる電極パッドを形成した。その後、表面側にパシベーション膜としてＳｉＮを成膜した。その後、ゲート電極部およびソース電極部の上部に開口を形成した。ＭＯＳＦＥＴの作製と同時に接触抵抗評価用のＴＥＧも作製した。
図３４を参照して、ｎ型炭化珪素基板とコンタクト電極（ソースコンタクト電極）との接触抵抗率の保持時間依存性について説明する。図３４に示すように、保持時間が長くなると、ｎ型炭化珪素基板とコンタクト電極（ソースコンタクト電極）との接触抵抗率は少しずつ大きくなった。上限ライン１１０は、接触抵抗率が５×１０-5Ωｃｍ2のラインであり、接触抵抗率がこの値より大きいと、デバイス性能の１％以上のオーダーとなるので無視できなくなる。言い換えれば、接触抵抗率が上限ライン１１０以下であれば、デバイス性能として問題がないレベルである。ｎ型炭化珪素に対する接触抵抗が最も高くなる条件Ａのサンプルにおいて、保持時間が３分以下であればデバイス特性として問題がないことが確認された。
図３５を参照して、ｐ型炭化珪素基板とコンタクト電極（ソースコンタクト電極）との接触抵抗率の保持時間依存性について説明する。図３５に示すように、保持時間が変化しても、ｐ型炭化珪素基板とコンタクト電極との接触抵抗率はあまり影響を受けなかった。上限ライン１１１は、接触抵抗率が１×１０-2Ωｃｍ2のラインであり、接触抵抗率がこの値より大きいと、ゲート電極部で遅延が発生し動特性が悪化する。言い換えれば、接触抵抗率が上限ライン１１１以下であれば、動特性としての問題がないレベルである。ｐ型炭化珪素に対する接触抵抗が最も高くなる条件Ｂのサンプルにおいて、保持時間によらず動特性として問題がないことが確認された。
次に、ＭＯＳＦＥＴ１のゲートソース間におけるリーク電流を測定した。リーク電流は、ゲートソース間に電圧を−５Ｖ〜２０Ｖの間で変化させてときの電流の最大値とした。ＭＯＳＦＥＴ１のソース電極を構成するＴｉＡｌＳｉが二酸化珪素と反応すると、ソースゲート電極間において短絡し、ソースゲート電極間におけるリーク電流が増大する。リーク電流値が１μＡを超えると、ゲートに電圧がかからないため、ＭＯＳＦＥＴ１として動作しなくなる。一方で、リーク電流が１ｎＡ以下であれば、ＭＯＳＦＥＴ１の動作として全く問題のないレベルといえる。つまり、リーク電流の上限ライン１１２が１μＡであり、リーク電流のより好ましい上限ライン１１３が１ｎＡである。なお、ソースゲート間は１μｍである。
図３６を参照して、リーク電流の保持時間依存性について説明する。保持時間が０分、１分および２分の条件において、条件Ａにおける金属膜を使用した場合のリーク電流は条件Ｂにおける金属膜を使用した場合のリーク電流よりも大きかった。これは、条件Ａの金属膜５０の方が条件Ｂの金属膜５０よりもＡｌが多いためであると考えられる。条件Ｂの金属膜５０に関しては、保持時間が０〜１分の場合におけるリーク電流が上限ライン１１２よりも小さく、保持時間が２分以上の場合におけるリーク電流はより好ましい上限ライン１１３よりも小さかった。条件Ａの金属膜５０に関しては、保持時間が１分の場合におけるリーク電流は上限ライン１１２よりも小さく、保持時間が２分以上の場合におけるリーク電流はより好ましい上限ライン１１３よりも小さくなった。
リーク電流特性測定後、ＭＯＳＦＥＴ１のソースゲート電極間の断面をＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）およびＥＤＸ（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で観察し、Ａｌが検出された範囲を侵入長とした。図３７に示すように、リーク電流と侵入長には相関があることが確認された。このデータによると、侵入長が０．５μｍのときにリーク電流が１μＡであり、侵入長が０．１μＡのときにリーク電流が１ｎＡであった。言い換えれば、リーク電流の上限ライン１１２であるリーク電流１μＡ以下を実現するためには、侵入長を０．５μｍ以下にすればよく、リーク電流のより好ましい上限ライン１１３であるリーク電流１ｎＡ以下を実現するためには、侵入長を０．１μｍ以下にすればよいことが確認された。
本実施例では、金属膜の保持時間および保持温度を変化させることにより、好ましい金属膜の保持時間および保持温度を調査した。まず、実施例１で説明した方法と同様の製造方法により、ＭＯＳＦＥＴ１を作製した。金属膜５０を加熱する工程における金属膜５０を保持する温度（保持温度）および金属膜５０を当該保持温度で保持する時間（保持時間）を変化させた。保持温度は、２００℃、３００℃、４００℃、４５０℃および５００℃とした。それぞれの保持温度に対して、保持時間を１分、２分、３分、４分および５分とした。その後、金属膜５０を１０００℃まで加熱した。
Figure 0005949305
表１を参照して、リーク電流、ｎ型接触抵抗およびｐ型接触抵抗に対する、金属膜５０の保持温度および保持時間の関係を説明する。なお、表１および後述する表２におけるリーク電流に関して、記号「Ｂ」はリーク電流が１μＡより大きいことを示し、記号「Ａ」はリーク電流が１μＡ以下であり１ｎＡより大きいことを示し、記号「Ｓ」はリーク電流が１ｎＡ以下であることを示す。また、ｎ型接触抵抗に関して、記号「Ａ」は接触抵抗率が５×１０-5Ωｃｍ2より小さいことを示し、記号「Ｂ」は接触抵抗率が５×１０-5Ωｃｍ2以上であることを示す。さらに、ｐ型接触抵抗に関して、記号「Ａ」は接触抵抗率が１×１０-2Ωｃｍ2よりも小さいことを示し、記号「Ｂ」は接触抵抗率が１×１０-2Ωｃｍ2以上であることを示す。
表１に示すように、保持温度が２００℃の場合は、ＡｌがＳｉまたはＴｉと反応しないためＡｌが二酸化珪素膜に侵入してリーク電流が上限値を超えた。また保持温度が５００℃の場合は、保持時間が１分であればリーク電流は上限値以下であった。しかし、保持時間が２分以上になるとリーク電流は上限値よりも大きくなった。保持時間が３００℃以上４５０℃以下の場合、保持時間にかかわらず、リーク電流は上限値以下であった。以上の結果より、保持時間は３００℃以上４５０℃以下であることが好ましいことが確認された。
ｎ型接触抵抗に関しては、３００℃以上４５０℃以下の温度範囲において、保持時間が１分以上３分以下の場合にｎ型接触抵抗率が上限ライン（５×１０-5Ωｃｍ2）よりも小さかった。ｐ型接触抵抗に関しては、今回測定された保持温度および保持時間の範囲において、接触抵抗率が１×１０-2Ωｃｍ2より小さいことが確認された。
以上の結果より、リーク電流の観点からは、金属膜５０の保持温度が３００℃以上４５０℃以下であること好ましい。また、金属膜５０の保持温度が３００℃以上４５０℃以下の温度範囲において、金属膜５０の保持時間は２分以上であればリーク電流が１ｎＡ以下になり好ましい。さらに、ｎ型接触抵抗の観点からは、金属膜５０の保持温度が３００℃以上４５０℃以下の温度範囲において、金属膜５０の保持時間は１分以上３分以下であることが好ましい。リーク電流およびｎ型接触電流の双方を考慮すると、金属膜５０の保持温度が３００℃以上４５０℃以下の温度範囲において、金属膜５０の保持時間は２分以上３分以下であることが好ましい。
Figure 0005949305
次に、金属膜５０をある保持温度である保持時間保持した後であって、金属膜５０を１０００℃に加熱する前に、金属膜５０をアニール炉から取り出し、金属膜５０をＴＭＡＨ溶液などの弱アルカリ溶液や、リン酸、酢酸、硝酸などの酸性溶液やこれらの混合液によりエッチングした結果について説明する。表１は当該エッチングを行っていない結果であり、表２は当該エッチングを行った結果である。
表２に示すように、保持温度３００℃の保持時間１分の条件および保持温度４００℃の保持時間１分の条件において、リーク電流が１ｎＡ以下になった。つまり、エッチングを行うことで、リーク電流をさらに低減することができた。エッチングによって未反応のＡｌが除去されることで、二酸化珪素膜へ侵入するＡｌを低減できたと考えられる。
以上の結果より、金属膜５０を３００℃以上４５０℃以下の温度で保持した後にウェットエッチングを行ってＡｌを除去することにより、リーク電流を低減可能であることが確認された。
今回開示された実施の形態および実施例はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
１，２ ＭＯＳＦＥＴ、３ ＪＦＥＴ、１０，３０ 炭化珪素基板、１１ ｎ+基板、１２ ｎ-ＳｉＣ層、１２Ａ 第１の主面、１２Ｂ 第２の主面、１３ ｐボディ、１３Ａ チャネル領域、１４ ｎ+ソース領域、１５ ゲート酸化膜（二酸化珪素膜）、１５Ａ 熱酸化膜、１６，３９ ソースコンタクト電極、１７，６２ ゲート電極、１８ ｐ+領域、１９ａ，４５ ソース配線、１９ｂ ゲートライナー部、２０，６３ ドレイン電極、２１ 絶縁膜、２５ 酸化防止層、２６，２７ 開口部、２８，６４ パシベーション膜、２９ 酸化膜、６１ ソース電極、３１ ｎ型基板、３２ 第１のｐ型層、３３ ｎ型層、３４ 第２のｐ型層、３５ 第１のｎ型領域、３６ 第１のｐ型領域、３７ 第２のｎ型領域、３８ 酸化膜（二酸化珪素膜）、４１ ゲートコンタクト電極、４２ ドレインコンタクト電極、４３ 第２のｐ型領域、４４ 電位保持コンタクト電極、４５ ソース配線、４６ ゲート配線、４７ ドレイン配線、５０ 金属膜、５１ Ｔｉ層、５２ Ａｌ層、５３ Ｓｉ層、７１ 溝部、７１Ａ 底面、７１Ｂ 側壁、８０ 基板面、９０ スパッタリングターゲット、９１ レジスト膜、９１Ａ 開口。

Claims (5)

  1. 炭化珪素基板を準備する工程と、
    前記炭化珪素基板上に二酸化珪素膜を形成する工程と、
    前記炭化珪素基板および前記二酸化珪素膜に接するようにＡｌおよびＴｉを含む電極を形成する工程とを備え、
    前記電極を形成する工程は、
    前記炭化珪素基板上にＡｌおよびＴｉを含む金属膜を形成する工程と、
    前記金属膜を加熱する工程とを含み、
    前記金属膜を加熱する工程は、
    第１の温度勾配で３００℃未満の温度から３００℃以上４５０℃以下の温度まで前記金属膜を昇温する工程と、
    前記金属膜を昇温する工程の後、第２の温度勾配で３００℃以上４５０℃以下の温度領域内において前記金属膜を保持する工程と、
    前記金属膜を保持する工程の後、第３の温度勾配で前記金属膜を５００℃以上の温度まで昇温する工程とを有し、
    前記第２の温度勾配は前記第１の温度勾配および前記第３の温度勾配よりも小さい、炭化珪素半導体装置の製造方法。
  2. 前記金属膜はＳｉをさらに含む、請求項１に記載の炭化珪素半導体装置の製造方法。
  3. 前記金属膜を５００℃以上の温度まで昇温する工程では、前記金属膜は７００℃以上の温度まで昇温される、請求項１または２に記載の炭化珪素半導体装置の製造方法。
  4. 前記金属膜を形成する工程は、前記炭化珪素基板および前記二酸化珪素膜に接するようにＴｉ層を形成する工程と、
    前記Ｔｉ層上にＡｌ層を形成する工程と、
    前記Ａｌ層上にＳｉ層を形成する工程とを有する、請求項１〜３のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  5. 前記金属膜を加熱する工程は、
    前記金属膜をウェットエッチングすることによりＡｌを除去する工程をさらに有し、
    前記Ａｌを除去する工程は、３００℃以上４５０℃以下の温度領域内において前記金属膜を保持する工程の後であって、前記金属膜を５００℃以上の温度まで昇温する工程の前に行われる、請求項１〜４のいずれか１項に記載の炭化珪素半導体装置の製造方法。
JP2012179255A 2012-08-13 2012-08-13 炭化珪素半導体装置の製造方法 Active JP5949305B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2012179255A JP5949305B2 (ja) 2012-08-13 2012-08-13 炭化珪素半導体装置の製造方法
PCT/JP2013/068096 WO2014027519A1 (ja) 2012-08-13 2013-07-02 炭化珪素半導体装置の製造方法
US13/937,893 US8716129B2 (en) 2012-08-13 2013-07-09 Method for manufacturing silicon carbide semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012179255A JP5949305B2 (ja) 2012-08-13 2012-08-13 炭化珪素半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2014038900A JP2014038900A (ja) 2014-02-27
JP5949305B2 true JP5949305B2 (ja) 2016-07-06

Family

ID=50066509

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012179255A Active JP5949305B2 (ja) 2012-08-13 2012-08-13 炭化珪素半導体装置の製造方法

Country Status (3)

Country Link
US (1) US8716129B2 (ja)
JP (1) JP5949305B2 (ja)
WO (1) WO2014027519A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016081995A (ja) * 2014-10-14 2016-05-16 住友電気工業株式会社 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
CN111199972B (zh) * 2018-11-16 2023-05-16 比亚迪半导体股份有限公司 集成级联器件及其制备方法
US10957791B2 (en) * 2019-03-08 2021-03-23 Infineon Technologies Americas Corp. Power device with low gate charge and low figure of merit

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE504916C2 (sv) * 1995-01-18 1997-05-26 Ericsson Telefon Ab L M Förfarande för att åstadkomma en ohmsk kontakt jämte halvledarkomponent försedd med dylik ohmsk kontakt
JP4179492B2 (ja) * 2000-09-01 2008-11-12 日産自動車株式会社 オーミック電極構造体、その製造方法、及びオーミック電極を用いた半導体装置
JP5145570B2 (ja) * 2006-09-22 2013-02-20 トヨタ自動車株式会社 半導体装置の製造方法
EP2064731B1 (en) 2006-09-22 2010-04-07 Toyota Jidosha Kabushiki Kaisha Method of manufacturing semiconductor devices
JP5256599B2 (ja) * 2006-09-22 2013-08-07 トヨタ自動車株式会社 半導体装置の製造方法
WO2009013886A1 (ja) * 2007-07-20 2009-01-29 Panasonic Corporation 炭化珪素半導体装置およびその製造方法
KR101442886B1 (ko) 2008-04-15 2014-09-19 스미토모덴키고교가부시키가이샤 반도체 장치 및 그 제조 방법
JP5581642B2 (ja) * 2009-10-05 2014-09-03 住友電気工業株式会社 半導体装置の製造方法
JP5728954B2 (ja) * 2011-01-13 2015-06-03 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP5809596B2 (ja) * 2012-05-07 2015-11-11 住友電気工業株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
JP2014038900A (ja) 2014-02-27
US8716129B2 (en) 2014-05-06
WO2014027519A1 (ja) 2014-02-20
US20140045322A1 (en) 2014-02-13

Similar Documents

Publication Publication Date Title
JP5577478B1 (ja) 半導体装置
JP5525940B2 (ja) 半導体装置および半導体装置の製造方法
JP4539684B2 (ja) 炭化珪素半導体装置およびその製造方法
JP5102411B2 (ja) 半導体装置およびその製造方法
JP5628462B1 (ja) 半導体装置およびその製造方法
JP5728954B2 (ja) 炭化珪素半導体装置の製造方法
KR20100100585A (ko) 반도체 장치의 제조 방법 및 반도체 장치
WO2012165008A1 (ja) 炭化珪素半導体装置およびその製造方法
JP2015061018A (ja) 半導体装置およびその製造方法
JP5949305B2 (ja) 炭化珪素半導体装置の製造方法
JP6250230B2 (ja) 炭化珪素半導体装置の製造方法
CN107204363A (zh) 碳化硅半导体装置及碳化硅半导体装置的制造方法
US8847237B2 (en) Silicon carbide semiconductor device and method for manufacturing same
US8866156B2 (en) Silicon carbide semiconductor device and method for manufacturing same
US20250006795A1 (en) Method of manufacturing silicon carbide semiconductor device and silicon carbide semiconductor device
JP5991629B2 (ja) 半導体装置および半導体装置の製造方法
JP2023104657A (ja) 炭化珪素半導体装置
JP2023023614A (ja) 炭化珪素半導体装置
JP2015095511A (ja) 炭化珪素半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150325

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160510

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160523

R150 Certificate of patent or registration of utility model

Ref document number: 5949305

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250