JP5943115B1 - 集積回路、半導体装置、カード及びデータ転送方法 - Google Patents

Abstract

【課題】 ネットワークオンチップアーキテクチャを適用する半導体チップにおいて、より好適に、データ転送の所定のスループットに対し、ルータの専有面積を削減する。【解決手段】 複数のモジュールと、それらのモジュールのそれぞれに含まれる複数のルータと、を含み、１つのモジュールは、自モジュールに含まれる第１の複数のルータを介して、他の１つのモジュールに含まれる、それらの第１の複数のルータのそれぞれに対応する、第２の複数のルータのそれぞれとの間で、データを送受信する。【選択図】 図１

Description

本発明は、ネットワークオンチップアーキテクチャを利用する集積回路、その集積回路を搭載する半導体装置、カード及びその集積回路におけるデータ転送方法に関する。

近年のＬＳＩ設計においては、ＬＳＩチップ内のモジュール間をルータとチャネルにより接続するネットワークオンチップ技術が採用されるようになってきた。

例えば、特許文献１は、ネットワークオンチップの一例を開示する。特許文献１に記載のネットワークオンチップは、集積プロセッサブロック、ルータ、メモリ通信コントローラ及びネットワーク・インターフェイス・コントローラを含む。そのネットワークオンチップにおいて、第１に、各々のその集積プロセッサブロックは、そのメモリ通信コントローラ及びそのネットワーク・インターフェイス・コントローラを介して、そのルータに結合される。第２に、各々のそのメモリ通信コントローラが、その集積プロセッサブロック及びメモリ間の通信を制御する。第３に、各々のそのネットワーク・インターフェイス・コントローラが、そのルータを介して集積プロセッサブロック間通信を制御する。

また、特許文献２は、ネットワークオンチップアーキテクチャを用いたチップの一例を開示する。特許文献２に記載のチップは、機能モジュールを有する。そして、その機能モジュールのそれぞれが、互いに接続される単一の処理装置と単一のルーティング装置とを有する。さらに、ルーティング接続と呼ぶ接続が、それぞれその機能モジュールのルーティング装置と連結する少なくとも１つの端部を備える。そして、そのルーティング接続がその間に、その機能モジュールのその処理装置の間でデータのルーティングが可能となるように、その機能モジュールのルーティング装置を接続する。そして、そのチップにおいて、第１に、２分割されたルーティング装置と呼ばれる少なくとも１つのその機能モジュールのそのルーティング装置が、それぞれ第１レベルのルータ及び第２レベルのルータと呼ばれる２つのルータを有する。第２に、その２つのルータは、互いに接続される。第３に、その第１レベルのルータは、さらに少なくとも２つのルーティング接続と連結する。第４に、その第２レベルのルータは、さらにその機能モジュールの処理装置と接続し、少なくとももうひとつのルーティング接続と連結する。

特開２００９−１１０５１２号公報 特開２０１１−１８２３９３号公報

半導体チップ或いはその半導体チップを含む集積回路においては、そのサイズをより小さくすることが課題である。特に、ネットワークオンチップを採用する半導体チップにおいては、その半導体チップに含まれるモジュール間のデータ転送をルーティングするルータの領域が、そのモジュールの領域に対して、オーバーヘッドである。このため、ルータの専有面積の削減を実現することが求められる。

一方で、モジュール間の転送データサイズ、即ちルータ間の転送データサイズは、ルータの専有面積を決定する要因のひとつである。即ち、ルータ間の転送データサイズは、ルータ間のワイヤの本数によって決定され、その本数はルータの専有面積を決定する要因のひとつである。しかしながら、ルータの専有面積を削減するために、モジュール間の転送データサイズを縮小することは、その半導体チップにおけるデータ転送のスループットが低下を招く。

特許文献１は、上述の課題に関連する技術を何ら開示しない。

特許文献２は、ルーティング装置を機能モジュールの平面でデータをルーティングする第１レベルのルータと、機能モジュールの平面を横断方向にデータをルーティングする第２レベルのルータに分割する。特許文献２は、こうすることで、それらのルータ内のクロスバースイッチの面積及び消費電力を、ルーティング装置を分割しない場合に比べて、低減可能であるとしている。

しかしながら、先行技術文献に記載された技術では、半導体チップにおけるデータ転送の所定のスループットに対する、ルータの専有面積の削減が十分ではないという問題点がある。

本発明の目的は、ネットワークオンチップアーキテクチャを適用する半導体チップにおいて、より好適に、データ転送の所定のスループットに対し、ルータの専有面積を削減する集積回路、半導体装置、カード及びデータ転送方法を提供することにある。

本発明の一様態における集積回路は、複数のモジュールと、前記モジュールのそれぞれに含まれる複数のルータと、を含み、１つの前記モジュールは、自モジュールに含まれる第１の前記複数のルータを介して、他の１つの前記モジュールに含まれる、前記第１の複数のルータのそれぞれに対応する、第２の前記複数のルータのそれぞれとの間で、データを送受信する。

本発明の一様態における半導体装置は、複数のモジュールと、前記モジュールのそれぞれに含まれる複数のルータと、を含み、１つの前記モジュールは、自モジュールに含まれる第１の前記複数のルータを介して、他の１つの前記モジュールに含まれる、前記第１の複数のルータのそれぞれに対応する、第２の前記複数のルータのそれぞれとの間で、前記データを送受信する、半導体チップと、前記半導体チップを搭載するパッケージと、前記半導体チップに接続され、前記パッケージ外部へ延出する接続端子と、を含む。

本発明の一様態におけるカードは、複数のモジュールと、前記モジュールのそれぞれに含まれる複数のルータと、を含み、１つの前記モジュールは、自モジュールに含まれる第１の前記複数のルータを介して、他の１つの前記モジュールに含まれる、前記第１の複数のルータのそれぞれに対応する、第２の前記複数のルータのそれぞれとの間で、前記データを送受信する、半導体チップを含む集積回路と、前記集積回路へ電力を供給する回路と、を含む。

本発明の一様態におけるデータ転送方法は、複数のモジュールと前記モジュールのそれぞれに含まれる複数のルータとを含む集積回路の１つの前記モジュールが、自モジュールに含まれる第１の前記複数のルータを介して、他の１つの前記モジュールに含まれる、前記第１の複数のルータのそれぞれに対応する、第２の前記複数のルータのそれぞれとの間でデータを送受信する。

本発明は、ネットワークオンチップアーキテクチャを適用する半導体チップにおいて、より好適に、データ転送の所定のスループットに対し、ルータの専有面積を削減することが可能になるという効果がある。

図１は、本発明の第１の実施形態に係るＬＳＩチップの基本構成を示すブロック図である。 図２は、関連技術におけるＬＳＩチップの構成を示すブロック図である。 図３は、関連技術におけるルータの構成を示すブロック図である。 図４は、関連技術におけるルータ部分の斜視図である。 図５は、関連技術におけるパケットの構造の一例を示す図である。 図６は、第１の実施形態に係るＬＳＩチップの全体構成を示すブロック図である。 図７は、第１の実施形態におけるルータの構成を示すブロック図である。 図８は、第１の実施形態におけるルータ部分の斜視図である。 図９は、第１の実施形態と関連技術とのルータ及びチャネルの対比を示す図である。 図１０は、第１の実施形態におけるモジュールの構成の一例を示すブロック図である。 図１１は、第１の実施形態におけるモジュールの構成の一例を示すブロック図である。 図１２は、第１の実施形態におけるパケットの構造の一例を示す図である。 図１３は、第１の実施形態におけるルータの専有面積に関するグラフである。 図１４は、第１の実施形態の第３の変形例に係るＬＳＩチップの構成の一例を示すブロック図である。 図１５は、第１の実施形態の第３の変形例に係るＬＳＩチップの構成の他の一例を示すブロック図である。 図１６は、第１の実施形態の第４の変形例に係るＬＳＩチップの構成の一例を示すブロック図である。 図１７は、第１の実施形態の第４の変形例に係るＬＳＩチップの構成の他の一例を示すブロック図である。 図１８は、第１の実施形態の第４の変形例におけるパケットの構造の一例を説明する図である。 図１９は、第２の実施形態におけるモジュールの構成の一例を示すブロック図である。 図２０は、第２の実施形態における略ひし形の図形上に配置されているルータを示すブロック図である。 図２１は、第２の実施形態におけるルータの辺を通る直線を点線で示す図である。 図２２は、第３の実施形態におけるモジュールの構成の一例を示す図である。 図２３は、第３の実施形態におけるパケットの構造の一例を説明する図である。 図２４は、第４の実施形態におけるモジュールの構成の一例を示す図である。 図２５は、各実施形態に係るＬＳＩチップを含む集積回路の一例を示すブロック図である。 図２６は、各実施形態に係るＬＳＩチップを含む集積回路を含むカードの一例を示すブロック図である。 図２７は、各実施形態に係るＬＳＩチップを含む集積回路を含むカードを含む情報処理装置の一例を示すブロック図である。 図２８は、各実施形態に係るＬＳＩチップを含む集積回路を含むカードを含む情報処理装置を含む情報処理システムの一例を示すブロック図である。

次に、本発明の実施形態について図面を参照して詳細に説明する。尚、各図面及び明細書記載の各実施形態において、同様の構成要素には同様の符号を付与し、適宜説明を省略する。また、各図面において、各要素の代表に対してのみ符号を記載し、特に必要がない限り、他の同一の要素については省略する。

＜＜＜第１の実施形態＞＞＞
図１は、本発明の第１の実施形態に係るＬＳＩチップ（半導体チップとも呼ばれる）３１の基本の構成を示すブロック図である。

図１に示すように、本実施形態に係るＬＳＩチップ３１は、複数のモジュール４１とモジュール４１のそれぞれに含まれる複数のルータ１０１と、を含む。図１に示す例に係わらず、モジュール４１及びルータ１０１は、任意の数であってよい。

ある１つのモジュール４１は、そのモジュール４１が含む複数のルータ１０１を介して、別の１つのモジュール４１へデータを送信し、及び他のモジュール４１からのデータを受信する。

あるモジュール４１に含まれる複数のルータ１０１（第１の複数のルータ１０１と呼ぶ）のそれぞれは、その別のモジュール４１に含まれる、複数のルータ１０１（第２の複数のルータ１０１と呼ぶ）のそれぞれとの間で、そのデータを送受信する。尚、第１の複数のルータ１０１のそれぞれと第２の複数のルータ１０１のそれぞれとは、１対１の対応関係にある。

第１のルータ１０１と第２のルータ１０１との間は、チャネル２０１で接続される。

ここで、本実施形態との対比のために、本発明が適用されない関連技術である、図２に示すような１つのルータ１０を含むモジュール４０からなるＬＳＩチップ３０について説明する。

図２は、ネットワークオンチップを用いたＬＳＩチップ３０の構成を示すブロック図である。ＬＳＩチップ３０は、複数のモジュール４０及びキャッシュメモリ５０を含む。尚、図２及び後述の図面において、「Ｒ」はルータを、「Ｃ」はキャッシュメモリを示す。

各モジュール４０は１つのルータ１０とコア（不図示）とを備える。各ルータ１０はそれぞれ隣のモジュール４０のルータ１０とチャネル２０で接続される。チャネル２０は複数本のワイヤで構成される。この本数がチャネル２０で一度に転送できるデータサイズである。各モジュール４０間の通信は、ルータ１０及びチャネル２０を経由することで行われる。そのコアは、演算処理などの、そのモジュール４０におけるデータ処理を実行する。

キャッシュメモリ５０は、外部の記憶手段（不図示、例えば主記憶部）などから読み出した、或いはその記憶手段へ書き込むデータを記憶する、メモリである。

図３は、ルータ１０の構成を示すブロック図である。ルータ１０は入出力制御部１５０とルーティング部１６０とを含む。

入出力制御部１５０は、チャネル２０と接続される。入出力制御部１５０は、主にレジスタからなるバッファで構成され、ルータ１０のハードウエア量のほとんどを占める。バッファは、チャネル２０で使用されるワイヤの本数に比例するので、ルータ１０のハードウエア量は、チャネル２０で使用される物理ワイヤの本数に比例する。各入出力制御部１５０は、ルーティング部１６０と接続される。ルータ１０の専有面積は、チャネル２０で使用される物理ワイヤの本数の二乗に比例する。

図４は、ルータ１０の専有面積について説明するための、図２に示すモジュール４０を底面側から見た、ルータ１０部分の斜視図である。図４において、斜線で示した下層側のブロックが、ルータ１０のロジックが占める領域である。チャネル２０の物理ワイヤは、ルータ１０の各辺に対して接続される。従って、ルータ１０の各辺の長さは物理ワイヤの本数に比例し、ルータ１０の専有面積は物理ワイヤの本数の二乗に比例する。

モジュール４０間の通信は、図５に示されるような複数のフリットから構成されるパケット７００を転送する、通信である。図５は、パケット７００の構造の一例を示す図である。パケット７００は、転送先情報（経路制御に必要な情報とも呼ばれる）を含むヘッダフリット７００１と、実際の転送データを含む複数のデータフリット７００２と、から構成される。各データフリット７００２のデータサイズはチャネル２０の物理ワイヤの本数である。

モジュール４０は、パケット７００を生成し、そのパケット７００をルータ１０に送信する。

ここで、モジュール４０は、最初にパケット７００のヘッダフリット７００１を、ルータ１０に送信する。

モジュール４０で生成されたパケット７００は、そのモジュール４０に含まれるルータ１０の入出力制御部１５０に送信される。

モジュール４０からパケット７００を受信した入出力制御部１５０は、そのパケット７００のヘッダフリット７００１及びデータフリット７００２を、順次、ルーティング部１６０に送信する。

ヘッダフリット７００１を受信したルーティング部１６０は、パケット７００をどの入出力制御部１５０に送信するかを決定する。次に、ルーティング部１６０は、その決定した入出力制御部１５０へ、ヘッダフリット７００１を送信する。さらにルーティング部１６０は、受信したデータフリット７００２を、その決定した入出力制御部１５０へ送信する。

ルーティング部１６０からヘッダフリット７００１及びデータフリット７００２を受信した入出力制御部１５０は、ヘッダフリット７００１及びデータフリット７００２（パケット７００）をチャネル２０に送信する。

チャネル２０は、隣のモジュール４０のルータ１０へ、そのパケット７００を転送する。

次に、その隣のモジュール４０のルータ１０は、チャネル２０から受信したパケット７００を、モジュール４０からパケット７００を受信した場合と同様にして処理する。

このような、各モジュール４０のルータ１０の処理が転送先のモジュール４０に至るまで繰り返し実施される。

転送先のモジュール４０において、チャネル２０からパケット７００を受け取った場合、ルーティング部１６０は、そのパケット７００をその転送先のモジュール４０のコアへ出力する。

以上が、１つのルータ１０を含むモジュール４０からなるＬＳＩチップ３０について説明である。

次に、本実施形態のＬＳＩチップ３１の構成と動作とについて、上述のＬＳＩチップ３０と対比して説明する。

図６は、本実施形態のＬＳＩチップ３１の全体の構成を示すブロック図である。ＬＳＩチップ３１は、複数のモジュール４１及びキャッシュメモリ５０を含む。図６は、図２に示すＬＳＩチップ３０と対応する、ルータ１０が２つのルータ１０１に分割された場合の、ＬＳＩチップ３１を示す。

各モジュール４１は２つのルータ１０１とコア（不図示）とを備える。各ルータ１０１はそれぞれ隣のモジュール４１のルータ１０１とチャネル２０１で接続される。ここで、チャネル２０１は、図２に示すチャネル２０に含まれるワイヤの半分の本数のワイヤで構成されるものとする。換言すると、ＬＳＩチップ３１においては、チャネル２０が２つのチャネル２０１に分割されているものとする。

図７は、ルータ１０１の構成を示すブロック図である。ルータ１０１は入出力制御部１５１及びルーティング部１６１を、または入出力制御部１５２及びルーティング部１６２を含む。

入出力制御部１５１及び入出力制御部１５２は、チャネル２０が分割された２つのチャネル２０１に対応して、入出力制御部１５０が２つに分割されたものである。また、ルーティング部１６１及びルーティング部１６２は、チャネル２０が分割された２つのチャネル２０１に対応して、ルーティング部１６０が２つに分割されたものである。

入出力制御部１５１と入出力制御部１５２とのそれぞれは、その２つのチャネル２０１のそれぞれと接続される。また、入出力制御部１５１及び入出力制御部１５２のそれぞれは、ルーティング部１６１及びルーティング部１６２のそれぞれと接続される。

ルータ１０１のハードウエア量は、チャネル２０１で使用される物理ワイヤの本数に比例するので、ルータ１０の２分の１である。換言すると、チャネル２０の物理ワイヤ本数をｗとすると、チャネル２０１のそれぞれの物理ワイヤ本数はｗ／２である。

ルータ１０１の専有面積は、チャネル２０１で使用される物理ワイヤの本数の二乗に比例するので、ルータ１０の４分の１である。換言すると、ルータ１０の専有面積をｓとすると、ルータ１０１のそれぞれの専有面積はｓ／４である。

即ち、図１に示す１つのモジュール４１に対応するチャネル２０１の物理ワイヤの合計本数は、図２に示すモジュール４０に比べて変化しない。そして、その１つのモジュール４１に含まれるルータ１０１の専有面積の合計は、図２に示すルータ１０の専有面積の２分の１である。

尚、上述の例に係わらず、モジュール４１は、任意の数のルータ１０１を含んでよい。換言すると、チャネル２０は任意の数のチャネル２０１に分割されてよい。この場合、入出力制御部１５０及びルーティング部１６０は、チャネル２０が分割されたチャネル２０１に対応して分割されてよい。例えば、チャネル２０がｎ（ｎは、２以上の自然数）個に分割された場合、本実施形態のＬＳＩチップ３１は、図２に示すＬＳＩチップ３０に比べて、１つのモジュール４１に対応するそれらのチャネル２０１の物理ワイヤの合計本数は変化しない。そして、それらのルータ１０１の専有面積の合計は、ルータ１０の専有面積のｎ分の１である。

図８は、ルータ１０１の専有面積について説明するための、図６に示すモジュール４１を底面側から見た、ルータ１０１部分の斜視図である。図８において、斜線で示した下層側のブロックが、ルータ１０１のロジックが占める領域である。チャネル２０１の物理ワイヤは、ルータ１０１の各辺に対して接続される。従って、ルータ１０１の各辺の長さは物理ワイヤの本数に比例し、ルータ１０の専有面積は物理ワイヤの本数の二乗に比例する。即ち、チャネル２０１の物理ワイヤの本数が、チャネル２０の物理ワイヤの本数の２分の１であれば、ルータ１０１の辺の長さはルータ１０の辺の長さの２分の１であり、ルータ１０１の専有面積は、ルータ１０の専有面積の４分の１である。

図９は、ルータ１０とｎ個のルータ１０１との対比、及びチャネル２０とｎ個のチャネル２０１との対比を示す図である。図９において、点線で示されるルータ１０は、図２に示すルータ１０に対応し、点線で示されるチャネル２０は、図２に示すチャネル２０に対応する。また、図９において、ルータ１０１は、図７に示すルータ１０１に対応し、チャネル２０１は、図７に示すチャネル２０１に対応する。

本実施形態のＬＳＩチップ３１は、図９に示すような、ルータ１０に対応するｎ個のルータ１０１を備える。換言すると、ｎ個のルータ１０１は、図２に示すルータ１０がｎ個に分割されたものである。そして、ＬＳＩチップ３１は、チャネル２０がｎ個に分割されたチャネル２０１のそれぞれを、独立したｎ個のルータ１０１のそれぞれでルーティングする。

図１０は、ルータ１０が４個のルータ１０１に分割された場合の、モジュール４１の構成を示す図である。この場合、図２に示すＬＳＩチップ３０に比べて、１つのモジュール４１に対応するそれらのチャネル２０１の物理ワイヤの合計本数は変化せず、それらのルータ１０１の専有面積の合計は、ルータ１０の専有面積の４分の１である。

図１１は、ルータ１０が分割された４個のルータ１０１を２組含む場合の、モジュール４１の構成を示す図である。この場合、図２に示すＬＳＩチップ３０に比べて、１つのモジュール４１に対応するそれらのチャネル２０１の物理ワイヤの合計本数は２倍であり、それらのルータ１０１の専有面積の合計は、ルータ１０の専有面積の２分の１である。即ち、ルータの専有面積が２分の１に削減され、かつ、スループットは２倍に向上される。

次に、本実施形態の動作を説明する。

モジュール４１間の通信は、図１２に示されるような複数のフリットから構成されるパケット７１１及びパケット７１２を転送する、通信である。図１２は、パケット７１１及びパケット７１２の構造の一例を示す図である。パケット７１１及びパケット７１２のそれぞれは、転送先情報を含むヘッダフリット７１１１及びヘッダフリット７１２１のそれぞれと、実際の転送データを含む複数のデータフリット７１１２及びデータフリット７１２２のそれぞれと、から構成される。

図１２に示すパケット７１１及びパケット７１２は、図５に示すパケット７００が、チャネル２０が分割された２つのチャネル２０１に対応して、２個（チャネル２０の分割数がｎならば、ｎ個）に分割されたものである。従って、各データフリット７１１２及びデータフリット７１２２のデータサイズはチャネル２０１の図５に示すデータフリット７００２のデータサイズの１／２、即ちチャネル２０１の物理ワイヤの本数である。

モジュール４１は、パケット７００を生成し、生成したパケット７００をパケット７１１及びパケット７１２に分割する。尚、モジュール４１は、パケット７００を分割する際、ヘッダフリット７１１１とヘッダフリット７１２１とを同じ内容とする。次に、モジュール４１は、パケット７１１及びパケット７１２を、ルータ１０１のそれぞれに送信する。

ここで、モジュール４１は、最初にパケット７１１のヘッダフリット７１１１及びパケット７１２のヘッダフリット７１２１を、ルータ１０１に送信する。

モジュール４１で生成されたパケット７１１及びパケット７１２のそれぞれは、そのモジュール４１に含まれる２つのルータ１０１の入出力制御部１５１と入出力制御部１５２とのそれぞれに送信される。

モジュール４１からパケット７１１を受信した入出力制御部１５１は、そのパケット７１１のヘッダフリット７１１１とデータフリット７１１２とを、順次、ルーティング部１６１に送信する。同時に、モジュール４１からパケット７１２を受信した入出力制御部１５２は、そのパケット７１２のヘッダフリット７１２１と、データフリット７１２２とを、順次、ルーティング部１６２に送信する。

ヘッダフリット７１１１を受信したルーティング部１６１は、パケット７１１をどの入出力制御部１５１に送信するかを決定する。同時に、ヘッダフリット７１２１を受信したルーティング部１６２は、パケット７１２をどの入出力制御部１５２に送信するかを決定する。

次に、ルーティング部１６１及びルーティング部１６２のそれぞれは、その決定した入出力制御部１５１と入出力制御部１５２とのそれぞれへ、ヘッダフリット７１１１及びヘッダフリット７１２１のそれぞれを送信する。さらにルーティング部１６１及びルーティング部１６２のそれぞれは、受信したデータフリット７１１２及びデータフリット７１２２を、その決定した入出力制御部１５１と入出力制御部１５２とのそれぞれへ送信する。

ルーティング部１６１からヘッダフリット７１１１とデータフリット７１１２とを受信した入出力制御部１５１は、ヘッダフリット７１１１とデータフリット７１１２と（パケット７１１）をチャネル２０１に送信する。同時に、ルーティング部１６２からヘッダフリット７１２１とデータフリット７１２２とを受信した入出力制御部１５２は、ヘッダフリット７１２１とデータフリット７１２２と（パケット７１２）をチャネル２０１に送信する。

チャネル２０１は、隣のモジュール４１のルータ１０１へ、そのパケット７１１及びパケット７１２のそれぞれを転送する。

次に、その隣のモジュール４１のルータ１０１は、チャネル２０１から受信したパケット７１１及びパケット７１２のそれぞれを、モジュール４１からパケット７１１及びパケット７１２のそれぞれを受信した場合と同様にして処理する。

このような、各モジュール４１のルータ１０１の処理が転送先のモジュール４１に至るまで繰り返し実施される。

転送先のモジュール４１において、チャネル２０１からパケット７１１を受け取った場合、ルーティング部１６１は、そのパケット７１１をその転送先のモジュール４１のコアへ出力する。また、転送先のモジュール４１において、チャネル２０１からパケット７１２を受け取った場合、ルーティング部１６２は、そのパケット７１２をその転送先のモジュール４１のコアへ出力する。

上述のようにして、ＬＳＩチップ３１は、パケット７００が分割された、パケット７１１及びパケット７１２のそれぞれを、独立したパケットとして転送する。

以上が本実施形態の動作の説明である。

以上が、図２に示すＬＳＩチップ３０と対比しての、本実施形態のＬＳＩチップ３１についての説明である。

上述した本実施形態における効果は、ネットワークオンチップアーキテクチャを適用する半導体チップにおいて、より好適に、データ転送の所定のスループットに対し、ルータの専有面積を削減することが可能になる点である。

その理由は、以下の構成を含むからである。第１に、１つのモジュール４１が、モジュール４１に含まれる少なくとも２以上の第１のルータ１０１を介して、他の１つのモジュール４１へデータを転送する。第２に、第１のルータ１０１のそれぞれは、他の１つのモジュール４１に含まれる、第１のルータ１０１のそれぞれに対応する、第２のルータ１０１との間で、そのデータを送受信する。

＜＜＜第１の実施形態の第１の変形例＞＞＞
本変形例では、１つのモジュール４１あたりのチャネル２０１の数は、最小専有面積Ｓｗと最小専有面積Ｓｇとの関係に基づいて決定された数である。ここで、最小専有面積Ｓｗは、チャネル２０１に含まれる物理ワイヤの本数によって決定されるルータ１０１の最小専有面積を示す。最小専有面積Ｓｇは、ルータ１０１のハードウエア量（入出力制御部１５０のバッファ量）によって決定されるルータ１０１の最小専有面積を示す。尚、１つのモジュール４１あたりのチャネル２０１の数は、１つのモジュール４１に含まれる全てのルータ１０１の専有面積の合計値を所定の値（例えば、図２に示すルータ１０の専有面積）とした場合の、分割数ともいうことができる。

例えば、１つのモジュール４１あたりのチャネル２０１の数は、最小専有面積Ｓｗが最小専有面積Ｓｇ以上であることを満足する、チャネル２０１の数の範囲の内の、最大値である。 前述した通り、ルータ１０１の最小専有面積Ｓｗはチャネル２０１に含まれる物理ワイヤ数の二乗に比例する。一方、ルータ１０１のハードウエア量は、入出力制御部１５０のバッファ量つまりチャネル２０１の物理ワイヤ数に比例する。つまり、分割数をｎとするとルータ１０１の最小専有面積Ｓｗは、ｎの二乗分の１、ルータ１０１のハードウエア量はｎ分の１に比例する。よって、分割数（ルータ１０１の数）を増やしていくと、その分割数がある値Ｎを超えた場合に、ルータ１０１の最小専有面積Ｓｗをハードウエア量に必要な最小専有面積Ｓｇが上回る。例えば、このＮが分割数とされてよい。

図１３は、チャネル２０１の物理ワイヤ数で決まるルータ１０１の必要最小限の専有面積である最小専有面積Ｓｗと、ハードウエア量で決まるルータ１０１の必要最小限の専有面積である最小専有面積Ｓｇとの関係を示すグラフである。図１３は、横軸を分割数、縦軸を専有面積とし、最小専有面積Ｓｇを近似曲線８０１上の黒三角で、最小専有面積Ｓｗを近似曲線８０２上の黒四角で、それぞれ示す。図１３を参照すると、近似曲線８０１と近似曲線８０２とは、その分割数が１６で交わり、分割数が１７では、近似曲線８０１（最小専有面積Ｓｇ）が近似曲線８０２（最小専有面積Ｓｗ）を上回っている。従って、上述のＮは、１６と判断できる。

上述した本実施形態における第１の変形例の効果は、より好適な数のルータ１０１を含むモジュール４１を備えたＬＳＩチップ３１を得ることが可能になる点である。

その理由は、１つのモジュール４１あたりのチャネル２０１の数が、最小専有面積Ｓｗと最小専有面積Ｓｇとの関係に基づいて決定された数だからである。

＜＜＜第１の実施形態の第２の変形例＞＞＞
本変形例では、チャネル２０１に割り当てられた物理ワイヤが、他の図示しない配線に対応する物理ワイヤに比べて、ＬＳＩチップ３１のより上層の物理ワイヤである。

ＬＳＩチップ３１のような半導体チップにおいては、より低いレイテンシ及びより低い消費電力を実現することも課題の１つである。

ネットワークオンチップによるデータ転送においてレイテンシを下げるためには、例えば、図３に示すチャネル２０や図７に示すチャネル２０１に、配線の幅が太い上層の物理ワイヤが割り当てられる必要がある。同様に、消費電力を低くするためにも、チャネル２０やチャネル２０１に上層のワイヤが割り当てられる必要がある。しかしながら、チャネル２０やチャネル２０１に割り当てられる物理ワイヤの幅が太いほど、ルータ１０或いはルータ１０１の専有面積は大きくなる。

即ち、低レイテンシかつ低消費電力であるＬＳＩチップ３０或いはＬＳＩチップ３１を実現するためには、できるだけ上層の物理ワイヤをチャネル２０やチャネル２０１に割り当てる必要がある。しかし、その上層の物理ワイヤを使うほど、ルータ１０或いはルータ１０１の専有面積が大きくなってしまうという問題点がある。

ここで、例えば図２に示すモジュール４０間及び図６に示すモジュール４１間の転送データサイズが同じ、即ちチャネル２０の物理ワイヤ本数と１つのモジュール４１に対応するチャネル２０１の物理ワイヤ本数の合計とが同じ、であるとする。この場合、チャネル２０及びチャネル２０１の物理ワイヤの幅が同じであれば、１つのモジュール４１に含まれるルータ１０１の専有面積の合計は、ルータ１０の専有面積の２分の１である。従って、チャネル２０１の物理ワイヤの幅が、チャネル２０の物理ワイヤの幅の「２の平方根」倍以下であれば、１つのモジュール４１に含まれるルータ１０１の専有面積の合計は、ルータ１０の専有面積以下である。即ち、１つのモジュール４１に含まれるルータ１０１の専有面積の合計と、ルータ１０の専有面積とが同じであるという条件の基では、ルータ１０を多くのルータ１０１に分割するほど、より上層の物理ワイヤを、チャネル２０１に割り当てることができる。

本変形例のチャネル２０１に割り当てられた物理ワイヤは、例えば上述の条件の基に割り当てられた、他の図示しない配線に対応する物理ワイヤに比べて、ＬＳＩチップ３１のより上層の物理ワイヤである。

上述した本実施形態における第２の変形例の効果は、より好適に、低レイテンシかつ低消費電力を実現することが可能になる点である。

その理由は、チャネル２０１に割り当てられた物理ワイヤが、他の図示しない配線に対応する物理ワイヤに比べて、ＬＳＩチップ３１のより上層の物理ワイヤだからである。

換言すると、ルータ１０を分割した複数のルータ１０１を含むことにより、上層の幅の広い物理ワイヤをチャネル２０１に割り当てることでルータ１０１の専有面積が増大しても、ルータ１０１の専有面積の合計値が、ルータ１０の専有面積を超えないからである。

＜＜＜第１の実施形態の第３の変形例＞＞＞
本変形例では、ＬＳＩチップ３１の上層（最上層及びそれに続く層）の、モジュール４１のそれぞれに対応する部分の物理ワイヤが、全て、チャネル２０１に割り当てられる。

図１４は、本変形例におけるＬＳＩチップ３１の構成の一例を示すブロック図である。図１４に示すＬＳＩチップ３１は、モジュール４１の面積と同じ専有面積のルータ１０を想定し、そのルータ１０を３分割したルータ１０１を３つ含む、モジュール４１を含む。図１５は、本変形例におけるモジュール４１の構成の他の一例を示すブロック図である。図１５に示すモジュール４１は、モジュール４１の面積と同じ専有面積のルータ１０を想定し、そのルータ１０を８分割したルータ１０１を８つ含む。例えば、図１４及び図１５に示す縦方向のチャネル２０１のそれぞれは、最上層のモジュール４１に対応する部分の全ての物理ワイヤを割り当てられ、横方向のチャネル２０１のそれぞれは、最上層の次の層の全ての物理ワイヤを割り当てられる。

図１４及び図１５に示すようにすることにより、物理ワイヤの幅の観点において、レイテンシ及び消費電力の最小化が可能になる。

上述した本実施形態における第３の変形例の効果は、より好適に、低レイテンシかつ低消費電力を実現することが可能になる点である。

その理由は、チャネル２０１に割り当てられた物理ワイヤが、ＬＳＩチップ３１の最上層及びそれに続く層の物理ワイヤだからである。

＜＜＜第１の実施形態の第４の変形例＞＞＞
図１６は、本変形例におけるモジュール４１の構成の一例を示すブロック図である。図１６に示すモジュール４１は、モジュール４１の面積の６４分の１の専有面積をもつルータ１０をルータ１０１に８分割し、そのルータ１０１を６４個含む。尚、図１６に点線で示すルータ１０は、モジュール４１に含まれるものではなく、説明のために記載したものである。また、このルータ１０に対応するチャネル２０（図１６には不図示）は、最上層及びそれに続く層の物理ワイヤが割り当てられているものとする。この場合、ルータ１０１の専有面積の合計は、１つのルータ１０の専有面積と変わらず、モジュール４１の転送チャネルサイズは、ルータ１０が１つの場合の８倍である。

図１７は、本変形例におけるモジュール４１の構成の他の一例を示すブロック図である。図１７に示すモジュール４１は、モジュール４１の面積の６４分の１の専有面積をもつルータ１０をルータ１０１に１６分割し、そのルータ１０１を１２８個含む。尚、図１７に点線で示すルータ１０は、モジュール４１に含まれるものではなく、説明のために記載したものである。また、このルータ１０に対応するチャネル２０（図１６には不図示）は、最上層及びそれに続く層の物理ワイヤが割り当てられているものとする。この場合、ルータ１０１の専有面積の合計は、１つのルータ１０の専有面積の２分の１であり、モジュール４１の転送チャネルサイズは、ルータ１０が１つの場合の８倍である。

図１６及び図１７に示すようにすることにより、モジュール４１の転送チャネルサイズを増加することが可能になる。

また、増加されたその転送チャネルサイズが、図５に示すヘッダフリット７００１及び全てのデータフリット７００２のビット幅を加算した値以上である場合、モジュール４１は、図１８に示すような構造のパケット７２１乃至パケット７２ｍ（ｍは１以上の自然数）を転送してもよい。図１８は、本変形例におけるパケット７２１乃至パケット７２ｍの構造の一例を示す図である。図１８に示すパケット７２１乃至パケット７２ｍは、図５に示すパケット７００のような複数のステージで転送される構造ではなく、ヘッダフリット７００１とデータフリット７００２とを１つのステージで転送する構造である。即ち、図１８に示すパケット７２１に含まれるヘッダフリットは、図５に示すヘッダフリット７００１に対応し、パケット７２２乃至７２ｍに含まれるデータフリットのそれぞれは、図５に示すデータフリット７００２のそれぞれに対応する。

上述した本実施形態における第４の変形例の効果は、チャネル２０１の線面積の合計値がチャネル２０の専有面積を超えることなく、レイテンシの低下を招くことなく、転送データサイズを増加させることが可能になる点である。

その理由は、ＬＳＩチップ３１の上層（最上層及びそれに続く層）の、モジュール４１のそれぞれに対応する部分の物理ワイヤの全てが、チャネル２０１に割り当てられているからである。

＜＜＜第２の実施形態＞＞＞
次に、本発明の第２の実施形態について図面を参照して詳細に説明する。以下、本実施形態の説明が不明確にならない範囲で、前述の説明と重複する内容については説明を省略する。

図１９は、本実施形態におけるモジュール４２の構成の一例を示すブロック図である。図１９に示すように、本実施形態のモジュール４２は、例えば図１５に示すモジュール４１に比べて、モジュール４２の中心からモジュール４２内のルータ１０１のそれぞれまでの距離がより均一になるように、ルータ１０１を配置されている。尚、図１５は、ルータ１０１を対角線上に配置されているモジュール４１を示す。

例えば、図２０は、モジュール４２が、複数のルータ１０１の中心を通る直線でなる最大の閉じた図形が略ひし形を成すように、ルータ１０１を配置されていることを示す図である。換言すると、図２０は、モジュール４２の中心からモジュール４２内のルータ１０１のそれぞれまでの距離が、できるだけ等しくなるように、ルータ１０１をひし形の辺の位置に配置されていることを示す。尚、図２０では、チャネル２０１の記載を省略する。

図２１は、ルータ１０１のそれぞれの辺を通る直線を点線で示す図である。図２１に示すように、モジュール４２のルータ１０１は、ルータ１０１のそれぞれの辺を、その辺に接続されるチャネル２０１の物理ワイヤ（配線）の方向に沿って、延伸した領域が互いに重ならないように、座標をずらして配置されている。即ち、モジュール４２において、ルータ１０１を略ひし形に配置した場合であっても、モジュール４１にルータ１０１を対角線上に配置する場合と同様に、最上層及びそれに続く層の物理ワイヤをチャネル２０１に割り当てることができる。

上述した本実施形態における効果は、第１の実施形態の効果に加え、モジュール４２内の図示しないコアとの接続におけるレイテンシをより短くし、また、配線性を向上することが可能になる点である。

その理由は、モジュール４１の中心からルータ１０１のそれぞれまでの距離が、より均一になるようにルータ１０１が、配置されているからである。

＜＜＜第３の実施形態＞＞＞
次に、本発明の第３の実施形態について図面を参照して詳細に説明する。以下、本実施形態の説明が不明確にならない範囲で、前述の説明と重複する内容については説明を省略する。

図２２は、本実施形態のモジュール４３の構成の一例を示すブロック図である。図２２において、「Ｒｈ」ヘッダルータを示し、「Ｒｄ」は、データルータを示す。図２２に示すように、モジュール４３は、ヘッダルータ１０３１及びデータルータ１０３２を含む。ヘッダルータ１０３１及びデータルータ１０３２の構成は、図７に示すルータ１０１と同じである。

図２３は、本実施形態におけるパケット７３０乃至パケット７３８の構造の一例を示す図である。

図２３に示すように、パケット７３０は、ヘッダフリット７３０１を含む。ヘッダフリット７３０１は、例えば、図５に示すヘッダフリット７１０に対応する。

同様に、パケット７３１乃至パケット７３８のそれぞれは、データフリット７３１２乃至データフリット７３８２のそれぞれを含む。データフリット７３１２乃至７３８２のそれぞれは、例えば、図５に示すデータフリット７００２が８つに分割されたもののそれぞれに対応する。

あるモジュール４３に含まれるヘッダルータ１０３１（第１のヘッダルータ１０３１と呼ぶ）は、別のモジュール４３に含まれる、ヘッダルータ１０３１（第２のヘッダルータ１０３１と呼ぶ）との間で、ヘッダフリット７３０１を送受信する。

第１のデータルータ１０３２のそれぞれは、第２のデータルータ１０３２のそれぞれとの間で、データフリット７３１２乃至データフリット７３８２のそれぞれを送受信する。ここで、第１のデータルータ１０３２は、あるモジュール４３に含まれるデータルータ１０３２であり、第２のデータルータ１０３２は、別のモジュール４３に含まれる、第１のデータルータ１０３２のそれぞれに対応する、データルータ１０３２である。

第１のヘッダルータ１０３１と第２のヘッダルータ１０３１との間は、複数のワイヤで構成される、ヘッダチャネル２０３１で接続される。第１のデータルータ１０３２と第２のデータルータ１０３２との間は、複数のワイヤで構成される、データチャネル２０３２で接続される。

例えば、ヘッダチャネル２０３１に割り当てられる物理ワイヤは、最上層とそれに続く第２層との物理ワイヤである。また、データチャネル２０３２に割り当てられる物理ワイヤは、その第２層に続く、第３及び４層の物理ワイヤである。

最上層及び第２層の物理ワイヤは、第３及び４層の物理ワイヤより転送速度が速い。従って、ヘッダフリット７３０１は、データフリット７３１２乃至データフリット７３８２のそれぞれより早く転送先へ到着する。従って、その転送先のヘッダルータ１０３１は、データフリット７３１２乃至データフリット７３８２が転送されている間に、ルーティング制御のための計算を実行する。ヘッダルータ１０３１は、その計算結果をデータルータ１０３２のそれぞれへ配布する。

本実施形態は、第１の実施形態の第１乃至４の変形例、及び第２の実施形態を、任意に適用してよい。

上述した本実施形態における効果は、第１の実施形態の効果に加え、モジュール４３間のデータ転送におけるレイテンシをより短縮することが可能になる点である。

その理由は、ヘッダルータ１０３１に割り当てられている物理ワイヤは、データルータ１０３２に割り当てられている物理ワイヤに比べて、ＬＳＩチップ３１のより上層の物理ワイヤだからである。

＜＜＜第４の実施形態＞＞＞
次に、本発明の第４の実施形態について図面を参照して詳細に説明する。以下、本実施形態の説明が不明確にならない範囲で、前述の説明と重複する内容については説明を省略する。

図２４は、本実施形態のモジュール４４の構成の一例を示すブロック図である。図２４に示すように、モジュール４４は、図２１に示すモジュール４３に比べて、以下の点が異なる、第１に、ヘッダルータ１０３１がモジュール４４の中心に配置されている。第２に、データルータ１０３２が、図１９に示すモジュール４２のように、ひし形の図形上に配置されている。尚、図２４においては、図示したモジュール４４間のヘッダチャネル２０３１及びデータチャネル２０３２以外の記載を、省略する。

本実施形態は、第１の実施形態の第１乃至４の変形例を、任意に適用してよい。例えば、第１の実施形態の第４の変形例を適用した場合、モジュール４４は、図１８に示すような構造のパケット７２１乃至７２ｎを１つのステージで転送してよい。

上述した本実施形態における効果は、第３の実施形態の効果に加え、モジュール４４のコア（不図示）との接続のレイテンシをより短縮し、スループットをより向上することが可能になる点である。

その理由は、ヘッダフリット７３０１を送受信するヘッダルータ１０３１は、モジュール４４の略中心に配置されているからである。

以上、２次元の閉そくトーラス網を成すネットワークオンチップを例に説明したが、各実施形態は、３次元を含む任意のネットワークオンチップトポロジーに適用してよい。

以上の各実施形態で説明したＬＳＩチップ３１は、以下のようなさまざまな形で提供される。

図２５は、ＬＳＩチップ３１を含む集積回路（チップセットとも呼ばれる）６１０の一例を示すブロック図である。図２５に示すように集積回路６１０は、ＬＳＩチップ３１と、ＬＳＩチップ３１を搭載するパッケージ６１１と、ＬＳＩチップ３１に接続されパッケージ６１１外へ延出する接続端子６１２とを含む。

図２６は、集積回路６１０を含むカード６２０の一例を示すブロック図である。図２６に示すように、カード６２０は、集積回路６１０と、集積回路６１０へ電力を供給する電力供給回路６２１とを含む。

図２７は、カード６２０を含む情報処理装置６３０の一例を示すブロック図である。図２７に示すように、情報処理装置６３０は、カード６２０と、カード６２０を搭載するきょう体６３１とを含む。

図２８は、情報処理装置６３０を含む情報処理システム６４０の一例を示すブロック図である。図２８に示すように、情報処理システム６４０は、情報処理装置６３０と、ネットワーク６４１で接続された情報処理装置６４２とを含む。尚、ネットワーク６４１は、任意のネットワークであってよい。また、情報処理装置６４２は、任意の情報処理装置であってよい。

以上、各実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解し得るさまざまな変更をすることができる。

１０ ルータ
２０ チャネル
３０ ＬＳＩチップ
３１ ＬＳＩチップ
４０ モジュール
４１ モジュール
４２ モジュール
４３ モジュール
４４ モジュール
５０ キャッシュメモリ
１０１ ルータ
１５０ 入出力制御部
１５１ 入出力制御部
１５２ 入出力制御部
１６０ ルーティング部
１６１ ルーティング部
１６２ ルーティング部
２０１ チャネル
６１０ 集積回路
６１１ パッケージ
６１２ 接続端子
６２０ カード
６２１ 電力供給回路
６３０ 情報処理装置
６３１ きょう体
６４０ 情報処理システム
６４１ ネットワーク
６４２ 情報処理装置
７００ パケット
７１０ ヘッダフリット
７１１ パケット
７１２ パケット
７２１ パケット
７２２ パケット
７２ｍ パケット
７３０ パケット
７３１ パケット
７３８ パケット
８０１ 近似曲線
８０２ 近似曲線
１０３１ ヘッダルータ
１０３２ データルータ
２０３１ ヘッダチャネル
２０３２ データチャネル
７００１ ヘッダフリット
７００２ データフリット
７１１１ ヘッダフリット
７１１２ データフリット
７１２１ ヘッダフリット
７１２２ データフリット
７３０１ ヘッダフリット
７３１２ データフリット
７３８２ データフリット

Claims (12)

1. 複数のモジュールと、
   前記モジュールのそれぞれに含まれる、１つのルータが分割された複数のルータと、を含み、
   １つの前記モジュールは、自モジュールに含まれる第１の前記分割された複数のルータを介して、他の１つの前記モジュールに含まれる、前記第１の複数のルータのそれぞれに対応する、第２の前記分割された複数のルータのそれぞれとの間でデータを送受信し、
   １つの前記モジュール内の前記分割されたルータの数は、前記チャネルに含まれる前記物理ワイヤの本数によって決定される最小専有面積と、前記ルータのハードウエア量によって決定される最小専有面積とに基づいて決定される
   集積回路。
2. 前記モジュール内の前記ルータは、前記ルータのそれぞれの辺を、前記辺に接続される配線の方向に沿って、延伸した領域が互いに重ならないように、前記モジュール内における座標をずらして配置されている
   ことを特徴とする請求項１記載の集積回路。
3. 前記ルータが前記モジュールの対角線上に配置された場合に比べて、前記モジュールの中心から前記モジュール内の前記ルータのそれぞれまでの距離がより均一になるように、前記ルータが配置されている
   ことを特徴とする請求項１または２記載の集積回路。
4. 前記モジュール内の前記ルータが、複数の前記ルータの中心を通る直線でなる最大の閉じた図形が略ひし形を成すように配置されている
   ことを特徴とする請求項１乃至３のいずれか１項に記載の集積回路。
5. １つの前記ルータが前記モジュールの略中心に配置されている
   ことを特徴とする請求項１または２記載の集積回路。
6. 第１の前記モジュールの前記ルータと第２の前記モジュールの前記ルータとを接続する配線の物理ワイヤは、他の配線の物理ワイヤに比べて、前記集積回路のより上層の物理ワイヤである
   ことを特徴とする請求項１乃至５のいずれか１項に記載の集積回路。
7. 前記ルータにおける経路制御に必要な情報を送受信する前記ルータ間の配線の物理ワイヤは、前記経路制御に必要な情報以外の情報を送受信する前記ルータ間の配線の物理ワイヤに比べて、前記集積回路のより上層の物理ワイヤである
   ことを特徴とする請求項１乃至６のいずれか１項に記載の集積回路。
8. １つの前記モジュール内の前記分割されたルータの数は、前記チャネルに含まれる前記物理ワイヤの本数によって決定される最小専有面積が、前記ルータのハードウエア量によって決定される最小専有面積と等しいか又は上回るように決定される
   ことを特徴とする請求項１乃至７のいずれか１項に記載の集積回路。
9. 複数のモジュールと、前記モジュールのそれぞれに含まれる、１つのルータが分割された複数のルータと、を含み、１つの前記モジュールは、自モジュールに含まれる第１の前記分割された複数のルータを介して、他の１つの前記モジュールに含まれる、前記第１の複数のルータのそれぞれに対応する、第２の前記分割された複数のルータのそれぞれとの間で前記データを送受信し、１つの前記モジュール内の前記分割されたルータの数は、前記チャネルに含まれる前記物理ワイヤの本数によって決定される最小専有面積と、前記ルータのハードウエア量によって決定される最小専有面積とに基づいて決定される
   半導体チップと、
   前記半導体チップを搭載するパッケージと、
   前記半導体チップに接続され、前記パッケージ外部へ延出する接続端子と、を含む
   半導体装置。
10. 複数のモジュールと、前記モジュールのそれぞれに含まれる、１つのルータが分割された複数のルータと、を含み、１つの前記モジュールは、自モジュールに含まれる第１の前記分割された複数のルータを介して、他の１つの前記モジュールに含まれる、前記第１の複数のルータのそれぞれに対応する、第２の前記分割された複数のルータのそれぞれとの間で前記データを送受信し、１つの前記モジュール内の前記分割されたルータの数は、前記チャネルに含まれる前記物理ワイヤの本数によって決定される最小専有面積と、前記ルータのハードウエア量によって決定される最小専有面積とに基づいて決定される半導体チップを含む集積回路と、
    前記集積回路へ電力を供給する回路と、を含む
    カード。
11. 複数のモジュールと前記モジュールのそれぞれに含まれる、１つのルータが分割された複数のルータとを含み、１つの前記モジュール内の前記分割されたルータの数は、前記チャネルに含まれる前記物理ワイヤの本数によって決定される最小専有面積と、前記ルータのハードウエア量によって決定される最小専有面積とに基づいて決定される集積回路の１つの前記モジュールが、自モジュールに含まれる第１の前記分割された複数のルータを介して、
    他の１つの前記モジュールに含まれる、前記第１の分割された複数のルータのそれぞれに対応する、第２の前記分割された複数のルータのそれぞれとの間でデータを送受信する
    データ転送方法。
12. 前記モジュールの特定の前記ルータが経路制御に必要な情報を送受信し、前記特定のルータ以外の前記ルータが前記経路制御に必要な情報以外の情報を送受信する
    ことを特徴とする請求項１１記載のデータ転送方法。

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