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JP5942737B2 - Semiconductor device - Google Patents

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JP5942737B2
JP5942737B2 JP2012209603A JP2012209603A JP5942737B2 JP 5942737 B2 JP5942737 B2 JP 5942737B2 JP 2012209603 A JP2012209603 A JP 2012209603A JP 2012209603 A JP2012209603 A JP 2012209603A JP 5942737 B2 JP5942737 B2 JP 5942737B2
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Description

本発明は、絶縁ゲートバイポーラトランジスタ（以下では、単にＩＧＢＴという）素子およびフリーホイールダイオード（以下では、単にＦＷＤという）素子を備えた半導体装置に関するものである。   The present invention relates to a semiconductor device including an insulated gate bipolar transistor (hereinafter simply referred to as IGBT) element and a freewheel diode (hereinafter simply referred to as FWD) element.

従来より、例えば、インバータ等に使用されるスイッチング素子として、ＩＧＢＴ素子およびＦＷＤ素子を備えた半導体装置が提案されている（例えば、特許文献１参照）。   Conventionally, for example, a semiconductor device including an IGBT element and an FWD element has been proposed as a switching element used in an inverter or the like (see, for example, Patent Document 1).

具体的には、この半導体装置では、Ｎ−型のドリフト層を構成する半導体基板の表層部にベース層が形成され、ベース層を貫通するようにトレンチゲート構造が形成されている。また、半導体基板の裏面側には、Ｐ型のコレクタ層およびＮ型のカソード層が形成されており、ベース層のうちコレクタ層上に位置する部分にはＮ型のエミッタ領域が形成されている。そして、半導体基板の表面側にはベース層およびエミッタ領域と電気的に接続される上部電極が形成され、半導体基板の裏面側にはコレクタ層およびカソード層と電気的に接続される下部電極が形成されている。つまり、半導体基板の裏面側にコレクタ層が形成されている領域においてＩＧＢＴ素子が形成され、カソード層が形成されている領域においてＦＷＤ素子が形成されている。 Specifically, in this semiconductor device, a base layer is formed in a surface layer portion of a semiconductor substrate constituting an N − type drift layer, and a trench gate structure is formed so as to penetrate the base layer. A P-type collector layer and an N-type cathode layer are formed on the back surface side of the semiconductor substrate, and an N-type emitter region is formed in a portion of the base layer located on the collector layer. . An upper electrode electrically connected to the base layer and the emitter region is formed on the front surface side of the semiconductor substrate, and a lower electrode electrically connected to the collector layer and the cathode layer is formed on the back surface side of the semiconductor substrate. Has been. That is, the IGBT element is formed in the region where the collector layer is formed on the back side of the semiconductor substrate, and the FWD element is formed in the region where the cathode layer is formed.

このような半導体装置は、インバータ回路等に用いられると、ＩＧＢＴ素子がオフされているときには上部電極に下部電極より高い電位が印加されることで負荷（モータ）に流れる電流がＦＷＤ素子に迂回するため、モータを流れる電流がＩＧＢＴ素子のスイッチングにより変化しない。   When such a semiconductor device is used in an inverter circuit or the like, when the IGBT element is turned off, a potential higher than that of the lower electrode is applied to the upper electrode, so that a current flowing through the load (motor) bypasses the FWD element. Therefore, the current flowing through the motor does not change due to the switching of the IGBT element.

特開２００７−２５８３６３号公報JP 2007-258363 A

しかしながら、上記のようにＩＧＢＴ素子およびＦＷＤ素子を備えた半導体装置においてＦＷＤ素子の順方向電圧を低減することが望まれているが、ＦＷＤ素子は、内部にＰＮ接合を有するため、ＦＷＤ素子のベース層の不純物濃度を高くしても順方向電圧を所定の電圧以下に低下させることが困難である。   However, in the semiconductor device having the IGBT element and the FWD element as described above, it is desired to reduce the forward voltage of the FWD element. However, since the FWD element has a PN junction inside, the base of the FWD element is required. Even if the impurity concentration of the layer is increased, it is difficult to lower the forward voltage below a predetermined voltage.

本発明は上記点に鑑みて、ＩＧＢＴ素子およびＦＷＤ素子を備える半導体装置において、ＦＤＷ素子の順方向電圧を低減できる半導体装置を提供することを目的とする。   In view of the above points, an object of the present invention is to provide a semiconductor device that can reduce a forward voltage of an FDW element in a semiconductor device including an IGBT element and an FWD element.

上記目的を達成するため、請求項１に記載の発明では、第１導電型のドリフト層（１２）と、ドリフト層の表層部に形成された第２導電型のベース層（１４）と、ベース層の表層部に形成された第１導電型のエミッタ領域（１７）と、ベース層のうちドリフト層とエミッタ領域との間に挟まれた部分をチャネルとして当該チャネルの表面に形成されたゲート絶縁膜（１９）と、ゲート絶縁膜上に形成されたゲート電極（２０ａ）と、ドリフト層のうちベース層と離間して形成されたコレクタ層（２６）と、ベース層およびエミッタ領域と電気的に接続される第１電極（２４）と、コレクタ層と電気的に接続される第２電極（２８）と、有するＩＧＢＴ素子（１０３）と、第１導電型のカソード領域（１２、２５、２７）と、カソード領域とＰＮ接合を構成する第２導電型のアノード領域（１４）と、アノード領域の表層部に形成された第１導電型領域（１７）と、アノード領域のうちカソード領域と第１導電型領域との間に挟まれた部分をチャネルとして当該チャネルの表面に形成されたゲート絶縁膜（１９）と、ゲート絶縁膜上に形成されたゲート電極（２０ｂ）と、アノード領域および第１導電型領域と電気的に接続される第１電極と、カソード領域と電気的に接続される第２電極と、を有するＦＷＤ素子と、を備え、以下の点を特徴としている。   In order to achieve the above object, according to the first aspect of the present invention, there is provided a first conductivity type drift layer (12), a second conductivity type base layer (14) formed in a surface layer portion of the drift layer, and a base Gate insulation formed on the surface of the first conductivity type emitter region (17) formed in the surface layer portion of the layer and a portion of the base layer sandwiched between the drift layer and the emitter region as a channel The film (19), the gate electrode (20a) formed on the gate insulating film, the collector layer (26) of the drift layer formed away from the base layer, and the base layer and the emitter region are electrically connected First electrode (24) to be connected, second electrode (28) electrically connected to the collector layer, IGBT element (103) having, and first conductivity type cathode region (12, 25, 27) And cathode region and P The anode region (14) of the second conductivity type constituting the junction, the first conductivity type region (17) formed in the surface layer portion of the anode region, and between the cathode region and the first conductivity type region in the anode region The gate insulating film (19) formed on the surface of the channel with the portion sandwiched between the gate, the gate electrode (20b) formed on the gate insulating film, the anode region and the first conductivity type region electrically And an FWD element having a second electrode electrically connected to the cathode region, and is characterized by the following points.

すなわち、ＩＧＢＴ素子におけるゲート電極と、ＦＷＤ素子におけるゲート電極とは、互いに独立したゲート電圧が印加されるようになっており、ＦＷＤ素子におけるゲート電極には、アノード領域にゲート電極下の絶縁膜を介して反転層が形成される電圧を第２電圧、反転層が消滅する電圧を第１電圧としたとき、ＦＷＤ素子に所定の閾値以下の電流が流れている場合には第１電圧と第２電圧とが交互に印加され、ＦＷＤ素子に所定の閾値より大きい電流が流れている場合には第１電圧のみが印加されることを特徴としている。
That is, gate voltages independent of each other are applied to the gate electrode in the IGBT element and the gate electrode in the FWD element. The gate electrode in the FWD element has an insulating film under the gate electrode in the anode region. When the voltage at which the inversion layer is formed is the second voltage, and the voltage at which the inversion layer disappears is the first voltage, when a current equal to or less than a predetermined threshold flows through the FWD element, the first voltage and the second voltage When the voltage is applied alternately and a current larger than a predetermined threshold flows through the FWD element, only the first voltage is applied.

これによれば、ＦＷＤ素子に流れる電流が閾値より大きい場合に順方向電圧が増加することを抑制しつつ、ＦＷＤ素子に流れる電流が閾値以下の場合に順方向電圧を低減することができる（図４、図５、図７参照）。   According to this, it is possible to reduce the forward voltage when the current flowing through the FWD element is equal to or less than the threshold while suppressing an increase in the forward voltage when the current flowing through the FWD element is larger than the threshold. 4, see FIG. 5 and FIG.

なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。   In addition, the code | symbol in the bracket | parenthesis of each means described in this column and the claim shows the correspondence with the specific means as described in embodiment mentioned later.

本発明の第１実施形態の半導体装置に備えられるＩＧＢＴ素子およびＦＷＤ素子がスイッチング素子として適用されたインバータ回路の回路図である。1 is a circuit diagram of an inverter circuit in which an IGBT element and an FWD element included in a semiconductor device according to a first embodiment of the present invention are applied as switching elements. 図１に示す半導体素子を備える半導体チップの平面図である。It is a top view of a semiconductor chip provided with the semiconductor element shown in FIG. 図２中のIII−III線に沿った断面図である。It is sectional drawing along the III-III line in FIG. ダイオード用ゲート電極に第２電圧が印加さているときの順方向電圧を示す図である。It is a figure which shows the forward voltage when the 2nd voltage is applied to the gate electrode for diodes. ＦＷＤ素子に流れる電流と、順方向電圧の最大低下量との関係を示す図である。It is a figure which shows the relationship between the electric current which flows into an FWD element, and the maximum amount of fall of a forward voltage. （ａ）はＦＷＤ素子に流れる電流が閾値以下の場合にダイオード用ゲート電極に印加されるゲート電圧を示す図、（ｂ）はＦＷＤ素子に流れる電流が閾値より大きい場合にダイオード用ゲート電極に印加されるゲート電圧を示す図である。(A) is a figure which shows the gate voltage applied to the gate electrode for diodes when the electric current which flows into an FWD element is below a threshold value, (b) is applied to the gate electrode for diodes when the electric current which flows into an FWD element is larger than a threshold value It is a figure which shows the gate voltage performed. （ａ）は０．１μｓ周期で矩形波が印加されたときの順方向電圧を示す図、（ｂ）は０．２μｓ周期で矩形波が印加されたときの順方向電圧を示す図、（ｃ）は０．４μｓ周期で矩形波が印加されたときの順方向電圧を示す図である。(A) is a diagram showing a forward voltage when a rectangular wave is applied with a period of 0.1 μs, (b) is a diagram showing a forward voltage when a rectangular wave is applied with a period of 0.2 μs, (c) ) Is a diagram showing a forward voltage when a rectangular wave is applied with a period of 0.4 μs. インバータ回路のＵ相におけるＩＧＢＴ素子およびＦＷＤ素子に印加されるゲート電圧を示す図であり、（ａ）はカ行モードのゲート電圧を示す図、（ｂ）は回生モードのゲート電圧を示す図である。It is a figure which shows the gate voltage applied to the IGBT element and FWD element in the U phase of an inverter circuit, (a) is a figure which shows the gate voltage of a crawling mode, (b) is a figure which shows the gate voltage of regeneration mode is there. 本発明の他の実施形態におけるＩＧＢＴ素子の最小単位の構造を示す図である。It is a figure which shows the structure of the minimum unit of the IGBT element in other embodiment of this invention. 本発明の他の実施形態におけるＦＷＤ素子の最小単位の構造を示す図である。It is a figure which shows the structure of the minimum unit of the FWD element in other embodiment of this invention.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, parts that are the same or equivalent to each other will be described with the same reference numerals.

（第１実施形態）
本発明の第１実施形態について説明する。本実施形態では、三相モータを駆動するインバータ回路のスイッチング素子として本発明の半導体装置が適用された例を説明する。 (First embodiment)
A first embodiment of the present invention will be described. In the present embodiment, an example in which the semiconductor device of the present invention is applied as a switching element of an inverter circuit that drives a three-phase motor will be described.

図１に示されるように、インバータ回路は、電源からの電圧Ｖｃｃが印加される電源ライン１００とＧＮＤに接続されるＧＮＤライン１０１との間に２つの半導体素子１０２が直列接続されて構成されるＵ相、Ｖ相、Ｗ相の３回路が備えられて構成されている。各半導体素子１０２は、ｎチャネルタイプのＩＧＢＴ素子１０３と、ＩＧＢＴ素子１０３のコレクタとカソードが接続されると共にエミッタとアノードが接続されるＦＷＤ素子１０４とを備えた構成とされている。   As shown in FIG. 1, the inverter circuit is configured by connecting two semiconductor elements 102 in series between a power supply line 100 to which a voltage Vcc from a power supply is applied and a GND line 101 connected to GND. Three circuits of U phase, V phase, and W phase are provided. Each semiconductor element 102 includes an n-channel type IGBT element 103 and an FWD element 104 to which the collector and cathode of the IGBT element 103 are connected and to which the emitter and anode are connected.

そして、各相では、上側アームのＩＧＢＴ素子１０３のコレクタおよびＦＷＤ素子１０４のカソードが電源ライン１００に接続されると共に、下側アームのＩＧＢＴ素子１０３のエミッタおよびＦＷＤ素子１０４のアノードがＧＮＤライン１０１に接続されている。また、上側アームのＩＧＢＴ素子１０３のエミッタおよびＦＷＤ素子１０４のアノードと下側アームのＩＧＢＴ素子１０３のコレクタとＦＷＤ素子１０４のカソードが接続された接続形態とされ、下側アームと上側アームとの間がそれぞれ三相モータ１０５に対して電気的に接続されている。   In each phase, the collector of the IGBT element 103 in the upper arm and the cathode of the FWD element 104 are connected to the power supply line 100, and the emitter of the IGBT element 103 in the lower arm and the anode of the FWD element 104 are connected to the GND line 101. It is connected. In addition, the emitter of the IGBT element 103 of the upper arm, the anode of the FWD element 104, the collector of the IGBT element 103 of the lower arm, and the cathode of the FWD element 104 are connected, and between the lower arm and the upper arm. Are electrically connected to the three-phase motor 105.

さらに、具体的には後述するが、ＩＧＢＴ素子１０３はゲートドライバ１０６と接続されており、ＦＷＤ素子１０４はゲートドライバ１０７と接続されている。つまり、ＩＧＢＴ素子１０３とＦＷＤ素子１０４とは、異なるゲートドライバ１０６、１０７に接続されている。   Further, as will be described in detail later, the IGBT element 103 is connected to the gate driver 106, and the FWD element 104 is connected to the gate driver 107. That is, the IGBT element 103 and the FWD element 104 are connected to different gate drivers 106 and 107.

また、各下側アームと各上側アームとの間と、三相モータ１０５との間には、各相のＦＷＤ素子１０４に流れる電流を検出する電流検出手段としての電流センサ１０８が備えられており、検出結果がゲートドライバ１０７に入力されるようになっている。   In addition, a current sensor 108 is provided between each lower arm and each upper arm and between the three-phase motor 105 as current detection means for detecting a current flowing through the FWD element 104 of each phase. The detection result is input to the gate driver 107.

本実施形態では、このような構成のインバータ回路における各相それぞれに備えられた半導体素子１０２（例えば、図１中に破線で示したようにＵ層の１つの半導体素子１０２）、ゲートドライバ１０６、１０７、電流センサ１０８にて半導体装置が構成されている。つまり、上記インバータ回路は、６つの半導体装置を用いて構成されており、上側アームを構成する半導体装置と下側アームを構成する半導体装置の電流センサ１０８が共用されている。   In the present embodiment, the semiconductor element 102 (for example, one semiconductor element 102 in the U layer as shown by a broken line in FIG. 1), the gate driver 106, 107 and the current sensor 108 constitute a semiconductor device. That is, the inverter circuit is configured using six semiconductor devices, and the current sensor 108 of the semiconductor device configuring the upper arm and the semiconductor device configuring the lower arm is shared.

次に、半導体素子１０２の構成について説明する。半導体素子１０２は、図２に示される半導体チップ１のセルエリア２に形成されている。なお、この半導体チップ１は、セルエリア２の他に、セルエリア２の外周に位置するガードリング部３と、複数のパッド４とを備えている。   Next, the configuration of the semiconductor element 102 will be described. The semiconductor element 102 is formed in the cell area 2 of the semiconductor chip 1 shown in FIG. In addition to the cell area 2, the semiconductor chip 1 includes a guard ring portion 3 located on the outer periphery of the cell area 2 and a plurality of pads 4.

セルエリア２は、図２および図３に示されるように、ＩＧＢＴ素子１０３が形成されたＩＧＢＴ領域１０およびＦＷＤ素子１０４が形成されたダイオード領域１１が交互に形成されている。つまり、本実施形態では、ＩＧＢＴ素子１０３およびＦＷＤ素子１０４が同じチップ内に形成されている。   As shown in FIG. 2 and FIG. 3, the cell area 2 includes alternately formed IGBT regions 10 in which the IGBT elements 103 are formed and diode regions 11 in which the FWD elements 104 are formed. That is, in this embodiment, the IGBT element 103 and the FWD element 104 are formed in the same chip.

具体的には、セルエリア２は、図３に示されるように、ドリフト層１２として機能するＮ−型の半導体基板１３を用いて構成されており、この半導体基板１３のうちの一面１３ａ側に所定厚さのＰ型のベース層１４が形成されている。そして、ベース層１４を貫通してドリフト層１２に達するように複数個のトレンチ１５が形成されており、このトレンチ１５によってベース層１４が複数個に分離されている。 Specifically, as shown in FIG. 3, the cell area 2 is configured by using an N − type semiconductor substrate 13 that functions as the drift layer 12, and is formed on the one surface 13 a side of the semiconductor substrate 13. A P-type base layer 14 having a predetermined thickness is formed. A plurality of trenches 15 are formed so as to penetrate the base layer 14 and reach the drift layer 12, and the base layer 14 is separated into a plurality by the trench 15.

トレンチ１５は、半導体基板１３の一面１３ａの面方向のうちの一方向（図２中紙面奥行き方向）を長手方向とし、この長手方向に平行に延設されている。本実施形態では、各トレンチ１５は、先端部が引き回されることで環状構造とされている。なお、以下では、トレンチ１５が環状構造とされているものについて説明するが、トレンチ１５は先端部が引き回されていないストライプ構造とされていてもよい。   The trench 15 has one direction (the depth direction in the drawing in FIG. 2) of the surface direction of the one surface 13a of the semiconductor substrate 13 as a longitudinal direction, and is extended in parallel to the longitudinal direction. In the present embodiment, each trench 15 has an annular structure by having its tip portion drawn around. In the following description, the trench 15 has an annular structure. However, the trench 15 may have a stripe structure in which the tip portion is not routed.

そして、隣接するトレンチ１５同士の間に配置されているベース層１４（すなわち、環状のトレンチ１５に囲まれていないベース層１４）がＰ型のチャネル領域１６とされている。チャネル領域１６の表層部には、Ｎ＋型のエミッタ領域１７と、エミッタ領域１７に挟まれるようにＰ＋型のボディ領域１８とが形成されている。 The base layer 14 disposed between the adjacent trenches 15 (that is, the base layer 14 not surrounded by the annular trench 15) is a P-type channel region 16. In the surface layer portion of the channel region 16, an N + -type emitter region 17 and a P + -type body region 18 are formed so as to be sandwiched between the emitter regions 17.

エミッタ領域１７は、ドリフト層１２よりも高不純物濃度で構成され、ベース層１４内において終端しており、かつ、トレンチ１５の側面に接するように配置されている。一方、ボディ領域１８は、チャネル領域１６よりも高不純物濃度で構成され、エミッタ領域１７と同様に、ベース層１４内において終端している。また、ボディ領域１８は、半導体基板１３の一面１３ａを基準としてエミッタ領域１７よりも深く形成されている。   The emitter region 17 has a higher impurity concentration than the drift layer 12, terminates in the base layer 14, and is disposed so as to be in contact with the side surface of the trench 15. On the other hand, the body region 18 has a higher impurity concentration than the channel region 16, and terminates in the base layer 14 like the emitter region 17. The body region 18 is formed deeper than the emitter region 17 with respect to the one surface 13 a of the semiconductor substrate 13.

より詳しくは、エミッタ領域１７は、トレンチ１５間の領域において、トレンチ１５の長手方向に沿ってトレンチ１５の側面に接するように棒状に延設され、トレンチ１５の先端よりも内側で終端した構造とされている。また、ボディ領域１８は、２つのエミッタ領域１７に挟まれてトレンチ１５の長手方向（つまりエミッタ領域１７）に沿って棒状に延設されている。   More specifically, the emitter region 17 extends in a rod shape so as to be in contact with the side surface of the trench 15 along the longitudinal direction of the trench 15 in the region between the trenches 15 and terminates inside the tip of the trench 15. Has been. The body region 18 is sandwiched between the two emitter regions 17 and extends in a rod shape along the longitudinal direction of the trench 15 (that is, the emitter region 17).

各トレンチ１５内は、各トレンチ１５の内壁表面を覆うように形成されたゲート絶縁膜１９と、このゲート絶縁膜１９の上に形成されたＰ型のポリシリコン等により構成されるゲート電極２０ａ、２０ｂとにより埋め込まれている。これにより、トレンチゲート構造が構成されている。なお、本実施形態では、トレンチ１５の側面と接するベース層１４が本発明のチャネルに相当している。   In each trench 15, a gate insulating film 19 formed so as to cover the inner wall surface of each trench 15, and a gate electrode 20 a formed of P-type polysilicon or the like formed on the gate insulating film 19, 20b. Thereby, a trench gate structure is configured. In the present embodiment, the base layer 14 in contact with the side surface of the trench 15 corresponds to the channel of the present invention.

以下では、ＩＧＢＴ領域１０に形成されたゲート電極２０ａをＩＧＢＴ用ゲート電極２０ａとし、ダイオード領域１１に形成されたゲート電極２０ｂをダイオード用ゲート電極２０ｂとして説明する。   Hereinafter, the gate electrode 20a formed in the IGBT region 10 will be described as the IGBT gate electrode 20a, and the gate electrode 20b formed in the diode region 11 will be described as the diode gate electrode 20b.

各ＩＧＢＴ用ゲート電極２０ａおよびダイオード用ゲート電極２０ｂは、図３とは別断面において、半導体基板１３の一面１３ａ上に形成されたゲート配線と電気的に接続されており、このゲート配線を介して図２に示されるパッド４のうちゲート用のものに接続されている。   Each IGBT gate electrode 20a and diode gate electrode 20b are electrically connected to a gate wiring formed on one surface 13a of the semiconductor substrate 13 in a cross section different from that shown in FIG. 3, via the gate wiring. The pad 4 shown in FIG. 2 is connected to the gate.

そして、各ＩＧＢＴ用ゲート電極２０ａは、パッド４を介してゲートドライバ１０６と接続され、各ダイオード用ゲート電極２０ｂは、パッド４を介してゲートドライバ１０７と接続されている。つまり、各ＩＧＢＴ用ゲート電極２０ａおよび各ダイオード用ゲート電極２０ｂには、各ゲートドライバ１０６、１０７からそれぞれ独立したゲート電圧が印加されるようになっている。   Each IGBT gate electrode 20 a is connected to the gate driver 106 via the pad 4, and each diode gate electrode 20 b is connected to the gate driver 107 via the pad 4. That is, an independent gate voltage is applied to each IGBT gate electrode 20a and each diode gate electrode 20b from each gate driver 106, 107.

また、環状構造を構成するトレンチ１５に囲まれたベース層１４、すなわちエミッタ領域１７が形成されていないベース層１４によってフロート領域２１が構成されている。   Further, the float region 21 is constituted by the base layer 14 surrounded by the trenches 15 constituting the annular structure, that is, the base layer 14 in which the emitter region 17 is not formed.

このように、ベース層１４はトレンチ１５により分割され、分割されたベース層１４のうち、エミッタ領域１７が形成されたものがチャネル領域１６とされていると共に、エミッタ領域１７が形成されていないものがフロート領域２１とされている。そして、複数に分割されたベース層１４に交互にエミッタ領域１７が形成されることで、チャネル領域１６とフロート領域２１とが一定の配置順で繰り返し配置されている。   Thus, the base layer 14 is divided by the trench 15, and among the divided base layers 14, the emitter region 17 is formed as the channel region 16 and the emitter region 17 is not formed. Is the float region 21. Then, the emitter regions 17 are alternately formed in the base layer 14 divided into a plurality, so that the channel regions 16 and the float regions 21 are repeatedly arranged in a fixed arrangement order.

ベース層１４のうちのフロート領域２１には、ドリフト層１２に供給されたホールがフロート領域２１を介して抜け出ることを抑制するためのＮ型のホールストッパー層（以下では、単にＨＳ層という）２２が形成されている。このＨＳ層２２は、トレンチ１５の深さ方向に当該フロート領域２１をトレンチ１５の開口側の第１領域２１ａとトレンチ１５の底部側の第２領域２１ｂとに分割するように形成されており、第１領域２１ａと第２領域２１ｂとは電位的に完全に分離されている。   In the float region 21 of the base layer 14, an N-type hole stopper layer (hereinafter simply referred to as an HS layer) 22 for suppressing the holes supplied to the drift layer 12 from escaping through the float region 21. Is formed. The HS layer 22 is formed so as to divide the float region 21 in the depth direction of the trench 15 into a first region 21 a on the opening side of the trench 15 and a second region 21 b on the bottom side of the trench 15. The first region 21a and the second region 21b are completely separated in terms of potential.

なお、このＨＳ層２２は、コレクタ耐圧の低下を抑制するために、トレンチ１５の深さ方向においてはフロート領域２１の表層部側（つまり半導体基板１３の一面１３ａ側）であって、チャネル領域１６に設けられたボディ領域１８の底部よりも浅い位置に形成されることが好ましい。   The HS layer 22 is on the surface layer side of the float region 21 in the depth direction of the trench 15 (that is, on the one surface 13a side) in the depth direction of the trench 15 in order to suppress a decrease in collector breakdown voltage. Preferably, it is formed at a position shallower than the bottom of the body region 18 provided on the surface.

ベース層１４の上にはＢＰＳＧ等の層間絶縁膜２３が形成されている。そして、層間絶縁膜２３にはコンタクトホール２３ａが形成されており、エミッタ領域１７の一部、ボディ領域１８、およびフロート領域２１のうちの第１領域２１ａの一部が層間絶縁膜２３から露出している。   On the base layer 14, an interlayer insulating film 23 such as BPSG is formed. A contact hole 23 a is formed in the interlayer insulating film 23, and a part of the emitter region 17, the body region 18, and a part of the first region 21 a of the float region 21 are exposed from the interlayer insulating film 23. ing.

そして、層間絶縁膜２３の上には本発明の第１電極に相当する上部電極２４が形成されており、この上部電極２４は、コンタクトホール２３ａを通じてエミッタ領域１７、ボディ領域１８、および第１領域２１ａに電気的に接続されている。この上部電極２４は、ＩＧＢＴ領域１０においてはエミッタ電極として機能し、ダイオード領域１１においてアノード電極として機能するものである。   An upper electrode 24 corresponding to the first electrode of the present invention is formed on the interlayer insulating film 23. The upper electrode 24 is connected to the emitter region 17, the body region 18, and the first region through the contact hole 23a. It is electrically connected to 21a. The upper electrode 24 functions as an emitter electrode in the IGBT region 10 and functions as an anode electrode in the diode region 11.

なお、第１領域２１ａを上部電極２４に接続するのは、後述する下部電極２８からフロート領域２１を介してゲート電極２０ａ、２０ｂに到達する経路に形成されるミラー容量を低減することでスイッチング損失の低減を図るためである。   The first region 21a is connected to the upper electrode 24 by reducing the mirror capacitance formed in the path from the lower electrode 28, which will be described later, to the gate electrodes 20a, 20b via the float region 21, thereby reducing the switching loss. This is for the purpose of reducing the above.

また、半導体基板１３のうち、一面１３ａとは反対側の他面１３ｂ側にはＮ型のフィールドストップ層（以下では、単にＦＳ層という）２５が形成されている。このＦＳ層２５は、必ずしも必要なものではないが、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図ると共に、基板裏面側から注入されるホールの注入量を制御するために備えてある。   In addition, an N-type field stop layer (hereinafter simply referred to as FS layer) 25 is formed on the other surface 13b side of the semiconductor substrate 13 opposite to the one surface 13a. The FS layer 25 is not necessarily required, but is provided for improving the breakdown voltage and steady loss performance by preventing the depletion layer from spreading and for controlling the injection amount of holes injected from the back side of the substrate. It is.

そして、ＩＧＢＴ領域１０では、ＦＳ層２５を挟んでドリフト層１２と反対側にＰ型のコレクタ層２６が形成され、ダイオード領域１１では、ＦＳ層２５を挟んでドリフト層１２と反対側にＮ型のカソード層２７が形成されている。つまり、ＩＧＢＴ領域１０とダイオード領域１１とは、半導体基板１３の裏面側に形成される層がコレクタ層２６であるかカソード層２７であるかによって区画されている。   In the IGBT region 10, a P-type collector layer 26 is formed on the opposite side of the drift layer 12 across the FS layer 25. In the diode region 11, an N-type is disposed on the opposite side of the drift layer 12 across the FS layer 25. The cathode layer 27 is formed. That is, the IGBT region 10 and the diode region 11 are partitioned depending on whether the layer formed on the back side of the semiconductor substrate 13 is the collector layer 26 or the cathode layer 27.

そして、コレクタ層２６およびカソード層２７上（半導体基板１３の他面１３ｂ）には本発明の第２電極に相当する下部電極２８が形成されている。この下部電極２８は、ＩＧＢＴ領域１０においてはコレクタ電極として機能し、ダイオード領域１１においてはカソード電極として機能するものである。   A lower electrode 28 corresponding to the second electrode of the present invention is formed on the collector layer 26 and the cathode layer 27 (the other surface 13b of the semiconductor substrate 13). The lower electrode 28 functions as a collector electrode in the IGBT region 10 and functions as a cathode electrode in the diode region 11.

以上が本実施形態におけるセルエリア２の構成であり、半導体素子１０２は、ＩＧＢＴ領域１０に構成されたＩＧＢＴ素子１０３とダイオード領域１１に構成されたＦＷＤ素子１０４とにより構成される。   The above is the configuration of the cell area 2 in the present embodiment, and the semiconductor element 102 includes the IGBT element 103 configured in the IGBT region 10 and the FWD element 104 configured in the diode region 11.

なお、ダイオード領域１１においては、ベース層１４（チャネル領域１６およびフロート領域２１）をアノードとし、ドリフト層１２、ＦＳ層２５、カソード層２７をカソードとしてＰＮ接合されたＦＷＤ素子１０４が構成される。つまり、ダイオード領域１１においては、ベース層１４（チャネル領域１６およびフロート領域２１）が本発明のアノード領域に相当し、ドリフト層１２、ＦＳ層２５、カソード層２７が本発明のカソード領域に相当し、エミッタ領域１７が本発明の第１導電型領域に相当している。   In the diode region 11, a FWD element 104 is formed in which the base layer 14 (the channel region 16 and the float region 21) is used as an anode, and the drift layer 12, the FS layer 25, and the cathode layer 27 are used as a cathode. That is, in the diode region 11, the base layer 14 (the channel region 16 and the float region 21) corresponds to the anode region of the present invention, and the drift layer 12, the FS layer 25, and the cathode layer 27 correspond to the cathode region of the present invention. The emitter region 17 corresponds to the first conductivity type region of the present invention.

セルエリア２の周囲に形成されたガードリング部３は、特に図示しないが、半導体基板１３の表層部にセルエリア２を囲むように環状のＰ型のウェル領域や複数のＰ型のガードリングが多重リング構造として形成され、耐圧向上を図ることができるようになっている。   The guard ring portion 3 formed around the cell area 2 is not particularly shown, but an annular P-type well region or a plurality of P-type guard rings are provided on the surface layer portion of the semiconductor substrate 13 so as to surround the cell area 2. It is formed as a multiple ring structure so that the breakdown voltage can be improved.

図２に示される複数のパッド４の一部は、ＩＧＢＴ用ゲート電極２０ａおよびダイオード用ゲート電極２０ｂとゲートドライバ１０６、１０７とを電気的に接続するための接続部である。また、パッド４の残部は、温度センス用等に用いられるものである。   A part of the plurality of pads 4 shown in FIG. 2 is a connection portion for electrically connecting the gate electrode for IGBT 20a and the gate electrode for diode 20b to the gate drivers 106 and 107. The remaining part of the pad 4 is used for temperature sensing or the like.

以上説明したように、半導体素子１０２を備える半導体チップ１が構成されている。なお、本実施形態では、Ｎ型、Ｎ−型、Ｎ＋型が本発明の第１導電型に相当し、Ｐ型、Ｐ＋型が本発明の第２導電型に相当している。 As described above, the semiconductor chip 1 including the semiconductor element 102 is configured. In the present embodiment, the N type, N − type, and N + type correspond to the first conductivity type of the present invention, and the P type and P + type correspond to the second conductivity type of the present invention.

次に、半導体素子１０２の作動について説明する。   Next, the operation of the semiconductor element 102 will be described.

まず、ＩＧＢＴ素子１０３の作動について説明する。ＩＧＢＴ素子１０３は、上部電極２４と下部電極２８との間に所定の電圧が印加されると共に、ＩＧＢＴ用ゲート電極２０ａにＭＯＳゲートの閾値電圧以上となる電圧が印加されると、ベース層１４のうちトレンチ１５と接する部分に反転層（チャネル）が形成される。そして、エミッタ領域１７から反転層を介して電子がドリフト層１２に供給されると共に、コレクタ層２６からホールがドリフト層１２に供給され、伝導度変調によりドリフト層１２の抵抗値が低下してオン状態となる。   First, the operation of the IGBT element 103 will be described. In the IGBT element 103, when a predetermined voltage is applied between the upper electrode 24 and the lower electrode 28, and a voltage that is equal to or higher than the threshold voltage of the MOS gate is applied to the IGBT gate electrode 20a, the base layer 14 Among them, an inversion layer (channel) is formed in a portion in contact with the trench 15. Then, electrons are supplied from the emitter region 17 to the drift layer 12 through the inversion layer, and holes are supplied from the collector layer 26 to the drift layer 12, and the resistance value of the drift layer 12 decreases due to conductivity modulation and is turned on. It becomes a state.

なお、本実施形態では、フロート領域２１にＨＳ層２２が形成されており、ドリフト層１２に供給されたホールがフロート領域２１から上部電極２４に抜け難くなっている。つまり、オン電圧の低減を図れるようになっている。   In the present embodiment, the HS layer 22 is formed in the float region 21, and the holes supplied to the drift layer 12 are difficult to escape from the float region 21 to the upper electrode 24. That is, the ON voltage can be reduced.

そして、ＩＧＢＴ用ゲート電極２０ａにＭＯＳゲートの閾値電圧未満となる電圧が印加されると、ベース層１４に形成されていた反転層が消滅し、エミッタ領域１７から電子が供給されなくなると共にコレクタ層２６からホールが供給されなくなる。その後、ドリフト層１２に蓄積されている電子およびホールは、互いに再結合して消滅するか、上部電極２４または下部電極２８を介して排出される。   When a voltage lower than the threshold voltage of the MOS gate is applied to the IGBT gate electrode 20a, the inversion layer formed in the base layer 14 disappears, electrons are not supplied from the emitter region 17, and the collector layer 26 Will no longer supply holes. Thereafter, the electrons and holes accumulated in the drift layer 12 are recombined with each other and disappear, or are discharged through the upper electrode 24 or the lower electrode 28.

次に、ＦＷＤ素子１０４の動作について説明する。上記のように、ダイオード領域１１に形成されたベース層１４（チャネル領域１６およびフロート領域２１）はアノードとして機能するため、上部電極２４に下部電極２８より高い電位が印加され、上部電極２４と下部電極２８との間の電圧が順方向電圧より高くなるとＦＷＤ素子１０４に電流が流れる。   Next, the operation of the FWD element 104 will be described. As described above, since the base layer 14 (the channel region 16 and the float region 21) formed in the diode region 11 functions as an anode, a higher potential than the lower electrode 28 is applied to the upper electrode 24, and the upper electrode 24 and the lower When the voltage between the electrodes 28 becomes higher than the forward voltage, a current flows through the FWD element 104.

ここで、ダイオード領域１１には、ダイオード用ゲート電極２０ｂおよびエミッタ領域１７が形成されており、ダイオード用ゲート電極２０ｂはＩＧＢＴ用ゲート電極２０ａと独立した電圧がゲートドライバ１０７から印加されるようになっている。また、ゲートドライバ１０７には、図１に示されるように、電流センサ１０８で検出されたＦＷＤ素子１０４に流れる電流が入力される。つまり、ダイオード用ゲート電極２０ｂには、ＦＷＤ素子１０４に流れる電流に応じたゲート電圧を印加することができるようになっている。   Here, a diode gate electrode 20b and an emitter region 17 are formed in the diode region 11, and a voltage independent of the IGBT gate electrode 20a is applied from the gate driver 107 to the diode gate electrode 20b. ing. Further, as shown in FIG. 1, a current flowing through the FWD element 104 detected by the current sensor 108 is input to the gate driver 107. That is, a gate voltage corresponding to the current flowing through the FWD element 104 can be applied to the diode gate electrode 20b.

以下に、ダイオード用ゲート電極２０ｂに印加されるゲート電圧とそのときの状態について説明する。   The gate voltage applied to the diode gate electrode 20b and the state at that time will be described below.

まず、ダイオード用ゲート電極２０ｂにＭＯＳゲートの閾値電圧未満となるゲート電圧（以下では、単に第１電圧という）が印加された場合は、ベース層１４に特に変化がないため、上部電極２４からベース層１４にホールが注入されると共に下部電極２８からカソード層２７に電子が注入され、通常のＦＷＤ素子１０４の動作となる。つまり、順方向電圧は流れる電流に依存して大きくなる。   First, when a gate voltage lower than the threshold voltage of the MOS gate (hereinafter simply referred to as the first voltage) is applied to the diode gate electrode 20b, the base layer 14 is not particularly changed. Holes are injected into the layer 14 and electrons are injected from the lower electrode 28 into the cathode layer 27, and the normal operation of the FWD element 104 is performed. That is, the forward voltage increases depending on the flowing current.

これに対し、ダイオード用ゲート電極２０ｂにＭＯＳゲートの閾値電圧以上となるゲート電圧（以下では、単に第２電圧という）が印加された場合は、ベース層１４（チャネル領域１６）のうちトレンチ１５と接する部分にＮ型の反転層（チャネル）が形成される。この場合、ドリフト層１２中の電子が反転層およびエミッタ領域１７を介して上部電極２４から排出される。つまり、電流経路にＰＮジャンクションが存在しなくなる。このため、図４に示されるように、ダイオード用ゲート電極２０ｂに第２電圧が印加された時点Ｔ１では、順方向電圧が時点Ｔ１以前より低くなる。なお、図４では、時点Ｔ１以前は第１電圧が印加されている。また、図４中の上部電極２４に対する下部電極２８の電位は順方向電圧のことであり、下部電極２８の電位が低いほど順方向電圧が大きくなることを示している。   On the other hand, when a gate voltage (hereinafter simply referred to as a second voltage) that is equal to or higher than the threshold voltage of the MOS gate is applied to the diode gate electrode 20b, the trench 15 in the base layer 14 (channel region 16) An N-type inversion layer (channel) is formed at the contact portion. In this case, electrons in the drift layer 12 are discharged from the upper electrode 24 through the inversion layer and the emitter region 17. That is, no PN junction exists in the current path. For this reason, as shown in FIG. 4, the forward voltage is lower at the time T1 when the second voltage is applied to the diode gate electrode 20b than before the time T1. In FIG. 4, the first voltage is applied before the time T1. Further, the potential of the lower electrode 28 with respect to the upper electrode 24 in FIG. 4 is a forward voltage, and indicates that the forward voltage increases as the potential of the lower electrode 28 decreases.

しかしながら、ダイオード用ゲート電極２０ｂに第２電圧が印加されると、ベース層１４にホールが注入されにくくなってＦＷＤ素子１０４はＤＭＯＳ素子の逆導通状態となる。このため、図４に示されるように、時点Ｔ１以降では時間が経つにつれて（ホールの減少に伴って）順方向電圧が大きくなり、いずれは順方向電圧が時点Ｔ１以前より高くなる。   However, when the second voltage is applied to the diode gate electrode 20b, holes are less likely to be injected into the base layer 14, and the FWD element 104 is in a reverse conduction state of the DMOS element. For this reason, as shown in FIG. 4, the forward voltage increases with time (with the decrease in holes) after time T1, and eventually the forward voltage becomes higher than before time T1.

さらに、第２電圧が印加されているときの順方向電圧が第１電圧が印加されているときの順方向電圧より低くなる期間は、ＦＷＤ素子１０４に流れる電流（ホールの排出量）に依存し、ＦＷＤ素子１０４に流れる電流が大きくなるにつれて短くなる。   Furthermore, the period in which the forward voltage when the second voltage is applied is lower than the forward voltage when the first voltage is applied depends on the current flowing through the FWD element 104 (hole discharge amount). As the current flowing through the FWD element 104 increases, the current decreases.

また、図４および図５に示されるように、ＦＷＤ素子１０４に流れる電流が大きくなるにつれて順方向電圧の最大低下量が小さくなり、ＦＷＤ素子１０４に流れる電流が１７０Ａを越えると、ダイオード用ゲート電極２０ｂに第２電圧が印加されても順方向電圧は第１電圧が印加されているときよりも低くならない。   As shown in FIGS. 4 and 5, the maximum decrease in the forward voltage decreases as the current flowing through the FWD element 104 increases. When the current flowing through the FWD element 104 exceeds 170 A, the gate electrode for the diode Even if the second voltage is applied to 20b, the forward voltage is not lower than when the first voltage is applied.

以上より、本実施形態のダイオード用ゲート電極２０ｂには、ＦＷＤ素子１０４に流れる電流が閾値以下の場合には、図６（ａ）に示されるようにゲート電圧として第１電圧と第２電圧とが交互に印加される矩形波が印加され、ＦＷＤ素子１０４に流れる電流が閾値より大きい場合には図６（ｂ）に示されるようにゲート電圧として第１電圧のみが印加されるようになっている。   As described above, in the diode gate electrode 20b of the present embodiment, when the current flowing through the FWD element 104 is equal to or less than the threshold value, the first voltage and the second voltage are set as the gate voltages as shown in FIG. Are applied alternately, and when the current flowing through the FWD element 104 is larger than the threshold, only the first voltage is applied as the gate voltage as shown in FIG. 6B. Yes.

なお、閾値は適宜変更可能であり、本実施形態では、第１電圧が印加される期間と第２電圧が印加される期間とが等しいとしたとき、第２電圧が印加されている期間の順方向電圧が第１電圧が印加されているときの順方向電圧より低くなる電流を閾値として説明する。   Note that the threshold value can be changed as appropriate. In this embodiment, when the period in which the first voltage is applied and the period in which the second voltage is applied are equal, the order in which the second voltage is applied is the order. A description will be given using a threshold value as a current at which the directional voltage is lower than the forward voltage when the first voltage is applied.

例えば、図７（ａ）に示されるように、矩形波の周期を０．１μｓとする場合には、ＦＷＤ素子１０４に流れる電流が３０Ａ以下のとき、第２電圧が印加されている０．０５μｓの期間において第１電圧が印加されているときより順方向電圧が低くなる。   For example, as shown in FIG. 7A, when the period of the rectangular wave is 0.1 μs, when the current flowing through the FWD element 104 is 30 A or less, the second voltage is applied to 0.05 μs. During this period, the forward voltage becomes lower than when the first voltage is applied.

このため、矩形波の周期を０．１μｍとする場合には、ダイオード用ゲート電極２０ｂには、ＦＷＤ素子１０４に流れる電流が３０Ａ以下の場合にゲート電圧として矩形波が印加され、電流が３０Ａより大きい場合にはゲート電圧として第１電圧のみが印加される。換言すると、ＦＷＤ素子１０４に流れる電流の閾値は３０Ａである。   Therefore, when the period of the rectangular wave is 0.1 μm, the rectangular wave is applied to the diode gate electrode 20b as the gate voltage when the current flowing through the FWD element 104 is 30 A or less. When it is larger, only the first voltage is applied as the gate voltage. In other words, the threshold value of the current flowing through the FWD element 104 is 30A.

また、図７（ｂ）および図７（ｃ）に示されるように、矩形波の周期を０．２μｓまたは０．４μｓとする場合には、ＦＷＤ素子１０４に流れる電流が１０Ａ以下のとき、第２電圧が印加されている０．１μｓまたは０．２μｓの期間において第１電圧が印加されているときより順方向電圧が低くなる。   As shown in FIGS. 7B and 7C, when the period of the rectangular wave is 0.2 μs or 0.4 μs, when the current flowing through the FWD element 104 is 10 A or less, The forward voltage is lower than when the first voltage is applied during the period of 0.1 μs or 0.2 μs when two voltages are applied.

このため、矩形波の周期を０．２μｓまたは０、４μｓとする場合には、ダイオード用ゲート電極２０ｂには、ＦＷＤ素子１０４に流れる電流が１０Ａ以下の場合にゲート電圧として矩形波が印加され、電流が１０Ａより大きい場合にはゲート電圧として第１電圧のみが印加される。換言すると、ＦＷＤ素子１０４に流れる電流の閾値は１０Ａである。   Therefore, when the period of the rectangular wave is 0.2 μs or 0, 4 μs, the rectangular wave is applied to the diode gate electrode 20b as the gate voltage when the current flowing through the FWD element 104 is 10 A or less. When the current is greater than 10 A, only the first voltage is applied as the gate voltage. In other words, the threshold value of the current flowing through the FWD element 104 is 10A.

なお、ここでは、矩形波の周期が予め決定されている場合について説明したが、矩形波の周期もＦＷＤ素子１０４に流れる電流に応じて決定するようにしてもよい。すなわち、図７に示されるように、ＦＷＤ素子１０４に流れる電流が１０Ａ以下の場合にはゲート電圧として周期が０．４μｓ以下となる矩形波が印加されるようにし、ＦＷＤ素子１０４に流れる電流が３０Ａ以下の場合にはゲート電圧として周期が０．１μｓ以下となる矩形波が印加されるようにすることにより、第２電圧が印加されている期間において第１電圧が印加されているときより順方向電圧が低くなる。   Here, the case where the period of the rectangular wave is determined in advance has been described, but the period of the rectangular wave may be determined according to the current flowing through the FWD element 104. That is, as shown in FIG. 7, when the current flowing through the FWD element 104 is 10 A or less, a rectangular wave having a period of 0.4 μs or less is applied as the gate voltage, and the current flowing through the FWD element 104 is In the case of 30 A or less, a rectangular wave having a period of 0.1 μs or less is applied as the gate voltage, so that the first voltage is applied during the period in which the second voltage is applied. The directional voltage is lowered.

換言すると、本実施形態では、ダイオード用ゲート電極２０ｂには、ＦＷＤ素子１０４に流れる電流に応じ、第２電圧が印加されている期間において第１電圧が印加されているときより順方向電圧を低くすることができる場合にゲート電圧として矩形波が印加され、第２電圧が印加されている期間において第１電圧が印加されているときより順方向電圧が高くなる期間が存在する場合に第１電圧のみが印加されるようになっている。   In other words, in this embodiment, the forward voltage of the diode gate electrode 20b is lower than that when the first voltage is applied during the period in which the second voltage is applied, according to the current flowing through the FWD element 104. The first voltage when there is a period in which the forward voltage is higher than when the first voltage is applied in the period in which the rectangular wave is applied as the gate voltage and the second voltage is applied. Only is applied.

また、例えば、ＦＷＤ素子１０４に流れる電流が１０Ａ以下の場合にはゲート電圧として周期が０．４μｓ以下となる矩形波が印加されることにより順方向電圧が低くなるが、周波数が大きくなるとゲート駆動の負荷が増えるため、順方向電圧を低くすることができる範囲ならば周期を長くすることが好ましい。   Further, for example, when the current flowing through the FWD element 104 is 10 A or less, a forward voltage is lowered by applying a rectangular wave having a period of 0.4 μs or less as a gate voltage. Therefore, it is preferable to lengthen the period if the forward voltage can be lowered.

なお、図４、図５、図７は半導体基板１３の厚さが１２０μｍであるもののシミュレーション結果であり、半導体基板１３は厚さを薄くするほど、低電界でホールが残留し易くなるため、第２電圧が印加されているときの順方向電圧が第１電圧が印加されているときの順方向電圧より低くなる期間が長くなり、順方向電圧の最大低下量も変化する。   4, 5, and 7 are simulation results of the semiconductor substrate 13 having a thickness of 120 μm. As the thickness of the semiconductor substrate 13 is reduced, holes are likely to remain in a low electric field. The period during which the forward voltage when the two voltages are applied is lower than the forward voltage when the first voltage is applied becomes longer, and the maximum decrease in the forward voltage also changes.

以上より、このような半導体素子１０２を用いて構成された図１に示すインバータ回路のＵ相では、図８に示されるように、ＩＧＢＴ用ゲート電極２０ａおよびダイオード用ゲート電極２０ｂにゲート電圧が印加される。なお、図８では、ＦＷＤ素子１０４に１０Ａの電流が流れる場合を図示している。   From the above, in the U phase of the inverter circuit shown in FIG. 1 configured using such a semiconductor element 102, as shown in FIG. 8, the gate voltage is applied to the IGBT gate electrode 20a and the diode gate electrode 20b. Is done. In FIG. 8, a case where a current of 10 A flows through the FWD element 104 is illustrated.

すなわち、図８（ａ）に示されるように、カ行モードでは、上側アームのＩＧＢＴ素子１０３と下側アームのＦＷＤ素子１０４とが交互に駆動される。このとき、下側アームのゲートドライバ１０７により、下側アームのＦＷＤ素子１０４におけるダイオード用ゲート電極２０ｂにはゲート電圧として周期が０．４μｓ以下の矩形波が印加される。   That is, as shown in FIG. 8A, in the cosine mode, the IGBT element 103 of the upper arm and the FWD element 104 of the lower arm are driven alternately. At this time, a rectangular wave having a period of 0.4 μs or less is applied as a gate voltage to the diode gate electrode 20b in the FWD element 104 of the lower arm by the gate driver 107 of the lower arm.

これに対し、図８（ｂ）に示されるように、回生モードでは、上側アームのＦＷＤ素子１０４と下側アームのＩＧＢＴ素子１０３とが交互に駆動される。このとき、上側アームのゲートドライバ１０７により、上側アームのＦＷＤ素子１０４におけるダイオード用ゲート電極２０ｂにはゲート電圧として周期が０．４μｓ以下の矩形波が印加される。   On the other hand, as shown in FIG. 8B, in the regeneration mode, the FWD element 104 of the upper arm and the IGBT element 103 of the lower arm are driven alternately. At this time, a rectangular wave having a period of 0.4 μs or less is applied as a gate voltage to the diode gate electrode 20b in the FWD element 104 of the upper arm by the gate driver 107 of the upper arm.

なお、ここでは、Ｕ相について説明したが、Ｖ相、Ｗ相についても同様である。また、ＦＷＤ素子１０４に流れる電流が、例えば、２００Ａのような大電流の場合には、ダイオード用ゲート電極２０ｂには、図６（ｂ）に示されるように、第１電圧のみが印加される。   Although the U phase has been described here, the same applies to the V phase and the W phase. When the current flowing through the FWD element 104 is a large current such as 200 A, for example, only the first voltage is applied to the diode gate electrode 20b as shown in FIG. 6B. .

以上説明したように、本実施形態では、ＩＧＢＴ用ゲート電極２０ａおよびダイオード用ゲート電極２０ｂには独立したゲート電圧が印加されるようになっている。そして、ＦＷＤ素子１０４が作動する際には、ＦＷＤ素子１０４に流れる電流が閾値以下の場合にはゲート電圧として矩形波が印加され、ＦＷＤ素子１０４に流れる電流が閾値より大きい場合にはゲート電圧として第１電圧のみが印加されるようになっている。このため、ＦＷＤ素子１０４に流れる電流が閾値より大きい場合に順方向電圧が増加することを抑制しつつ、ＦＷＤ素子１０４に流れる電流が閾値以下の場合に全体としての順方向電圧を低減することができる。   As described above, in the present embodiment, independent gate voltages are applied to the IGBT gate electrode 20a and the diode gate electrode 20b. When the FWD element 104 operates, a rectangular wave is applied as a gate voltage when the current flowing through the FWD element 104 is less than or equal to a threshold value, and as a gate voltage when the current flowing through the FWD element 104 is greater than the threshold value. Only the first voltage is applied. For this reason, it is possible to reduce the forward voltage as a whole when the current flowing through the FWD element 104 is equal to or less than the threshold while suppressing an increase in the forward voltage when the current flowing through the FWD element 104 is larger than the threshold. it can.

（他の実施形態）
上記第１実施形態で示された構造は一例であり、上記で示した構造に限定されることなく、本発明の特徴を含んだ他の構造とすることもできる。 (Other embodiments)
The structure shown in the first embodiment is an example, and the structure is not limited to the structure shown above, and other structures including the features of the present invention can be used.

例えば、ＩＧＢＴ素子１０３は、図９（ａ）に示されるように、フロート領域２１およびＨＳ層２２を備えないものが繰り返しミラー反転されることで構成されるものであってもよい。つまり、ベース層１４が全てチャネル領域１６とされ、各チャネル領域１６にエミッタ領域１７およびボディ領域１８が形成されるものであってもよい。また、図９（ｂ）に示されるように、ドリフト層１２に蓄積されたホールがチャネル領域１６を介して上部電極２４から抜け出ることを抑制するために、チャネル領域１６とドリフト層１２との間にキャリアストレージ（ＣＳ層）３０を備えるものが繰り返しミラー反転されることで構成されるものであってもよい。   For example, as shown in FIG. 9A, the IGBT element 103 may be configured by repeatedly mirror-inverting a device that does not include the float region 21 and the HS layer 22. That is, the base layer 14 may be all channel regions 16, and the emitter region 17 and the body region 18 may be formed in each channel region 16. Further, as shown in FIG. 9B, in order to prevent holes accumulated in the drift layer 12 from escaping from the upper electrode 24 through the channel region 16, the gap between the channel region 16 and the drift layer 12 is suppressed. In addition, a device including a carrier storage (CS layer) 30 may be configured by repeatedly performing mirror inversion.

また、ＦＷＤ素子１０４は、図１０（ａ）に示されるように、図９（ａ）と同様に、フロート領域２１およびＨＳ層２２を備えないものが繰り返しミラー反転されることで構成されるものであってもよい。また、図１０（ｂ）に示されるように、図９（ｂ）と同様に、キャリアストレージ層（ＣＳ層）３０を備えるものが繰り返しミラー反転されることで構成されるものであってもよい。さらに、図１０（ｃ）に示されるように、図１０（ａ）の変形例として、エミッタ領域１７をトレンチ１５の片側にのみ形成するようにしたものが繰り返しミラー反転されることで構成されるものであってもよい。また、図１０（ｄ）に示されるように、図１０（ｃ）の変形例として、エミッタ領域１７が形成されない側にボディ領域１８を備えないものが繰り返しミラー反転されることで構成されるものとしてもよい。さらに、特に図示しないが、図１０（ｄ）の変形例として、エミッタ領域１７およびボディ領域１８が形成されないベース層１４の不純物濃度を高くしてもよい。   Further, as shown in FIG. 10A, the FWD element 104 is configured by repeatedly mirror-inverting an element that does not include the float region 21 and the HS layer 22, as in FIG. 9A. It may be. Further, as shown in FIG. 10 (b), similarly to FIG. 9 (b), a structure including a carrier storage layer (CS layer) 30 may be configured by repeated mirror inversion. . Further, as shown in FIG. 10C, as a modified example of FIG. 10A, a configuration in which the emitter region 17 is formed only on one side of the trench 15 is repeatedly mirror-inverted. It may be a thing. Further, as shown in FIG. 10 (d), as a modification of FIG. 10 (c), a configuration in which the body region 18 is not provided on the side where the emitter region 17 is not formed is repeatedly mirror-inverted. It is good. Further, although not particularly illustrated, as a modification of FIG. 10D, the impurity concentration of the base layer 14 where the emitter region 17 and the body region 18 are not formed may be increased.

さらに、上記第１実施形態では、ゲート電極２０ａ、２０ｂをＰ型のポリシリコンとしたが、外部の回路で電圧を制御できれば、ゲート電極２０ａ、２０ｂをＮ＋型のポリシリコンとしても良い。 Further, in the first embodiment, the gate electrodes 20a and 20b are made of P-type polysilicon, but the gate electrodes 20a and 20b may be made of N + -type polysilicon as long as the voltage can be controlled by an external circuit.

また、上記第１実施形態では、エミッタ領域１７およびボディ領域１８は第１領域２１ａにおいてトレンチ１５の長手方向に沿って設けられていたが、トレンチ１５の長手方向に沿ってエミッタ領域１７とボディ領域１８とが交互に配置されていても良い。   In the first embodiment, the emitter region 17 and the body region 18 are provided in the first region 21 a along the longitudinal direction of the trench 15. However, the emitter region 17 and the body region are disposed along the longitudinal direction of the trench 15. 18 may be alternately arranged.

さらに、上記第１実施形態では、トレンチゲート構造を有する半導体装置について説明したが、本発明はプレーナゲート構造を有する半導体装置に適用することも可能である。   Furthermore, although the semiconductor device having the trench gate structure has been described in the first embodiment, the present invention can also be applied to a semiconductor device having a planar gate structure.

そして、上記第１実施形態では、半導体基板１３の厚さ方向に電流を流す縦型の半導体装置について説明したが、本発明は半導体基板１３の平面方向に電流を流す横型の半導体装置に適用することも可能である。すなわち、半導体基板１３の一面１３ａ側のベース層１４（チャネル領域１６およびフロート領域２１）と離間した位置にコレクタ層２６およびカソード層２７を形成してもよい。   In the first embodiment, the vertical semiconductor device in which current flows in the thickness direction of the semiconductor substrate 13 has been described. However, the present invention is applied to a horizontal semiconductor device in which current flows in the planar direction of the semiconductor substrate 13. It is also possible. That is, the collector layer 26 and the cathode layer 27 may be formed at positions separated from the base layer 14 (the channel region 16 and the float region 21) on the one surface 13a side of the semiconductor substrate 13.

また、上記第１実施形態では、ＦＷＤ素子１０４に流れる電流を電流センサ１０８で検出する例について説明したが、ＦＷＤ素子１０４に流れる電流を検出する電流検出手段としての電流検出セルを半導体チップ１内に形成してもよい。   In the first embodiment, the example in which the current flowing through the FWD element 104 is detected by the current sensor 108 has been described. However, a current detection cell as a current detection unit for detecting the current flowing through the FWD element 104 is provided in the semiconductor chip 1. You may form in.

そして、上記第１実施形態において、ＩＧＢＴ素子１０３とＦＷＤ素子１０４とを別のチップに形成してもよい。この場合、ＦＷＤ素子１０４を備えるチップには、少なくともカソードを構成するＮ型のカソード領域と、アノードを構成するアノード領域と、アノード領域に形成された第１導電型領域（エミッタ領域１７）と、アノード領域のうちカソード領域と第１導電型領域との間に形成されたゲート絶縁膜１９と、ゲート絶縁膜１９上に形成されたダイオード用ゲート電極２０ｂとが形成されていればよい。   In the first embodiment, the IGBT element 103 and the FWD element 104 may be formed on different chips. In this case, the chip including the FWD element 104 includes at least an N-type cathode region constituting the cathode, an anode region constituting the anode, and a first conductivity type region (emitter region 17) formed in the anode region, A gate insulating film 19 formed between the cathode region and the first conductivity type region in the anode region and a diode gate electrode 20b formed on the gate insulating film 19 may be formed.

また、上記第１実施形態では、ダイオード用ゲート電極２０ｂに第２電圧が印加されている期間の順方向電圧が第１電圧が印加されているときの順方向電圧より低くなる電流を閾値として説明したが、閾値は適宜変更である。   In the first embodiment, the threshold voltage is a current at which the forward voltage during the period when the second voltage is applied to the diode gate electrode 20b is lower than the forward voltage when the first voltage is applied. However, the threshold is changed as appropriate.

例えば、ダイオード用ゲート電極２０ｂに第２電圧が印加されているときの半分の期間において、順方向電圧が第１電圧が印加されているときより低くなる電流を閾値としてもよい。この場合、図７に示されるように、例えば、ＦＷＤ素子１０４に流れる電流が５０Ａの場合にはゲート電圧として周期が０．２μｓ以下となる矩形波が印加され、ＦＷＤ素子１０４に流れる電流が１００Ａの場合にはゲート電圧として周期が０．１μｓ以下となる矩形波が印加される。   For example, the threshold voltage may be a current whose forward voltage is lower than that when the first voltage is applied during a half period when the second voltage is applied to the diode gate electrode 20b. In this case, as shown in FIG. 7, for example, when the current flowing through the FWD element 104 is 50 A, a rectangular wave having a period of 0.2 μs or less is applied as the gate voltage, and the current flowing through the FWD element 104 is 100 A. In this case, a rectangular wave having a period of 0.1 μs or less is applied as the gate voltage.

また、用途によっては、ダイオード用ゲート電極２０ｂに第２電圧が印加されているときにわずかな期間でも順方向電圧が低くなる電流を閾値としてもよい。つまり、図８に示されるように、ＦＷＤ素子１０４に流れる電流が１７０Ａ以下の場合にゲート電圧として矩形波が印加されるようにしてもよい。なお、このようにする場合には、第２電圧が印加されているときの順方向電圧が第１電圧が印加されているときの順方向電圧より高くなる期間を短くするために、第２電圧が印加される期間（矩形波の周期）を極力短くすることが好ましい。   Further, depending on the application, the threshold value may be a current at which the forward voltage decreases even for a short period when the second voltage is applied to the diode gate electrode 20b. That is, as shown in FIG. 8, when the current flowing through the FWD element 104 is 170 A or less, a rectangular wave may be applied as the gate voltage. In this case, in order to shorten the period during which the forward voltage when the second voltage is applied is higher than the forward voltage when the first voltage is applied, the second voltage is used. It is preferable to shorten the period (period of the rectangular wave) as long as possible.

そして、上記第１実施形態において、ダイオード用ゲート電極２０ｂには、ゲート電圧として第１電圧が印加される期間と第２電圧が印加される期間とが異なる矩形波が印加されるようにしてもよい。   In the first embodiment, the diode gate electrode 20b is applied with a rectangular wave having a period during which the first voltage is applied as a gate voltage and a period during which the second voltage is applied. Good.

１２ ドリフト層
１４ ベース層
１７ エミッタ領域
１９ ゲート絶縁膜
２０ａ ＩＧＢＴ用ゲート電極
２０ｂ ダイオード用ゲート電極
２４ 上部電極
２６ コレクタ層
２７ カソード層
２８ 下部電極
１０３ ＩＧＢＴ素子
１０４ ＦＷＤ素子
１０８ 電流センサ DESCRIPTION OF SYMBOLS 12 Drift layer 14 Base layer 17 Emitter area | region 19 Gate insulating film 20a Gate electrode for IGBT 20b Gate electrode for diode 24 Upper electrode 26 Collector layer 27 Cathode layer 28 Lower electrode 103 IGBT element 104 FWD element 108 Current sensor

Claims (3)

第１導電型のドリフト層（１２）と、
前記ドリフト層の表層部に形成された第２導電型のベース層（１４）と、
前記ベース層の表層部に形成された第１導電型のエミッタ領域（１７）と、
前記ベース層のうち前記ドリフト層と前記エミッタ領域との間に挟まれた部分をチャネルとして当該チャネルの表面に形成されたゲート絶縁膜（１９）と、
前記ゲート絶縁膜上に形成されたゲート電極（２０ａ）と、
前記ドリフト層のうち前記ベース層と離間して形成されたコレクタ層（２６）と、
前記ベース層および前記エミッタ領域と電気的に接続される第１電極（２４）と、
前記コレクタ層と電気的に接続される第２電極（２８）と、有するＩＧＢＴ素子（１０３）と、
第１導電型のカソード領域（１２、２５、２７）と、
前記カソード領域とＰＮ接合を構成する第２導電型のアノード領域（１４）と、
前記アノード領域の表層部に形成された第１導電型領域（１７）と、
前記アノード領域のうち前記カソード領域と前記第１導電型領域との間に挟まれた部分をチャネルとして当該チャネルの表面に形成された形成されたゲート絶縁膜（１９）と、
前記ゲート絶縁膜上に形成されたゲート電極（２０ｂ）と、
前記アノード領域および前記第１導電型領域と電気的に接続される第１電極（２４）と、
前記カソード領域と電気的に接続される第２電極（２８）と、を有するＦＷＤ素子と、を備え、
前記ＩＧＢＴ素子におけるゲート電極と、前記ＦＷＤ素子におけるゲート電極とは、互いに独立したゲート電圧が印加されるようになっており、
前記ＦＷＤ素子におけるゲート電極には、前記アノード領域に前記ゲート電極下のゲート絶縁膜を介して反転層が形成される電圧を第２電圧、前記反転層が消滅する電圧を第１電圧としたとき、前記ＦＷＤ素子に所定の閾値以下の電流が流れている場合には前記第１電圧と前記第２電圧とが交互に印加され、前記ＦＷＤ素子に所定の閾値より大きい電流が流れている場合には前記第１電圧のみが印加されることを特徴とする半導体装置。 A first conductivity type drift layer (12);
A second conductivity type base layer (14) formed on the surface layer of the drift layer;
A first conductivity type emitter region (17) formed in a surface layer portion of the base layer;
A gate insulating film (19) formed on the surface of the base layer with a portion sandwiched between the drift layer and the emitter region as a channel;
A gate electrode (20a) formed on the gate insulating film;
A collector layer (26) formed apart from the base layer of the drift layer;
A first electrode (24) electrically connected to the base layer and the emitter region;
A second electrode (28) electrically connected to the collector layer, and an IGBT element (103) having
A first conductivity type cathode region (12, 25, 27);
A second conductivity type anode region (14) constituting a PN junction with the cathode region;
A first conductivity type region (17) formed in a surface layer portion of the anode region;
A gate insulating film (19) formed on the surface of the anode region with the portion sandwiched between the cathode region and the first conductivity type region as a channel;
A gate electrode (20b) formed on the gate insulating film;
A first electrode (24) electrically connected to the anode region and the first conductivity type region;
A FWD element having a second electrode (28) electrically connected to the cathode region,
Independent gate voltages are applied to the gate electrode of the IGBT element and the gate electrode of the FWD element,
When the voltage at which the inversion layer is formed in the anode region via the gate insulating film below the gate electrode is the second voltage and the voltage at which the inversion layer disappears is the first voltage for the gate electrode in the FWD element The first voltage and the second voltage are alternately applied when a current equal to or less than a predetermined threshold flows through the FWD element, and when a current greater than the predetermined threshold flows through the FWD element. A semiconductor device, wherein only the first voltage is applied. 前記ＦＷＤ素子に流れる電流を検出する電流検出手段を備え、
前記ＦＷＤ素子におけるゲート電極には、前記電流検出手段にて検出された結果に基づいて、前記第１電圧と前記第２電圧とが交互に印加されるか、または、前記第１電圧のみが印加されることを特徴とする請求項１に記載の半導体装置。 Current detection means for detecting a current flowing through the FWD element;
The first voltage and the second voltage are alternately applied to the gate electrode of the FWD element based on the result detected by the current detection means, or only the first voltage is applied. The semiconductor device according to claim 1, wherein: 前記第２電圧が印加されている期間の順方向電圧が前記第１電圧が印加されているときの順方向電圧より低くなる電流を前記閾値とすることを特徴とする請求項１または２に記載の半導体装置。

The current that makes the forward voltage during the period during which the second voltage is applied lower than the forward voltage when the first voltage is applied is used as the threshold value. Semiconductor device.

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