[go: up one dir, main page]

JP5934452B1 - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法 Download PDF

Info

Publication number
JP5934452B1
JP5934452B1 JP2015560110A JP2015560110A JP5934452B1 JP 5934452 B1 JP5934452 B1 JP 5934452B1 JP 2015560110 A JP2015560110 A JP 2015560110A JP 2015560110 A JP2015560110 A JP 2015560110A JP 5934452 B1 JP5934452 B1 JP 5934452B1
Authority
JP
Japan
Prior art keywords
memory
gate electrode
selection gate
photomask
conductive layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015560110A
Other languages
English (en)
Other versions
JPWO2016060012A1 (ja
Inventor
谷口　泰弘
泰弘 谷口
泰彦 川嶋
泰彦 川嶋
秀男 葛西
秀男 葛西
櫻井　良多郎
良多郎 櫻井
裕 品川
裕 品川
奥山　幸祐
幸祐 奥山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Floadia Corp
Original Assignee
Floadia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Floadia Corp filed Critical Floadia Corp
Application granted granted Critical
Publication of JP5934452B1 publication Critical patent/JP5934452B1/ja
Publication of JPWO2016060012A1 publication Critical patent/JPWO2016060012A1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0413—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having charge-trapping gate insulators, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H10D30/681—Floating-gate IGFETs having only two programming levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H10D30/694—IGFETs having charge trapping gate insulators, e.g. MNOS transistors characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/696—IGFETs having charge trapping gate insulators, e.g. MNOS transistors characterised by the shapes, relative sizes or dispositions of the gate electrodes having at least one additional gate, e.g. program gate, erase gate or select gate

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

周辺回路領域（ER2）のロジックゲート電極（G5,G6）を形成するフォトマスク工程の際に、同時にメモリ回路領域（ER1）の周回導電層（Ga,Gb）も分断して、電気的に分離した第1選択ゲート電極（G2a,G2b）および第2選択ゲート電極（G3a,G3b）を形成できることから、独立して制御可能な第1選択ゲート電極（G2a,G2b）および第2選択ゲート電極（G3a,G3b）を形成する場合でも、従来のメモリ回路領域だけを加工する専用フォトマスク工程に加えて、さらにメモリ回路領域（ER1）だけを加工する専用フォトマスク工程を余分に追加する必要がなく、その分、製造コストを低減できる、半導体集積回路装置の製造方法、および半導体集積回路装置を提案する。

Description

本発明は、半導体集積回路装置の製造方法、および半導体集積回路装置に関する。
従来、サイドウォール状の選択ゲート電極がメモリゲート電極の一の側壁に絶縁部材でなる側壁スペーサを介して形成されたメモリセルが考えられている（例えば、特許文献1参照）。また、近年では、サイドウォール状の第1選択ゲート電極および第2選択ゲート電極間に側壁スペーサを介してメモリゲート電極が配置され、第1選択ゲート電極および第2選択ゲート電極が独立して制御可能なメモリセルも考えられている。このようなメモリセルは、メモリゲート電極が設けられたメモリゲート構造体に電荷蓄積層も設けられており、当該電荷蓄積層に電荷を注入することでデータが書き込まれたり、或いは、電荷蓄積層内の電荷を引き抜くことでデータが消去され得るようになされている。
実際上、後者のメモリセルでは、電荷蓄積層に電荷を注入する場合、第2選択ゲート電極を備えた第2選択ゲート構造体でソース電圧を遮断しつつ、第1選択ゲート電極を備えた第1選択ゲート構造体を介してメモリゲート構造体のチャネル層に低電圧のビット電圧を印加する。この際、メモリゲート構造体には、メモリゲート電極に高電圧のメモリゲート電圧が印加され、ビット電圧とメモリゲート電圧との電圧差により生じる量子トンネル効果によって電荷蓄積層に電荷を注入し得る。
このような構成でなるメモリセルが行列状に配置された半導体集積回路装置では、高電圧のメモリゲート電圧が印加されるメモリゲート線を、複数のメモリセルにて共有している。そのため、一のメモリセルの電荷蓄積層に電荷を注入するために高電圧のメモリゲート電圧をメモリゲート線に印加すると、当該メモリゲート線を共有する他のメモリセルでは、電荷蓄積層に電荷を注入しないときでも、高電圧のメモリゲート電圧がメモリゲート電極に印加されてしまう。
そこで、この場合、電荷蓄積層に電荷を注入させないメモリセルでは、ソース線に接続された第2選択ゲート構造体にてチャネル層への電圧印加を遮断しつつ、第1選択ゲート構造体によって、ビット線からの高電圧のビット電圧をメモリゲート構造体のチャネル層に印加する。これにより、高電圧のメモリゲート電圧がメモリゲート電極に印加されたメモリゲート構造体では、高電圧のビット電圧がチャネル層に印加されることから、メモリゲート電極とチャネル層との電圧差が小さくなり、その結果、量子トンネル効果が生じることなく電荷蓄積層に電荷が注入され得ない。
そして、このように行列状に配置された複数のメモリセルは、一般的な半導体製造プロセスである、フォトマスクを用いてレジストを加工するフォトリソグラフィ技術を利用して、当該レジストにより導電層等を加工してゆき第1選択ゲート構造体や、第2選択ゲート構造体、メモリゲート構造体を製造している。
特開2011-129816号公報
ところで、このような半導体集積回路装置には、行列状に配置された複数のメモリセルの他にも、例えばCPU（Central Processing Unit）や、ASIC（Application-Specific Integrated Circuit）、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路等の周辺回路が設けられ得る。このため、行列状に配置された複数のメモリセルを半導体製造プロセスによって製造する際には、周辺回路を製造する半導体製造プロセスとは別に、メモリセルの半導体製造プロセスが追加的に必要となる。
特に、上述したようなメモリセルでは、第1選択ゲート電極と第2選択ゲート電極とを独立して制御できる特殊な構成を有していることから、その分、メモリ回路領域だけ加工する専用のフォトマスクを用いた専用フォトマスク工程が、従来のメモリ回路領域だけ加工する専用フォトマスク工程に追加的に必要となってしまい、製造コストがかかってしまうという問題があった。
そこで、本発明は以上の点を考慮してなされたもので、独立して制御可能な第1選択ゲート電極および第2選択ゲート電極を形成する場合でも、従来のメモリ回路領域だけを加工する専用フォトマスク工程に加えて、さらにメモリ回路領域だけを加工する専用フォトマスク工程を余分に追加する必要がなく、その分、製造コストを低減できる半導体集積回路装置の製造方法、および半導体集積回路装置を提案することを目的とする。
かかる課題を解決するため本発明の半導体集積回路装置の製造方法は、第1選択ゲート電極を有した第1選択ゲート構造体と、第2選択ゲート電極を有した第2選択ゲート構造体との間に側壁スペーサを介してメモリゲート構造体が配置されたメモリセルが形成されるメモリ回路領域と、周辺回路のロジックゲート構造体が形成される周辺回路領域とを備えた半導体集積回路装置の製造方法であって、下部ゲート絶縁膜、電荷蓄積層、上部ゲート絶縁膜、およびメモリゲート電極の順で積層された前記メモリゲート構造体を、前記メモリ回路領域に形成した後、前記メモリゲート構造体を覆うように前記側壁スペーサを形成する側壁スペーサ形成工程と、前記メモリゲート構造体が形成された前記メモリ回路領域と、前記周辺回路領域とに、ゲート絶縁膜および導電層を順に積層する導電層形成工程と、前記周辺回路領域の前記導電層をそのまま残存させつつ、前記メモリ回路領域の前記導電層をエッチバックすることにより、前記側壁スペーサの周辺に沿って前記メモリゲート電極を周回するサイドウォール状の周回導電層を形成する導電層パターニング工程と、フォトマスクによりパターニングされたレジストを用いて前記周辺回路領域の前記導電層をパターニングすることにより、前記ゲート絶縁膜上に前記ロジックゲート構造体のロジックゲート電極を形成するとともに、前記レジストをそのまま利用して前記メモリ回路領域における前記周回導電層の一部も除去することにより該周回導電層を分断して、前記第1選択ゲート電極と、前記第1選択ゲート電極から電気的に分離された前記第2選択ゲート電極とを形成するゲート電極形成工程とを備えることを特徴とする。
また、本発明の半導体集積回路装置は、第1選択ゲート電極を有した第1選択ゲート構造体と、第2選択ゲート電極を有した第2選択ゲート構造体との間に側壁スペーサを介してメモリゲート構造体が配置されたメモリセルが形成されているメモリ回路領域と、周辺回路のロジックゲート構造体が形成されている周辺回路領域とを備えており、前記ロジックゲート構造体は、前記第1選択ゲート電極および前記第2選択ゲート電極と同じ導電層から形成されたロジックゲート電極がゲート絶縁膜上に形成された構成を有し、前記メモリゲート構造体は、下部ゲート絶縁膜、電荷蓄積層、上部ゲート絶縁膜、およびメモリゲート電極の順で積層された構成を有し、前記第1選択ゲート電極および前記第2選択ゲート電極は、前記メモリゲート電極の側壁の前記側壁スペーサに沿ってサイドウォール状に形成され、かつ前記メモリゲート電極を周回する同一の周回線上に配置されており、前記第1選択ゲート電極および前記第2選択ゲート電極が非形成の複数の選択ゲート電極切断部によって電気的に分離されていることを特徴とする。
本発明によれば、周辺回路領域のロジックゲート電極を形成するフォトマスク工程の際に、同時にメモリ回路領域の周回導電層も分断して、電気的に分離した第1選択ゲート電極および第2選択ゲート電極を形成できることから、独立して制御可能な第1選択ゲート電極および第2選択ゲート電極を形成する場合でも、従来のメモリ回路領域だけを加工する専用フォトマスク工程に加えて、さらにメモリ回路領域だけを加工する専用フォトマスク工程を余分に追加する必要がなく、その分、製造コストを低減できる。
本発明による製造方法によって製造された半導体集積回路装置の平面レイアウトを示す概略図である。 図１におけるA−A´部分での側断面構成を示す断面図である。 図１におけるB−B´部分での側断面構成を示す断面図である。 図１におけるC−C´部分での側断面構成を示す断面図である。 図５Ａは、半導体集積回路装置の製造工程（1）を示す概略図であり、図５Ｂは、半導体集積回路装置の製造工程（2）を示す概略図であり、図５Ｃは、半導体集積回路装置の製造工程（3）を示す概略図である。 図６Ａは、半導体集積回路装置の製造工程（4）を示す概略図であり、図６Ｂは、半導体集積回路装置の製造工程（5）を示す概略図であり、図６Ｃは、半導体集積回路装置の製造工程（6）を示す概略図である。 図７Ａは、半導体集積回路装置の製造工程（7）を示す概略図であり、図７Ｂは、半導体集積回路装置の製造工程（8）を示す概略図であり、図７Ｃは、半導体集積回路装置の製造工程（9）を示す概略図である。 半導体集積回路装置の製造工程（10）を示す概略図である。 図１に示した完成時の半導体集積回路装置の平面レイアウトに対して、周回導電層およびコンタクト形成導電層を形成する際に用いるレジストを配置させたときの平面レイアウトを示す概略図である。 図１０Ａは、図９におけるA−A´部分での側断面構成を示す断面図であり、図１０Ｂは、図９におけるB−B´部分での側断面構成を示す断面図である。 製造過程において形成された周回導電層の平面レイアウトを示す概略図である。 図１に示した完成時の半導体集積回路装置の平面レイアウトに対して、第1選択ゲート電極、第2選択ゲート電極およびロジックゲート電極を形成する際に用いるレジストを配置させたときの平面レイアウトを示す概略図である。 図１３Ａは、図１２におけるA−A´部分での側断面構成を示す断面図であり、図１３Ｂは、図１２におけるC−C´部分での側断面構成を示す断面図である。
以下、本発明を実施するための形態について説明する。なお、説明は以下に示す順序とする。
１．本発明による製造方法により製造された半導体集積回路装置の構成
１−１．半導体集積回路装置の平面レイアウト
１−２．半導体集積回路装置の各部位における断面構成
１−３．書き込み選択メモリセルにおいて電荷蓄積層に電荷を注入させる動作原理について
１−４．高電圧の電荷蓄積ゲート電圧がメモリゲート電極に印加された書き込み非選択メモリセルにおいて、電荷蓄積層に電荷が注入されない動作原理について
２．半導体集積回路装置の製造方法
３．作用および効果
４．第3フォトマスク加工工程を省略した他の実施の形態による製造方法
５．他の実施の形態
（１）本発明による製造方法により製造された半導体集積回路装置の構成
（１−１）半導体集積回路装置の平面レイアウト
図１は、本発明による製造方法により製造された完成時の半導体集積回路装置1の平面レイアウトを示す概略図であり、メモリ回路領域ER1に形成されたメモリゲート構造体4a,4b、第1選択ゲート構造体5a,5b、および第2選択ゲート構造体6a,6bの平面レイアウトと、周辺回路領域ER2に形成されたロジックゲート構造体7a,7bの平面レイアウトとを中心に図示している。なお、図１では、後述するメモリゲート構造体4a,4bの側壁に形成されている側壁スペーサや、第1選択ゲート構造体5a,5bおよび第2選択ゲート構造体6a,6bに形成されているサイドウォール、メモリウエルW1およびロジックウエルW1,W2に形成されている素子分離層等については省略している。
この場合、半導体集積回路装置1は、図示しない半導体基板にメモリ回路領域ER1と周辺回路領域ER2とを有しており、例えばP型のメモリウエルW1がメモリ回路領域ER1に形成され、P型のロジックウエルW2とN型のロジックウエルW3とが周辺回路領域ER2に形成されている。
また、メモリ回路領域ER1には、ゲートコンタクト・切断領域ER12,ER13間にメモリセル領域ER11が設けられており、当該メモリセル領域ER11に複数のメモリセル3a,3b,3c,3d,3e,3fが行列状に配置された構成を有する。なお、これらメモリセル3a,3b,3c,3d,3e,3fは全て同一の構成を有していることから、ここでは主としてA−A´部分に配置されたメモリセル3a,3bに着目して以下説明する。
この場合、メモリセル3aは、第1選択ゲート構造体5aおよび第2選択ゲート構造体6a間に側壁スペーサ（図示せず）を介してメモリゲート構造体4aが配置された構成を有する。この実施の形態の場合、1列目のメモリセル3a,3c,3eを形成する一のメモリゲート構造体4aと、他の2列目のメモリセル3b,3d,3fを形成する他のメモリゲート構造体4bは、直線状に形成されており、互いに並走するように配置されている。なお、メモリゲート構造体4a（4b）には、メモリゲート線（図示せず）に接続されたコンタクトC4a（C4b）が立設されており、当該メモリゲート線からコンタクトC4a（C4b）を介して所定のメモリゲート電圧が印加され得る。
メモリセル領域ER11には、第1選択ゲート電極G2a（G2b）を有した第1選択ゲート構造体5a（5b）と、第2選択ゲート電極G3a（G3b）を有した第2選択ゲート構造体6a（6b）とが直線状に形成されており、これら第1選択ゲート構造体5a（5b）および第2選択ゲート構造体6a（6b）が、メモリゲート電極G1a（G1b）を有したメモリゲート構造体4a（4b）と並走するように配置されている。第1選択ゲート電極G2a（G2b）および第2選択ゲート電極G3a（G3b）は、メモリゲート電極G1a（G1b）の側壁の側壁スペーサに沿ってサイドウォール状に形成され、かつメモリゲート電極G1a（G1b）を周回する同一の周回線上に配置されており、第1選択ゲート電極G2a（G2b）および第2選択ゲート電極G3a（G3b）が非形成の複数の選択ゲート電極切断部13,14（15,16）によって電気的に分離されている。
また、このメモリセル領域ER11におけるメモリウエルW1の表面（基板表面）には、2つのソース領域D1,D3が所定間隔を空けて左右対称に形成されており、これらソース領域D1,D3間に複数のドレイン領域D2が形成されている。この場合、メモリセル領域ER11には、第1選択ゲート構造体5aおよび第2選択ゲート構造体6a間にメモリゲート構造体4aが配置された1列目のメモリセル3a,3c,3eが、一のソース領域D1とドレイン領域D2との間に形成され、一方、第2選択ゲート構造体6bおよび第1選択ゲート構造体5b間にメモリゲート構造体4bが配置された2列目のメモリセル3b,3d,3fが、当該ドレイン領域D2と他のソース領域D3との間に形成されており、メモリセル3a,3c,3eおよびメモリセル3b,3d,3fが左右対称に形成されている。
実際上、メモリウエルW1の表面に形成された一のソース領域D1は、一の第1選択ゲート構造体5aに沿って形成されているとともに、1列目のメモリセル3a,3c,3eの形成位置に合わせて、当該第1選択ゲート構造体5aと隣接する領域にまで形成されており、一列に並んだ複数のメモリセル3a,3c,3eにて共有されている。ソース領域D1には、ソース線（図示せず）に接続されたコンタクトC1が立設されており、当該ソース線からコンタクトC1を介して所定のソース電圧が印加され得る。
また、第2選択ゲート構造体6a,6b間のメモリウエルW1の表面に形成された複数のドレイン領域D2は、隣り合うメモリセル3a,3b（3c,3d、3e,3f）の形成位置に合わせて、第2選択ゲート構造体6a,6bと隣接する領域にそれぞれ形成されており、隣り合うメモリセル3a,3b（3c,3d、3e,3f）にて1つのドレイン領域D2を共有し得るようになされている。各ドレイン領域D2には、ビット線（図示せず）に接続されたコンタクトC2が立設されており、当該ビット線からコンタクトC2を介して所定のビット電圧が印加され得る。なお、図示しないビット線は、図１中、行方向に並ぶメモリセル3a,3b（3c,3d）（3e,3f）毎に共有されており、各行のメモリセル3a,3b（3c,3d）（3e,3f）に対して行単位で一律に所定のビット電圧を印加し得る。
さらに、メモリウエルW1の表面に形成された他のソース領域D3は、一のソース領域D1と左右対称に形成されており、一のソース領域D1と同様に、他の第1選択ゲート構造体5bと隣接する領域にまで形成され、2列目のメモリセル3b,3d,3fにて共有されている。なお、このソース領域D3には、コンタクトC3が立設されており、一のソース領域D1と同じソース線がコンタクトC3に接続されている。かくして、メモリセル領域ER11に配置されたメモリセル3a,3b,3c,3d,3e,3fには、コンタクトC1,C3を介して同じソース電圧が一律に印加され得る。
メモリセル領域ER11と隣接する一のゲートコンタクト・切断領域ER12と、同じくメモリセル領域ER11と隣接する他のゲートコンタクト・切断領域ER13とには、メモリセル領域ER11で並走する2本のメモリゲート電極G1a,G1bが、そのまま直線状に延びて並走しており、一のゲートコンタクト・切断領域ER12に当該メモリゲート電極G1a,G1bの一端が配置され、他のゲートコンタクト・切断領域ER13に当該メモリゲート電極G1a,G1bの他端が配置され得る。
この実施の形態の場合、1列目のメモリセル3a,3c,3eを構成する第1選択ゲート電極G2a、メモリゲート電極G1a、および第2選択ゲート電極G3aと、2列目のメモリセル3b,3d,3fを構成する第2選択ゲート電極G3b、メモリゲート電極G1b、および第1選択ゲート電極G2bとが左右対称に形成されていることから、ここでは、1列目のメモリセル3a,3c,3eを構成する第1選択ゲート電極G2a、メモリゲート電極G1a、および第2選択ゲート電極G3aに着目して以下ゲートコンタクト・切断領域ER12,ER13について説明する。
この場合、一のゲートコンタクト・切断領域ER12には、メモリセル領域ER11から延びた第1選択ゲート電極G2aの所定位置にコンタクト形成導電層10aが設けられているとともに、当該第1選択ゲート電極G2aおよび第2選択ゲート電極G3aを断絶させる選択ゲート電極切断部13が設けられている。
この実施の形態の場合、一のゲートコンタクト・切断領域ER12には、第1選択ゲート電極G2aの途中位置にコンタクト形成導電層10aが形成されている。実際上、一のゲートコンタクト・切断領域ER12では、メモリセル領域ER11から遠ざかる方向に向けて、コンタクト形成導電層10aから第1選択ゲート電極G2aが延びており、その後、第1選択ゲート電極G2aが一のメモリゲート電極G1aの一端を囲むように折り返されて、当該第1選択ゲート電極G2aの末端が、対となる第2選択ゲート電極G3a側に配置されている。
また、一のゲートコンタクト・切断領域ER12には、メモリセル領域ER11から延びた第2選択ゲート電極G3aの末端も設けられており、第1選択ゲート電極G2aの末端と、第2選択ゲート電極G3aとの末端とが同一直線上にて所定距離を設けて対向配置され、第1選択ゲート電極G2aと第2選択ゲート電極G3aとが断絶している選択ゲート電極切断部13が設けられている。
ここで、コンタクト形成導電層10aは、第1選択ゲート線（図示せず）に接続されたコンタクトC6が立設された構成を有しており、当該第1選択ゲート線からコンタクトC6を介して所定の第1選択ゲート電圧が印加されると、当該第1選択ゲート電圧をそのまま第1選択ゲート電極G2aにのみ印加し得るようになされている。
一方、他のゲートコンタクト・切断領域ER13には、メモリセル領域ER11から延びた第2選択ゲート電極G3aの所定位置にコンタクト形成導電層11aが設けられているとともに、当該第1選択ゲート電極G2aおよび第2選択ゲート電極G3aを断絶させる選択ゲート電極切断部14が設けられている。
この実施の形態の場合、他のゲートコンタクト・切断領域ER13では、メモリセル領域ER11から遠ざかる方向に向けて、コンタクト形成導電層11aから第2選択ゲート電極G3aが延びており、その後、当該第2選択ゲート電極G3aが一のメモリゲート電極G1aの他端を囲むように折り返されて、当該第2選択ゲート電極G3aの末端が、対となる第1選択ゲート電極G2a側に配置されている。
他のゲートコンタクト・切断領域ER13には、メモリセル領域ER11から延びた第1選択ゲート電極G2aの末端も設けられており、第1選択ゲート電極G2aの末端と、第2選択ゲート電極G3aとの末端とが同一直線上にて所定距離を設けて対向配置され、第1選択ゲート電極G2aと第2選択ゲート電極G3aとが断絶している選択ゲート電極切断部14が設けられている。
ここで、コンタクト形成導電層11aは、第2選択ゲート線（図示せず）に接続されたコンタクトC5が立設された構成を有しており、当該第2選択ゲート線からコンタクトC5を介して所定の第2選択ゲート電圧が印加されると、当該第2選択ゲート電圧をそのまま第2選択ゲート電極G3aにのみ印加し得るようになされている。
かくして、メモリ回路領域ER1では、一のコンタクト形成導電層10aに連設した第1選択ゲート電極G2aと、他のコンタクト形成導電層11aと連設した第2選択ゲート電極G3aとが、選択ゲート電極切断部13,14によって電気的に分離され、第1選択ゲート電極G2aおよび第2選択ゲート電極G3aが独立して制御可能に構成されている。
因みに、ゲートコンタクト・切断領域ER12,ER13の2列目側の第2選択ゲート電極G3b、メモリゲート電極G1b、および第1選択ゲート電極G2bでは、上述した1列目側の第1選択ゲート電極G2a、メモリゲート電極G1a、および第2選択ゲート電極G3aと同じ構成を有している。但し、一のゲートコンタクト・切断領域ER12には、第2選択ゲート電極G3bの所定位置にコンタクト形成導電層11bが設けられており、さらに、第1選択ゲート電極G2b側に、第1選択ゲート電極G2bおよび第2選択ゲート電極G3bを断絶させる選択ゲート電極切断部15が設けられている点で相違している。
また、他のゲートコンタクト・切断領域ER13には、第1選択ゲート電極G2bの所定位置にコンタクト形成導電層10bが設けられており、さらに、第2選択ゲート電極G3b側に、第1選択ゲート電極G2bおよび第2選択ゲート電極G3bを断絶させる選択ゲート電極切断部16が設けられている点で相違している。
従って、第2選択ゲート電極G3b、メモリゲート電極G1b、および第1選択ゲート電極G2bでも、一のコンタクト形成導電層10bが連設した第1選択ゲート電極G2bと、他のコンタクト形成導電層11bが連設した第2選択ゲート電極G3bとの間に設けられた選択ゲート電極切断部15,16によって、第1選択ゲート電極G2bおよび第2選択ゲート電極G3bが電気的に分離され、第1選択ゲート電極G2bおよび第2選択ゲート電極G3bが独立して制御可能に構成されている。
次に、かかる構成でなるメモリ回路領域ER1に隣接された周辺回路領域ER2について以下説明する。なお、この実施の形態の場合、周辺回路領域ER2は、メモリ回路領域ER1のうちメモリセル領域ER11と隣接する位置に配置されているが、本発明はこれに限らず、一のゲートコンタクト・切断領域ER12と隣接する位置や、他のゲートコンタクト・切断領域ER13と隣接する位置、或いはメモリセル領域ER11およびゲートコンタクト・切断領域ER12間と隣接する位置等その他種々に位置に設けるようにしてもよい。
実際上、周辺回路領域ER2には、複数の周辺回路18,19が形成されている。周辺回路18は、例えば、P型のロジックウエルW2に形成された、N型のMOS（Metal-Oxide-Semiconductor）トランジスタ構造を有する。この場合、ロジックウエルW2には、ロジックゲート構造体7aが形成されており、コンタクトC8を介してロジックゲート構造体7aに所定のロジックゲート電圧が印加され得る。
また、このロジックウエルW2には、ロジックゲート構造体7aを挟むようにして当該ロジックゲート構造体7aと隣接する領域に不純物拡散領域D4,D5が形成されており、一の不純物拡散領域D4にコンタクトC9が立設されているとともに、他の不純物拡散領域D5に他のコンタクトC10が立設されている。
一方、他の周辺回路19は、例えば、N型のロジックウエルW3に形成された、P型のMOSトランジスタ構造を有する。この場合、ロジックウエルW3には、ロジックゲート構造体7bが形成されており、コンタクトC12を介してロジックゲート構造体7bに所定のロジックゲート電圧が印加され得る。
また、このロジックウエルW3にも、ロジックゲート構造体7bを挟むようにして当該ロジックゲート構造体7Bと隣接する領域に不純物拡散領域D6,D7が形成されており、一の不純物拡散領域D6にコンタクトC13が立設されているとともに、他の不純物拡散領域D7に他のコンタクトC14が立設されている。
（１−２）半導体集積回路装置の各部位における断面構成
図２は、図１のA-A´部分の側断面構成であり、メモリセル領域ER11に設けられたメモリセル3a,3bと、周辺回路領域ER2に設けられた周辺回路18,19の側断面構成を示す断面図である。この場合、半導体集積回路装置1には、半導体基板Sが設けられており、メモリ回路領域ER1の半導体基板S上にメモリウエルW1が形成され、周辺回路領域ER2の半導体基板S上にロジックウエルW2,W3が形成されている。
この実施の形態の場合、メモリウエルW1には、A-A´部分に2つのメモリセル3a,3bが配置されており、これらメモリセル3a,3b間の表面に、コンタクトC2が立設されたドレイン領域D2が形成されている。なお、メモリセル3a,3bは左右対称に形成されているものの、同一構成を有していることから、ここでは一のメモリセル3aに着目して以下説明する。
メモリセル3aは、例えばN型のトランジスタ構造を形成するメモリゲート構造体4aと、N型のMOSトランジスタ構造を形成する第1選択ゲート構造体5aと、同じくN型のMOSトランジスタ構造を形成する第2選択ゲート構造体6aとがメモリウエルW1に形成されている。
実際上、メモリウエルW1の表面には、ソース領域D1とドレイン領域D2とが所定距離を空けて形成されており、ソース線からのソース電圧がコンタクトC1（図１）を介してソース領域D1に印加され、ビット線からのビット電圧がコンタクトC2を介してドレイン領域D2に印加され得る。なお、この実施の形態の場合、ソース領域D1およびドレイン領域D2は、不純物濃度が1.0E21/cm3以上に選定されており、一方、メモリウエルW1は、製造過程にて行われる不純物注入によって、チャネル層が形成される表面領域（例えば、表面から50[nm]までの領域）の不純物濃度が1.0E19/cm3以下、好ましくは3.0E18/cm3以下に選定されている。
メモリゲート構造体4aは、ソース領域D1およびドレイン領域D2間のメモリウエルW1上に、SiO2等の絶縁部材からなる下部ゲート絶縁膜23aを介して、例えば窒化シリコン（Si3N4）や、酸窒化シリコン(SiON)、アルミナ(Al2O3)等でなる電荷蓄積層ECを有しており、さらに、この電荷蓄積層EC上に、同じく絶縁部材でなる上部ゲート絶縁膜23bを介してメモリゲート電極G1aを有している。これによりメモリゲート構造体4aは、下部ゲート絶縁膜23aおよび上部ゲート絶縁膜23bによって、電荷蓄積層ECがメモリウエルW1およびメモリゲート電極G1aから絶縁された構成を有する。
メモリゲート構造体4aには、絶縁部材でなる側壁スペーサ27aが側壁に沿って形成されており、当該側壁スペーサ27aを介して第1選択ゲート構造体5aが隣接されている。このようなメモリゲート構造体4aと第1選択ゲート構造体5aとの間に形成された側壁スペーサ27aは、所定の膜厚により形成されており、メモリゲート構造体4aと、第1選択ゲート構造体5aとを絶縁し得るようになされている。
また、第1選択ゲート構造体5aは、側壁スペーサ27aとソース領域D1間のメモリウエルW1上に、絶縁部材でなり、かつ膜厚が9［nm］以下、好ましくは3［nm］以下でなるゲート絶縁膜25aが形成されており、当該ゲート絶縁膜25a上に、第1選択ゲート線が接続された第1選択ゲート電極G2aが形成されている。
一方、メモリゲート構造体4aの他の側壁にも、絶縁部材でなる側壁スペーサ27aが形成されており、当該側壁スペーサ27aを介して第2選択ゲート構造体6aが隣接されている。このようなメモリゲート構造体4aと、第2選択ゲート構造体6aとの間に形成された側壁スペーサ27aも、メモリゲート構造体4aおよび第1選択ゲート構造体5a間の側壁スペーサ27aと同じ膜厚により形成されており、メモリゲート構造体4aと、第2選択ゲート構造体6aとを絶縁し得るようになされている。
また、第2選択ゲート構造体6aは、側壁スペーサ27aとドレイン領域D2間のメモリウエルW1上に、絶縁部材でなり、かつ膜厚が9［nm］以下、好ましくは3［nm］以下でなるゲート絶縁膜25bが形成されており、当該ゲート絶縁膜25b上に、第2選択ゲート線が接続された第2選択ゲート電極G3aが形成されている。
ここで、側壁スペーサ27aを介してメモリゲート電極G1aの側壁に沿って形成された第1選択ゲート電極G2aおよび第2選択ゲート電極G3aは、後述する製造工程にてエッチバックにより形成されていることから、それぞれメモリゲート電極G1aから離れるに従って頂上部がメモリウエルW1に向けて下降してゆくようなサイドウォール状に形成されている。
第1選択ゲート構造体5aの側壁と、第2選択ゲート構造体6aの側壁とには、絶縁部材により形成されたサイドウォールSWが形成されており、一のサイドウォールSW下部のメモリウエルW1表面にエクステンション領域D1aが形成され、他のサイドウォールSW下部のメモリウエルW1表面にもエクステンション領域D2aが形成されている。
なお、この実施の形態の場合、第1選択ゲート電極G2aと第2選択ゲート電極G3aとの間のメモリウエルW1において、表面から50［nm］までの領域での不純物濃度を1E19/cm3以下とした場合には、後の製造工程によって、ゲート絶縁膜25a,25bの各膜厚を9［nm］以下に形成し得る。また、第1選択ゲート電極G2aと第2選択ゲート電極G3aとの間のメモリウエルW1において、表面から50［nm］までの領域での不純物濃度を3E18/cm3以下とした場合には、後の製造工程によって、ゲート絶縁膜25a,25bの各膜厚を3［nm］以下に形成し得る。
因みに、他のメモリセル3bも一のメモリセル3aと同様の構成を有しており、他のソース領域D3およびドレイン領域D2間のメモリウエルW1上にメモリゲート構造体4bを有し、第1選択ゲート構造体5bおよび第2選択ゲート構造体6b間のメモリウエルW1上に側壁スペーサ27aを介してメモリゲート構造体4bが形成されている。また、メモリセル3bでも、第1選択ゲート構造体5bの側壁により形成された一のサイドウォールSW下部のメモリウエルW1表面にエクステンション領域D3aが形成され、第2選択ゲート構造体6bの側壁に形成された他のサイドウォールSW下部のメモリウエルW1表面にもエクステンション領域D2bが形成されている。
メモリ回路領域ER1に形成されたメモリウエルW1と、周辺回路領域ER2に形成された一のロジックウエルW2は、一の素子分離層20によって電気的に分離されており、さらに周辺回路領域ER2に形成された一のロジックウエルW2と、他のロジックウエルW3も他の素子分離層20によって電気的に分離されている。ここで、この実施の形態の場合、一のロジックウエルW2には、N型のMOSトランジスタ構造を有した周辺回路18が形成され、他のロジックウエルW3には、P型のMOSトランジスタ構造を有した周辺回路19が形成されている。
実際上、一のロジックウエルW2には、表面に形成された対の不純物拡散領域D4,D5間に、ゲート絶縁膜29aを介してロジックゲート電極G5が形成されたロジックゲート構造体7aが設けられている。なお、ロジックゲート構造体7aの側壁には、サイドウォールSWが形成されており、各サイドウォールSW下部のロジックウエルW2表面にエクステンション領域D4a,D5aが形成されている。
一のロジックウエルW2とは導電型が異なる他のロジックウエルW3も、一のロジックウエルW2と同様の構成を有しており、表面に形成された対の不純物拡散領域D6,D7間に、ゲート絶縁膜29bを介してロジックゲート電極G6が形成されたロジックゲート構造体7bが設けられている。なお、ロジックゲート構造体7bの側壁には、サイドウォールSWが形成されており、各サイドウォールSW下部のロジックウエルW2表面にエクステンション領域D6a,D7aが形成されている。
なお、半導体集積回路装置1は、第1選択ゲート構造体5a,5bや、メモリゲート構造体4a,4b、第2選択ゲート構造体6a,6b、コンタクトC2、ロジックゲート構造体7a,7b等が絶縁層21により覆われて互いに絶縁されているとともに、例えばソース領域D1,D3やドレイン領域D2等その他種々の表面がシリサイドSCにより覆われている。
ここで、図３は、図１のB-B´部分の側断面構成であり、メモリ回路領域ER1のゲートコンタクト・切断領域ER12において、第2選択ゲート電極G3bに設けられたコンタクト形成導電層11bの側断面構成を示す断面図である。図３に示すように、コンタクト形成導電層11bは、メモリウエルW1に形成された素子分離層20上に形成されている。
実際上、コンタクト形成導電層11bは、素子分離層20の表面（基板表面）からメモリゲート電極G1bの一の側壁および頂上部の一部に亘って乗り上げるように形成されており、素子分離層20上に形成された基台部17aに、当該素子分離層20の表面形状に対応した平坦なコンタクト設置面17cが形成されている。また、コンタクト形成導電層11bは、メモリゲート電極G1bとの間に側壁スペーサ27cが形成されており、当該側壁スペーサ27cによってメモリゲート電極G1bと絶縁されている。
コンタクト形成導電層11bには、コンタクト設置面17cにシリサイドSCを介して柱状のコンタクトC5が立設されており、当該コンタクトC5から第2選択ゲート電圧が印加され得る。これにより、第2選択ゲート電極G2bには、コンタクト形成導電層11bを介して第2選択ゲート電圧が印加され得る。なお、コンタクト形成導電層11bには、基台部17aの側壁や、当該基台部17aに一体成形され、かつメモリゲート電極G1bの頂上部に乗り上げた乗り上げ部17bの側壁にサイドウォールSWが形成されている。
因みに、この実施の形態の場合、図１に示したように、コンタクト形成導電層11bが形成された第2選択ゲート電極G3bは、メモリゲート電極G1bの一端で折り返されており、当該第2選択ゲート電極G3bの末端側がメモリゲート電極G1bを挟んでコンタクト形成導電層11bと対向配置され得る。従って、図１のB-B´部分の側断面構成を示す図３では、コンタクト形成導電層11bに連設され、メモリゲート電極G1bの一端で折り返された第2選択ゲート電極G3bと、当該コンタクト形成導電層11bとが、メモリゲート電極G1bおよび側壁スペーサ27a,27cを介して対向配置され得る。
因みに、図３に示すように、一のメモリゲート電極G1aが配置された側でも、第1選択ゲート電極G2aがメモリゲート電極G1aの一端で折り返されていることから（図１）、図１のB-B´部分では、第1選択ゲート電極G2a同士が、メモリゲート電極G1aおよび側壁スペーサ27aを介して対向配置され得る。
図４は、図１のC-C´部分の側断面構成であり、メモリ回路領域ER1のゲートコンタクト・切断領域ER12に設けた選択ゲート電極切断部15の側断面構成を示す断面図である。図４に示すように、選択ゲート電極切断部15が形成される領域（図４中、右側の領域）では、第2選択ゲート電極G3bが側壁スペーサ27aを介してメモリゲート電極G1bの一の側壁に形成されているものの、当該メモリゲート電極G1bの他の側壁には、第1選択ゲート電極G2bや第2選択ゲート電極G3bが形成されておらず、側壁スペーサやサイドウォールでなる絶縁壁27bが形成されているだけである。
なお、選択ゲート電極切断部15が形成される領域では、製造過程において基板表面が一部削られることにより、基板表面となる素子分離層20に凹み部30が形成されている。因みに、この実施の形態の場合、一のメモリゲート電極G1aが配置された側でも、図１のC-C´部分では、第1選択ゲート電極G2a同士が、メモリゲート電極G1aおよび側壁スペーサ27aを介して対向配置され得る。
（１−３）書き込み選択メモリセルにおいて電荷蓄積層に電荷を注入させる動作原理について
次に、本発明の製造方法により製造された半導体集積回路装置1において、例えばメモリセル3aの電荷蓄積層ECに電荷を注入し、当該メモリセル3aにデータを書き込む場合について以下簡単に説明する。この場合、図２に示したように、電荷蓄積層ECに電荷を注入させるメモリセル（書き込み選択メモリセルとも呼ぶ）3aは、メモリゲート線（図示せず）からコンタクトC4a（図１）を介してメモリゲート構造体4aのメモリゲート電極G1aに12[V]の電荷蓄積ゲート電圧が印加され、当該メモリゲート電極G1aと対向するメモリウエルW1の表面に沿ってチャネル層（図示せず）が形成され得る。
この際、第1選択ゲート構造体5aには、第1選択ゲート線（図示せず）からコンタクトC6（図１）およびコンタクト形成導電層10aを介して第1選択ゲート電極G2aに0[V]のゲートオフ電圧が印加され、かつソース領域D1に0[V]のソースオフ電圧が印加され得る。これにより第1選択ゲート構造体5aは、第1選択ゲート電極G2aに対向したメモリウエルW1表面にチャネル層が形成されることなく、ソース領域D1と、メモリゲート構造体4aのチャネル層との電気的な接続を遮断し、ソース領域D1からメモリゲート構造体4aのチャネル層への電圧印加を阻止し得る。
一方、第2選択ゲート構造体6aには、第2選択ゲート線（図示せず）からコンタクトC5（図１）およびコンタクト形成導電層11aを介して第2選択ゲート電極G3aに1.5[V]の第2選択ゲート電圧が印加され、かつドレイン領域D2に0［V］の電荷蓄積ビット電圧が印加され得る。これにより第2選択ゲート構造体6aは、第2選択ゲート電極G3aと対向したメモリウエルW1でチャネル層が形成されて導通状態となり、ドレイン領域D2と、メモリゲート構造体4aのチャネル層とが電気的に接続して、メモリゲート構造体4aのチャネル層を、電荷蓄積ビット電圧である0[V]にし得る。なお、この際、メモリウエルW1には、電荷蓄積ビット電圧と同じ0[V]の基板電圧が印加され得る。
かくして、メモリゲート構造体4aでは、メモリゲート電極G1aが12[V]となり、チャネル層が0[V]になることから、メモリゲート電極G1aおよびチャネル層間に12[V]の大きな電圧差が生じ、これにより発生する量子トンネル効果によって電荷蓄積層EC内に電荷を注入し得、データが書き込まれた状態となり得る。
（１−４）高電圧の電荷蓄積ゲート電圧がメモリゲート電極に印加された書き込み非選択メモリセルにおいて、電荷蓄積層に電荷が注入されない動作原理について
本発明の製造方法により製造される半導体集積回路装置1では、例えばメモリセル3aの電荷蓄積層ECに電荷を注入させない場合、データの書き込み時と同じ高電圧の電荷蓄積ゲート電圧をメモリゲート電極G1aに印加し、第1選択ゲート構造体5aによってソース領域D1とメモリゲート構造体4aのチャネル層との電気的な接続を遮断し、かつ第2選択ゲート構造体6aによってドレイン領域D2とメモリゲート構造体4aのチャネル層との電気的な接続を遮断して、メモリゲート構造体4aの電荷蓄積層ECへの電荷注入を阻止し得るようになされている。
実際上、この際、電荷蓄積層ECに電荷を注入させないメモリセル（書き込み非選択メモリセルとも呼ぶ）3aのメモリゲート構造体4aには、メモリゲート電極G1aに12[V]の電荷蓄積ゲート電圧が印加されることから、電荷蓄積ゲート電圧がメモリウエルW1まで伝わり、当該メモリゲート電極G1aと対向するメモリウエルW1の表面に沿ってチャネル層が形成され得る。
第1選択ゲート構造体5aには、第1選択ゲート線（図示せず）からコンタクトC6（図１）およびコンタクト形成導電層10aを介して第1選択ゲート電極G2aに0[V]のゲートオフ電圧が印加され、ソース領域D1に0[V]のソースオフ電圧が印加され得る。これによりメモリセル3aの第1選択ゲート構造体5aは、第1選択ゲート電極G2aに対向したメモリウエルW1で非導通状態となり、ソース領域D1と、メモリゲート構造体4aのチャネル層との電気的な接続を遮断し得る。
また、これに加えて、第2選択ゲート構造体6aには、第2選択ゲート線（図示せず）からコンタクトC5（図１）およびコンタクト形成導電層11aを介して第2選択ゲート電極G3aに1.5[V]の第2選択ゲート電圧が印加され、ドレイン領域D2に1.5[V]のオフ電圧が印加され得る。これにより、この第2選択ゲート構造体6aは、第2選択ゲート電極G3aに対向したメモリウエルW1が非導通状態となり、ドレイン領域D2と、メモリゲート構造体4aのチャネル層との電気的な接続を遮断し得る。
このように、メモリセル3aのメモリゲート構造体4aでは、両側の第1選択ゲート構造体5aおよび第2選択ゲート構造体6aの下部でメモリウエルW1が非導通状態となることから、メモリゲート電極G1aによってメモリウエルW1表面に形成されたチャネル層が、ソース領域D1およびドレイン領域D2からの電気的な接続が遮断された状態となり、当該チャネル層の周辺に空乏層が形成され得る。
ここで、上部ゲート絶縁膜23b、電荷蓄積層EC、および下部ゲート絶縁膜23aの3層の構成により得られる容量（以下、ゲート絶縁膜容量と呼ぶ）C2と、メモリウエルW1内に形成され、かつチャネル層を囲う空乏層の容量（以下、空乏層容量と呼ぶ）C1とは、直列接続された構成と見なすことができるので、例えばゲート絶縁膜容量C2が空乏層容量C1の3倍の容量であると仮定すると、チャネル層のチャネル電位Vchは、下記の式から9[V]となる。
Figure 0005934452
これにより、メモリゲート構造体4aでは、メモリゲート電極G1aに12[V]の電荷蓄積ゲート電圧が印加されても、メモリウエルW1で空乏層に囲まれたチャネル層のチャネル電位Vchが9[V]となることから、メモリゲート電極G1aおよびチャネル層間の電圧差が3［V］と小さくなり、その結果、量子トンネル効果が発生することなく、電荷蓄積層ECへの電荷注入を阻止し得る。
これに加えて、このメモリセル3aでは、メモリゲート構造体4aと第1選択ゲート構造体5aとの間のメモリウエルW1の領域や、メモリゲート構造体4aと第2選択ゲート構造体6aとの間のメモリウエルW1の領域に、不純物濃度が高い不純物拡散領域が形成されていないことから、メモリウエルW1表面周辺に形成されたチャネル層の周辺に空乏層を確実に形成し得、当該空乏層によってチャネル層から第1選択ゲート構造体5aおよび第2選択ゲート構造体6aの各ゲート絶縁膜25a,25bへのチャネル電位Vchの到達を阻止し得る。
これにより、メモリセル3aでは、ソース領域D1の低電圧のソース電圧や、ドレイン領域D2の低電圧のビット電圧に合せて、第1選択ゲート構造体5aおよび第2選択ゲート構造体6aのゲート絶縁膜25a,25bの各膜厚を薄く形成しても、チャネル層のチャネル電位Vchがゲート絶縁膜25a,25bに到達することを空乏層により阻止できることから、チャネル電位Vchによるゲート絶縁膜25a,25bの絶縁破壊を防止し得る。
（２）半導体集積回路装置の製造方法
以上のような構成を有する半導体集積回路装置1は、下記の製造工程を得ることにより、従来のメモリ回路領域ER1だけを加工する専用フォトマスク工程に加えて、さらにメモリ回路領域ER1だけを加工する専用フォトマスク工程を余分に追加することなく製造できる。図５は、図１のA−A´部分での側断面構成を示している。この場合、先ず始めに、図５Ａに示すように、半導体基板Sを用意した後、STI（Shallow Trench Isolation）法等により絶縁部材からなる素子分離層20を、メモリ回路領域ER1および周辺回路領域ER2の境界等その他所定箇所に形成する。
次いで、不純物注入を行うために、熱酸化法等によって半導体基板Sの表面に犠牲酸化膜30aを形成した後、周辺回路領域ER2に、例えばイオン注入法によってP型不純物またはN型不純物を注入することにより、P型のロジックウエルW2およびN型のロジックウエルW3を形成する。
次いで、メモリ回路領域ER1の加工専用の第1フォトマスク（図示せず）を用い、フォトリソグラフィ技術およびエッチング技術を利用してレジストをパターニングし、図５Ａとの対応部分に同一符号を付して示す図５Ｂのように、メモリ回路領域ER1を露出させ、かつ周辺回路領域ER2を覆ったレジストRm1を形成する。
次いで、パターニングされたレジストRm1により、メモリ回路領域ER1にのみP型不純物を注入して、メモリウエルW1を形成する。さらに、メモリ回路領域ER1の表面にN型不純物を注入し、後に形成されるメモリゲート電極G1a,G1bおよび側壁スペーサ27a（図２）と対向する基板表面にチャネル形成層（図示せず）を形成した後、このレジストRm1をそのまま用いて、メモリ回路領域ER1の犠牲酸化膜30aをフッ酸等により除去する（第1フォトマスク加工工程）。
なお、第1フォトマスク加工工程において、半導体基板Sとして、P型基板を用いた場合には、P型不純物を半導体基板Sに注入してメモリウエルW1を形成する工程を、省略することができる。
次いで、レジストRm1を除去した後、図５Ｂとの対応部分に同一符号を付して示す図５Ｃのように、メモリ回路領域ER1および周辺回路領域ER2の全面に、それぞれ層状の下部ゲート絶縁膜23a、電荷蓄積層EC、および上部ゲート絶縁膜23bを順に積層させたONO膜を形成した後、後にメモリゲート電極G1a,G1bとなるメモリゲート電極用導電層35を、上部ゲート絶縁膜23b上に形成する。次いで、熱酸化法やCVD（Chemical Vapor Deposition）法等によって絶縁部材でなる保護絶縁層30bをメモリゲート電極用導電層35上に形成する。
次いで、メモリ回路領域ER1の加工専用の第2フォトマスク（図示せず）を用い、フォトリソグラフィ技術およびエッチング技術を利用してレジストをパターニングし、図５Ｃとの対応部分に同一符号を付して示す図６Ａのように、メモリゲート構造体4a,4bの形成予定位置にだけレジストRm2を形成し、当該レジストRm2を用いてメモリゲート電極用導電層35をパターニングすることにより、メモリゲート電極G1a,G1bを形成する（第2フォトマスク加工工程）。
次いで、レジストRm2を除去した後、図６Ａとの対応部分に同一符号を付して示す図６Ｂのように、メモリゲート電極G1a,G1bの形成位置以外で露出している上部ゲート絶縁膜23bおよび電荷蓄積層ECを順に除去（ON膜を除去）してゆき、パターニングされたメモリゲート電極G1a,G1bの下部に、同じくパターニングされた上部ゲート絶縁膜23bおよび電荷蓄積層ECを形成する。これにより、下部ゲート絶縁膜23a、電荷蓄積層EC、上部ゲート絶縁膜23b、およびメモリゲート電極G1a（G1b）の順で積層されたメモリゲート構造体4a（4b）をメモリ回路領域ER1に形成する（メモリゲート構造体形成工程）。
次いで、図６Ｂとの対応部分に同一符号を付して示す図６Ｃのように、メモリ回路領域ER1および周辺回路領域ER2の全面に保護絶縁膜30cを形成する。因みに、この実施の形態においては、1層の保護絶縁膜30cを全面に形成する場合について述べるが、本発明はこれに限らず、例えば酸化膜系の絶縁膜と、窒化膜系の絶縁膜とを順に積層させた2層の保護絶縁膜を全面に形成するようにしてもよい。
次いで、保護絶縁膜30cをエッチバックすることにより、図６Ｃとの対応部分に同一符号を付して示す図７Ａのように、メモリゲート構造体4a,4bの周辺を覆う側壁スペーサ27aを形成する（側壁スペーサ形成工程）。次いで、メモリ回路領域ER1の加工専用の第3フォトマスク（図示せず）を用い、フォトリソグラフィ技術およびエッチング技術を利用してレジストをパターニングし、図７Ａとの対応部分に同一符号を付して示す図７Ｂのように、周辺回路領域ER2の全面を覆い、メモリ回路領域ER1を露出させたレジストRm3を形成する。
次いで、このレジストRm3を用いて、第1選択ゲート構造体5a,5b（図２）の形成予定位置および第2選択ゲート構造体6a,6b（図２）の形成予定位置となるメモリ回路領域ER1に不純物を注入し、後に形成される第1選択ゲート電極G2a,G2bおよび第2選択ゲート電極G3a,G3bと対向する基板表面にチャネル形成層（図示せず）を形成する（第3フォトマスク加工工程）。
次いで、レジストRm3を除去した後、周辺回路領域ER2の犠牲酸化膜30aをフッ酸等により除去し、図７Ｂとの対応部分に同一符号を付して示す図７Ｃのように、熱酸化法等によって、メモリ回路領域ER1の第1選択ゲート電極G2a,G2b（図１）および第2選択ゲート電極G3a,G3b（図１）の形成予定位置に、ゲート絶縁膜25a,25bを形成するとともに、周辺回路領域ER2のロジックゲート電極G5,G6（図１）の形成予定位置にも、ゲート絶縁膜29a,29bを形成する。
次いで、図７Ｃとの対応部分に同一符号を付して示す図８のように、メモリ回路領域ER1および周辺回路領域ER2の全面に、後の加工によって第1選択ゲート電極G2a,G2b、第2選択ゲート電極G3a,G3b、およびロジックゲート電極G5,G6となる導電層37を形成する。
次いで、メモリ回路領域ER1の加工専用の第4フォトマスク（図示せず）を用い、フォトリソグラフィ技術およびエッチング技術を利用してレジストをパターニングし、このレジストを用いてメモリ回路領域ER1の導電層37のみを加工する。ここで、図９は、図１に示した完成時の半導体集積回路装置1の平面レイアウトに対し、第4フォトマスクによりパターニングしたレジストRm4a,Rm4bを重ね合わせたときの概略図である。
図９に示すように、レジストRm4a,Rm4bはメモリ回路領域ER1の加工専用に用いるため、レジストRm4aは、周辺回路領域ER2の全面を覆うように形成され、一方、レジストRm4bは、メモリ回路領域ER1のゲートコンタクト・切断領域ER12,ER13において、コンタクト形成導電層10a,11a,10b,11bが形成される形成予定領域だけを覆うように形成され得る。
そして、このように、周辺回路領域ER2の全面をレジストRm4aで覆い、かつ、メモリ回路領域ER1のゲートコンタクト・切断領域ER12,ER13にてコンタクト形成導電層10a,11a,10b,11bの形成予定領域をレジストRm4bで覆った状態で、メモリ回路領域ER1に露出している導電層37（図８）をエッチバックする。
これにより、図８との対応部分に同一符号を付して示す図１０Ａのように、周辺回路領域ER2では、レジストRm4aに覆われた導電層37がそのまま残存する。また、この際、メモリ回路領域ER1では、露出している導電層37がエッチバックされることから、メモリゲート構造体4a,4bの側壁の側壁スペーサ27aに沿ってサイドウォール状の周回導電層Ga,Gbが形成される。
なお、図１１は、図１に示した完成時の半導体集積回路装置1でのメモリ回路領域ER1の平面レイアウトに対し、メモリゲート構造体4a,4bの周辺に沿って形成された周回導電層Ga,Gbを重ね合わせたときの概略図である。この実施の形態の場合、図１１に示すように、メモリゲート電極G1a,G1bが直線状に形成されていることから、周回導電層Ga,Gbは、それぞれ一方向に延びるメモリゲート電極G1a,G1bの外郭形状に合わせて長円状に形成され、それぞれ対応するメモリゲート電極G1a,G1bの周辺を取り囲むようにして周回した形状となり得る。
これに加えて、この際、メモリ回路領域ER1に形成したレジストRm4b（図９）によって、メモリ回路領域ER1にてメモリゲート電極G1a（G1b）の一部周辺の導電層37がそのまま残存し、図１１に示すように、メモリ回路領域ER1の周回導電層Ga（Gb）に複数のコンタクト形成導電層10a,11a（10b,11b）が形成される。なお、これらコンタクト形成導電層10a,11a,10b,11bは全て同一構成を有していることから、図９のB−B´部分に形成されたコンタクト形成導電層11bに着目して以下説明する。
この場合、図９のB−B´部分の側断面構成を示す図１０Ｂのように、コンタクト形成導電層11bは、素子分離層20上に形成された基台部17aと、メモリゲート電極G1bの頂上部の一部に乗り上げた乗り上げ部17bとが一体成形されており、素子分離層20の表面形状に対応した平坦なコンタクト設置面17cが基台部17aに形成された構成され得る。
このように、この工程では、メモリ回路領域ER1にある導電層37を加工し、メモリ回路領域ER1において、メモリゲート構造体4a,4bの側壁の側壁スペーサ27aに沿ってサイドウォール状の周回導電層Ga,Gbを形成し、これと同時に複数のコンタクト形成導電層10a,11a,10b,11bも周回導電層Ga,Gbに形成する。
次いで、レジストRm4bで覆われていないメモリ回路領域ER1に、イオン注入法等によって低濃度のN型不純物が注入され、外部に露出しているメモリウエルW1の表面にエクステンション領域ETaが形成され、その後、レジストRm4a,Rm4bが除去され得る。
次いで、本発明では、フォトマスク（図示せず）を用い、フォトリソグラフィ技術およびエッチング技術を利用してレジストをパターニングし、このレジストを用いて周辺回路領域ER2の導電層37をパターニングして、ゲート絶縁膜29a,29b上にロジックゲート電極G5,G6を形成するが、この際、ロジックゲート電極G5,G6の形成に用いたレジストをそのまま利用して、同時にメモリ回路領域ER1の周回導電層Ga,Gbの一部も除去し得るようになされている。
ここで、図１２は、図１に示した完成時の半導体集積回路装置1の平面レイアウトに対して、この工程によって形成したレジストRr1a,Rr1bを重ね合わせたときの概略図である。この実施の形態の場合、図１２に示すように、周辺回路領域ER2では、ロジックゲート構造体7a,7bの形成予定位置にて、後に形成される当該ロジックゲート構造体7a,7bの外郭形状に合わせて形成されたレジストRr1aが配置され得る。このとき、メモリ回路領域ER1では、ほぼ全面がレジストRr1bにより覆われるものの、選択ゲート電極切断部13,14,15,16の形成予定位置にて、後に形成される当該選択ゲート電極切断部13,14,15,16の外郭形状に合わせてレジストRr1bに開口部H1,H2,H3,H4が形成されている。
周辺回路領域ER2では、外部に露出した導電層37が除去され、レジストRr1aに覆われた導電層37だけが残存する。これにより、図１０Ａとの対応部分に同一符号を付して示す図１３Ａのように、周辺回路領域ER2には、レジストRr1aの外郭形状に合わせたロジックゲート電極G5,G6が形成され、ゲート絶縁膜29a,29b上にロジックゲート電極G5,G6が積層したロジックゲート構造体7a,7bが形成され得る。
この際、図１２のC−C´部分の側断面構成を示す図１３Ｂのように、メモリ回路領域ER1では、レジストRr1bの開口部H3から露出した周回導電層Gbが除去され、当該レジストRr1bの開口部H3の外郭形状に合わせて周回導電層Gbが除去された選択ゲート電極切断部15が素子分離層20上に形成され得る。
このように、メモリ回路領域ER1には、周回導電層Ga,Gbの複数箇所で、当該周回導電層Ga（Gb）を除去することにより周回導電層Ga（Gb）が分断されたことで、一のコンタクト形成導電層10a（10b）に連設された第1選択ゲート電極G2a（G2b）と、他のコンタクト形成導電層11a（11b）に連設された第2選択ゲート電極G3a（G3b）とが形成され得る。また、メモリ回路領域ER1には、ゲート絶縁膜25a上に第1選択ゲート電極G2a（G2b）が配置された第1選択ゲート構造体5a（5b）と、ゲート絶縁膜25b上に第2選択ゲート電極G3a（G3b）が配置された第2選択ゲート構造体6a（6b）とが形成され得る。
なお、この際、レジストRr1bの開口部H3には、除去する第2選択ゲート電極G3bの他にも、側壁スペーサ27aや素子分離層20も露出している。従って、この際、レジストRr1bの開口部H3から露出した側壁スペーサ27aや素子分離層20も一部除去され得る。これにより、開口部H3から露出した領域では、側壁スペーサ27aが除去されることで側壁スペーサ27aの頂上部付近に欠損部40が形成されるとともに、素子分離層20の一部表面も除去され、当該素子分離層20に窪んだ凹み部30が形成され得る。
その後、例えばアッシング等によりレジストRr1a,Rr1bが除去され、N型用またはP型用にパターニングされたレジストを用いて周辺回路領域ER2に、イオン注入法等によって低濃度のN型不純物またはP型不純物が注入され、図１３Ａ（なお、図１３Ａでは、この工程で除去しているはずのレジストRr1a,Rr1bはそのまま図示している）に示すように、外部に露出している一のロジックウエルW2の基板表面にN型のエクステンション領域ETaが形成されるとともに、同じく外部に露出している他のロジックウエルW3の基板表面にP型のエクステンション領域ETbが形成され得る。
最後に、このレジストを除去した後に、サイドウォールSWを形成する工程や、その他、イオン注入法等により高濃度のN型不純物やP型不純物を必要箇所に注入してソース領域D1,D3およびドレイン領域D2を形成する工程、シリサイドSCを形成する工程、絶縁層21やコンタクトC1,C2,C3,…等を形成する工程等を順次行うことで、図１、図２、図３および図４に示すような構成を有する半導体集積回路装置1を製造できる。
（３）作用および効果
以上のような半導体集積回路装置1の製造方法では、側壁スペーサ27aで覆われているメモリゲート構造体4a,4bが形成されたメモリ回路領域ER1（図７Ａ）と、周辺回路領域ER2とに、層状のゲート絶縁膜25a,25b,25c,29a,29bおよび導電層37を順に積層した後（図８）、周辺回路領域ER2の導電層37と、メモリ回路領域ER1におけるメモリゲート構造体4a,4bの一部周辺の導電層37とをそのまま残存させつつ、メモリ回路領域ER1の導電層37をエッチバックする。
これにより、半導体集積回路装置1の製造方法では、側壁スペーサ27aの周辺に沿ってメモリゲート構造体4a,4bを周回したサイドウォール状の周回導電層Ga,Gbと、メモリゲート構造体4a,4bの一部周辺を覆うように残存した複数のコンタクト形成導電層10a,11a,10b,11bとを形成できる（図９〜図１１）。
また、これに加えて、この半導体集積回路装置1の製造方法では、フォトマスクによりパターニングされたレジストRr1aを用いて周辺回路領域ER2の導電層37をパターニングすることにより、ゲート絶縁膜29a,29b上にロジックゲート電極G5,G6を形成し、このロジックゲート電極G5,G6を形成する際に用いたレジストRr1a,Rr1bをそのまま利用して、メモリ回路領域ER1における周回導電層Ga,Gbの一部も除去して周回導電層Ga,Gbを分断する。
これにより、半導体集積回路装置1の製造方法では、一のコンタクト形成導電層10a（10b）に連設した第1選択ゲート電極G2a（G2b）と、当該第1選択ゲート電極G2a（G2b）とは電気的に分離し、かつ他のコンタクト形成導電層11a（11b）に連設した第2選択ゲート電極G3a（G3b）とを形成できる（図１２、図１３）。
そして、このようにして半導体集積回路装置1では、第1選択ゲート電極G2a（G2b）および第2選択ゲート電極G3a（G3b）と同じ導電層から形成されたロジックゲート電極G5,G6を、周辺回路領域ER2に設けることができ、また、メモリゲート電極G1a（G1b）を周回する同一の仮想周回線上に配置され、複数の選択ゲート電極切断部13,14（15,16）によって電気的に分離されているサイドウォール状の第1選択ゲート電極G2a（G2b）および第2選択ゲート電極G3a（G3b）を、メモリ回路領域ER1に設けることができる。
かくして、本発明では、周辺回路領域ER2のロジックゲート電極G5,G6を形成するフォトマスク工程の際に、同時にメモリ回路領域ER1の周回導電層Ga,Gbも分断して、電気的に分離した第1選択ゲート電極G2a,G2bおよび第2選択ゲート電極G3a,G3bを形成できることから、従来のメモリ回路領域だけを加工する専用フォトマスク工程に加えて、さらにメモリ回路領域ER1だけを加工する専用フォトマスク工程を余分に追加することなく、独立して制御可能な第1選択ゲート電極G2a,G2bおよび第2選択ゲート電極G3a,G3bを形成し得、その分、製造コストを低減できる。
なお、この半導体集積回路装置1の製造方法では、メモリ回路領域ER1の加工専用に用いる専用のフォトマスクでレジストをパターニングする専用フォトマスク工程に着目すると、(i)メモリゲート構造体4a,4bの形成予定位置となる基板表面に不純物注入によりチャネル形成層を形成して、メモリ回路領域ER1の犠牲酸化膜30aを除去する第1フォトマスク加工工程（図５Ｂ）と、(ii)メモリゲート電極用導電層35をパターニングしてメモリゲート電極G1a,G1bを形成する第2フォトマスク加工工程（図６Ａ）と、(iii)第1選択ゲート電極G2a,G2bおよび第2選択ゲート電極G3a,G3bの形成予定位置に不純物注入によりチャネル形成層を形成する第3フォトマスク加工工程（図７Ｂ）と、(iV)メモリ回路領域ER1に周回導電層Ga,Gbおよびコンタクト形成導電層10a,11a,10b,11bを形成する第4フォトマスク加工工程（コンタクト形成用フォトマスク加工工程（図１０Ａおよび図１０Ｂ））の合計4工程に留めることができる。
かくして、半導体集積回路装置1の製造方法では、一般的な周辺回路の製造プロセスに対して、フォトマスク4枚分の製造プロセスを追加するだけで、メモリゲート電極G1a,G1bを挟み込むように配置した第1選択ゲート電極G2a,G2bおよび第2選択ゲート電極G3a,G3bを独立制御し得るメモリセル3a,3b,3c,3d,3e,3fを組み込むことができ、コスト低減を図ることができる。
（４）第3フォトマスク加工工程を省略した他の実施の形態による製造方法
上述した実施の形態においては、メモリ回路領域ER1の加工専用に用いる専用のフォトマスクでレジストをパターニングする専用フォトマスク工程に着目すると、第1フォトマスク加工工程、第2フォトマスク加工工程、第3フォトマスク加工工程、およびコンタクト形成導電層用の第4フォトマスク加工工程の合計4工程を行っているが、本発明はこれに限らず、第3フォトマスク加工工程での不純物注入を行わずに第1フォトマスク加工工程、第2フォトマスク加工工程、およびコンタクト形成用フォトマスク加工工程（上記第4フォトマスク加工工程に相当）の合計3工程としてもよい。
すなわち、第3フォトマスク加工工程での不純物注入を行わなくても、最終的に形成される第1選択ゲート構造体5a,5bおよび第2選択ゲート構造体6a,6bの閾値電圧（Vth）が所望の値となる場合には、第3フォトマスク加工工程を行う必要がなく、当該第3フォトマスク加工工程を省略することができる。
実際上、このような第3フォトマスク加工工程を省略した製造方法では、図７Ａに示すように、メモリゲート構造体4a,4b（図６Ｂ）の周辺を覆う側壁スペーサ27aを形成（側壁スペーサ形成工程）した後、周辺回路領域ER2の犠牲酸化膜30aをフッ酸等により除去し、図７Ｃに示すように、熱酸化法等によって、メモリ回路領域ER1の第1選択ゲート電極G2a,G2b（図１）および第2選択ゲート電極G3a,G3b（図１）の形成予定位置に、ゲート絶縁膜25a,25bを形成するとともに、周辺回路領域ER2のロジックゲート電極G5,G6（図１）の形成予定位置にも、ゲート絶縁膜29a,29bを形成する。その後、上述した実施の形態の製造方法と同様に、図８〜図１２に示した製造工程を経て、図１に示した半導体集積回路装置1を製造できる。
第3フォトマスク加工工程を省略した、この実施の形態では、一般的な周辺回路の製造プロセスに対して、フォトマスク3枚分の製造プロセスを追加するだけで、メモリゲート電極G1a,G1bを挟み込むように第1選択ゲート電極G2a,G2bおよび第2選択ゲート電極G3a,G3bが配置され、かつ第1選択ゲート電極G2a,G2bおよび第2選択ゲート電極G3a,G3bを独立制御し得るメモリセル3a,3b,3c,3d,3e,3fを組み込むことができる。よって、第3フォトマスク加工工程を省略した製造方法では、上述した実施の形態による製造方法に比べてフォトマスクを減らせることができる分、コスト低減を図ることができる。
（５）他の実施の形態
なお、本発明は、本実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能であり、例えば、メモリセル3a,3b,3c,3d,3e,3fの数や、周辺回路18,19の数、コンタクト形成導電層10a,11a,10b,11bの数、選択ゲート電極切断部13,14,15,16の数等は種々の数としてもよく、また、メモリウエルW1やロジックウエルW2,W3の導電型もN型またはP型のいずれであってもよい。
また、上述した実施の形態において、例えば1列目のコンタクト形成導電層10a,11aと選択ゲート電極切断部13,14とは、一のコンタクト形成導電層10aに連設した第1選択ゲート電極G2aと、他のコンタクト形成導電層11aに連設した第2選択ゲート電極G3aとが電気的に分離され、第1選択ゲート電極G2aおよび第2選択ゲート電極G3aが独立して制御可能であれば、種々の位置の形成するようにしてもよい。
例えば、選択ゲート電極切断部13,14,15,16を、四辺状の周回伝導層Gaの各角部４箇所に形成してもよく、この場合には、第1選択ゲート電極G2aの末端と、第2選択ゲート電極G3aとの末端とが同一直線上に配置されず、所定距離を設けて直角に配置された構成となり得る。
また、例えば、図１に示す半導体集積回路装置1のメモリ回路領域ER1では、一のゲートコンタクト・切断領域ER12に、コンタクト形成導電層10aと選択ゲート電極切断部13を1つずつ設け、他のゲートコンタクト・切断領域ER13にも、コンタクト形成導電層11aと選択ゲート電極切断部14を1つずつ設けるようにした場合について述べたが、本発明はこれに限らず、一のゲートコンタクト・切断領域ER12に、2つのコンタクト形成導電層10a,11aを設けて、これら2つのコンタクト形成導電層10a,11a間に1つの選択ゲート電極切断部13を配置し、さらに他のゲートコンタクト・切断領域ER13に1つの選択ゲート電極切断部14を設けるようにしてもよい。
この場合であっても、一のコンタクト形成導電層10aに連設した第1選択ゲート電極G2aと、他のコンタクト形成導電層11aに連設した第2選択ゲート電極G3aとを電気的に分離させることができ、第1選択ゲート電極G2aおよび第2選択ゲート電極G3aが独立して制御可能となる。
すなわち、本発明の半導体集積回路装置の製造方法では、2つ以上のコンタクト形成導電層10a,11a,…が設けられた周回導電層Gaの場合でも、これらコンタクト形成導電層10a,11a,…毎に連設した選択ゲート電極が互いに電気的に分離する位置に選択ゲート電極切断部13,14,…を形成すればよい。
因みに、上述した実施の形態における周辺回路18,19としては、メモリセル3a,3b,3c,3d,3e,3fと同一エリアに形成されるセンスアンプや、カラムデコーダ、ロウデコーダ等その他種々の周辺回路（直接周辺回路）の他に、メモリセル3a,3b,3c,3d,3e,3fとは異なるエリアに形成されるCPUや、ASIC、入出力回路等その他種々の周辺回路を適用してもよい。
1 半導体集積回路装置
3a,3b,3c,3d,3e,3f メモリセル
4a,4b メモリゲート構造体
5a,5b 第1選択ゲート構造体
6a,6b 第2選択ゲート構造体
G1a,G1b メモリゲート電極
G2a,G2b 第1選択ゲート電極
G3a,G3b 第2選択ゲート電極
EC 電荷蓄積層
23a 下部ゲート絶縁膜
23b 上部ゲート絶縁膜
Rr1a,Rr1b レジスト

Claims (4)

  1. 第1選択ゲート電極を有した第1選択ゲート構造体と、第2選択ゲート電極を有した第2選択ゲート構造体との間に側壁スペーサを介してメモリゲート構造体が配置されたメモリセルが形成されるメモリ回路領域と、
    周辺回路のロジックゲート構造体が形成される周辺回路領域と
    を備えた半導体集積回路装置の製造方法であって、
    下部ゲート絶縁膜、電荷蓄積層、上部ゲート絶縁膜、およびメモリゲート電極の順で積層された前記メモリゲート構造体を、前記メモリ回路領域に形成した後、前記メモリゲート構造体を覆うように前記側壁スペーサを形成する側壁スペーサ形成工程と、
    前記メモリゲート構造体が形成された前記メモリ回路領域と、前記周辺回路領域とに、ゲート絶縁膜および導電層を順に積層する導電層形成工程と、
    前記周辺回路領域の前記導電層をそのまま残存させつつ、前記メモリ回路領域の前記導電層をエッチバックすることにより、前記側壁スペーサの周辺に沿って前記メモリゲート電極を周回するサイドウォール状の周回導電層を形成する導電層パターニング工程と、
    フォトマスクによりパターニングされたレジストを用いて前記周辺回路領域の前記導電層をパターニングすることにより、前記ゲート絶縁膜上に前記ロジックゲート構造体のロジックゲート電極を形成するとともに、前記レジストをそのまま利用して前記メモリ回路領域における前記周回導電層の一部も除去することにより該周回導電層を分断して、前記第1選択ゲート電極と、前記第1選択ゲート電極から電気的に分離された前記第2選択ゲート電極とを形成するゲート電極形成工程と
    を備えることを特徴とする半導体集積回路装置の製造方法。
  2. 前記側壁スペーサ形成工程の前には、
    前記メモリ回路領域の加工専用の第1フォトマスクを用いてパターニングされたレジストにより、前記メモリ回路領域の前記メモリゲート構造体の形成予定領域に不純物を注入し、チャネル形成層を形成する第1フォトマスク加工工程を備え、
    前記側壁スペーサ形成工程は、
    前記上部ゲート絶縁膜上にメモリゲート電極用導電層を形成した後、前記メモリ回路領域の加工専用の第2フォトマスクを用いてパターニングしたレジストにより前記メモリゲート電極用導電層をパターニングすることにより、前記メモリゲート電極を形成する第2フォトマスク加工工程を備え、
    前記導電層パターニング工程は、
    前記メモリ回路領域の加工専用の他のフォトマスクを用いてパターニングされたレジストにより、前記メモリ回路領域に前記周回導電層とコンタクト形成導電層とを形成するコンタクト形成用フォトマスク加工工程とを備えており、
    前記メモリ回路領域の前記メモリセルを形成するために専用のフォトマスクを用いた専用フォトマスク工程が、前記第1フォトマスク加工工程、前記第2フォトマスク加工工程、および前記コンタクト形成用フォトマスク加工工程の合計3工程である
    ことを特徴とする請求項1記載の半導体集積回路装置の製造方法。
  3. 前記導電層パターニング工程は、
    前記メモリ回路領域の加工専用の第3フォトマスクを用いてパターニングされたレジストにより、前記メモリ回路領域の前記第1選択ゲート電極および前記第2選択ゲート電極の各形成予定領域に不純物を注入し、前記第1選択ゲート電極および前記第2選択ゲート電極と対向した基板表面にチャネル形成層を形成する第3フォトマスク加工工程を、前記コンタクト形成用フォトマスク加工工程の前に備えており、
    前記メモリ回路領域の前記メモリセルを形成するために専用のフォトマスクを用いた専用フォトマスク工程が、前記第1フォトマスク加工工程、前記第2フォトマスク加工工程、前記第3フォトマスク加工工程、および前記コンタクト形成用フォトマスク加工工程の合計4工程である
    ことを特徴とする請求項2記載の半導体集積回路装置の製造方法。
  4. 前記ゲート電極形成工程にて形成される前記第1選択ゲート電極には、第1選択ゲート線が接続され、
    前記ゲート電極形成工程にて形成される前記第2選択ゲート電極には、前記第1選択ゲート線とは異なる別の第2選択ゲート線が接続され、
    前記メモリゲート電極にはメモリゲート線が接続される
    ことを特徴とする請求項1〜3のいずれか1項記載の半導体集積回路装置の製造方法。
JP2015560110A 2014-10-15 2015-10-06 半導体集積回路装置の製造方法 Active JP5934452B1 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014211096 2014-10-15
JP2014211096 2014-10-15
PCT/JP2015/078334 WO2016060012A1 (ja) 2014-10-15 2015-10-06 半導体集積回路装置の製造方法、および半導体集積回路装置

Publications (2)

Publication Number Publication Date
JP5934452B1 true JP5934452B1 (ja) 2016-06-15
JPWO2016060012A1 JPWO2016060012A1 (ja) 2017-04-27

Family

ID=55746559

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015560110A Active JP5934452B1 (ja) 2014-10-15 2015-10-06 半導体集積回路装置の製造方法

Country Status (8)

Country Link
EP (2) EP4235802A3 (ja)
JP (1) JP5934452B1 (ja)
KR (1) KR101851911B1 (ja)
CN (1) CN107148668B (ja)
IL (1) IL251712B (ja)
SG (1) SG11201703005WA (ja)
TW (1) TWI608565B (ja)
WO (1) WO2016060012A1 (ja)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002164449A (ja) * 2000-11-29 2002-06-07 Hitachi Ltd 半導体装置、ｉｃカード及び半導体装置の製造方法
JP2005142354A (ja) * 2003-11-06 2005-06-02 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置及びその駆動方法及びその製造方法
JP2010251557A (ja) * 2009-04-16 2010-11-04 Renesas Electronics Corp 半導体記憶装置及びその製造方法
JP2010278314A (ja) * 2009-05-29 2010-12-09 Renesas Electronics Corp 半導体装置およびその製造方法
JP2011129816A (ja) * 2009-12-21 2011-06-30 Renesas Electronics Corp 半導体装置
JP2011210886A (ja) * 2010-03-29 2011-10-20 Renesas Electronics Corp 不揮発性半導体記憶装置
US20140175533A1 (en) * 2012-12-26 2014-06-26 SK Hynix Inc. Nonvolatile memory device and method for fabricating the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100080241A (ko) * 2008-12-31 2010-07-08 주식회사 동부하이텍 플래시메모리 소자의 제조 방법
KR20100080190A (ko) * 2008-12-31 2010-07-08 주식회사 동부하이텍 플래시메모리 소자 및 그 제조 방법
KR20100080240A (ko) * 2008-12-31 2010-07-08 주식회사 동부하이텍 플래시메모리 소자 및 그 제조 방법
KR20100080244A (ko) * 2008-12-31 2010-07-08 주식회사 동부하이텍 플래시메모리 소자 및 그 제조방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002164449A (ja) * 2000-11-29 2002-06-07 Hitachi Ltd 半導体装置、ｉｃカード及び半導体装置の製造方法
JP2005142354A (ja) * 2003-11-06 2005-06-02 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置及びその駆動方法及びその製造方法
JP2010251557A (ja) * 2009-04-16 2010-11-04 Renesas Electronics Corp 半導体記憶装置及びその製造方法
JP2010278314A (ja) * 2009-05-29 2010-12-09 Renesas Electronics Corp 半導体装置およびその製造方法
JP2011129816A (ja) * 2009-12-21 2011-06-30 Renesas Electronics Corp 半導体装置
JP2011210886A (ja) * 2010-03-29 2011-10-20 Renesas Electronics Corp 不揮発性半導体記憶装置
US20140175533A1 (en) * 2012-12-26 2014-06-26 SK Hynix Inc. Nonvolatile memory device and method for fabricating the same

Also Published As

Publication number Publication date
EP3208832A1 (en) 2017-08-23
EP4235802A3 (en) 2023-11-01
CN107148668B (zh) 2018-11-09
KR101851911B1 (ko) 2018-04-24
JPWO2016060012A1 (ja) 2017-04-27
EP3208832A4 (en) 2017-11-01
SG11201703005WA (en) 2017-05-30
EP3208832B1 (en) 2023-09-20
CN107148668A (zh) 2017-09-08
TW201622068A (zh) 2016-06-16
TWI608565B (zh) 2017-12-11
IL251712A0 (en) 2017-06-29
IL251712B (en) 2019-03-31
WO2016060012A1 (ja) 2016-04-21
KR20170072245A (ko) 2017-06-26
EP4235802A2 (en) 2023-08-30

Similar Documents

Publication Publication Date Title
TWI644396B (zh) 半導體裝置及其製造方法
JP6385873B2 (ja) 半導体装置およびその製造方法
JP5905630B1 (ja) 半導体集積回路装置の製造方法、および半導体集積回路装置
JP5956093B1 (ja) 半導体装置およびその製造方法
JP5905654B1 (ja) 半導体集積回路装置の製造方法、および半導体集積回路装置
JP5934452B1 (ja) 半導体集積回路装置の製造方法
KR102747864B1 (ko) 핀펫 구조를 갖는 분리형 게이트 비휘발성 메모리 셀, 고전압 및 로직 장치, 및 이를 제조하는 방법

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160323

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160412

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160506

R150 Certificate of patent or registration of utility model

Ref document number: 5934452

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250