JP5920149B2 - Manufacturing method of display element - Google Patents
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Description
本発明は、表示素子、及びその製造方法に関し、特に詳しくは、スペーサを含有するシール材によって２枚の基板が貼り合わされた構造を有する表示素子、及びその製造方法に関する。 The present invention relates to a display element and a manufacturing method thereof, and particularly relates to a display element having a structure in which two substrates are bonded together by a sealing material containing a spacer, and a manufacturing method thereof.
液晶表示素子は、第１の基板と第２の基板との間に液晶が挟持された構造を有している。第１の基板と第２の基板とはシール材によって貼り合わされる。そして、第１の基板と第２の基板とシール材とで形成された空間に液晶が封入されている。アクティブマトリクス型液晶表示素子では、第１の基板が駆動基板となり、第２の基板が対向基板となる。 The liquid crystal display element has a structure in which liquid crystal is sandwiched between a first substrate and a second substrate. The first substrate and the second substrate are bonded together with a sealing material. Then, liquid crystal is sealed in a space formed by the first substrate, the second substrate, and the sealing material. In the active matrix liquid crystal display element, the first substrate is a drive substrate and the second substrate is a counter substrate.
特許文献１には、非消磁領域に形成された保護層に接して、液晶層の厚みを一定に制御するスペーサを有する液晶表示装置が開示されている（段落００４０）。スペーサは、保護層の形成材料と同様の材料で形成されている。 Patent Document 1 discloses a liquid crystal display device having a spacer in contact with a protective layer formed in a non-demagnetization region and controlling the thickness of the liquid crystal layer to be constant (paragraph 0040). The spacer is formed of the same material as that for forming the protective layer.
特許文献２には、単位セルに分断する際のスクライブ／ブレーク時の衝撃から薄膜トランジスタ、ドライバ回路部、端子部の損傷を防止するための衝撃保護パターンを備えた液晶表示装置が開示されている。 Patent Document 2 discloses a liquid crystal display device provided with an impact protection pattern for preventing damage to a thin film transistor, a driver circuit portion, and a terminal portion from an impact at the time of scribe / break when dividing into unit cells.
液晶表示素子などの表示素子では、製造工程の簡略化や歩留まりの改善などによって、さらなる生産性の向上を図ることが望まれている。 In display elements such as liquid crystal display elements, it is desired to further improve productivity by simplifying the manufacturing process and improving yield.
本発明は、上記問題に鑑み、生産性の高い表示素子とその製造方法を提供することを目的とする。 In view of the above problems, an object of the present invention is to provide a display device with high productivity and a manufacturing method thereof.
本発明の一態様にかかる製造方法は、トランジスタを有する駆動基板と、前記駆動基板と対向配置された対向基板と、表示領域を囲むように配置され、前記駆動基板と前記対向基板とを貼り合わせるシール材と、を備えた表示素子の製造方法であって、前記駆動基板上に、前記表示領域においてホールを有する第１層間絶縁膜を、前記トランジスタの上に形成するステップと、前記ホールに第１プラグを形成するステップと、前記第１層間絶縁膜の上に、第２層間絶縁膜を形成するステップと、前記表示領域より外側の周辺領域において、埋め込み領域を前記第２層間絶縁膜に形成するステップと、前記埋め込み領域に前記対向基板よりも硬い材料を用いて保護膜を形成するステップと、前記第１プラグの上に設けられた第２プラグ上に、前記第１及び前記第２プラグを介して前記トランジスタと接続された画素電極を形成するステップと、前記駆動基板と前記対向基板との間に前記シール材を配置した状態で、前記駆動基板と前記対向基板を貼り合わせるステップと、前記保護膜が形成された領域に対応する切断線に沿って前記対向基板を切断するステップと、を有するものである。
本発明の一態様にかかる表示素子は、トランジスタを有する駆動基板と、前記駆動基板上に形成された絶縁膜と、前記駆動基板と対向配置された対向基板と、表示領域を囲むように配置され、前記駆動基板と前記対向基板とを貼り合わせるシール材と、前記対向基板の少なくとも一側端面の直下に対応する、前記駆動基板の前記表示領域より外側の周辺領域において、前記絶縁膜に設けられた埋め込み領域に前記対向基板よりも硬い材料によって形成された保護膜と、を備えたものである。
A manufacturing method according to one embodiment of the present invention includes a driving substrate having a transistor, a counter substrate disposed to face the driving substrate, a display region, and the driving substrate and the counter substrate bonded to each other. Forming a first interlayer insulating film having a hole in the display region on the drive substrate; and forming a first interlayer insulating film on the transistor. Forming one plug; forming a second interlayer insulating film on the first interlayer insulating film; and forming a buried region in the second interlayer insulating film in a peripheral region outside the display region A step of forming a protective film using a material harder than the counter substrate in the embedded region, and a second plug provided on the first plug. Forming a pixel electrode connected to the transistor via the first and second plugs, and the sealing substrate disposed between the driving substrate and the counter substrate; Bonding a substrate and cutting the counter substrate along a cutting line corresponding to a region where the protective film is formed.
A display element according to one embodiment of the present invention is disposed so as to surround a display region, a driving substrate including a transistor, an insulating film formed over the driving substrate, a counter substrate disposed opposite to the driving substrate, and a display region. A sealing material for bonding the driving substrate and the counter substrate; and a peripheral region outside the display region of the driving substrate corresponding to at least immediately below an end surface of the counter substrate. And a protective film formed of a material harder than the counter substrate in the buried region.
本発明によれば、生産性の高い表示素子とその製造方法を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, a display element with high productivity and its manufacturing method can be provided.
以下、図面を参照して、本発明の実施の形態について説明する。なお、以下の説明では、本実施の形態にかかる表示素子が、反射型の液晶表示素子であるとして説明するが、特に限定されるものではない。駆動基板と対向基板とがシール材によって貼り合わされた構成を有する表示素子であればよい。 Embodiments of the present invention will be described below with reference to the drawings. In the following description, the display element according to the present embodiment is described as a reflective liquid crystal display element, but is not particularly limited. Any display element may be used as long as the driving substrate and the counter substrate are bonded to each other with a sealant.
実施の形態１．
（全体構成）
まず、液晶表示素子の全体構成について、説明する。図１は、液晶表示素子の構成を示す平面図であり、図２はその断面図である。なお、図１、及び図２では、液晶表示素子の厚さ方向をＺ方向とし、矩形の液晶表示素子の端辺に沿った方向をＸ方向及びＹ方向としている。
Embodiment 1 FIG.
(overall structure)
First, the overall configuration of the liquid crystal display element will be described. FIG. 1 is a plan view showing a configuration of a liquid crystal display element, and FIG. 2 is a sectional view thereof. In FIGS. 1 and 2, the thickness direction of the liquid crystal display element is defined as the Z direction, and the direction along the edge of the rectangular liquid crystal display element is defined as the X direction and the Y direction.
液晶表示素子１００は、第１の基板である駆動基板１と、第２の基板である対向基板２と、シール材６と、を備えている。対向配置された駆動基板１と対向基板２とはシール材６によって貼り合わされている。シール材６は矩形枠状に形成されており、その内側が表示領域３となる。表示領域３には、複数の画素３ａがアレイ状に配置されている。すなわち、画素３ａが配置された領域が表示領域３となる。それぞれの画素３ａには、後述するトランジスタが配置されている。したがって、駆動基板１は、アレイ状に配置されたトランジスタアレイ基板となる。 The liquid crystal display element 100 includes a drive substrate 1 that is a first substrate, a counter substrate 2 that is a second substrate, and a sealing material 6. The drive substrate 1 and the counter substrate 2 that are arranged to face each other are bonded together by a sealing material 6. The sealing material 6 is formed in a rectangular frame shape, and the inside thereof becomes the display area 3. In the display area 3, a plurality of pixels 3a are arranged in an array. That is, the area where the pixels 3 a are arranged becomes the display area 3. Each pixel 3a is provided with a transistor described later. Therefore, the drive substrate 1 is a transistor array substrate arranged in an array.
矩形状の表示領域３の外側が、額縁状の周辺領域４となる。周辺領域４には、後述するようにシフトレジスタ、ビデオスイッチ等の周辺回路が形成されている。周辺領域４において、駆動基板１の一端は対向基板２からはみ出しており、そのはみ出した部分に、外部の制御回路と接続される端子４７が形成される。ここでは、複数の端子４７がＹ方向に沿って配列されている。端子４７はプリント基板やフレキシブル基板等と接続される。 The outer side of the rectangular display area 3 is a frame-shaped peripheral area 4. In the peripheral region 4, peripheral circuits such as a shift register and a video switch are formed as will be described later. In the peripheral region 4, one end of the driving substrate 1 protrudes from the counter substrate 2, and a terminal 47 connected to an external control circuit is formed at the protruding portion. Here, a plurality of terminals 47 are arranged along the Y direction. The terminal 47 is connected to a printed board or a flexible board.
図２に示すように、駆動基板１と対向基板２と表示領域３とで形成された空間には、液晶７が封入されている。駆動基板１と対向基板２には、液晶７を所定の方向に配向するための配向膜９が設けられている。配向膜９は、互いに向かうように配置されている。配向膜９は、ＳｉＯなどを斜め蒸着することによって形成することができる。また、シール材６は、シール内スペーサ８を含有している。 As shown in FIG. 2, a liquid crystal 7 is sealed in a space formed by the drive substrate 1, the counter substrate 2, and the display region 3. The driving substrate 1 and the counter substrate 2 are provided with an alignment film 9 for aligning the liquid crystal 7 in a predetermined direction. The alignment films 9 are arranged so as to face each other. The alignment film 9 can be formed by obliquely depositing SiO or the like. Further, the sealing material 6 contains an in-seal spacer 8.
駆動基板１は、不透明なシリコンウェハから切り出されたシリコン基板である。そして、それぞれの画素３ａには、スイッチング素子であるトランジスタと接続された反射画素電極（不図示）が設けられている。対向基板２は透明なマザーガラス基板から切り出されたガラス基板である。対向基板２の全面には、対向電極１０５が形成されている。対向電極１０５は、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）などの透明導電膜に形成されている。反射画素電極と対向電極１０５との間の電圧によって液晶７が駆動する。対向基板２側から光が入射すると、液晶７の状態に応じて、反射画素電極で反射される光の偏光状態が制御される。したがって、各反射画素電極に供給する表示信号を制御することで、表示領域３内に所望の画像を表示することができる。また、対向基板２の表示側の面には、必要に応じて反射防止膜等を形成してもよい。 The drive substrate 1 is a silicon substrate cut out from an opaque silicon wafer. Each pixel 3a is provided with a reflective pixel electrode (not shown) connected to a transistor which is a switching element. The counter substrate 2 is a glass substrate cut out from a transparent mother glass substrate. A counter electrode 105 is formed on the entire surface of the counter substrate 2. The counter electrode 105 is formed on a transparent conductive film such as ITO (Indium Tin Oxide). The liquid crystal 7 is driven by the voltage between the reflective pixel electrode and the counter electrode 105. When light enters from the counter substrate 2 side, the polarization state of the light reflected by the reflective pixel electrode is controlled according to the state of the liquid crystal 7. Therefore, a desired image can be displayed in the display area 3 by controlling the display signal supplied to each reflective pixel electrode. Further, an antireflection film or the like may be formed on the display side surface of the counter substrate 2 as necessary.
（画素３ａの構成）
次に、画素３ａの断面構成について図３を用いて説明する。図３は、画素３ａにおける駆動基板１の構成を示す断面図である。なお、図３は、駆動基板１の完成前の構成、具体的には、反射画素電極１４を形成した後、最上層絶縁膜の形成前の構成を示している。シリコン基板である駆動基板１は、トランジスタ１２を有している。トランジスタ１２は、ＭＯＳトランジスタであり、ソース４０、ドレイン４１、及びゲート４２を有している。ソース４０、及びドレイン４１は、例えば、不純物ドープによって形成されたＮ＋領域となっている。ゲート４２は、ソース４０とドレイン４１との間のチャネルと、ゲート絶縁膜４５ａを介して対向配置されている。隣接するトランジスタ１２の間には、素子分離領域４３が設けられている。素子分離領域４３によって、隣接するトランジスタ１２が分離される。
(Configuration of Pixel 3a)
Next, a cross-sectional configuration of the pixel 3a will be described with reference to FIG. FIG. 3 is a cross-sectional view showing the configuration of the drive substrate 1 in the pixel 3a. FIG. 3 shows a configuration before the drive substrate 1 is completed, specifically, a configuration after the reflective pixel electrode 14 is formed and before the uppermost insulating film is formed. The drive substrate 1 which is a silicon substrate has a transistor 12. The transistor 12 is a MOS transistor and has a source 40, a drain 41, and a gate 42. The source 40 and the drain 41 are, for example, N + regions formed by impurity doping. The gate 42 is disposed to face the channel between the source 40 and the drain 41 via the gate insulating film 45a. An element isolation region 43 is provided between adjacent transistors 12. The adjacent transistor 12 is isolated by the element isolation region 43.
駆動基板１上には、ゲート絶縁膜４５ａを含む絶縁膜４５が設けられている。さらに、トランジスタ１２の上には、第１配線層１０が設けられている。第１配線層１０の上には、第２配線層１１が設けられている。第１配線層１０と第２配線層１１の間には、絶縁膜４５が介在している。なお、第１配線層１０、及び第２配線層１１は、外部からの信号や電圧をトランジスタ１２等に供給するための配線パターンとなる。 On the drive substrate 1, an insulating film 45 including a gate insulating film 45a is provided. Further, the first wiring layer 10 is provided on the transistor 12. A second wiring layer 11 is provided on the first wiring layer 10. An insulating film 45 is interposed between the first wiring layer 10 and the second wiring layer 11. Note that the first wiring layer 10 and the second wiring layer 11 serve as wiring patterns for supplying signals and voltages from the outside to the transistor 12 and the like.
第２配線層１１の上には、層間絶縁膜１３が設けられている。層間絶縁膜１３の上には、層間絶縁膜１８が設けられている。層間絶縁膜１８の上には反射画素電極１４が設けられている。すなわち、第２配線層１１と反射画素電極１４との間には、層間絶縁膜１３、及び層間絶縁膜１８の２層が介在している。 An interlayer insulating film 13 is provided on the second wiring layer 11. An interlayer insulating film 18 is provided on the interlayer insulating film 13. A reflective pixel electrode 14 is provided on the interlayer insulating film 18. That is, two layers of an interlayer insulating film 13 and an interlayer insulating film 18 are interposed between the second wiring layer 11 and the reflective pixel electrode 14.
第１配線層１０の一部のパターン１０ａは、コンタクトホール４６を介して、第２配線層１１の一部のパターン１１ａと接続されている。第２配線層１１は、コンタクトプラグ２４を介して反射画素電極１４と接続されている。コンタクトプラグ２４は、層間絶縁膜１３に埋め込まれた第１プラグ１７ａと、層間絶縁膜１８に埋め込まれた第２プラグ２３ａとを有している。例えば、第１プラグ１７ａと第２プラグ２３ａはそれぞれタングステンなどの金属膜によって形成されている。 A part of the pattern 10 a of the first wiring layer 10 is connected to a part of the pattern 11 a of the second wiring layer 11 through the contact hole 46. The second wiring layer 11 is connected to the reflective pixel electrode 14 via the contact plug 24. The contact plug 24 has a first plug 17 a embedded in the interlayer insulating film 13 and a second plug 23 a embedded in the interlayer insulating film 18. For example, the first plug 17a and the second plug 23a are each formed of a metal film such as tungsten.
反射画素電極１４は、コンタクトプラグ２４、第２配線層１１のパターン１１ａ、コンタクトホール４６、第１配線層１０のパターン１０ａを介して、ソース４０と接続されている。さらに、駆動基板１は、各画素３ａに、反射画素電極１４の電荷を保持するための保持容量４４を有している。ソース４０は、コンタクトホール４６、第１配線層１０のパターン１０ａ、コンタクトホール４６を介して、保持容量４４の保持容量電極４４ａと接続されている。 The reflective pixel electrode 14 is connected to the source 40 through the contact plug 24, the pattern 11 a of the second wiring layer 11, the contact hole 46, and the pattern 10 a of the first wiring layer 10. Further, the drive substrate 1 has a storage capacitor 44 for holding the charge of the reflective pixel electrode 14 in each pixel 3a. The source 40 is connected to the storage capacitor electrode 44 a of the storage capacitor 44 through the contact hole 46, the pattern 10 a of the first wiring layer 10, and the contact hole 46.
（周辺領域４の構成）
次に、周辺領域４の構成について、図４を用いて説明する。図４は、周辺回路が設けられた周辺領域４における駆動基板１の構成を示す断面図である。なお、図４は、駆動基板１の完成前の構成、具体的には、ダミー画素電極１４ａの形成後、最上層絶縁膜の形成前の構成を示している。周辺領域４において、駆動基板１は、トランジスタ１２を有している。トランジスタ１２は、画素３ａにおけるトランジスタ１２と同様のＭＯＳトランジスタであり、ソース４０、ドレイン４１、及びゲート４２を有している。画素３ａと同様に、トランジスタ１２の上には、第１配線層１０、及び第２配線層１１が設けられている。第２配線層１１の上には、層間絶縁膜１３が設けられている。第１層間絶縁膜１３の上には、保護膜１５が設けられている。
(Configuration of peripheral area 4)
Next, the configuration of the peripheral region 4 will be described with reference to FIG. FIG. 4 is a cross-sectional view showing the configuration of the drive substrate 1 in the peripheral region 4 where the peripheral circuit is provided. FIG. 4 shows a configuration before completion of the drive substrate 1, specifically, a configuration after formation of the dummy pixel electrode 14a and before formation of the uppermost insulating film. In the peripheral region 4, the drive substrate 1 has a transistor 12. The transistor 12 is a MOS transistor similar to the transistor 12 in the pixel 3 a and has a source 40, a drain 41, and a gate 42. Similar to the pixel 3 a, a first wiring layer 10 and a second wiring layer 11 are provided on the transistor 12. An interlayer insulating film 13 is provided on the second wiring layer 11. A protective film 15 is provided on the first interlayer insulating film 13.
保護膜１５は第２プラグ２３ａと同じ層によって形成されている。すなわち、保護膜１５と第２プラグ２３ａは、ほぼ同じ膜厚のタングステン膜２３によって形成されている。保護膜１５は、層間絶縁膜１８に埋め込まれている。保護膜１５の上には、ダミー画素電極１４ａが設けられている。ダミー画素電極１４ａは、反射画素電極１４と同じ層で形成されている。ここでは、保護膜１５の上に、ダミー画素電極１４ａが直接設けられている。ダミー画素電極１４ａは、適切な大きさとなるように、分断されている。すなわち、保護膜１５上には、ダミー画素電極１４ａのパターンが複数設けられている。 The protective film 15 is formed of the same layer as the second plug 23a. That is, the protective film 15 and the second plug 23a are formed by the tungsten film 23 having substantially the same film thickness. The protective film 15 is embedded in the interlayer insulating film 18. On the protective film 15, a dummy pixel electrode 14a is provided. The dummy pixel electrode 14 a is formed of the same layer as the reflective pixel electrode 14. Here, the dummy pixel electrode 14 a is directly provided on the protective film 15. The dummy pixel electrode 14a is divided so as to have an appropriate size. That is, a plurality of patterns of dummy pixel electrodes 14 a are provided on the protective film 15.
（製造工程）
以下、本実施の形態にかかる液晶表示素子１００の製造方法について、図５Ａ〜図１４Ｂを用いて説明する。図５Ａ〜図１４Ｂは、各工程における構成を示す工程断面図である。図５Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、図１３Ａ、及び図１４Ａは本実施の特徴部分である周辺領域４での断面構成を示している。図５Ｂ、図６、図７Ｂ、図８Ｂ、図９Ｂ、図１０Ｂ、図１１Ｂ、図１２Ｂ、図１３Ｂ、及び図１４Ｂは画素３ａでの断面構成を示している。
(Manufacturing process)
Hereinafter, a method for manufacturing the liquid crystal display element 100 according to the present embodiment will be described with reference to FIGS. 5A to 14B. FIG. 5A to FIG. 14B are process cross-sectional views illustrating the configuration in each process. 5A, 7A, 8A, 9A, 10A, 11A, 12A, 13A, and 14A show cross-sectional configurations in the peripheral region 4 that is a characteristic portion of the present embodiment. 5B, 6, 7B, 8B, 9B, 10B, 11B, 12B, 13B, and 14B show cross-sectional configurations of the pixel 3a.
以下の説明では、第２配線層１１を形成した後の製造工程を説明する。図５Ｂ、図６、図７Ｂ、図８Ｂ、図９Ｂ、図１０Ｂ、図１１Ｂ、図１２Ｂ、図１３Ｂ、及び図１４Ｂでは、第１配線層１０よりも下の構成を省略して図示している。 In the following description, the manufacturing process after forming the second wiring layer 11 will be described. 5B, FIG. 6, FIG. 7B, FIG. 8B, FIG. 9B, FIG. 10B, FIG. 11B, FIG. 12B, FIG. 13B, and FIG. .
まず、第２配線層１１の上に、層間絶縁膜１３を形成する。例えば、第２配線層１１の上から絶縁膜をプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）などの公知の成膜方法を用いて成膜する。こうすることで、図５Ａ、及び図５Ｂに示すように、第２配線層１１が層間絶縁膜１３によって覆われる。層間絶縁膜１３としては、厚さ０．８μｍのＳｉＯ２膜を用いることができる。 First, the interlayer insulating film 13 is formed on the second wiring layer 11. For example, an insulating film is formed on the second wiring layer 11 using a known film forming method such as plasma CVD (Chemical Vapor Deposition). By so doing, the second wiring layer 11 is covered with the interlayer insulating film 13 as shown in FIGS. 5A and 5B. As the interlayer insulating film 13, a SiO 2 film having a thickness of 0.8 μm can be used.
次に、図６に示すように、層間絶縁膜１３に第１Ｖｉａホール１６を形成する。例えば、フォトリソグラフィ法によって、層間絶縁膜１３の上にレジストパターン（不図示）を形成する。レジストパターンが形成された状態で層間絶縁膜１３をエッチングすることで、第２配線層１１に到達する第１Ｖｉａホール１６が形成される。例えば、フッ素系ガスを用いた異方性ドライエッチングで第１Ｖｉａホール１６を形成することができる。なお、周辺領域４では、層間絶縁膜１３にＶｉａホール１６を形成しないため、図５Ａに示す構成のままとなっている。すなわち、周辺領域４の層間絶縁膜１３がレジストパターンによって覆われた状態で画素３ａではエッチング工程が実行される。 Next, as shown in FIG. 6, a first via hole 16 is formed in the interlayer insulating film 13. For example, a resist pattern (not shown) is formed on the interlayer insulating film 13 by photolithography. By etching the interlayer insulating film 13 in a state where the resist pattern is formed, the first via hole 16 reaching the second wiring layer 11 is formed. For example, the first via hole 16 can be formed by anisotropic dry etching using a fluorine-based gas. In the peripheral region 4, the via hole 16 is not formed in the interlayer insulating film 13, so that the configuration shown in FIG. That is, the etching process is performed in the pixel 3a in a state where the interlayer insulating film 13 in the peripheral region 4 is covered with the resist pattern.
そして、図７Ｂに示すように第１Ｖｉａホール１６に埋め込まれる第１プラグ１７ａを形成する。例えば、第１Ｖｉａホール１６が設けられた層間絶縁膜１３の上から、プラズマＣＶＤ法などの公知の成膜方法を用いて、タングステン膜を成膜する。そして、層間絶縁膜１３に到達するまでＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によりタングステン膜を除去していくことで、第１プラグ１７ａが形成される。すなわち、第１プラグ１７ａ以外では、層間絶縁膜１３が露出した状態となる。換言すると、第１Ｖｉａホール１６であった箇所を除いて、層間絶縁膜１３が露出する。ＣＭＰ工程を経た層間絶縁膜１３の厚さは、例えば、約０．５μｍとなっている。 Then, as shown in FIG. 7B, a first plug 17a embedded in the first via hole 16 is formed. For example, a tungsten film is formed on the interlayer insulating film 13 provided with the first via hole 16 by using a known film forming method such as a plasma CVD method. Then, by removing the tungsten film by CMP (Chemical Mechanical Polishing) until reaching the interlayer insulating film 13, the first plug 17a is formed. That is, except for the first plug 17a, the interlayer insulating film 13 is exposed. In other words, the interlayer insulating film 13 is exposed except for the portion that was the first via hole 16. The thickness of the interlayer insulating film 13 that has undergone the CMP process is, for example, about 0.5 μm.
また、周辺領域４では、層間絶縁膜１３の上にタングステン膜１７が成膜されて、図７Ａに示す構成となる。その後、周辺領域４では、上記のＣＭＰによって、層間絶縁膜１３の上に形成されたタングステン膜１７が全て除去され、層間絶縁膜１３が露出する。したがって、ＣＭＰ工程を経た後は、図５Ａに示す構成に戻る。 Further, in the peripheral region 4, a tungsten film 17 is formed on the interlayer insulating film 13 to have the configuration shown in FIG. 7A. Thereafter, in the peripheral region 4, the tungsten film 17 formed on the interlayer insulating film 13 is all removed by the above CMP, and the interlayer insulating film 13 is exposed. Therefore, after the CMP process, the configuration shown in FIG. 5A is restored.
次に、図８Ａ、及び図８Ｂに示すように、第１プラグ１７ａが形成された層間絶縁膜１３の上から、層間絶縁膜１８を形成する。第２配線層１１の上に、層間絶縁膜１３と層間絶縁膜１８の２層の絶縁膜が形成される。さらに、第１プラグ１７ａが、層間絶縁膜１８によって覆われる。例えば、層間絶縁膜１８は、公知のプラズマＣＶＤ法により成膜することができる。また、層間絶縁膜１８としては、厚さ０．８μｍのＳｉＯ膜を用いることができる。 Next, as shown in FIGS. 8A and 8B, an interlayer insulating film 18 is formed on the interlayer insulating film 13 on which the first plugs 17a are formed. On the second wiring layer 11, a two-layer insulating film of an interlayer insulating film 13 and an interlayer insulating film 18 is formed. Further, the first plug 17 a is covered with the interlayer insulating film 18. For example, the interlayer insulating film 18 can be formed by a known plasma CVD method. In addition, as the interlayer insulating film 18, a SiO film having a thickness of 0.8 μm can be used.
次に、層間絶縁膜１８をパターニングする。そのため、層間絶縁膜１８の上に、レジストを塗布し、公知のフォトリソグラフィ工程を用いて、レジストパターン１９を形成する。これにより、図９Ａ、及び図９Ｂに示す構成となる。図９Ｂに示すように、画素３ａでは、レジストパターン１９が、第１プラグ１７ａの上に開口部１９ｂを有している。この開口部１９ｂは、後述する第２プラグ２３ａを形成するために設けられる。また、図９Ａに示すように、周辺領域４では、後述する保護膜１５が形成される箇所にレジストパターン１９が開口部１９ａを有している。開口部１９ａは保護膜１５を形成するために設けられる。なお、保護膜１５は図１に示すシール材６に沿って形成され、シール材６よりも幅広に形成される。したがって、開口部１９ａも保護膜１５と同様に、シール材６と同じ枠状に沿って形成されている。 Next, the interlayer insulating film 18 is patterned. Therefore, a resist is applied on the interlayer insulating film 18 and a resist pattern 19 is formed using a known photolithography process. As a result, the configuration shown in FIGS. 9A and 9B is obtained. As shown in FIG. 9B, in the pixel 3a, the resist pattern 19 has an opening 19b on the first plug 17a. The opening 19b is provided to form a second plug 23a described later. Further, as shown in FIG. 9A, in the peripheral region 4, the resist pattern 19 has an opening 19a at a place where a protective film 15 described later is formed. The opening 19 a is provided for forming the protective film 15. The protective film 15 is formed along the sealing material 6 shown in FIG. 1 and is wider than the sealing material 6. Therefore, the opening 19 a is also formed along the same frame shape as the sealing material 6, similarly to the protective film 15.
そして、開口部１９ａ、１９ｂを有するレジストパターン１９が形成された状態で、層間絶縁膜１８をエッチングすると、図１０Ａ、及び図１０Ｂに示す構成となる。図１０Ｂに示す画素３ａでは、第１プラグ１７ａに到達する第２Ｖｉａホール２０が形成される。第２Ｖｉａホール２０は、製造誤差などを考慮して、第１プラグ１７ａよりも若干大きめに形成される。すなわち、第２Ｖｉａホール２０は、第１プラグ１７ａとその周辺近傍の層間絶縁膜１３の上に形成される。図１０Ａに示す周辺領域４では、層間絶縁膜１３に到達する埋め込み領域２１が形成される。層間絶縁膜１８のエッチングは、例えば、ＣＨＦ３、ＣＦ４、Ａｒなどの混合ガスを使ったＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）装置で行われる。そして、層間絶縁膜１８上のレジストパターン１９を除去する。 Then, when the interlayer insulating film 18 is etched with the resist pattern 19 having the openings 19a and 19b formed, the configuration shown in FIGS. 10A and 10B is obtained. In the pixel 3a shown in FIG. 10B, the second via hole 20 reaching the first plug 17a is formed. The second via hole 20 is formed slightly larger than the first plug 17a in consideration of manufacturing errors and the like. That is, the second via hole 20 is formed on the first plug 17a and the interlayer insulating film 13 in the vicinity thereof. In the peripheral region 4 shown in FIG. 10A, a buried region 21 reaching the interlayer insulating film 13 is formed. Etching of the interlayer insulating film 18 is performed by, for example, an RIE (Reactive Ion Etching) apparatus using a mixed gas such as CHF 3 , CF 4 , and Ar. Then, the resist pattern 19 on the interlayer insulating film 18 is removed.
次に、保護膜１５と第２プラグ２３ａを形成する。そのため、まず、層間絶縁膜１８の上に、バリア膜２２とタングステン膜２３を連続して成膜する。バリア膜２２として、例えば、厚さ５０ｎｍの窒化チタン（ＴｉＮ）をスパッタ法で形成する。バリア膜２２の成膜後、タングステン膜２３を成膜する。例えば、ＣＶＤ法によって、厚さ１．６μｍのタングステン膜２３を形成する。これにより、図１１Ａ、図１１Ｂに示すように、第２Ｖｉａホール２０及び埋め込み領域２１を有する層間絶縁膜１８を覆うように、バリア膜２２、及びタングステン膜２３の積層膜が形成される。第２Ｖｉａホール２０は、第１プラグ１７ａからはみ出すように形成される。さらに、周辺領域４では、図１１Ａに示すように、埋め込み領域２１にバリア膜２２、及びタングステン膜２３が埋め込まれるように成膜される。画素３ａでは、図１１Ｂに示すように、第２Ｖｉａホール２０にバリア膜２２、及びタングステン膜２３が埋め込まれるように成膜される。 Next, the protective film 15 and the second plug 23a are formed. Therefore, first, the barrier film 22 and the tungsten film 23 are successively formed on the interlayer insulating film 18. As the barrier film 22, for example, titanium nitride (TiN) having a thickness of 50 nm is formed by sputtering. After the barrier film 22 is formed, a tungsten film 23 is formed. For example, the tungsten film 23 having a thickness of 1.6 μm is formed by the CVD method. As a result, as shown in FIGS. 11A and 11B, a laminated film of the barrier film 22 and the tungsten film 23 is formed so as to cover the interlayer insulating film 18 having the second via hole 20 and the buried region 21. The second via hole 20 is formed so as to protrude from the first plug 17a. Further, in the peripheral region 4, as shown in FIG. 11A, the barrier film 22 and the tungsten film 23 are embedded in the embedded region 21. In the pixel 3a, as shown in FIG. 11B, the second via hole 20 is formed so that the barrier film 22 and the tungsten film 23 are embedded.
その後、層間絶縁膜１８の上のバリア膜２２及びタングステン膜２３を除去して、層間絶縁膜１８を露出させる。ここでは、第１プラグ１７ａと同様にＣＭＰを用いることができる。すなわち、層間絶縁膜１８に到達するまでＣＭＰによりバリア膜２２、及びタングステン膜２３を除去していく。これにより、図１２Ａ、及び図１２Ｂに示す構成となる。なお、ＣＭＰによって層間絶縁膜１８の表面が除去されるため、層間絶縁膜１８の最終的な厚さは、０．５μｍとなっている。 Thereafter, the barrier film 22 and the tungsten film 23 on the interlayer insulating film 18 are removed to expose the interlayer insulating film 18. Here, CMP can be used similarly to the first plug 17a. That is, the barrier film 22 and the tungsten film 23 are removed by CMP until the interlayer insulating film 18 is reached. As a result, the configuration shown in FIGS. 12A and 12B is obtained. Since the surface of the interlayer insulating film 18 is removed by CMP, the final thickness of the interlayer insulating film 18 is 0.5 μm.
画素３ａでは、図１２Ｂに示すように、第２Ｖｉａホール２０に埋め込まれたバリア膜２２及びタングステン膜２３を有する第２プラグ２３ａが形成される。第２プラグ２３ａは、第１プラグ１７ａに到達して、第１プラグ１７ａと導通する。また、周辺領域４では、図１２Ａに示すように、埋め込み領域２１に埋め込まれたバリア膜２２及びタングステン膜２３を積層した保護膜１５が形成される。保護膜１５は、第１配線層１０、第２配線層１１等の導電パターンから絶縁されている。保護膜１５、及び第２プラグ２３ａ以外では、層間絶縁膜１８が露出している。 In the pixel 3a, as shown in FIG. 12B, a second plug 23a having a barrier film 22 and a tungsten film 23 embedded in the second via hole 20 is formed. The second plug 23a reaches the first plug 17a and is electrically connected to the first plug 17a. Further, in the peripheral region 4, as shown in FIG. 12A, a protective film 15 in which a barrier film 22 and a tungsten film 23 embedded in the embedded region 21 are stacked is formed. The protective film 15 is insulated from conductive patterns such as the first wiring layer 10 and the second wiring layer 11. Except for the protective film 15 and the second plug 23a, the interlayer insulating film 18 is exposed.
なお、第１プラグ１７ａ、第２プラグ２３ａ、及び保護膜１５の材質は、タングステンに限定されるものでなく、電気的な接続が取れる導電膜であればよい。また、バリア膜２２の材質も特に限定されるものではなく、第１プラグ１７ａと第２プラグ２３ａとなる金属膜の材質に応じては、バリア膜２２を省略することもできる。 Note that the material of the first plug 17a, the second plug 23a, and the protective film 15 is not limited to tungsten, but may be any conductive film that can be electrically connected. Further, the material of the barrier film 22 is not particularly limited, and the barrier film 22 can be omitted depending on the material of the metal film to be the first plug 17a and the second plug 23a.
次に、第２プラグ２３ａの上に、反射画素電極１４を形成する。そのため、まず、公知のスパッタ法などを用いて、保護膜１５、層間絶縁膜１８、及び第２プラグ２３ａの上に反射膜５０を成膜する。反射膜５０として、ＴｉＮ膜５０ｎｍ、Ａｌ−Ｃｕ膜２００ｎｍの積層膜を用いることができる。なお、ここでは、反射膜５０として、ＴｉＮ膜、及びＡｌ−Ｃｕ膜の２層構造を用いているが、特に材料限定されるものではない。例えば、光反射率の高いアルミニウム合金などの金属膜を反射膜５０として用いることができる。これにより、保護膜１５、層間絶縁膜１８、及び第２プラグ２３ａを覆うように反射膜５０が形成され、図１３Ａ、及び図１３Ｂに示す構成となる。 Next, the reflective pixel electrode 14 is formed on the second plug 23a. Therefore, first, the reflective film 50 is formed on the protective film 15, the interlayer insulating film 18, and the second plug 23a by using a known sputtering method or the like. As the reflective film 50, a laminated film of a TiN film 50 nm and an Al—Cu film 200 nm can be used. Here, a two-layer structure of a TiN film and an Al—Cu film is used as the reflective film 50, but the material is not particularly limited. For example, a metal film such as an aluminum alloy having a high light reflectance can be used as the reflection film 50. Thus, the reflective film 50 is formed so as to cover the protective film 15, the interlayer insulating film 18, and the second plug 23a, and the configuration shown in FIGS. 13A and 13B is obtained.
そして、公知のフォトリソグラフィ法によって、反射膜５０をパターニングする。これにより、画素３ａのそれぞれに、反射画素電極１４が形成される（図１４Ｂ参照）。すなわち、画素３a毎に反射画素電極１４が分断されるように反射膜５０をパターニングする。同様に、保護膜１５の上の反射膜５０をパターニングし、ダミー画素電極１４ａとする。画素電極１４の分断と保護膜１５の形成には、ＢＣｌ３、Ｃｌ２等の混合ガスを用いたプラズマエッチングを行う。 Then, the reflective film 50 is patterned by a known photolithography method. Thereby, the reflective pixel electrode 14 is formed in each of the pixels 3a (see FIG. 14B). That is, the reflective film 50 is patterned so that the reflective pixel electrode 14 is divided for each pixel 3a. Similarly, the reflective film 50 on the protective film 15 is patterned to form a dummy pixel electrode 14a. Plasma etching using a mixed gas such as BCl 3 or Cl 2 is performed for dividing the pixel electrode 14 and forming the protective film 15.
そして、反射画素電極１４の上から、必要に応じて最上層絶縁膜２５を形成する。これにより、画素３ａでは、図１４Ｂに示す構成となる。最上層絶縁膜２５は、例えば、ＳｉＯなどによって形成されている。反射画素電極１４は上記のように第２プラグ２３ａの上に形成され、第２プラグ２３ａと導通している。したがって、図３に示したように、反射画素電極１４は、第２プラグ２３ａ、及び第１プラグ１７ａを介してトランジスタ１２と電気的に接続される。 Then, an uppermost insulating film 25 is formed on the reflective pixel electrode 14 as necessary. As a result, the pixel 3a has the configuration shown in FIG. 14B. The uppermost insulating film 25 is made of, for example, SiO. The reflective pixel electrode 14 is formed on the second plug 23a as described above and is electrically connected to the second plug 23a. Therefore, as shown in FIG. 3, the reflective pixel electrode 14 is electrically connected to the transistor 12 via the second plug 23a and the first plug 17a.
最上層絶縁膜２５を形成した後の周辺領域４の構成は、図１４Ａに示すようになる。ここでは、保護膜１５の上の複数のダミー画素電極１４ａのパターンが形成されている。なお、図１４Ａで図示していない駆動基板１上の端子４７が設けられている部分では端子４７をプリント基板と接続するため、端子４７上の最上層絶縁膜２５が除去されている。なお、ＣＦ４、ＣＨＦ３，Ａｒなどの混合ガスを用いたプラズマエッチングで最上層絶縁膜２５をパターニングすることができる。これにより、駆動基板１が完成する。 The configuration of the peripheral region 4 after the formation of the uppermost insulating film 25 is as shown in FIG. 14A. Here, a pattern of a plurality of dummy pixel electrodes 14a on the protective film 15 is formed. 14A, the uppermost insulating film 25 on the terminal 47 is removed in order to connect the terminal 47 to the printed circuit board in the portion where the terminal 47 on the driving substrate 1 is not shown. The uppermost insulating film 25 can be patterned by plasma etching using a mixed gas such as CF 4 , CHF 3 , and Ar. Thereby, the drive substrate 1 is completed.
そして、上記の駆動基板１に配向膜９を形成する。配向膜９は、端子４７が露出するように、少なくともシール材６直下と、表示領域３に形成される。対向基板２に、対向電極１０５及び配向膜９を形成する。ここでは、厚さ０．０８μｍのＩＴＯ膜を対向電極１０５として用いている。ＩＴＯ膜は、スパッタリング法を用いて、形成される。配向膜９は、例えば、厚さ０．１μｍのＳｉＯ２膜とすることができる。例えば、斜方蒸着法により、厚さ０．１μｍのＳｉＯ２膜を形成することで、配向膜９を形成してもよい。この配向膜９によって、液晶７が所定の方向に配向する。また、対向基板２の配向膜９と反対側の面には、反射防止膜を形成してもよい。例えば、厚さ０．３μｍのＮｂ２Ｏ２とＳｉＯ２の積層膜を反射防止膜とすることができる。例えば、真空蒸着法を用いて、ガラス基板の他面側に積層膜を形成することで、反射防止膜を設けることができる。 Then, an alignment film 9 is formed on the driving substrate 1. The alignment film 9 is formed at least directly below the sealing material 6 and in the display region 3 so that the terminals 47 are exposed. A counter electrode 105 and an alignment film 9 are formed on the counter substrate 2. Here, an ITO film having a thickness of 0.08 μm is used as the counter electrode 105. The ITO film is formed using a sputtering method. The alignment film 9 can be, for example, a SiO 2 film having a thickness of 0.1 μm. For example, the alignment film 9 may be formed by forming a SiO 2 film having a thickness of 0.1 μm by oblique vapor deposition. The alignment film 9 aligns the liquid crystal 7 in a predetermined direction. An antireflection film may be formed on the surface of the counter substrate 2 opposite to the alignment film 9. For example, a laminated film of Nb 2 O 2 and SiO 2 having a thickness of 0.3 μm can be used as an antireflection film. For example, the antireflection film can be provided by forming a laminated film on the other surface side of the glass substrate using a vacuum deposition method.
次に、駆動基板１と対向基板２とを貼り合わせる工程について説明する。貼り合わせに関しては、駆動基板１と対向基板２を１枚ずつ貼り合わせる単個貼り合わせの場合と、ウエハ状態若しくは複数枚の連なったマザー基板とそれに見合ったマザーガラス基板を貼り合わせてその後分断を行って単個のセルを形成する一括貼り合わせがある。本発明はどちらにも適用可能である。ここでは、シリコンウェハとマザーガラス基板とを貼り合わせて、貼り合わせ構造体を形成する。そして、貼り合わせ構造体を切断線に沿って切断することで、それぞれの液晶表示素子を製造する方法を用いている。 Next, the process of bonding the drive substrate 1 and the counter substrate 2 will be described. Regarding the bonding, the single substrate bonding of the driving substrate 1 and the counter substrate 2 one by one, and the wafer state or a plurality of continuous mother substrates and the corresponding mother glass substrate are bonded together and then divided. There is a batch bonding that goes to form a single cell. The present invention is applicable to both. Here, a silicon wafer and a mother glass substrate are bonded together to form a bonded structure. And the method of manufacturing each liquid crystal display element is used by cut | disconnecting a bonding structure along a cutting line.
例えば、８インチのシリコンウェハを用意して、上記の処理を行うことで、駆動基板１を複数備えるシリコンウェハが形成される。シリコンウェハと同等の大きさを有するマザーガラス基板に、対向電極１０５と配向膜９を形成する。これにより、複数の対向基板２を有するマザーガラス基板が形成される。 For example, by preparing an 8-inch silicon wafer and performing the above processing, a silicon wafer including a plurality of drive substrates 1 is formed. A counter electrode 105 and an alignment film 9 are formed on a mother glass substrate having a size equivalent to that of a silicon wafer. Thereby, a mother glass substrate having a plurality of counter substrates 2 is formed.
駆動基板１を複数備えたシリコンウェハと、対向基板２を複数備えたマザーガラス基板との少なくとも一方にシール材６を塗布する。ここでは、シール内スペーサ８を含有するシール材６をシリコンウェハ上に塗布する。シール材６は、各セルの表示領域３を囲むように枠状に形成される。シール材６は、保護膜１５の上に塗布される。 A sealing material 6 is applied to at least one of a silicon wafer provided with a plurality of drive substrates 1 and a mother glass substrate provided with a plurality of counter substrates 2. Here, the sealing material 6 containing the in-seal spacer 8 is applied on the silicon wafer. The sealing material 6 is formed in a frame shape so as to surround the display area 3 of each cell. The sealing material 6 is applied on the protective film 15.
シール材６としては、ＵＶ光と熱によって硬化するエポキシ樹脂系接着剤を使用することができる。シール内スペーサ８は、直径が２〜３μｍのＳｉＯ２からなるスペーサボールを用いることができる。また、シール内スペーサ８は接着材料となるシール材６に対する重量比で０．１％程度の割合で混入されている。例えば、貼り合わせ後、延伸したシール材６の幅（シール幅）は７００μｍ〜１ｍｍとすることができる。 As the sealing material 6, an epoxy resin adhesive that is cured by UV light and heat can be used. The spacer 8 in the seal can be a spacer ball made of SiO 2 having a diameter of 2 to 3 μm. The spacer 8 in the seal is mixed in a ratio of about 0.1% by weight with respect to the sealing material 6 serving as an adhesive material. For example, after bonding, the width | variety (seal width | variety) of the extended sealing material 6 can be 700 micrometers-1 mm.
次にＯＤＦ（Ｏｎｅ Ｄｒｏｐ Ｆｉｌｌｉｎｇ）法によって、適量の液晶材料をシリコンウェハ上に滴下する。液晶材料は、シール材６で囲まれた領域にそれぞれ滴下される。そして、駆動基板１と対向基板２とが対向するように位置合わせを行って、シリコンウェハとマザーガラス基板を対向配置する。 Next, an appropriate amount of liquid crystal material is dropped on the silicon wafer by ODF (One Drop Filling). The liquid crystal material is dropped on the regions surrounded by the sealing material 6. Then, alignment is performed so that the drive substrate 1 and the counter substrate 2 face each other, and the silicon wafer and the mother glass substrate are disposed to face each other.
シリコンウェハとマザーガラス基板とが対向配置された状態で、シリコンウェハとマザーガラス基板とが近づくように押圧する。これにより、セルギャップがシール内スペーサ８によって規定される。そして、シリコンウェハを押圧しながら、熱又はＵＶ光、あるいはその両方を用いて、シール材６を硬化する。例えば、マザーガラス基板側から、ＵＶ光を照射して、シール材６を仮硬化する。シール材６の仮硬化後に貼り合わせ装置より、貼り合わせ構造体を取り出して、１２０℃で２時間の熱硬化を行う。これにより、シール材６が硬化して、シリコンウェハとマザーガラス基板とが貼り合わされた貼り合わせ構造体が完成する。ここでは、セルギャップを２〜３μｍとするように、シリコンウェハをマザーガラス基板に押し付ける。これにより、シール材６が押し潰されて、シール内スペーサ８がシリコンウェハとマザーガラス基板に当接する。貼り合わせ構造体のシール材６の厚みは、シール内スペーサ８によって規定される。 In a state where the silicon wafer and the mother glass substrate are arranged to face each other, the silicon wafer and the mother glass substrate are pressed so as to approach each other. Thereby, the cell gap is defined by the in-seal spacer 8. Then, while pressing the silicon wafer, the sealing material 6 is cured using heat, UV light, or both. For example, the sealing material 6 is temporarily cured by irradiating UV light from the mother glass substrate side. After the sealing material 6 is temporarily cured, the bonded structure is taken out from the bonding apparatus and thermally cured at 120 ° C. for 2 hours. Thereby, the sealing material 6 is cured, and a bonded structure in which the silicon wafer and the mother glass substrate are bonded to each other is completed. Here, the silicon wafer is pressed against the mother glass substrate so that the cell gap is 2 to 3 μm. As a result, the sealing material 6 is crushed and the in-seal spacer 8 comes into contact with the silicon wafer and the mother glass substrate. The thickness of the sealing material 6 of the bonded structure is defined by the in-seal spacer 8.
そして、貼り合わせ構造体をＸ方向、及びＹ方向に沿って切断する。具体的には、シリコンウェハを切断した後に、マザーガラス基板を切断する。これにより、貼り合わせ構造体がセルに分離される。分離されたセルの各々が液晶表示素子１００となる。 Then, the bonded structure is cut along the X direction and the Y direction. Specifically, after the silicon wafer is cut, the mother glass substrate is cut. Thereby, the bonded structure is separated into cells. Each of the separated cells becomes a liquid crystal display element 100.
上記のように製造された液晶表示素子１００に対して、外部の制御装置などをワイヤボンディングや異方性導電膜などによって接続する。すなわち、端子４７に、制御装置を接続する。これにより、画素電極に供給された電圧に応じて、液晶７が駆動する。外部から対向基板２及び液晶７を通過した光は、反射画素電極１４で反射される。液晶７の状態に応じて、反射画素電極１４で反射されて外部に出射する光の光量が変化する。外部制御装置からの制御信号に応じて所望の画像を表示することができる。このような反射型の液晶表示素子は、画像を投影するプロジェクタに好適であり、さらには、自動車などの乗り物に搭載されるヘッドアップディスプレイに利用することが可能である。 An external control device or the like is connected to the liquid crystal display element 100 manufactured as described above by wire bonding or an anisotropic conductive film. That is, the control device is connected to the terminal 47. Thereby, the liquid crystal 7 is driven according to the voltage supplied to the pixel electrode. Light that has passed through the counter substrate 2 and the liquid crystal 7 from the outside is reflected by the reflective pixel electrode 14. Depending on the state of the liquid crystal 7, the amount of light reflected by the reflective pixel electrode 14 and emitted to the outside changes. A desired image can be displayed in response to a control signal from the external control device. Such a reflective liquid crystal display element is suitable for a projector that projects an image, and can also be used for a head-up display mounted on a vehicle such as an automobile.
次に、図１５を参照して、本発明の特徴部分の一つである保護膜１５の配置について説明する。図１５は、液晶表示素子１００における保護膜１５の構成を模式的に示す平面図である。ここでは、２つの領域に形成された保護膜１５を保護膜１５ａ、及び保護膜１５ｂとして示している。 Next, the arrangement of the protective film 15 which is one of the characteristic portions of the present invention will be described with reference to FIG. FIG. 15 is a plan view schematically showing the configuration of the protective film 15 in the liquid crystal display element 100. Here, the protective film 15 formed in two regions is shown as a protective film 15a and a protective film 15b.
周辺領域４の一部には、シフトレジスタなどの回路が形成されている。ここで、周辺領域４において、回路が形成された領域を周辺回路領域とする。また、シール材６の直下には、周辺回路領域の回路を保護するために、保護膜１５ａが配置されている。シール材６の直下の保護膜１５ａは、シール材６と同様に枠状に形成されている。また、保護膜１５ａは、シール材６よりも幅広に形成されている。すなわち、シール材６の幅方向において、シール材６直下の保護膜１５ａからはみ出すことなく、シール材６が形成されている。 A circuit such as a shift register is formed in a part of the peripheral region 4. Here, in the peripheral region 4, a region where a circuit is formed is defined as a peripheral circuit region. In addition, a protective film 15a is disposed immediately below the sealing material 6 in order to protect the circuits in the peripheral circuit region. The protective film 15 a immediately below the sealing material 6 is formed in a frame shape like the sealing material 6. Further, the protective film 15 a is formed wider than the sealing material 6. That is, the sealing material 6 is formed in the width direction of the sealing material 6 without protruding from the protective film 15a immediately below the sealing material 6.
また、対向基板２の一側端面（後述する切断線Ｌ１に沿って切断された端面）の直下の領域には、周辺回路領域の回路を保護するための保護膜１５ｂが形成されている。すなわち、シール材６と端子４７との間には、保護膜１５ｂが形成されている。保護膜１５ｂは、一側端面に対応する位置に帯状に形成されている。保護膜１５ｂは、Ｙ方向に沿って形成されている。保護膜１５ａ、保護膜１５ｂは、反射画素電極１４、第２配線層１１、第１配線層１０よりも硬いタングステン膜２３を用いている。したがって、下層に設けられたトランジスタ１２を有する周辺回路領域を保護することができる。なお、保護膜１５ａ、１５ｂとしては、タングステン膜やタングステン合金膜などを用いることができる。 In addition, a protective film 15b for protecting the circuit in the peripheral circuit region is formed in a region immediately below one side end surface of the counter substrate 2 (an end surface cut along a cutting line L1 described later). That is, the protective film 15 b is formed between the sealing material 6 and the terminal 47. The protective film 15b is formed in a band shape at a position corresponding to the one end face. The protective film 15b is formed along the Y direction. As the protective film 15 a and the protective film 15 b, a tungsten film 23 that is harder than the reflective pixel electrode 14, the second wiring layer 11, and the first wiring layer 10 is used. Therefore, the peripheral circuit region having the transistor 12 provided in the lower layer can be protected. As the protective films 15a and 15b, a tungsten film, a tungsten alloy film, or the like can be used.
（貼り合わせ工程での問題点）
以下、保護膜１５ａがない場合に、貼り合わせ工程で生じる問題点について、図１６〜図１８を用いて説明する。図１６、及び図１８は、シール材６が塗布された箇所の構成を示す製造工程断面図であり、図１７は、シール材６に含まれるシール内スペーサ８を模式的に示す上面図である。シリコンウェハに設けられた１つの駆動基板１と、マザーガラス基板に設けられた１つの対向基板２とについての説明を行う。
(Problems in the bonding process)
Hereinafter, problems that occur in the bonding step when there is no protective film 15a will be described with reference to FIGS. 16 and 18 are cross-sectional views of the manufacturing process showing the configuration of the location where the sealing material 6 is applied, and FIG. 17 is a top view schematically showing the in-seal spacer 8 included in the sealing material 6. . A description will be given of one drive substrate 1 provided on a silicon wafer and one counter substrate 2 provided on a mother glass substrate.
上記の通り、貼り合わせ工程において、ディスペンサが駆動基板１上にシール内スペーサ８を含有するシール材６を塗布する。これにより、図１６に示す構成となる。シール材６は所定の幅を有し、枠状に塗布されている。 As described above, in the bonding step, the dispenser applies the sealing material 6 containing the in-seal spacer 8 on the drive substrate 1. As a result, the configuration shown in FIG. 16 is obtained. The sealing material 6 has a predetermined width and is applied in a frame shape.
このとき、周辺領域４のうち、周辺回路領域にシール内スペーサ８が位置している構成を図１７に示す。図１７に示すように、シール材６には、複数のシール内スペーサ８が凝集した凝集体が含まれていることがある。すなわち、シール材６によってシール内スペーサ８が分散せずに、重なり合った状態となってしまうことがある。そして、この凝集体が、周辺回路領域の第１配線層１０や第２配線層１１等の上に位置してしまう。 FIG. 17 shows a configuration in which the in-seal spacer 8 is located in the peripheral circuit region in the peripheral region 4 at this time. As shown in FIG. 17, the sealing material 6 may contain an aggregate in which a plurality of in-seal spacers 8 are aggregated. That is, the seal spacer 6 may not be dispersed by the seal material 6 and may be overlapped. And this aggregate will be located on the 1st wiring layer 10, the 2nd wiring layer 11, etc. of a peripheral circuit area | region.
シール材６を駆動基板１と対向基板２との間に介在した状態で、貼り合わせのため、駆動基板１と対向基板２とを加圧する。すると、図１８に示すように、シール内スペーサ８凝集体がダミー画素電極１４ａの下層のトランジスタ１２を損傷してしまうことがある。例えば、シール内スペーサ８の凝集体は、セルギャップよりも大きくなっている。そのため、駆動基板１と対向基板２とを加圧すると、シール内スペーサ８の凝集体がダミー画素電極１４ａを破損してしまい、その下のトランジスタ１２や配線層が損傷してしまう。このように、シール内スペーサ８によって、周辺回路が損傷すると、その液晶表示素子が不良となってしまうおそれがある。 In a state where the sealing material 6 is interposed between the driving substrate 1 and the counter substrate 2, the driving substrate 1 and the counter substrate 2 are pressurized for bonding. Then, as shown in FIG. 18, the in-seal spacer 8 aggregate may damage the transistor 12 below the dummy pixel electrode 14a. For example, the aggregate of the spacers 8 in the seal is larger than the cell gap. Therefore, when the driving substrate 1 and the counter substrate 2 are pressurized, the aggregate of the spacers 8 in the seal damages the dummy pixel electrode 14a, and the underlying transistor 12 and wiring layer are damaged. Thus, if the peripheral circuit is damaged by the in-seal spacer 8, the liquid crystal display element may be defective.
（シール材直下の保護膜１５ａ）
そこで、本実施の形態では、シール材６の直下に、保護膜１５ａを設けている。これにより、周辺回路の破損を防ぐことができる。この理由について、図１９〜図２１について説明する。図１９〜図２１は、シール材塗布工程から貼り合わせ工程までのシール材６近傍の構成を示す工程断面図である。
(Protective film 15a directly under the sealing material)
Therefore, in the present embodiment, a protective film 15a is provided immediately below the sealing material 6. As a result, the peripheral circuit can be prevented from being damaged. The reason for this will be described with reference to FIGS. 19 to 21 are process cross-sectional views illustrating the configuration in the vicinity of the sealing material 6 from the sealing material application process to the bonding process.
駆動基板１にシール内スペーサ８を含有するシール材６を塗布する。このとき、シール内スペーサ８の凝集体８ｂがシール材６に含まれている。保護膜１５ａは、シール材６の幅よりも幅広に形成されている。シール材６は、保護膜１５ａからはみ出すことなく、保護膜１５ａに沿って塗布される。例えば、貼り合わせ後のシール材６の幅が０．７〜１ｍｍとなるように、ディスペンサの吐出圧力と描画速度を予め調整する。 A sealing material 6 containing an in-seal spacer 8 is applied to the driving substrate 1. At this time, the aggregate 8 b of the in-seal spacer 8 is included in the sealing material 6. The protective film 15 a is formed wider than the width of the sealing material 6. The sealing material 6 is applied along the protective film 15a without protruding from the protective film 15a. For example, the discharge pressure and the drawing speed of the dispenser are adjusted in advance so that the width of the sealing material 6 after bonding is 0.7 to 1 mm.
液晶７の滴下工程を経た後、駆動基板１と対向基板２とを対向配置する。なお、対向基板２には、配向膜９と対向電極１０５が設けられている。そして、駆動基板１と対向基板２とを加圧すると、図２０に示す構成となる。駆動基板１と対向基板２とを加圧することで、シール材６が押し潰されて変形する。すなわち、ディスペンサがシール材６を描画した直後よりも、シール材６の幅が広くなり、高さが低くなる。このとき、シール内スペーサ８の凝集体８ｂに力が加わる。 After the liquid crystal 7 dropping step, the driving substrate 1 and the counter substrate 2 are arranged to face each other. The counter substrate 2 is provided with an alignment film 9 and a counter electrode 105. When the driving substrate 1 and the counter substrate 2 are pressurized, the configuration shown in FIG. 20 is obtained. When the driving substrate 1 and the counter substrate 2 are pressurized, the sealing material 6 is crushed and deformed. That is, the width of the sealing material 6 becomes wider and the height becomes lower than immediately after the dispenser draws the sealing material 6. At this time, force is applied to the aggregate 8b of the spacer 8 in the seal.
ここで、トランジスタ１２の上には、シール内スペーサ８よりも硬度の高い保護膜１５ａが設けられている。したがって、凝集していたシール内スペーサ８が図２１に示すように、横方向に拡散する。あるいは、凝集体８ｂのうちのシール内スペーサ８が破壊されて、破片８ｃとなる。このように、シール内スペーサ８よりも硬い保護膜１５ａを周辺回路領域に形成することで、回路の破壊を防ぐことができる。よって、回路不良による歩留まりを改善することができ、生産性を向上することができる。 Here, a protective film 15 a having a higher hardness than the in-seal spacer 8 is provided on the transistor 12. Therefore, the aggregated spacer 8 in the seal diffuses in the lateral direction as shown in FIG. Or the spacer 8 in a seal | sticker of the aggregate 8b is destroyed, and it becomes the fragment 8c. In this manner, by forming the protective film 15a harder than the in-seal spacer 8 in the peripheral circuit region, it is possible to prevent circuit destruction. Therefore, the yield due to circuit failure can be improved and productivity can be improved.
さらに、シール材６直下の領域を含む周辺領域４と表示領域３とで、駆動基板１の構造がほぼ同じになっている。すなわち、表示領域３と同様に、シール材６の直下においても第２配線層１１の上に、層間絶縁膜１３、層間絶縁膜１８、保護膜１５ａ、ダミー画素電極１４ａ、最上層絶縁膜２５、及び配向膜９が設けられている。したがって、配向膜９の表面高さを均一にすることができる。 Furthermore, the structure of the drive substrate 1 is substantially the same in the peripheral region 4 including the region directly under the sealant 6 and the display region 3. That is, similarly to the display region 3, the interlayer insulating film 13, the interlayer insulating film 18, the protective film 15a, the dummy pixel electrode 14a, the uppermost insulating film 25, In addition, an alignment film 9 is provided. Therefore, the surface height of the alignment film 9 can be made uniform.
これにより、表示領域３とシール材６との近傍におけるセルギャップの変化を抑制することができ、より表示品質を向上することができる。特に、セルギャップが１〜３μｍと狭い反射型の液晶表示装置において、セルギャップに違いが生じると表示領域３の平坦性が保たれず、表示品質に影響が及んでしまう。本実施の形態の構成を用いることで、セルギャップの不均一性に起因する表示品質の劣化を抑制することができる。このように、本実施の形態の構成によれば、シール材６直下を含む周辺領域４と表示領域３とにおいて、配向膜９までの層構成をほぼ同じにすることができる。これにより、表示領域３の平坦性を向上することができ、表示品質を向上することができる。 Thereby, the change of the cell gap in the vicinity of the display area 3 and the sealing material 6 can be suppressed, and display quality can be improved more. In particular, in a reflective liquid crystal display device having a narrow cell gap of 1 to 3 μm, if the cell gap is different, the flatness of the display region 3 is not maintained and the display quality is affected. By using the configuration of this embodiment, display quality deterioration due to cell gap nonuniformity can be suppressed. Thus, according to the configuration of the present embodiment, the layer configuration up to the alignment film 9 can be made substantially the same in the peripheral region 4 and the display region 3 including just under the sealing material 6. Thereby, the flatness of the display area 3 can be improved, and display quality can be improved.
（切断線Ｌ１直下での問題点）
次に、切断工程で生じる問題点について、図２２〜図３０を用いて説明する。図２２は、貼り合わせ構造体における切断線を示す平面図である。図２３は、貼り合わせ構造体の構成を示すＸＺ断面図であり、図２４は、ＹＺ断面図である。図２５〜図３０は、貼り合わせ構造体を切断して、各セルに分離するための工程断面図である。
(Problem just below the cutting line L1)
Next, problems that occur in the cutting process will be described with reference to FIGS. FIG. 22 is a plan view showing a cutting line in the bonded structure. FIG. 23 is an XZ sectional view showing the configuration of the bonded structure, and FIG. 24 is a YZ sectional view. 25 to 30 are process cross-sectional views for cutting the bonded structure and separating it into cells.
図２２〜図２４に示すように、貼り合わせ構造体１０３は、シリコンウェハ１０１とマザーガラス基板１０２がシール材６によって貼り合わされた構造を有している。シリコンウェハ１０１は、矩形の駆動基板１を複数有しており、マザーガラス基板１０２は矩形の対向基板２を複数有している。シリコンウェハ１０１において、駆動基板１は、アレイ状に配列されている。マザーガラス基板１０２において、対向基板２はアレイ状に配列されている。そして、駆動基板１と対向基板２とが位置合わせされた状態で、シリコンウェハ１０１とマザーガラス基板１０２とが対向配置している。図２２では、駆動基板１と対向基板２とが、６個設けられている例を示しているが、貼り合わせ構造体から切り出されるセルの数は特に限定されるものではない。 As shown in FIGS. 22 to 24, the bonded structure 103 has a structure in which the silicon wafer 101 and the mother glass substrate 102 are bonded together by the sealing material 6. The silicon wafer 101 has a plurality of rectangular drive substrates 1, and the mother glass substrate 102 has a plurality of rectangular counter substrates 2. In the silicon wafer 101, the drive substrates 1 are arranged in an array. In the mother glass substrate 102, the opposing substrates 2 are arranged in an array. The silicon wafer 101 and the mother glass substrate 102 are arranged to face each other in a state where the driving substrate 1 and the counter substrate 2 are aligned. Although FIG. 22 shows an example in which six drive substrates 1 and counter substrates 2 are provided, the number of cells cut out from the bonded structure is not particularly limited.
そして、貼り合わせ構造体１０３を切断線Ｌ１〜Ｌ３に沿って切断することで、各セルに分離することができる。よって、複数の液晶表示素子１００を形成することができる。ここでは、Ｙ方向に沿った切断線Ｌ１、Ｌ３と、Ｘ方向に沿った切断線Ｌ２が設けられている。切断線Ｌ２は、シリコンウェハ１０１とマザーガラス基板１０２を切断するラインとなる。換言すると、シリコンウェハ１０１とマザーガラス基板１０２とを切断線Ｌ２に沿ってＸ方向に切断する。シリコンウェハ１０１とマザーガラス基板１０２とで、Ｘ方向の切断線Ｌ２が同じ位置となっている。 And it can isolate | separate into each cell by cut | disconnecting the bonding structure 103 along the cutting lines L1-L3. Therefore, a plurality of liquid crystal display elements 100 can be formed. Here, cutting lines L1 and L3 along the Y direction and cutting lines L2 along the X direction are provided. The cutting line L2 is a line for cutting the silicon wafer 101 and the mother glass substrate 102. In other words, the silicon wafer 101 and the mother glass substrate 102 are cut in the X direction along the cutting line L2. The silicon wafer 101 and the mother glass substrate 102 have the same cutting line L2 in the X direction.
切断線Ｌ１は、マザーガラス基板１０２を切断するラインとなる。切断線Ｌ３は、シリコンウェハ１０１を切断するラインとなる。シリコンウェハ１０１とマザーガラス基板１０２とで、Ｙ方向の切断線Ｌ１、Ｌ３が異なる位置となっている。したがって、駆動基板１の一部は、対向基板２からはみ出した構成となる。これは、駆動基板１上に設けられた端子４７を露出するためである。すなわち、駆動基板１の対向基板２の一側端に対応し、対向基板２からはみ出した部分に、端子４７が配置される。ここでは、複数の端子４７が駆動基板１の端辺に沿って配列されている。すなわち、複数の端子４７は、切断線Ｌ３と平行なＹ方向に沿って配列されている。平面視において、切断線Ｌ１と切断線Ｌ３との間に、端子４７が配置される。 The cutting line L1 is a line for cutting the mother glass substrate 102. The cutting line L3 is a line for cutting the silicon wafer 101. The silicon wafer 101 and the mother glass substrate 102 have different Y-direction cutting lines L1 and L3. Therefore, a part of the drive substrate 1 is configured to protrude from the counter substrate 2. This is because the terminal 47 provided on the driving substrate 1 is exposed. That is, the terminal 47 is disposed at a portion corresponding to one end of the counter substrate 2 of the drive substrate 1 and protruding from the counter substrate 2. Here, a plurality of terminals 47 are arranged along the edge of the drive substrate 1. That is, the plurality of terminals 47 are arranged along the Y direction parallel to the cutting line L3. In a plan view, the terminal 47 is disposed between the cutting line L1 and the cutting line L3.
ここで、シール材６でシリコンウェハ１０１とマザーガラス基板１０２とを貼り合わせた後の、切断工程について説明する。シリコンウェハ１０１は、ダイシングブレードによって切断される。一方、マザーガラス基板１０２は、スクライブブレークによって切断される。そのため、図２５、図２６に示すように、貼り合わせ構造体１０３のマザーガラス基板１０２は、ガラス分断溝２８が形成される。なお、ガラス分断溝２８は、切断線Ｌ１と切断線Ｌ２と切断線Ｌ３に沿って形成される。また、シリコンウェハ１０１の表面には、表面分断溝３０が形成され、裏面には裏面分断溝２９が切断線Ｌ２、Ｌ３に沿って形成されている。 Here, the cutting process after bonding the silicon wafer 101 and the mother glass substrate 102 with the sealing material 6 will be described. The silicon wafer 101 is cut by a dicing blade. On the other hand, the mother glass substrate 102 is cut by a scribe break. Therefore, as shown in FIGS. 25 and 26, the glass dividing groove 28 is formed in the mother glass substrate 102 of the bonded structure 103. The glass dividing groove 28 is formed along the cutting line L1, the cutting line L2, and the cutting line L3. Further, a front surface dividing groove 30 is formed on the surface of the silicon wafer 101, and a rear surface dividing groove 29 is formed along the cutting lines L2 and L3 on the back surface.
表面分断溝３０は、貼り合わせ前に形成し、裏面分断溝２９は、貼り合わせ後に形成する。ダイシング装置のダイシングブレードによって、シリコンウェハ１０１をハーフカットすることで、裏面分断溝２９、及び表面分断溝３０を形成することができる。ガラス分断溝２８は、貼り合わせ後に形成する。例えば、スクライバで、マザーガラス基板１０２を罫書くことで、ガラス分断溝２８を形成する。 The front surface dividing groove 30 is formed before bonding, and the back surface dividing groove 29 is formed after bonding. The rear surface dividing groove 29 and the front surface dividing groove 30 can be formed by half-cutting the silicon wafer 101 with a dicing blade of a dicing apparatus. The glass dividing groove 28 is formed after bonding. For example, the glass dividing groove 28 is formed by marking the mother glass substrate 102 with a scriber.
そして、ガラス分断溝２８、裏面分断溝２９、及び表面分断溝３０を有する貼り合わせ構造体１０３を粘着シート３２上に載置する（図２７参照）。なお、粘着シート３２は、ブレーカ装置のステージ上に設けられている。貼り合わせ構造体１０３に粘着シート３２が貼り合わされ、貼り合わせ構造体１０３が固定される。なお、貼り合わせ構造体１０３は、マザーガラス基板１０２が下となった状態で、粘着シート３２に固定される。 And the bonding structure 103 which has the glass parting groove | channel 28, the back surface parting groove | channel 29, and the surface parting groove | channel 30 is mounted on the adhesive sheet 32 (refer FIG. 27). The adhesive sheet 32 is provided on the stage of the breaker device. The adhesive sheet 32 is bonded to the bonded structure 103, and the bonded structure 103 is fixed. The bonded structure 103 is fixed to the adhesive sheet 32 with the mother glass substrate 102 facing down.
スクライブブレークするためのブレーカスキージ３１を、切断線Ｌ１、又は切断線Ｌ３上に配置する。そして、ブレーカスキージ３１で粘着シート３２上に固定された貼り合わせ構造体１０３を上から叩く。すなわち、シリコンウェハ１０１の上からブレーカスキージ３１を押し込んでいく。こうすることで、ガラス分断溝２８に基づいてマザーガラス基板１０２が切断される。 A breaker squeegee 31 for making a scribe break is disposed on the cutting line L1 or the cutting line L3. Then, the bonded structure 103 fixed on the adhesive sheet 32 with the breaker squeegee 31 is hit from above. That is, the breaker squeegee 31 is pushed from above the silicon wafer 101. By doing so, the mother glass substrate 102 is cut based on the glass dividing grooves 28.
図２７に示すように、ブレーカスキージ３１が貼り合わせ構造体１０３に対して傾いていると、貼り合わせ構造体１０３に対して局所的な力が加わる可能性がある。あるいは、図２８に示すように、粘着シート３２と貼り合わせ構造体１０３との間に、異物５１を挟み込んだ場合、局所的なダメージが加わってしまう。図２９に示すように、一方の辺を分断した際に発生する基板の小さな破片３６が他方の分断線上に残存してしまうおそれがある。すると、図３０に示すように他方の辺を分断する際に破片３６が駆動回路に損傷を与え素子の動作不良につながる。 As shown in FIG. 27, when the breaker squeegee 31 is inclined with respect to the bonded structure 103, a local force may be applied to the bonded structure 103. Or as shown in FIG. 28, when the foreign material 51 is inserted | pinched between the adhesive sheet 32 and the bonding structure 103, local damage will be added. As shown in FIG. 29, there is a possibility that small fragments 36 of the substrate generated when one side is divided remain on the other parting line. Then, as shown in FIG. 30, when the other side is divided, the fragment 36 damages the drive circuit, leading to malfunction of the element.
このような場合、層間絶縁膜１３、及び層間絶縁膜１８が破壊され、その下層に位置する第１配線層１０、第２配線層１１の短絡や断線を引き起こしてしまい、液晶表示素子１００の動作不良につながる。したがって、歩留まりが劣化して、生産性が低下してしまう恐れがある。 In such a case, the interlayer insulating film 13 and the interlayer insulating film 18 are destroyed, causing a short circuit or disconnection of the first wiring layer 10 and the second wiring layer 11 located therebelow, and the operation of the liquid crystal display element 100. Leads to defects. Therefore, there is a possibility that the yield is deteriorated and the productivity is lowered.
（切断線直下の保護膜１５ｂ）
そこで、本実施の形態では、切断線直下に保護膜１５ｂを設けている。切断線直下に保護膜１５ｂを配置した構成について説明する。図３１は、保護膜１５ｂを有する液晶表示素子１００の構成を示す断面図である。図３１に示すように、切断線Ｌ１に沿って形成された対向基板２の一側端面に対応する領域（以下、切断線Ｌ１の直下と呼ぶこともある）には、駆動基板１に保護膜１５ｂが設けられている。すなわち、シール材６と端子４７の間の周辺回路領域に保護膜１５ｂが配置されている。
(Protective film 15b just below the cutting line)
Therefore, in the present embodiment, the protective film 15b is provided immediately below the cutting line. A configuration in which the protective film 15b is disposed immediately below the cutting line will be described. FIG. 31 is a cross-sectional view showing the configuration of the liquid crystal display element 100 having the protective film 15b. As shown in FIG. 31, in the region corresponding to one end face of the counter substrate 2 formed along the cutting line L1 (hereinafter, also referred to as “directly below the cutting line L1”), a protective film is formed on the driving substrate 1. 15b is provided. That is, the protective film 15 b is disposed in the peripheral circuit region between the sealing material 6 and the terminal 47.
このように切断線Ｌ１の直下に対応する領域には、駆動基板１に保護膜１５ｂが設けられている。保護膜１５ｂが形成された領域に対応する切断線Ｌ１に沿って、マザーガラス基板１０２を切断する。こうすることで、切断線Ｌ１の近傍に局所的な力やダメージが発生した場合でも、保護膜１５ｂが周辺回路を保護する。すなわち、トランジスタ１２の破損、第１配線層１０、第２配線層１１の断線、短絡などを防ぐことができ、歩留まりを向上することができる。 Thus, the protective film 15b is provided on the drive substrate 1 in the region corresponding to the area immediately below the cutting line L1. The mother glass substrate 102 is cut along a cutting line L1 corresponding to the region where the protective film 15b is formed. By doing so, even when a local force or damage occurs in the vicinity of the cutting line L1, the protective film 15b protects the peripheral circuit. That is, breakage of the transistor 12, disconnection of the first wiring layer 10 and the second wiring layer 11, a short circuit, and the like can be prevented, and yield can be improved.
図３２は、保護膜１５ｂが形成された箇所の断面図である。切断工程において、対向基板２が破損して、破片３６が飛散した場合でも、保護膜１５ｂが周辺回路を保護する。この場合、保護膜１５ｂを対向基板２よりも硬い材質とすることが好ましい。すなわち、保護膜１５ｂは、対向基板２となるガラス材料よりも硬度の大きい材質によって形成する。切断工程において、飛散した対向基板２の破片３６よりも保護膜１５ｂが固いため、破片３６が保護膜１５ｂを貫通するのを防ぐことができる。これにより、歩留まりを改善することができ、生産性を向上することができる。なお、他の切断線Ｌ２、Ｌ３に対応する領域にも、保護膜１５ｂを形成するようにしてもよい。 FIG. 32 is a cross-sectional view of a portion where the protective film 15b is formed. In the cutting process, even when the counter substrate 2 is damaged and the fragments 36 are scattered, the protective film 15b protects the peripheral circuit. In this case, the protective film 15b is preferably made of a material harder than the counter substrate 2. That is, the protective film 15b is formed of a material having a hardness higher than that of the glass material used as the counter substrate 2. In the cutting process, since the protective film 15b is harder than the scattered pieces 36 of the counter substrate 2, the broken pieces 36 can be prevented from penetrating the protective film 15b. Thereby, a yield can be improved and productivity can be improved. Note that the protective film 15b may also be formed in regions corresponding to the other cutting lines L2 and L3.
（実施例）
以下、保護膜１５とシール材６の寸法例について説明する。以下に示す保護膜１５などの寸法配置は一例であり、以下の値に限定されるものではない。図３３は、駆動基板１と対向基板２とを貼り合わせた後に、保護膜１５ａとシール材６の幅を説明するための平面図である。貼り合わせ後のシール材６の幅を７００μｍとし、保護膜１５ａの幅を９００μｍとする。ディスペンサの吐出圧力と描画速度を予め調整することで、貼り合わせ後のシール材６の幅を制御することができる。貼り合わせ後においても、保護膜１５ａからはみ出すことなくシール材６を形成することが好ましい。こうすることで、保護膜１５ａからはみ出した部分において、シール材６に含まれるシール内スペーサ８が周辺回路にダメージを与えるのを防ぐことができる。
(Example)
Hereinafter, the dimension example of the protective film 15 and the sealing material 6 is demonstrated. The dimension arrangement of the protective film 15 and the like shown below is an example, and is not limited to the following values. FIG. 33 is a plan view for explaining the widths of the protective film 15a and the sealing material 6 after the drive substrate 1 and the counter substrate 2 are bonded together. The width of the sealing material 6 after bonding is 700 μm, and the width of the protective film 15a is 900 μm. By adjusting the discharge pressure and drawing speed of the dispenser in advance, the width of the sealing material 6 after bonding can be controlled. Even after bonding, it is preferable to form the sealing material 6 without protruding from the protective film 15a. By doing so, it is possible to prevent the in-seal spacer 8 included in the sealing material 6 from damaging the peripheral circuit in the portion protruding from the protective film 15a.
さらに、ディスペンサの描画寸法を図３４に示す。図３４は、貼り合わせ前におけるシール材６の構成を示す断面図である。延伸前のシール材６の寸法を示している。幅１３０μｍで、高さ１６μｍとなるようにディスペンサがシール材６を塗布する。このような寸法で塗布されたシール材６を用いて、駆動基板１と対向基板２とを貼り合わせる。すなわち、駆動基板１と対向基板２との間にシール材６が介在した状態で、駆動基板１と対向基板２とを加圧して、シール材６を硬化させる。こうすることで、セルギャップを３μｍとすることができる。さらに、シール材６が横方向に延伸して、図３３に示したように、幅７００μｍとなる。 Furthermore, the drawing dimension of the dispenser is shown in FIG. FIG. 34 is a cross-sectional view showing the configuration of the sealing material 6 before bonding. The dimension of the sealing material 6 before extending | stretching is shown. The dispenser applies the sealing material 6 so that the width is 130 μm and the height is 16 μm. The driving substrate 1 and the counter substrate 2 are bonded together using the sealing material 6 applied in such a dimension. That is, in a state where the seal material 6 is interposed between the drive substrate 1 and the counter substrate 2, the drive substrate 1 and the counter substrate 2 are pressurized to cure the seal material 6. By doing so, the cell gap can be set to 3 μm. Furthermore, the sealing material 6 extends in the lateral direction, and becomes a width of 700 μm as shown in FIG.
次に、切断線Ｌ１直下の保護膜１５ｂの寸法例について説明する。図３５に示すように、切断線Ｌ１の直下の領域に保護膜１５ｂが形成されている。ここで、保護膜１５ｂの周辺を拡大した断面図を図３６に示す。 Next, a dimension example of the protective film 15b immediately below the cutting line L1 will be described. As shown in FIG. 35, a protective film 15b is formed in a region immediately below the cutting line L1. Here, FIG. 36 shows an enlarged sectional view of the periphery of the protective film 15b.
図３６に示すように、切断線Ｌ１よりもシール材６側の保護膜１５ｂの幅を１００μｍとし、切断線Ｌ１よりも端子４７側の保護膜１５ｂの幅を４００μｍとする。すなわち、保護膜１５ｂの全体の幅を５００μｍとして、切断線Ｌ１に対して非対称に配置する。このようにすることで、切断線Ｌ１直下の回路の破損を防ぐことができる。もちろん、回路を形成する領域の寸法や、切断工程における条件に応じて、切断線Ｌ１直下の保護膜１５ｂの幅を変更してもよい。 As shown in FIG. 36, the width of the protective film 15b on the sealing material 6 side from the cutting line L1 is set to 100 μm, and the width of the protective film 15b on the terminal 47 side from the cutting line L1 is set to 400 μm. That is, the entire width of the protective film 15b is set to 500 μm, and the protective film 15b is disposed asymmetrically with respect to the cutting line L1. By doing so, it is possible to prevent damage to the circuit immediately below the cutting line L1. Of course, the width of the protective film 15b immediately below the cutting line L1 may be changed according to the dimensions of the region for forming the circuit and the conditions in the cutting process.
さらに、シール材６直下の保護膜１５ａと、切断線Ｌ１直下の保護膜１５ｂとを異なる厚さとすることも可能である。例えば、シール材６直下の保護膜１５ａは、厚さ０．６μｍとし、切断線Ｌ１直下の保護膜１５ｂは厚さ１．０μｍとする。これは、保護膜１５上に塗布されるシール材６のシール内スペーサ８よりも、ガラス基板である対向基板２のほうが硬いことを考慮したものである。こうすることで、効果的に、切断線Ｌ１近傍の周辺回路を確実に保護することができ、周辺回路の損傷による歩留まりの劣化を防ぐことができる。この場合、層間絶縁膜の形成と、プラグの形成工程を追加することになる。例えば、保護膜１５ａと第２プラグ２３ａを形成した後に、切断線直下の保護膜１５ｂを形成するようにしてもよく、その反対の順番でもよい。そして、保護膜１５ａを埋め込む層間絶縁膜と、保護膜１５ｂを埋め込む層間絶縁膜を異なる膜厚とする。また、シール材６直下の保護膜１５ａと第２プラグ２３ａをほぼ同じ厚さとすることができるため、セルギャップの均一性を向上することができる。 Furthermore, the protective film 15a immediately below the sealing material 6 and the protective film 15b immediately below the cutting line L1 can have different thicknesses. For example, the protective film 15a immediately below the sealing material 6 has a thickness of 0.6 μm, and the protective film 15b immediately below the cutting line L1 has a thickness of 1.0 μm. This is because the counter substrate 2, which is a glass substrate, is harder than the in-seal spacer 8 of the sealing material 6 applied on the protective film 15. By doing so, it is possible to effectively protect the peripheral circuit in the vicinity of the cutting line L1, and to prevent the yield from being deteriorated due to damage to the peripheral circuit. In this case, an interlayer insulating film formation and a plug formation process are added. For example, after the protective film 15a and the second plug 23a are formed, the protective film 15b immediately below the cutting line may be formed, or the order may be reversed. The interlayer insulating film that embeds the protective film 15a and the interlayer insulating film that embeds the protective film 15b have different film thicknesses. In addition, since the protective film 15a directly below the sealing material 6 and the second plug 23a can have substantially the same thickness, the uniformity of the cell gap can be improved.
実施の形態２．
本実施の形態の製造方法では、シリコンウェハ１０１から切り出した駆動基板１と、マザーガラス基板１０２から切り出した対向基板２とを貼り合わせる単個貼り合わせを用いている。本実施の形態にかかる製造方法について、図３７〜図４０を用いて説明する。図３７〜図４０は各工程での構成を模式的に示す平面図である。
Embodiment 2. FIG.
In the manufacturing method of the present embodiment, single bonding is used in which the driving substrate 1 cut out from the silicon wafer 101 and the counter substrate 2 cut out from the mother glass substrate 102 are bonded together. A manufacturing method according to the present embodiment will be described with reference to FIGS. 37 to 40 are plan views schematically showing the configuration in each step.
まず、上記と同様の工程により、保護膜１５ａ、及び配向膜９などが形成された駆動基板１を製造する。シリコンウェハ１０１を切断線Ｌ２、Ｌ３に沿って切断して、駆動基板１を分離する。これにより、図３７の示す構成となる。そして、図３８に示すように保護膜１５ａ上に、シール材６を塗布する。シール材６は保護膜１５ａからはみ出すことなく、駆動基板１上に塗布される。本実施の形態では、シール材６の一部に、液晶注入口６ａが設けられている。ここでは、端子４７と反対側の端辺の中央近傍に液晶注入口６ａが配置されている。ディスペンサによって、描画の始点と終点の隙間を開けることで、液晶注入口６ａが形成される。なお、シール材６は、シール内スペーサ８を含有している。 First, the driving substrate 1 on which the protective film 15a, the alignment film 9 and the like are formed is manufactured by the same process as described above. The silicon wafer 101 is cut along the cutting lines L2 and L3, and the drive substrate 1 is separated. As a result, the configuration shown in FIG. 37 is obtained. Then, as shown in FIG. 38, the sealing material 6 is applied on the protective film 15a. The sealing material 6 is applied on the driving substrate 1 without protruding from the protective film 15a. In the present embodiment, a liquid crystal inlet 6 a is provided in a part of the sealing material 6. Here, the liquid crystal injection port 6 a is arranged near the center of the end opposite to the terminal 47. The liquid crystal injection port 6a is formed by opening a gap between the start point and the end point of drawing with a dispenser. The sealing material 6 contains a seal spacer 8.
そして、図３９に示すようにシール材６を接着材として用いて、駆動基板１と対向基板２とを貼り合わせる。そして、駆動基板１と対向基板２とを加圧しながらシール材６を硬化させる。これにより、シール材６が延伸して、幅広になる。延伸した後のシール材６がシール材直下の保護膜１５ａからはみ出さないようにすることが好ましい。 Then, as shown in FIG. 39, the driving substrate 1 and the counter substrate 2 are bonded together using the sealing material 6 as an adhesive. Then, the sealing material 6 is cured while pressing the driving substrate 1 and the counter substrate 2. Thereby, the sealing material 6 extends | stretches and becomes wide. It is preferable that the stretched sealing material 6 does not protrude from the protective film 15a immediately below the sealing material.
そして、駆動基板１と対向基板２とが貼り合わされた状態で、液晶注入口６ａから液晶７を注入する。ここでは、真空注入法を用いて、シール材６で囲まれた表示領域３に液晶７を注入する。所定量の液晶７を注入した後、液晶注入口６ａをＵＶ硬化樹脂などからなる封止材４８を用いて封止する。これにより、液晶表示素子１００が完成する。このような単個貼り合わせで液晶表示素子１００を製造した場合でも、保護膜１５ａを形成することで、シール材６直下の周辺回路を保護することができる。すなわち、貼り合わせ工程における加圧でトランジスタ１２や配線が破損するのを防ぐことができる。よって、歩留まりを改善することができ、生産性を向上することができる。 Then, the liquid crystal 7 is injected from the liquid crystal injection port 6a in a state where the driving substrate 1 and the counter substrate 2 are bonded together. Here, the liquid crystal 7 is injected into the display region 3 surrounded by the sealing material 6 by using a vacuum injection method. After injecting a predetermined amount of the liquid crystal 7, the liquid crystal injection port 6a is sealed with a sealing material 48 made of UV curable resin or the like. Thereby, the liquid crystal display element 100 is completed. Even when the liquid crystal display element 100 is manufactured by such single bonding, the peripheral circuit directly under the sealing material 6 can be protected by forming the protective film 15a. That is, it is possible to prevent the transistor 12 and the wiring from being damaged by the pressurization in the bonding process. Therefore, yield can be improved and productivity can be improved.
その他の実施の形態．
なお、上記の説明では、シール材６の直下を保護膜１５ａで保護し、切断線Ｌ１の直下を保護膜１５ｂで保護したが、一方のみを保護するようにしてもよい。すなわち、保護膜１５ａと保護膜１５ｂのいずれか一方のみを駆動基板１に形成してもよい。例えば、切断線Ｌ１直下の保護膜１５ｂのみを形成した場合、切断工程での損傷を防ぐことができる。シール材６直下の保護膜１５ａのみを形成した場合、貼り合わせ工程での損傷を防ぐことができる。
Other embodiments.
In the above description, the protective film 15a protects the portion directly below the sealing material 6 and the protective film 15b protects the portion directly below the cutting line L1, but only one of them may be protected. That is, only one of the protective film 15a and the protective film 15b may be formed on the drive substrate 1. For example, when only the protective film 15b immediately below the cutting line L1 is formed, damage in the cutting process can be prevented. When only the protective film 15a directly under the sealing material 6 is formed, damage in the bonding process can be prevented.
上記の説明では、シール材６直下の保護膜１５ａは、シール材６の全周に渡って形成したが、保護膜１５ａを形成する領域はシール材６の一部であってよい。すなわち、下層にトランジスタ１２や配線などが形成されていて、保護が必要な領域のみに保護膜１５ａを形成するようにしてもよい。トランジスタ１２や配線が形成されていない領域では、シール材６直下の保護膜１５ａを形成しなくてもよい。ただし、セルギャップの均一化の観点からは、シール材６の全周に渡って、保護膜１５ａを形成することが好ましい。 In the above description, the protective film 15a immediately below the sealing material 6 is formed over the entire circumference of the sealing material 6, but the region where the protective film 15a is formed may be a part of the sealing material 6. That is, the transistor 12 and the wiring may be formed in the lower layer, and the protective film 15a may be formed only in a region that needs to be protected. In the region where the transistor 12 and the wiring are not formed, the protective film 15a directly under the sealing material 6 may not be formed. However, from the viewpoint of uniforming the cell gap, it is preferable to form the protective film 15 a over the entire circumference of the sealing material 6.
シール材６直下の保護膜１５ａは、シール材６全体で連続していなくてもよい。すなわち、シール材６直下の保護膜１５ａを分断して、複数のパターンとして形成してもよい。この場合、隣接する保護膜１５ａのパターンは、シール内スペーサ８の径よりも十分小さくする。こうすることで、貼り合わせ工程でシール内スペーサ８がシール材６の下層の周辺回路を破損するのを防ぐことができる。また、シール材６直下の保護膜１５ａを分断することで、シール材６直下の保護膜１５ａを通じた短絡を防ぐことができる。 The protective film 15a immediately below the sealing material 6 may not be continuous throughout the sealing material 6. That is, the protective film 15a immediately below the sealing material 6 may be divided and formed as a plurality of patterns. In this case, the pattern of the adjacent protective film 15a is made sufficiently smaller than the diameter of the in-seal spacer 8. By doing so, it is possible to prevent the in-seal spacer 8 from damaging the peripheral circuits under the sealing material 6 in the bonding step. Further, by dividing the protective film 15a immediately below the sealing material 6, a short circuit through the protective film 15a directly below the sealing material 6 can be prevented.
同様に、切断線Ｌ１直下の保護膜１５ｂについても、切断線Ｌ１の全体に形成されていなくてもよい。すなわち、下層にトランジスタ１２や配線などが形成されていて、保護が必要な領域のみに保護膜１５ｂを形成するようにしてもよい。トランジスタ１２や配線が形成されていない領域では、切断線Ｌ１直下の保護膜１５ｂを形成しなくてもよい。 Similarly, the protective film 15b immediately below the cutting line L1 may not be formed on the entire cutting line L1. That is, the transistor 12 and the wiring may be formed in the lower layer, and the protective film 15b may be formed only in a region that needs protection. In the region where the transistor 12 and the wiring are not formed, the protective film 15b immediately below the cutting line L1 may not be formed.
なお、切断線Ｌ１直下の保護膜１５ｂは、切断線Ｌ１全体で連続していなくてもよい。すなわち、切断線Ｌ１直下の保護膜１５ｂを分断して、複数のパターンとして形成してもよい。この場合、隣接する保護膜１５ｂのパターンは、飛散する破片３６よりも十分小さくする。こうすることで、切断工程で対向基板２の破片３６が切断線Ｌ１の下層の周辺回路を破損するのを防ぐことができる。また、切断線切断線Ｌ１直下の保護膜１５ｂを分断することで、切断線Ｌ１直下の保護膜１５ｂを通じた短絡を防ぐことができる。 Note that the protective film 15b immediately below the cutting line L1 may not be continuous over the entire cutting line L1. That is, the protective film 15b immediately below the cutting line L1 may be divided and formed as a plurality of patterns. In this case, the pattern of the adjacent protective film 15b is made sufficiently smaller than the scattered pieces 36. By doing so, it is possible to prevent the fragments 36 of the counter substrate 2 from damaging the peripheral circuits below the cutting line L1 in the cutting process. Further, by dividing the protective film 15b immediately below the cutting line L1, it is possible to prevent a short circuit through the protective film 15b immediately below the cutting line L1.
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限られたものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the above embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
１ 駆動基板
２ 対向基板
３ 表示領域
３ａ 画素
４ 周辺領域
６ シール材
７ 液晶
８ シール内スペーサ
９ 配向膜
１０ 第１配線層
１１ 第２配線層
１２ トランジスタ
１３ 層間絶縁膜
１４ 反射画素電極
１４ａ ダミー画素電極
１５ 保護膜
１５ａ シール材直下の保護膜
１５ｂ 切断線直下の保護膜
１６ 第１Ｖｉａホール
１７ タングステン膜
１７ａ 第１プラグ
１８ 層間絶縁膜
１９ レジストパターン
２０ 第２Ｖｉａホール
２２ バリア膜
２３ タングステン膜
２３ａ 第２プラグ
２４ コンタクトプラグ
２５ 最上層絶縁膜
４１ ドレイン
４２ ゲート
４３ 素子分離領域
４４ 保持容量
４４ａ 保持容量電極
４５ 絶縁膜
４６ コンタクトホール
４７ 端子
４８ 封止材
DESCRIPTION OF SYMBOLS 1 Drive substrate 2 Opposite substrate 3 Display area 3a Pixel 4 Peripheral area 6 Seal material 7 Liquid crystal 8 Spacer in seal 9 Orientation film 10 First wiring layer 11 Second wiring layer 12 Transistor 13 Interlayer insulating film 14 Reflective pixel electrode 14a Dummy pixel electrode DESCRIPTION OF SYMBOLS 15 Protective film 15a Protective film directly under sealing material 15b Protective film directly under cutting line 16 1st Via hole
17 Tungsten film 17a First plug 18 Interlayer insulating film 19 Resist pattern 20 Second via hole 22 Barrier film 23 Tungsten film 23a Second plug 24 Contact plug 25 Top layer insulating film 41 Drain 42 Gate 43 Element isolation region 44 Retention capacitance 44a Retention capacitance Electrode 45 Insulating film 46 Contact hole 47 Terminal 48 Sealing material
Claims (1)
前記駆動基板と対向配置された対向基板と、
表示領域を囲むように配置され、前記駆動基板と前記対向基板とを貼り合わせるシール材と、を備えた表示素子の製造方法であって、
前記駆動基板上に、
前記表示領域においてホールを有する第１層間絶縁膜を、前記トランジスタの上に形成するステップと、
前記ホールに第１プラグを形成するステップと、
前記第１層間絶縁膜の上に、第２層間絶縁膜を形成するステップと、
前記表示領域より外側の周辺領域において、埋め込み領域を前記第２層間絶縁膜に形成するステップと、
前記埋め込み領域に前記対向基板よりも硬い材料を用いて保護膜を形成するステップと、
前記第１プラグの上に設けられた第２プラグ上に、前記第１及び前記第２プラグを介して前記トランジスタと接続された画素電極を形成するステップと、
前記駆動基板と前記対向基板との間に前記シール材を配置した状態で、前記駆動基板と前記対向基板を貼り合わせるステップと、
前記保護膜が形成された領域に対応する切断線に沿って前記対向基板を切断するステップと、を有する表示素子の製造方法。 A drive substrate having transistors;
A counter substrate disposed opposite to the drive substrate;
A sealing element that is disposed so as to surround a display region, and includes a sealing material that bonds the driving substrate and the counter substrate;
On the drive substrate,
Forming a first interlayer insulating film having a hole in the display region on the transistor;
Forming a first plug in the hole;
Forming a second interlayer insulating film on the first interlayer insulating film;
Forming a buried region in the second interlayer insulating film in a peripheral region outside the display region;
Forming a protective film in the embedded region using a material harder than the counter substrate;
Forming a pixel electrode connected to the transistor via the first and second plugs on a second plug provided on the first plug;
Bonding the drive substrate and the counter substrate in a state where the sealant is disposed between the drive substrate and the counter substrate;
Cutting the counter substrate along a cutting line corresponding to a region where the protective film is formed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012218108A JP5920149B2 (en) | 2012-09-28 | 2012-09-28 | Manufacturing method of display element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012218108A JP5920149B2 (en) | 2012-09-28 | 2012-09-28 | Manufacturing method of display element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2014071340A JP2014071340A (en) | 2014-04-21 |
| JP5920149B2 true JP5920149B2 (en) | 2016-05-18 |
Family
ID=50746585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012218108A Active JP5920149B2 (en) | 2012-09-28 | 2012-09-28 | Manufacturing method of display element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5920149B2 (en) |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08146452A (en) * | 1994-11-18 | 1996-06-07 | Sanyo Electric Co Ltd | Liquid crystal display device |
| JP4004672B2 (en) * | 1998-12-28 | 2007-11-07 | シャープ株式会社 | Substrate for liquid crystal display device and manufacturing method thereof |
| JP2001305569A (en) * | 2000-04-21 | 2001-10-31 | Hitachi Ltd | Liquid crystal display |
| JP4011924B2 (en) * | 2002-01-30 | 2007-11-21 | 東芝松下ディスプレイテクノロジー株式会社 | LCD panel |
| JP4489408B2 (en) * | 2003-11-07 | 2010-06-23 | チュンワ ピクチャー チューブズ、リミテッド | Apparatus and method for protecting gate terminal and lead wire |
| JP5191257B2 (en) * | 2008-03-25 | 2013-05-08 | 株式会社ジャパンディスプレイウェスト | LCD panel |
| JP2011221435A (en) * | 2010-04-14 | 2011-11-04 | Seiko Epson Corp | Liquid crystal device and electronic apparatus |
-
2012
- 2012-09-28 JP JP2012218108A patent/JP5920149B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2014071340A (en) | 2014-04-21 |
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|---|---|---|---|
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|
| A977 | Report on retrieval |
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|
| A61 | First payment of annual fees (during grant procedure) |
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