JP5902335B2

JP5902335B2 - Semiconductor memory device and system

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Publication number: JP5902335B2
Application number: JP2015066717A
Authority: JP
Inventors: 将人杉田; 木村　直樹; 直樹木村; 大輔木村
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2015-03-27
Filing date: 2015-03-27
Publication date: 2016-04-13
Anticipated expiration: 2031-02-23
Also published as: JP2015156249A

Description

本発明の実施形態は、半導体メモリ装置およびシステムに関する。 Embodiments described herein relate generally to a semiconductor memory device and system.

従来、コネクタが形成された基板上に、ＮＡＮＤフラッシュメモリなどの不揮発性半導体記憶素子が搭載された半導体装置が用いられている。また、半導体装置には、不揮発性半導体記憶素子の他に、揮発性半導体記憶素子や、不揮発性半導体素子および揮発性半導体素子を制御するコントローラが搭載される。 Conventionally, a semiconductor device is used in which a nonvolatile semiconductor memory element such as a NAND flash memory is mounted on a substrate on which a connector is formed. In addition to the nonvolatile semiconductor memory element, the semiconductor device includes a volatile semiconductor memory element, and a controller that controls the nonvolatile semiconductor element and the volatile semiconductor element.

このような半導体装置は、その使用環境や規格などに合わせて、基板の形状や大きさが制約される場合がある。そして、基板の形状や大きさに合わせて不揮発性半導体記憶素子などを配置しつつ、その性能特性の劣化を抑えることが求められている。 In such a semiconductor device, the shape and size of the substrate may be restricted in accordance with the usage environment, standards, and the like. In addition, it is required to suppress deterioration of performance characteristics while arranging a nonvolatile semiconductor memory element or the like in accordance with the shape and size of the substrate.

特開２０１０−７９４４５号公報JP 2010-79445 A

本発明の一つの実施形態は、基板の形状や大きさの制限に合わせて不揮発性半導体素子などを配置しつつ、その性能特性の劣化を抑えることができる半導体メモリ装置を提供することを目的とする。 An object of one embodiment of the present invention is to provide a semiconductor memory device in which a nonvolatile semiconductor element or the like is arranged in accordance with restrictions on the shape and size of a substrate, and deterioration of performance characteristics can be suppressed. To do.

本発明の一つの実施形態によれば、多層配線基板と、揮発性半導体素子と、第１の不揮発性半導体素子と、第２の不揮発性半導体素子と、第３の不揮発性半導体素子と、第４の不揮発性半導体素子と、コントローラと、コネクタと、第１の信号線と、第２の信号線と、第３の信号線と、第４の信号線と、を備える半導体メモリ装置が提供される。揮発性半導体素子と、第１の不揮発性半導体素子と、第２の不揮発性半導体素子とは、多層配線基板の第１の主面に設けられる。第３の不揮発性半導体素子と、第４の不揮発性半導体素子とは、多層配線基板の第１の主面とは反対方向を向いた第２の主面に設けられる。コントローラは、多層配線基板の第１の主面に設けられ、第１から第４の不揮発性半導体素子及び揮発性半導体素子を制御する。コネクタは、多層配線基板の第１の短辺に設けられる。第１の信号線は、コネクタとコントローラとを接続する。第２の信号線は、コントローラと揮発性半導体素子とを接続する。第３の信号線は、コントローラと第１及び第３の不揮発性半導体素子とを接続する。第４の信号線は、コントローラと第２及び第４の不揮発性半導体素子とを接続する。第１の不揮発性半導体素子と、第３の不揮発性半導体素子とは、多層配線基板に対し対称の位置に設けられている。第２の不揮発性半導体素子と、第４の不揮発性半導体素子とは、多層配線基板に対し対称の位置に設けられている。第３の信号線は、第１の共通信号線と、第１の共通信号線から分岐して、第１の不揮発性半導体素子と接続される信号線と、第３の不揮発性半導体素子と接続される信号線とを備える。第４の信号線は、第２の共通信号線と、第２の共通信号線から分岐して、第２の不揮発性半導体素子と接続される信号線と、第４の不揮発性半導体素子と接続される信号線とを備える。多層配線基板は、平面視において、第１の信号線が設けられた第１の領域と、第３または第４の信号線が設けられた領域とが重複しないように構成される。 According to one embodiment of the present invention, a multilayer wiring board, a volatile semiconductor element, a first nonvolatile semiconductor element, a second nonvolatile semiconductor element, a third nonvolatile semiconductor element, There is provided a semiconductor memory device including four nonvolatile semiconductor elements, a controller, a connector, a first signal line, a second signal line, a third signal line, and a fourth signal line. The The volatile semiconductor element, the first nonvolatile semiconductor element, and the second nonvolatile semiconductor element are provided on the first main surface of the multilayer wiring board. The third non-volatile semiconductor element and the fourth non-volatile semiconductor element are provided on the second main surface facing in the direction opposite to the first main surface of the multilayer wiring board. The controller is provided on the first main surface of the multilayer wiring board and controls the first to fourth nonvolatile semiconductor elements and volatile semiconductor elements. The connector is provided on the first short side of the multilayer wiring board. The first signal line connects the connector and the controller. The second signal line connects the controller and the volatile semiconductor element. The third signal line connects the controller and the first and third nonvolatile semiconductor elements. The fourth signal line connects the controller and the second and fourth nonvolatile semiconductor elements. The first nonvolatile semiconductor element and the third nonvolatile semiconductor element are provided at symmetrical positions with respect to the multilayer wiring board. The second nonvolatile semiconductor element and the fourth nonvolatile semiconductor element are provided at symmetrical positions with respect to the multilayer wiring board. The third signal line is connected to the first common signal line, the signal line branched from the first common signal line and connected to the first nonvolatile semiconductor element, and the third nonvolatile semiconductor element. A signal line. The fourth signal line includes a second common signal line, a signal line branched from the second common signal line and connected to the second nonvolatile semiconductor element, and connected to the fourth nonvolatile semiconductor element. A signal line. The multi-layer wiring board is configured such that the first region provided with the first signal line and the region provided with the third or fourth signal line do not overlap in plan view.

図１は、第１の実施の形態にかかる半導体装置の構成例を示すブロック図である。FIG. 1 is a block diagram illustrating a configuration example of the semiconductor device according to the first embodiment. 図２は、半導体装置の概略構成を示す平面図である。FIG. 2 is a plan view showing a schematic configuration of the semiconductor device. 図３は、半導体装置の詳細な構成を示す平面図である。FIG. 3 is a plan view showing a detailed configuration of the semiconductor device. 図４は、抵抗素子の概略構成を示す斜視図である。FIG. 4 is a perspective view showing a schematic configuration of the resistance element. 図５は、基板の表面層（第１層）における回路構成を示す図である。FIG. 5 is a diagram showing a circuit configuration in the surface layer (first layer) of the substrate. 図６は、基板の裏面層（第８層）における回路構成を示す図である。FIG. 6 is a diagram showing a circuit configuration of the back layer (eighth layer) of the substrate. 図７は、ドライブ制御回路とＮＡＮＤメモリとを接続する配線の構成を示す図であって、基板の層構成の概念図である。FIG. 7 is a diagram showing the configuration of the wiring that connects the drive control circuit and the NAND memory, and is a conceptual diagram of the layer configuration of the substrate. 図８は、第１の実施の形態の変形例１にかかる半導体装置の概略構成を示す底面図である。FIG. 8 is a bottom view illustrating a schematic configuration of the semiconductor device according to the first modification of the first embodiment. 図９は、ドライブ制御回路とＮＡＮＤメモリとを接続する配線の構成を示す図であって、基板の層構成の概念図である。FIG. 9 is a diagram showing the configuration of the wiring that connects the drive control circuit and the NAND memory, and is a conceptual diagram of the layer configuration of the substrate. 図１０は、第２の実施の形態にかかる半導体装置の詳細な構成を示す平面図である。FIG. 10 is a plan view showing a detailed configuration of the semiconductor device according to the second embodiment. 図１１は、図１０に示すＡ−Ａ線に沿った矢視断面図である。FIG. 11 is a cross-sectional view taken along line AA shown in FIG. 図１２は、第２の実施の形態の変形例１にかかる半導体装置の概略構成を示す底面図である。FIG. 12 is a bottom view illustrating a schematic configuration of the semiconductor device according to the first modification of the second embodiment. 図１３は、図１２に示すＢ−Ｂ線に沿った矢視断面図である。13 is a cross-sectional view taken along line BB shown in FIG. 図１４は、第３の実施の形態にかかる半導体装置の概略構成を示す平面図である。FIG. 14 is a plan view showing a schematic configuration of the semiconductor device according to the third embodiment. 図１５は、ＮＡＮＤメモリの底面を示す図である。FIG. 15 is a diagram illustrating the bottom surface of the NAND memory. 図１６は、第３の実施の形態の変形例１にかかる半導体装置の概略構成を示す底面図である。FIG. 16 is a bottom view illustrating a schematic configuration of the semiconductor device according to the first modification of the third embodiment. 図１７は、第４の実施の形態にかかる半導体装置の概略構成を示す平面図である。FIG. 17 is a plan view showing a schematic configuration of the semiconductor device according to the fourth embodiment. 図１８は、第４の実施の形態の変形例１にかかる半導体装置の概略構成を示す底面図である。FIG. 18 is a bottom view illustrating a schematic configuration of the semiconductor device according to the first modification of the fourth embodiment.

以下に添付図面を参照して、実施形態にかかる半導体メモリ装置およびシステムを詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。 Exemplary embodiments of a semiconductor memory device and a system will be explained below in detail with reference to the accompanying drawings. Note that the present invention is not limited to these embodiments.

（第１の実施の形態）
図１は、第１の実施の形態にかかる半導体装置の構成例を示すブロック図である。半導体装置１００は、ＳＡＴＡインタフェース（ＡＴＡＩ／Ｆ）２などのメモリ接続インタフェースを介してパーソナルコンピュータあるいはＣＰＵコアなどのホスト装置（以下、ホストと略す）１と接続され、ホスト１の外部メモリとして機能する。ホスト１としては、パーソナルコンピュータのＣＰＵ、スチルカメラ、ビデオカメラなどの撮像装置のＣＰＵなどがあげられる。また、半導体装置１００は、ＲＳ２３２Ｃインタフェース（ＲＳ２３２ＣＩ／Ｆ）などの通信インタフェース３を介して、デバッグ用機器２００との間でデータを送受信することができる。 (First embodiment)
FIG. 1 is a block diagram illustrating a configuration example of the semiconductor device according to the first embodiment. The semiconductor device 100 is connected to a host device (hereinafter abbreviated as a host) 1 such as a personal computer or a CPU core via a memory connection interface such as a SATA interface (ATA I / F) 2 and functions as an external memory of the host 1. To do. Examples of the host 1 include a CPU of a personal computer, a CPU of an imaging apparatus such as a still camera and a video camera. Further, the semiconductor device 100 can transmit and receive data to and from the debugging device 200 via the communication interface 3 such as an RS232C interface (RS232C I / F).

半導体装置１００は、不揮発性半導体記憶素子としてのＮＡＮＤ型フラッシュメモリ（以下、ＮＡＮＤメモリと略す）１０と、コントローラとしてのドライブ制御回路４と、ＮＡＮＤメモリ１０よりも高速記憶動作が可能な揮発性半導体記憶素子であるＤＲＡＭ２０と、電源回路５と、状態表示用のＬＥＤ６と、ドライブ内部の温度を検出する温度センサ７とを備えている。温度センサ７は、例えばＮＡＮＤメモリ１０の温度を直接または間接的に測定する。ドライブ制御回路４は、温度センサ７による測定結果が一定温度以上となった場合に、ＮＡＮＤメモリ１０への情報の書き込みなどを制限して、それ以上の温度上昇を抑制する。 A semiconductor device 100 includes a NAND flash memory (hereinafter abbreviated as “NAND memory”) 10 as a nonvolatile semiconductor memory element, a drive control circuit 4 as a controller, and a volatile semiconductor capable of a higher-speed storage operation than the NAND memory 10. It includes a DRAM 20, which is a storage element, a power supply circuit 5, a status display LED 6, and a temperature sensor 7 for detecting the temperature inside the drive. The temperature sensor 7 measures the temperature of the NAND memory 10 directly or indirectly, for example. The drive control circuit 4 limits the writing of information to the NAND memory 10 when the measurement result by the temperature sensor 7 is equal to or higher than a certain temperature, and suppresses further temperature rise.

電源回路５は、ホスト１側の電源回路から供給される外部直流電源から複数の異なる内部直流電源電圧を生成し、これら内部直流電源電圧を半導体装置１００内の各回路に供給する。また、電源回路５は、外部電源の立ち上がりを検知し、パワーオンリセット信号を生成して、ドライブ制御回路４に供給する。 The power supply circuit 5 generates a plurality of different internal DC power supply voltages from an external DC power supply supplied from a power supply circuit on the host 1 side, and supplies these internal DC power supply voltages to each circuit in the semiconductor device 100. Further, the power supply circuit 5 detects the rise of the external power supply, generates a power-on reset signal, and supplies it to the drive control circuit 4.

図２は、半導体装置１００の概略構成を示す平面図である。図３は、半導体装置１００の詳細な構成を示す平面図である。電源回路５、ＤＲＡＭ２０、ドライブ制御回路４、ＮＡＮＤメモリ１０は、配線パターンが形成された基板８上に搭載される。基板８は、平面視において略長方形形状を呈する。略長方形形状を呈する基板８の一方の短辺側には、ホスト１に接続されて、上述したＳＡＴＡインタフェース２、通信インタフェース３として機能するコネクタ９が設けられている。コネクタ９は、ホスト１から入力された電源を電源回路５に供給する電源入力部として機能する。コネクタ９は、例えばＬＩＦコネクタである。なお、コネクタ９には、基板８の短手方向に沿った中心位置からずれた位置にスリット９ａが形成されており、ホスト１側に設けられた突起（図示せず）などと嵌まり合うようになっている。これにより、半導体装置１００が表裏逆に取り付けられることを防ぐことができる。 FIG. 2 is a plan view showing a schematic configuration of the semiconductor device 100. FIG. 3 is a plan view showing a detailed configuration of the semiconductor device 100. The power supply circuit 5, DRAM 20, drive control circuit 4, and NAND memory 10 are mounted on a substrate 8 on which a wiring pattern is formed. The substrate 8 has a substantially rectangular shape in plan view. A connector 9 that is connected to the host 1 and functions as the above-described SATA interface 2 and communication interface 3 is provided on one short side of the substrate 8 having a substantially rectangular shape. The connector 9 functions as a power input unit that supplies power supplied from the host 1 to the power circuit 5. The connector 9 is, for example, an LIF connector. The connector 9 is formed with a slit 9a at a position shifted from the center position along the short direction of the substrate 8 so as to be fitted with a protrusion (not shown) provided on the host 1 side. It has become. This can prevent the semiconductor device 100 from being attached upside down.

基板８は、合成樹脂を重ねて形成された多層構造になっており、例えば８層構造となっている。なお、基板８の層数は８層に限られない。基板８には、合成樹脂で構成された各層の表面あるいは内層に様々な形状で配線パターンが形成されている。基板８に形成された配線パターンを介して、基板８上に搭載された電源回路５、ＤＲＡＭ２０、ドライブ制御回路４、ＮＡＮＤメモリ１０同士が電気的に接続される。 The substrate 8 has a multilayer structure formed by overlapping synthetic resins, and has, for example, an eight-layer structure. Note that the number of layers of the substrate 8 is not limited to eight. On the substrate 8, wiring patterns are formed in various shapes on the surface or inner layer of each layer made of synthetic resin. The power supply circuit 5, DRAM 20, drive control circuit 4, and NAND memory 10 mounted on the substrate 8 are electrically connected to each other through a wiring pattern formed on the substrate 8.

次に、基板８に対する電源回路５、ＤＲＡＭ２０、ドライブ制御回路４、ＮＡＮＤメモリ１０の配置について説明する。図２や図３に示すように、電源回路５およびＤＲＡＭ２０がコネクタ９の近傍に配置される。そして、電源回路５およびＤＲＡＭ２０の隣にドライブ制御回路４が配置される。そして、ドライブ制御回路４の隣にＮＡＮＤメモリ１０が配置される。すなわち、基板８の長手方向に沿ってコネクタ９側から、ＤＲＡＭ２０、ドライブ制御回路４、ＮＡＮＤメモリ１０の順に並べて配置される。 Next, the arrangement of the power supply circuit 5, DRAM 20, drive control circuit 4, and NAND memory 10 with respect to the substrate 8 will be described. As shown in FIGS. 2 and 3, the power supply circuit 5 and the DRAM 20 are arranged in the vicinity of the connector 9. A drive control circuit 4 is arranged next to the power supply circuit 5 and the DRAM 20. A NAND memory 10 is arranged next to the drive control circuit 4. That is, the DRAM 20, the drive control circuit 4, and the NAND memory 10 are arranged in this order from the connector 9 side along the longitudinal direction of the substrate 8.

なお、複数のＮＡＮＤメモリ１０が基板８上に搭載され、これら複数のＮＡＮＤメモリ１０が基板８の長手方向に沿って並べて配置される。なお、第１の実施の形態では、４つのＮＡＮＤメモリ１０を配置しているが、複数のＮＡＮＤメモリ１０が配置されるのであれば、搭載されるＮＡＮＤメモリ１０の数はこれに限られない。 A plurality of NAND memories 10 are mounted on the substrate 8, and the plurality of NAND memories 10 are arranged side by side along the longitudinal direction of the substrate 8. In the first embodiment, four NAND memories 10 are arranged. However, if a plurality of NAND memories 10 are arranged, the number of mounted NAND memories 10 is not limited to this.

また、４つのＮＡＮＤメモリ１０のうち、２つのＮＡＮＤメモリ１０が基板８の一方の長辺側に寄せて配置され、残りの２つのＮＡＮＤメモリ１０が基板８の他方の長辺側に寄せて配置される。 Of the four NAND memories 10, two NAND memories 10 are arranged close to one long side of the substrate 8, and the remaining two NAND memories 10 are arranged close to the other long side of the substrate 8. Is done.

また、基板８には、抵抗素子１２が搭載される。抵抗素子１２は、ドライブ制御回路４とＮＡＮＤメモリ１０とを接続する配線パターン（配線）の途中に設けられ、ＮＡＮＤメモリ１０へ入出力される信号に対する抵抗として機能する。図４は、抵抗素子１２の概略構成を示す斜視図である。抵抗素子１２は、図４に示すように、電極１２ｃの間に設けられた複数の抵抗皮膜１２ａが、保護膜１２ｂによってまとめて被覆されて構成されている。１つのＮＡＮＤメモリ１０に対して１つの抵抗素子１２が設けられる。そして、それぞれの抵抗素子１２が、その抵抗素子１２に接続されたＮＡＮＤメモリ１０の近傍に配置される。 A resistance element 12 is mounted on the substrate 8. The resistance element 12 is provided in the middle of a wiring pattern (wiring) connecting the drive control circuit 4 and the NAND memory 10, and functions as a resistance to a signal input / output to / from the NAND memory 10. FIG. 4 is a perspective view showing a schematic configuration of the resistance element 12. As shown in FIG. 4, the resistance element 12 is configured by covering a plurality of resistance films 12a provided between the electrodes 12c together with a protective film 12b. One resistance element 12 is provided for one NAND memory 10. Each resistive element 12 is arranged in the vicinity of the NAND memory 10 connected to the resistive element 12.

次に、基板８に形成される配線パターンについて説明する。図３に示すように、電源回路５とドライブ制御回路４との間には、電子部品などがほとんど搭載されていない領域Ｓがある。基板８の領域Ｓには、コネクタ９とドライブ制御回路４とを接続する信号線（ＳＡＴＡ信号線）が配線パターンの一部として形成されている。このように、基板８上には、ドライブ制御回路４を挟んでコネクタ９側にはＳＡＴＡ信号線１４が形成され、その反対側には、ＮＡＮＤメモリ１０が基板８の長手方向に沿って一列に並べて配置される。 Next, the wiring pattern formed on the substrate 8 will be described. As shown in FIG. 3, there is a region S between the power supply circuit 5 and the drive control circuit 4 where almost no electronic components are mounted. A signal line (SATA signal line) for connecting the connector 9 and the drive control circuit 4 is formed in a region S of the substrate 8 as a part of the wiring pattern. In this way, the SATA signal line 14 is formed on the connector 8 side across the drive control circuit 4 on the substrate 8, and the NAND memories 10 are arranged in a row along the longitudinal direction of the substrate 8 on the opposite side. Arranged side by side.

図５は、基板８の表面層（第１層）Ｌ１における回路構成を示す図である。図６は、基板８の裏面層（第８層）Ｌ８における回路構成を示す図である。基板８の表面層Ｌ１の領域Ｓでは、ドライブ制御回路４が配置される位置からコネクタ９の近傍までＳＡＴＡ信号線１４が形成されている。そして、コネクタ９の近傍でビアホール１５によってＳＡＴＡ信号線１４は基板８の裏面層Ｌ８まで貫通し、裏面層Ｌ８に形成されたＳＡＴＡ信号線１４によってコネクタ９に到達する。コネクタ９部分で基板８の裏面層Ｌ８側に電極を形成する必要がある場合には、このようにＳＡＴＡ信号線１４を基板８の裏面層Ｌ８まで貫通させる必要がある。 FIG. 5 is a diagram showing a circuit configuration in the surface layer (first layer) L1 of the substrate 8. As shown in FIG. FIG. 6 is a diagram showing a circuit configuration in the back surface layer (eighth layer) L8 of the substrate 8. As shown in FIG. In the region S of the surface layer L 1 of the substrate 8, the SATA signal line 14 is formed from the position where the drive control circuit 4 is disposed to the vicinity of the connector 9. The SATA signal line 14 penetrates to the back surface layer L8 of the substrate 8 near the connector 9 and reaches the connector 9 by the SATA signal line 14 formed on the back surface layer L8. When it is necessary to form an electrode on the back surface layer L8 side of the substrate 8 at the connector 9 portion, it is necessary to penetrate the SATA signal line 14 to the back surface layer L8 of the substrate 8 in this way.

基板８の裏面層Ｌ８は、ＳＡＴＡ信号線１４を除くほとんどの領域がグランド１８となっている。また、図示は省略するが、基板８の表面層Ｌ１と裏面層Ｌ８との間の内層においては、ＳＡＴＡ信号線１４と重なる部分にはＳＡＴＡ信号線１４以外の配線パターンがほとんど形成されていない。すなわち、基板８において領域Ｓと重なる部分には、ＳＡＴＡ信号線１４以外の配線パターンがほとんど形成されていない。 In the back surface layer L8 of the substrate 8, most of the region except the SATA signal line 14 is a ground 18. Although illustration is omitted, in the inner layer between the front surface layer L1 and the back surface layer L8 of the substrate 8, almost no wiring pattern other than the SATA signal line 14 is formed in a portion overlapping the SATA signal line 14. That is, almost no wiring pattern other than the SATA signal line 14 is formed in the portion of the substrate 8 that overlaps the region S.

また、表面層Ｌ１において、ＳＡＴＡ信号線１４の一部が途切れているが、基板８上の該当部分に搭載された中継素子１６（図３も参照）によって、ＳＡＴＡ信号線１４を通る信号は中継されるため特に問題とならない。また、基板８の表面は、図示しない絶縁性の保護膜で覆われており、表面層Ｌ１に形成された配線パターンの絶縁性は確保されている。 Further, in the surface layer L1, a part of the SATA signal line 14 is interrupted, but the signal passing through the SATA signal line 14 is relayed by the relay element 16 (see also FIG. 3) mounted on the corresponding part on the substrate 8. Is not a problem. The surface of the substrate 8 is covered with an insulating protective film (not shown), and the insulation of the wiring pattern formed on the surface layer L1 is ensured.

図７は、ドライブ制御回路４とＮＡＮＤメモリ１０とを接続する配線の構成を示す図であって、基板８の層構成の概念図である。なお、図７では、図面の簡略化のために基板８の層構造の一部を省略して示している。 FIG. 7 is a diagram showing the configuration of the wiring that connects the drive control circuit 4 and the NAND memory 10, and is a conceptual diagram of the layer configuration of the substrate 8. In FIG. 7, a part of the layer structure of the substrate 8 is omitted for simplification of the drawing.

図７に示すように、ドライブ制御回路４と抵抗素子１２とを接続する配線は、基板８の表面層Ｌ１でドライブ制御回路４に接続されて、ビアホール２１によって基板８の内層に引き込まれる。そして、その配線は基板８の内層を引き回されて再度ビアホール２２によって基板８の表面層Ｌ１に引き出され、抵抗素子１２に接続される。 As shown in FIG. 7, the wiring that connects the drive control circuit 4 and the resistance element 12 is connected to the drive control circuit 4 by the surface layer L <b> 1 of the substrate 8, and is drawn into the inner layer of the substrate 8 by the via hole 21. Then, the wiring is routed through the inner layer of the substrate 8, is again drawn out to the surface layer L 1 of the substrate 8 by the via hole 22, and is connected to the resistance element 12.

また、抵抗素子１２とＮＡＮＤメモリ１０とを接続する配線は、基板８の表面層Ｌ１で抵抗素子１２に接続されて、ビアホール２３によって基板８の内層に引き込まれる。そして、その配線は基板８の内層を引き回されて再度ビアホール２４によって基板８の表面層Ｌ１に引き出され、ＮＡＮＤメモリ１０に接続される。 Further, the wiring connecting the resistance element 12 and the NAND memory 10 is connected to the resistance element 12 by the surface layer L 1 of the substrate 8 and is drawn into the inner layer of the substrate 8 by the via hole 23. Then, the wiring is routed through the inner layer of the substrate 8 and is again drawn out to the surface layer L 1 of the substrate 8 by the via hole 24 and connected to the NAND memory 10.

上述したように、ＮＡＮＤメモリ１０の近傍に抵抗素子１２が配置されるため、ドライブ制御回路４と抵抗素子１２とを接続する配線よりも、抵抗素子１２とＮＡＮＤメモリ１０とを接続する配線のほうが短くなる。 As described above, since the resistance element 12 is disposed in the vicinity of the NAND memory 10, the wiring that connects the resistance element 12 and the NAND memory 10 is more than the wiring that connects the drive control circuit 4 and the resistance element 12. Shorter.

ここで、半導体装置１００にはＮＡＮＤメモリ１０が複数設けられているので、抵抗素子１２とＮＡＮＤメモリ１０とを接続する配線も基板８に複数形成される。ＮＡＮＤメモリ１０の近傍に抵抗素子１２が配置されるため、抵抗素子１２とＮＡＮＤメモリ１０とを接続する複数の配線同士の長さのばらつきが抑えられる。 Here, since a plurality of NAND memories 10 are provided in the semiconductor device 100, a plurality of wirings for connecting the resistance element 12 and the NAND memory 10 are also formed on the substrate 8. Since the resistance element 12 is disposed in the vicinity of the NAND memory 10, variations in length among a plurality of wirings connecting the resistance element 12 and the NAND memory 10 can be suppressed.

以上説明したように、電源回路５、ドライブ制御回路４、ＤＲＡＭ２０、ＮＡＮＤメモリ１０、ＳＡＴＡ信号線１４を配置することで、平面視において略長方形形状を呈する基板８上に、これらの各要素を適切に配置することができる。 As described above, by disposing the power supply circuit 5, the drive control circuit 4, the DRAM 20, the NAND memory 10, and the SATA signal line 14, each of these elements is appropriately arranged on the substrate 8 that has a substantially rectangular shape in plan view. Can be arranged.

また、電源回路５がコネクタ９の近傍、かつＳＡＴＡ信号線１４を避けた位置に配置されることで、電源回路５から発生するノイズを他の要素やＳＡＴＡ信号線１４が拾いにくくなり、半導体装置１００の動作の安定性の向上を図ることができる。 Further, since the power supply circuit 5 is disposed in the vicinity of the connector 9 and away from the SATA signal line 14, it becomes difficult for other elements and the SATA signal line 14 to pick up noise generated from the power supply circuit 5, and the semiconductor device The stability of the operation of 100 can be improved.

また、ＤＲＡＭ２０がＳＡＴＡ信号線１４を避けた位置に配置されることで、ＤＲＡＭ２０から発生するノイズをＳＡＴＡ信号線１４が拾いにくくなり、半導体装置１００の動作の安定性の向上を図ることができる。 Further, since the DRAM 20 is arranged at a position avoiding the SATA signal line 14, it becomes difficult for the SATA signal line 14 to pick up noise generated from the DRAM 20, and the operation stability of the semiconductor device 100 can be improved.

また、一般的にＤＲＡＭ２０はドライブ制御回路４の近傍に配置するのが好ましい。第１の実施の形態では、ＤＲＡＭ２０をドライブ制御回路４の近傍に配置しているので、半導体装置１００の性能特性の劣化を抑えることができる。 In general, the DRAM 20 is preferably arranged in the vicinity of the drive control circuit 4. In the first embodiment, since the DRAM 20 is arranged in the vicinity of the drive control circuit 4, it is possible to suppress deterioration in performance characteristics of the semiconductor device 100.

また、４つのＮＡＮＤメモリ１０のうち、２つのＮＡＮＤメモリ１０が基板８の一方の長辺側に寄せて配置され、残りの２つのＮＡＮＤメモリ１０が基板８の他方の長辺側に寄せて配置される。このように構成することで、配線パターンが基板８の一方に偏るのを抑えることができ、バランスよく配線パターンを形成することができる。 Of the four NAND memories 10, two NAND memories 10 are arranged close to one long side of the substrate 8, and the remaining two NAND memories 10 are arranged close to the other long side of the substrate 8. Is done. With this configuration, the wiring pattern can be prevented from being biased to one side of the substrate 8, and the wiring pattern can be formed in a well-balanced manner.

また、ＮＡＮＤメモリ１０の近傍に抵抗素子１２が配置されるため、抵抗素子１２とＮＡＮＤメモリ１０とを接続する配線同士の長さのばらつきが抑えられるため、半導体装置１００の性能特性の劣化を抑えることができる。 In addition, since the resistive element 12 is disposed in the vicinity of the NAND memory 10, variations in the lengths of the wirings connecting the resistive element 12 and the NAND memory 10 can be suppressed, so that deterioration in performance characteristics of the semiconductor device 100 can be suppressed. be able to.

また、基板８の裏面層Ｌ８において、ＳＡＴＡ信号線１４を除くほとんどの領域がグランド１８となっているので、例えば、半導体装置１００をホスト１に取り付けた状態でホスト１側の機器が半導体装置１００の裏面層側に存在する場合、その装置からのノイズの影響が、半導体装置１００の配線パターンや、ＮＡＮＤメモリ１０などの各要素に及ぶのを抑えることができる。同様に、半導体装置１００の配線パターンや各要素からのノイズの影響を、ホスト１側の装置が拾いにくくなる。 In addition, in the back surface layer L8 of the substrate 8, most of the region except the SATA signal line 14 is the ground 18. Therefore, for example, when the semiconductor device 100 is attached to the host 1, the device on the host 1 side is the semiconductor device 100. In this case, it is possible to suppress the influence of noise from the device from affecting the wiring pattern of the semiconductor device 100 and each element such as the NAND memory 10. Similarly, it becomes difficult for the device on the host 1 side to pick up the influence of noise from the wiring pattern and each element of the semiconductor device 100.

また、本実施の形態のように、コネクタ９部分で基板８の裏面層側に電極を形成する必要がある場合に、コネクタ９の近傍でＳＡＴＡ信号線１４を基板８の裏面層Ｌ８まで貫通させることで、裏面層Ｌ８に形成されるＳＡＴＡ信号線１４をより短くすることができる。これにより、ホスト１側の機器が半導体装置１００の裏面層側に存在する場合、その装置からのノイズをＳＡＴＡ信号線１４が拾いにくくなる。 Further, when it is necessary to form an electrode on the back layer side of the substrate 8 at the connector 9 portion as in the present embodiment, the SATA signal line 14 is penetrated to the back layer L8 of the substrate 8 in the vicinity of the connector 9. Thus, the SATA signal line 14 formed on the back surface layer L8 can be made shorter. Thereby, when the device on the host 1 side exists on the back layer side of the semiconductor device 100, it becomes difficult for the SATA signal line 14 to pick up noise from the device.

また、基板８において領域Ｓと重なる部分には、ＳＡＴＡ信号線１４以外の配線パターンがほとんど形成されていないため、ＳＡＴＡ信号線１４に対するインピーダンスの管理を容易にすることができる。 Further, since almost no wiring pattern other than the SATA signal line 14 is formed in the portion of the substrate 8 that overlaps the region S, the impedance management for the SATA signal line 14 can be facilitated.

なお、本実施の形態では、８層構造の基板８を例示したが、これに限られず、異なる層数の基板８であっても構わない。 In the present embodiment, the substrate 8 having the eight-layer structure is illustrated, but the present invention is not limited to this, and the substrate 8 having a different number of layers may be used.

図８は、第１の実施の形態の変形例１にかかる半導体装置１００の概略構成を示す底面図である。図９は、ドライブ制御回路４とＮＡＮＤメモリ１０とを接続する配線の構成を示す図であって、基板８の層構成の概念図である。なお、図９では、図面の簡略化のために基板８の層構造の一部を省略して示している。 FIG. 8 is a bottom view showing a schematic configuration of the semiconductor device 100 according to Modification 1 of the first embodiment. FIG. 9 is a diagram showing the configuration of the wiring that connects the drive control circuit 4 and the NAND memory 10, and is a conceptual diagram of the layer configuration of the substrate 8. In FIG. 9, a part of the layer structure of the substrate 8 is omitted to simplify the drawing.

本変形例１では、基板８の裏面層側に対してもＮＡＮＤメモリ１０が搭載され、半導体装置１００は８つのＮＡＮＤメモリ１０を備える。基板８の裏面層側に搭載されるＮＡＮＤメモリ１０は、基板８の表面層側に搭載されたＮＡＮＤメモリ１０と対称となる位置に配置される。 In the first modification, the NAND memory 10 is also mounted on the back layer side of the substrate 8, and the semiconductor device 100 includes eight NAND memories 10. The NAND memory 10 mounted on the back layer side of the substrate 8 is disposed at a position symmetrical to the NAND memory 10 mounted on the surface layer side of the substrate 8.

なお、抵抗素子１２は、基板８の裏面層側には搭載されず、表面層側にのみ搭載される。そのため、抵抗素子１２とＮＡＮＤメモリ１０とを接続する配線は、基板８の内層を引き回されてビアホール２４によって分岐され、基板８の表面層Ｌ１だけでなく裏面層Ｌ８にも引き出される。そして、表面層Ｌ１に引き出された配線には表面層側に設けられたＮＡＮＤメモリ１０が接続され、裏面層Ｌ８に引き出された配線には裏面層側に設けられたＮＡＮＤメモリ１０が接続される。すなわち、１つの抵抗素子１２に対して２つのＮＡＮＤメモリ１０が接続されることとなる。 The resistance element 12 is not mounted on the back surface layer side of the substrate 8 but only on the front surface layer side. Therefore, the wiring connecting the resistance element 12 and the NAND memory 10 is routed through the inner layer of the substrate 8 and branched by the via hole 24, and is drawn out not only to the surface layer L 1 of the substrate 8 but also to the back surface layer L 8. Then, the NAND memory 10 provided on the surface layer side is connected to the wiring drawn out to the surface layer L1, and the NAND memory 10 provided on the back surface layer side is connected to the wiring drawn out to the back surface layer L8. . That is, two NAND memories 10 are connected to one resistance element 12.

このように、基板８の両面にＮＡＮＤメモリ１０を搭載することで、半導体装置１００の記憶容量をより大きくすることが可能となる。また、抵抗素子１２に対して、途中で配線を分岐することで複数（本変形例では２つ）のＮＡＮＤメモリ１０を接続することができ、ドライブ制御回路４の有するチャンネル数以上のＮＡＮＤメモリ１０を半導体装置１００に備えることが可能となる。本変形例では、ドライブ制御回路４が４つのチャンネルを有しているが、それに対して８つのＮＡＮＤメモリ１０を設けることが可能となっている。なお、１つの配線に対して接続された２つのＮＡＮＤメモリ１０のうち、いずれのＮＡＮＤメモリ１０が動作するかは、ＮＡＮＤメモリ１０のＣＥ（チップイネーブル）がアクティブになっているか否かによってＮＡＮＤメモリ１０自身が判断する。 As described above, by mounting the NAND memory 10 on both surfaces of the substrate 8, the storage capacity of the semiconductor device 100 can be further increased. Further, a plurality of (in this modification, two) NAND memories 10 can be connected to the resistance element 12 by branching the wiring on the way, and the NAND memories 10 having more channels than the drive control circuit 4 have. Can be provided in the semiconductor device 100. In this modification, the drive control circuit 4 has four channels, but eight NAND memories 10 can be provided for the four channels. Of the two NAND memories 10 connected to one wiring, which NAND memory 10 operates depends on whether CE (chip enable) of the NAND memory 10 is active or not. 10 Judgment itself.

（第２の実施の形態）
図１０は、第２の実施の形態にかかる半導体装置の詳細な構成を示す平面図である。図１１は、図１０に示すＡ−Ａ線に沿った矢視断面図である。なお、上記実施の形態と同様の構成については、同様の符号を付して詳細な説明を省略する。 (Second Embodiment)
FIG. 10 is a plan view showing a detailed configuration of the semiconductor device according to the second embodiment. FIG. 11 is a cross-sectional view taken along line AA shown in FIG. In addition, about the structure similar to the said embodiment, the same code | symbol is attached | subjected and detailed description is abbreviate | omitted.

第２の実施の形態では、半導体装置１０２が備える４つのＮＡＮＤメモリ１０のすべてが、基板８の一方の長辺、より具体的には電源回路５が設けられている側の長辺側に寄せて並列配置されている。そして、すべてのＮＡＮＤメモリ１０を一方の長辺側に寄せることで他方の長辺側に空いたスペースに、抵抗素子１２がまとめて配置される。 In the second embodiment, all of the four NAND memories 10 included in the semiconductor device 102 are brought closer to one long side of the substrate 8, more specifically, to the long side on the side where the power supply circuit 5 is provided. Are arranged in parallel. Then, by bringing all the NAND memories 10 toward one long side, the resistance elements 12 are collectively arranged in a space vacated on the other long side.

一般的に、ＮＡＮＤメモリ１０は、基板８上に搭載される他の要素よりも高く構成される場合が多い。そのため、基板８の他方の長辺に沿った領域Ｔのうち抵抗素子１２がまとめて配置される部分では、図１１に示すように、ＮＡＮＤメモリ１０が配置される領域Ｕよりも半導体装置１０２の高さを低く抑えることができる。 In general, the NAND memory 10 is often configured higher than other elements mounted on the substrate 8. Therefore, in the region T where the resistive elements 12 are collectively arranged in the region T along the other long side of the substrate 8, as shown in FIG. 11, the semiconductor device 102 is located more than the region U where the NAND memory 10 is arranged. The height can be kept low.

したがって、半導体装置１０２の一部の領域を、規格などの要求によって他の領域よりも低くしなければならない場合には、その領域を避けるようにＮＡＮＤメモリ１０を配置することで、その要求を満足する半導体装置１０２を得ることができる場合がある。本実施の形態では、基板８の他方の長辺に沿った領域を他の領域よりも低くしなければならない場合を例に挙げている。なお、ＤＲＡＭ２０や温度センサ７も領域Ｔに設けられている。しかしながら、ＤＲＡＭ２０や温度センサ７もＮＡＮＤメモリ１０より低く構成される場合が多いため、領域Ｔ全体で、領域Ｕよりも半導体装置１０２の高さを低く抑えることができる。 Therefore, when a part of the region of the semiconductor device 102 must be made lower than the other region due to a requirement such as a standard, the NAND memory 10 is disposed so as to avoid the region, thereby satisfying the requirement. In some cases, the semiconductor device 102 can be obtained. In the present embodiment, the case where the region along the other long side of the substrate 8 must be lower than the other regions is taken as an example. The DRAM 20 and the temperature sensor 7 are also provided in the region T. However, since the DRAM 20 and the temperature sensor 7 are often configured lower than the NAND memory 10, the height of the semiconductor device 102 can be suppressed lower than the region U in the entire region T.

図１２は、第２の実施の形態の変形例１にかかる半導体装置１０２の概略構成を示す底面図である。図１３は、図１２に示すＢ−Ｂ線に沿った矢視断面図である。本変形例１では、第１の実施の形態の変形例１と同様に、基板８の裏面層側であって、表面層側に配置されたＮＡＮＤメモリ１０と対称な位置にもＮＡＮＤメモリ１０を設けている。これにより、半導体装置１０２の記憶容量をより大きくすることが可能となる。 FIG. 12 is a bottom view illustrating a schematic configuration of the semiconductor device 102 according to the first modification of the second embodiment. 13 is a cross-sectional view taken along line BB shown in FIG. In the first modification, as in the first modification of the first embodiment, the NAND memory 10 is disposed on the back layer side of the substrate 8 and at a position symmetrical to the NAND memory 10 disposed on the front surface layer side. Provided. As a result, the storage capacity of the semiconductor device 102 can be further increased.

また、基板８の表面層側に配置されたＮＡＮＤメモリ１０と対称な位置にＮＡＮＤメモリ１０を設けることで、基板８の裏面層側でも一方の長辺側にＮＡＮＤメモリ１０が寄せて配置されるので、領域Ｔにおいて半導体装置１０２の高さを低く抑えることができる。 Further, by providing the NAND memory 10 at a position symmetrical to the NAND memory 10 arranged on the surface layer side of the substrate 8, the NAND memory 10 is arranged close to one long side also on the back surface layer side of the substrate 8. Therefore, the height of the semiconductor device 102 in the region T can be suppressed low.

また、抵抗素子１２を基板８の表面層側のみに設けることや、１つの抵抗素子１２に２つのＮＡＮＤメモリ１０を接続する構成や効果は、第１の実施の形態の変形例１で説明したものと同様である。 Further, the configuration and effect of providing the resistance element 12 only on the surface layer side of the substrate 8 and connecting the two NAND memories 10 to one resistance element 12 have been described in the first modification of the first embodiment. It is the same as that.

（第３の実施の形態）
図１４は、第３の実施の形態にかかる半導体装置の概略構成を示す平面図である。なお、上記実施の形態と同様の構成については、同様の符号を付して詳細な説明を省略する。本実施の形態では、ドライブ制御回路４に対してコネクタ９側に２つのＮＡＮＤメモリ１０が配置され、その反対側にさらに２つのＮＡＮＤメモリ１０が配置される。すなわち、基板８の長手方向に沿って、ドライブ制御回路４を挟むように複数のＮＡＮＤメモリ１０が配置されている。 (Third embodiment)
FIG. 14 is a plan view showing a schematic configuration of the semiconductor device according to the third embodiment. In addition, about the structure similar to the said embodiment, the same code | symbol is attached | subjected and detailed description is abbreviate | omitted. In the present embodiment, two NAND memories 10 are arranged on the connector 9 side with respect to the drive control circuit 4, and two more NAND memories 10 are arranged on the opposite side. That is, a plurality of NAND memories 10 are arranged along the longitudinal direction of the substrate 8 so as to sandwich the drive control circuit 4.

このようにＮＡＮＤメモリ１０を分けて配置することで、４つのＮＡＮＤメモリ１０をドライブ制御回路４の一方側に並列配置するよりも、ＮＡＮＤメモリ１０とドライブ制御回路４とを接続する配線の配線長のばらつきを抑えることができる。例えば、本実施の形態では、ＮＡＮＤメモリ１０とドライブ制御回路４とを接続する配線のうち、一番短い配線と一番長い配線との比率は２倍程度に抑えることができる。一方、同じく４つのＮＡＮＤメモリ１０をドライブ制御回路４の一方側に並列配置した場合には、一番短い配線と一番長い配線との比率は４倍程度となってしまう。 By arranging the NAND memories 10 in this way, the wiring length of the wiring connecting the NAND memory 10 and the drive control circuit 4 is larger than arranging the four NAND memories 10 on one side of the drive control circuit 4 in parallel. The variation of can be suppressed. For example, in the present embodiment, the ratio of the shortest wiring to the longest wiring among the wirings connecting the NAND memory 10 and the drive control circuit 4 can be suppressed to about twice. On the other hand, when four NAND memories 10 are arranged in parallel on one side of the drive control circuit 4, the ratio of the shortest wiring to the longest wiring is about four times.

このように、本実施の形態では配線長のばらつきを抑えることで、ＮＡＮＤメモリ１０に対する最適なドライバー設定の差を小さくすることができる。そのため、データのエラー発生を抑えて、半導体装置１０３の動作の安定化を図ることができる。 As described above, in the present embodiment, the difference in the optimal driver setting for the NAND memory 10 can be reduced by suppressing the variation in the wiring length. Therefore, the occurrence of data errors can be suppressed and the operation of the semiconductor device 103 can be stabilized.

ドライブ制御回路４に対してコネクタ９側に設けられるＮＡＮＤメモリ１０は、ＳＡＴＡ信号線１４の上方に設けられることとなる。本実施の形態では、ＮＡＮＤメモリ１０に、ＢＧＡ（ＢａｌｌＧｒｉｄＡｒｒａｙ）タイプのものが用いられているため、表面層Ｌ１にＳＡＴＡ信号線１４を形成する場合には、ＮＡＮＤメモリ１０に形成されたボール状電極（バンプ）を避ける必要がある。 The NAND memory 10 provided on the connector 9 side with respect to the drive control circuit 4 is provided above the SATA signal line 14. In this embodiment, since the NAND memory 10 is of the BGA (Ball Grid Array) type, when the SATA signal line 14 is formed in the surface layer L1, the ball formed in the NAND memory 10 is used. It is necessary to avoid the electrode (bump).

しかしながら、図１５に示すように、ＮＡＮＤメモリ１０の底面には多くのボール状電極２５が設けられているため、ボール状電極２５を避けてＳＡＴＡ信号線１４を形成することは難しい。そこで、本実施の形態では、コネクタ９とドライブ制御回路４とを接続するＳＡＴＡ信号線１４は、基板８の内層に形成されている。 However, as shown in FIG. 15, since many ball-shaped electrodes 25 are provided on the bottom surface of the NAND memory 10, it is difficult to avoid the ball-shaped electrodes 25 and form the SATA signal line 14. Therefore, in the present embodiment, the SATA signal line 14 that connects the connector 9 and the drive control circuit 4 is formed in the inner layer of the substrate 8.

また、基板８の一方の長辺側にＮＡＮＤメモリ１０が寄せて配置されるので、他方の長辺に沿った領域において半導体装置１０３の高さを低く抑えることができる。また、抵抗素子１２をＮＡＮＤメモリ１０の近傍に配置することで半導体装置１０３の性能特性の劣化を抑えることができる。なお、半導体装置１０３が備えるＮＡＮＤメモリ１０の数は４つに限られず、複数であればそれ以上であっても構わない。 Further, since the NAND memory 10 is arranged close to one long side of the substrate 8, the height of the semiconductor device 103 can be kept low in a region along the other long side. Further, by disposing the resistance element 12 in the vicinity of the NAND memory 10, it is possible to suppress the deterioration of the performance characteristics of the semiconductor device 103. Note that the number of NAND memories 10 included in the semiconductor device 103 is not limited to four, and may be more than that as long as it is plural.

図１６は、第３の実施の形態の変形例１にかかる半導体装置の概略構成を示す底面図である。本変形例１では、第１の実施の形態の変形例１と同様に、基板８の裏面層側であって、表面層側に配置されたＮＡＮＤメモリ１０と対称な位置にもＮＡＮＤメモリ１０を設けている。これにより、半導体装置１０３の記憶容量をより大きくすることが可能となる。 FIG. 16 is a bottom view illustrating a schematic configuration of the semiconductor device according to the first modification of the third embodiment. In the first modification, as in the first modification of the first embodiment, the NAND memory 10 is disposed on the back layer side of the substrate 8 and at a position symmetrical to the NAND memory 10 disposed on the front surface layer side. Provided. Thereby, the storage capacity of the semiconductor device 103 can be further increased.

また、基板８の表面層側に配置されたＮＡＮＤメモリ１０と対称な位置にＮＡＮＤメモリ１０を設けることで、基板８の裏面層側でも一方の長辺側にＮＡＮＤメモリ１０が寄せて配置されるので、他方の長辺に沿った領域において半導体装置１０３の高さを低く抑えることができる。 Further, by providing the NAND memory 10 at a position symmetrical to the NAND memory 10 arranged on the surface layer side of the substrate 8, the NAND memory 10 is arranged close to one long side also on the back surface layer side of the substrate 8. Therefore, the height of the semiconductor device 103 can be kept low in the region along the other long side.

（第４の実施の形態）
図１７は、第４の実施の形態にかかる半導体装置の概略構成を示す平面図である。なお、上記実施の形態と同様の構成については、同様の符号を付して詳細な説明を省略する。本実施の形態では、ドライブ制御回路４に対してコネクタ９側に１つのＮＡＮＤメモリ１０が配置され、その反対側にさらに１つのＮＡＮＤメモリ１０が配置される。すなわち、半導体装置１０４は２つのＮＡＮＤメモリ１０を備える。 (Fourth embodiment)
FIG. 17 is a plan view showing a schematic configuration of the semiconductor device according to the fourth embodiment. In addition, about the structure similar to the said embodiment, the same code | symbol is attached | subjected and detailed description is abbreviate | omitted. In the present embodiment, one NAND memory 10 is arranged on the connector 9 side with respect to the drive control circuit 4, and one NAND memory 10 is further arranged on the opposite side. That is, the semiconductor device 104 includes two NAND memories 10.

本実施の形態のように、ドライブ制御回路４を挟むように２つのＮＡＮＤメモリ１０を配置した場合には、ドライブ制御回路４とＮＡＮＤメモリ１０とを接続する複数の配線の長さを略等しくすることができる。一方、同じく２つのＮＡＮＤメモリ１０をドライブ制御回路４の一方側に並列配置した場合には、一番短い配線と一番長い配線との比率は２倍程度となってしまう。 When the two NAND memories 10 are arranged so as to sandwich the drive control circuit 4 as in the present embodiment, the lengths of a plurality of wirings connecting the drive control circuit 4 and the NAND memory 10 are made substantially equal. be able to. On the other hand, when two NAND memories 10 are arranged in parallel on one side of the drive control circuit 4, the ratio between the shortest wiring and the longest wiring is about twice.

このように、本実施の形態では複数の配線の配線長を略等しくすることで、ＮＡＮＤメモリ１０に対する最適なドライバー設定も略等しくすることができる。そのため、データのエラー発生を抑えて、半導体装置１０４の動作の安定化を図ることができる。 Thus, in this embodiment, the optimal driver setting for the NAND memory 10 can be made substantially equal by making the wiring lengths of the plurality of wirings substantially equal. Therefore, the occurrence of data errors can be suppressed and the operation of the semiconductor device 104 can be stabilized.

なお、ＳＡＴＡ信号線１４は、第３の実施の形態と同様に、基板８の内層に形成されている。また、基板８の一方の長辺側にＮＡＮＤメモリ１０が寄せて配置されるので、他方の長辺に沿った領域において半導体装置１０４の高さを低く抑えることができる。また、抵抗素子１２をＮＡＮＤメモリ１０の近傍に配置することで半導体装置１０４の性能特性の劣化を抑えることができる。 The SATA signal line 14 is formed in the inner layer of the substrate 8 as in the third embodiment. Further, since the NAND memory 10 is arranged close to one long side of the substrate 8, the height of the semiconductor device 104 can be kept low in a region along the other long side. Further, by disposing the resistance element 12 in the vicinity of the NAND memory 10, it is possible to suppress the deterioration of the performance characteristics of the semiconductor device 104.

図１８は、第４の実施の形態の変形例１にかかる半導体装置の概略構成を示す底面図である。本変形例１では、第１の実施の形態の変形例１と同様に、基板８の裏面層側であって、表面層側に配置されたＮＡＮＤメモリ１０と対称な位置にもＮＡＮＤメモリ１０を設けている。これにより、半導体装置１０４の記憶容量をより大きくすることが可能となる。 FIG. 18 is a bottom view illustrating a schematic configuration of the semiconductor device according to the first modification of the fourth embodiment. In the first modification, as in the first modification of the first embodiment, the NAND memory 10 is disposed on the back layer side of the substrate 8 and at a position symmetrical to the NAND memory 10 disposed on the front surface layer side. Provided. Thereby, the storage capacity of the semiconductor device 104 can be further increased.

また、基板８の表面層側に配置されたＮＡＮＤメモリ１０と対称な位置にＮＡＮＤメモリ１０を設けることで、基板８の裏面層側でも一方の長辺側にＮＡＮＤメモリ１０が寄せて配置されるので、他方の長辺に沿った領域において半導体装置１０４の高さを低く抑えることができる。 Further, by providing the NAND memory 10 at a position symmetrical to the NAND memory 10 arranged on the surface layer side of the substrate 8, the NAND memory 10 is arranged close to one long side also on the back surface layer side of the substrate 8. Therefore, the height of the semiconductor device 104 can be kept low in the region along the other long side.

１ホスト、２ＳＡＴＡインタフェース（ＡＴＡ／ＩＦ）、３通信インタフェース、４ドライブ制御回路（コントローラ）、５電源回路、７温度センサ、８基板、９コネクタ、９ａスリット、１０ＮＡＮＤメモリ（ＮＡＮＤ型フラッシュメモリ，不揮発性半導体記憶素子）、１２抵抗素子、１２ａ抵抗皮膜、１２ｂ保護膜、１２ｃ電極、１４ＳＡＴＡ信号線（信号線）、１５ビアホール、１８グランド、２０ＤＲＡＭ（揮発性半導体記憶素子）、２１，２２，２３，２４ビアホール、２５ボール状電極、１００，１０２，１０３，１０４半導体装置、２００デバッグ用機器、Ｓ，Ｔ，Ｕ領域。 1 host, 2 SATA interface (ATA / IF), 3 communication interface, 4 drive control circuit (controller), 5 power supply circuit, 7 temperature sensor, 8 substrate, 9 connector, 9a slit, 10 NAND memory (NAND flash memory, Nonvolatile semiconductor memory element), 12 resistance element, 12a resistance film, 12b protective film, 12c electrode, 14 SATA signal line (signal line), 15 via hole, 18 ground, 20 DRAM (volatile semiconductor memory element), 21, 22 , 23, 24 Via hole, 25 Ball electrode, 100, 102, 103, 104 Semiconductor device, 200 Debugging equipment, S, T, U region.

Claims

A multilayer wiring board;
A volatile semiconductor element provided on the first main surface of the multilayer wiring board;
A first nonvolatile semiconductor element provided on the first main surface of the multilayer wiring board;
A second nonvolatile semiconductor element provided on the first main surface of the multilayer wiring board;
A third non-volatile semiconductor element provided on a second main surface of the multilayer wiring board facing away from the first main surface;
A fourth nonvolatile semiconductor element provided on the second main surface of the multilayer wiring board;
A controller for controlling the four nonvolatile semiconductor elements and the volatile semiconductor elements provided on the first main surface of the multilayer wiring board;
A connector provided on a first short side of the multilayer wiring board;
A first signal line connecting the connector and the controller;
A second signal line connecting the controller and the volatile semiconductor element;
A third signal line connecting the controller and the first and third nonvolatile semiconductor elements;
A fourth signal line connecting the controller and the second and fourth nonvolatile semiconductor elements;
A semiconductor memory device comprising:
The first nonvolatile semiconductor element and the third nonvolatile semiconductor element are provided at symmetrical positions with respect to the multilayer wiring board,
The second nonvolatile semiconductor element and the fourth nonvolatile semiconductor element are provided at symmetrical positions with respect to the multilayer wiring board,
The third signal line includes a first common signal line, a signal line branched from the first common signal line and connected to the first nonvolatile semiconductor element, and the third nonvolatile line. A signal line connected to the semiconductor element,
The fourth signal line includes a second common signal line, a signal line branched from the second common signal line and connected to the second nonvolatile semiconductor element, and the fourth nonvolatile line. A signal line connected to the semiconductor element,
The multilayer wiring board is a semiconductor configured such that the first region provided with the first signal line and the region provided with the third or fourth signal line do not overlap in a plan view. Memory device.

2. The semiconductor memory device according to claim 1, wherein the multilayer wiring board is configured such that the first region and the region provided with the second signal line do not overlap in a plan view.

The first and third nonvolatile semiconductor elements connected to the third signal line are configured to select which nonvolatile semiconductor element operates based on whether or not chip enable is active. 3. The semiconductor memory device according to claim 1, wherein the semiconductor memory device is provided.

A first resistor provided in the middle of the first common signal line and functioning as a resistance to a signal between the controller and the first or third nonvolatile semiconductor element; and the second common signal line. And a second resistor that functions as a resistor for a signal between the controller and the second or fourth nonvolatile semiconductor element. 5. The semiconductor memory device described in 1.

The first common signal line and the first resistor are connected by a layer formed on the first main surface of the multilayer wiring board, and the second common signal line and the second resistor are connected to the multilayer wiring board. The semiconductor memory device according to claim 4, wherein the semiconductor memory devices are connected by a layer formed on the first main surface.

A power circuit provided on the first main surface;
The power supply circuit is configured to generate an internal voltage based on power supplied from the outside via the connector and supply the generated internal voltage to the first to fourth nonvolatile semiconductor elements. The semiconductor memory device according to claim 1.

The semiconductor memory device according to claim 6, wherein the connector is connectable to a host, and supplies power supplied from the host to the power supply circuit.

8. The semiconductor memory according to claim 1, wherein the first to second nonvolatile semiconductor elements are provided on a side opposite to the connector when viewed from the position of the controller in a plan view. apparatus.

9. The semiconductor memory device according to claim 1, wherein the volatile semiconductor element is provided on the same side as the connector when viewed from a position of the controller in a plan view.

A fifth nonvolatile semiconductor element and a sixth nonvolatile semiconductor element provided on the first main surface;
Along the first long side of the multilayer wiring board, the controller, the first nonvolatile semiconductor element, the second nonvolatile semiconductor element, the fifth nonvolatile semiconductor element, and the sixth nonvolatile semiconductor element The semiconductor memory device according to claim 1, which is arranged in the order of semiconductor elements.

The semiconductor memory device according to claim 1, wherein the connector further includes an electrode provided on the second main surface side.

The multilayer wiring board is provided between a first layer formed on the first main surface, a second layer formed on the second main surface, and the first layer and the second layer. A plurality of third layers formed, and
The first signal line is connected to the controller and passes through the first layer, the signal line that passes through the plurality of third layers and reaches the second layer, and the second layer. The semiconductor memory device according to claim 11, further comprising: a signal line connected to the electrode.

Each of the first to second nonvolatile semiconductor elements has a first surface facing the first main surface, and each of the first to second nonvolatile semiconductor elements is formed on the first surface. The semiconductor memory device according to claim 1, further comprising a ball-shaped electrode.

The semiconductor memory device according to claim 1, wherein the nonvolatile semiconductor element is a NAND flash memory.

A system comprising a semiconductor memory device comprising a connector, and a host connected to the connector,
The semiconductor memory device includes:
A multilayer wiring board;
A volatile semiconductor element provided on the first main surface of the multilayer wiring board;
A first nonvolatile semiconductor element provided on the first main surface of the multilayer wiring board;
A second nonvolatile semiconductor element provided on the first main surface of the multilayer wiring board;
A third non-volatile semiconductor element provided on a second main surface of the multilayer wiring board facing away from the first main surface;
A fourth nonvolatile semiconductor element provided on the second main surface of the multilayer wiring board;
A controller provided on the first main surface of the multilayer wiring board for controlling the four nonvolatile semiconductor elements and the volatile semiconductor elements;
A connector provided on a first short side of the multilayer wiring board;
A first signal line connecting the connector and the controller;
A second signal line connecting the controller and the volatile semiconductor element;
A third signal line connecting the controller and the first and third nonvolatile semiconductor elements;
A fourth signal line connecting the controller and the second and fourth nonvolatile semiconductor elements;
The first nonvolatile semiconductor element and the third nonvolatile semiconductor element are provided at symmetrical positions with respect to the multilayer wiring board,
The second nonvolatile semiconductor element and the fourth nonvolatile semiconductor element are provided at symmetrical positions with respect to the multilayer wiring board,
The third signal line includes a first common signal line, a signal line branched from the first common signal line and connected to the first nonvolatile semiconductor element, and the third nonvolatile line. A signal line connected to the semiconductor element,
The fourth signal line includes a second common signal line, a signal line branched from the second common signal line and connected to the second nonvolatile semiconductor element, and the fourth nonvolatile line. A signal line connected to the semiconductor element,
The multilayer wiring board is configured such that, in a plan view, a first area where the first signal line is provided and an area where the third or fourth signal line is not overlapped .

The semiconductor memory device includes a power circuit provided on the first main surface, the host inputs power to the connector, and the connector supplies the input power to the power circuit. System.