JP5868889B2 - 不揮発性半導体記憶装置 - Google Patents

Description

本発明の実施形態は、不揮発性半導体記憶装置に関する。

不揮発性半導体記憶装置では、メモリセルからビット線に読み出されたデータを検知するためにセンスアンプ回路が搭載されている。センスアンプ回路の高速化の要請があるため、センスアンプ回路のゲート絶縁膜は薄膜化されている一方で、メモリセルにはデータの書き込みや消去時に高電圧がかかる。このため、メモリセルとセンスアンプ回路との間にビット線接続トランジスタを設け、メモリセルに印加される高電圧がセンスアンプ回路にかからないようにしている。

特開平１１−２７３３６９号公報

本発明の一つの実施形態は、ビット線接続トランジスタのレイアウト面積の増大を抑制しつつ、ビット線接続トランジスタの耐圧を確保することが可能な不揮発性半導体記憶装置を提供することを目的とする。

本発明の一つの実施形態によれば、電気的に書き込みおよび消去が可能なメモリセルと、前記メモリセルに記憶されたデータに応じた電位をカラム方向に伝送するビット線と、前記ビット線の電位を検出するセンスアンプ回路と、前記ビット線と前記センスアンプ回路との間に接続されたビット線接続回路とを備える。前記ビット線接続回路は、前記ビット線接続回路の外側レイアウト領域に配置された第１のビット線接続トランジスタと、前記ビット線接続回路の内側レイアウト領域に配置された第２のビット線接続トランジスタとを備える。前記第１のビット線接続トランジスタは、前記ビット線に接続される不純物拡散層と素子分離領域との間のチャネル長方向の距離が前記第２のビット線接続トランジスタに比べて長い。

図１は、第１実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。 図２は、図１の不揮発性半導体記憶装置のブロックの概略構成を示す回路図である。 図３は、図１の不揮発性半導体記憶装置の１ＮＡＮＤセル分の概略構成を示す断面図である。 図４は、図１のビット線接続回路の概略構成を示す断面図である。 図５は、図４のビット線接続トランジスタの構成例を示す断面図である。 図６は、図１のビット線接続回路に配置されるビット線接続トランジスタのレイアウト例を示す平面図である。 図７（ａ）は、図４および図６の内側レイアウト領域に配置されるビット線接続トランジスタの概略構成を示す平面図、図７（ｂ）は、図４の外側レイアウト領域に配置されるビット線接続トランジスタの一例を示す平面図、図７（ｃ）は、図６の外側レイアウト領域に配置されるビット線接続トランジスタのその他の例を示す平面図である。 図８は、図６のビット線接続トランジスタのドレイン電流とドレイン電圧との関係を示す図である。 図９は、第２実施形態に係る不揮発性半導体記憶装置に適用されるビット線接続トランジスタのレイアウト例を示す平面図である。 図１０（ａ）は、図９の内側レイアウト領域に配置されるビット線接続トランジスタの概略構成を示す平面図、図１０（ｂ）は、図９の外側レイアウト領域に配置されるビット線接続トランジスタの一例を示す平面図、図１０（ｃ）は、図９の外側レイアウト領域に配置されるビット線接続トランジスタのその他の例を示す平面図である。 図１１は、第３実施形態に係る不揮発性半導体記憶装置に適用されるビット線接続トランジスタのレイアウト例を示す平面図である。

以下に添付図面を参照して、実施形態に係る不揮発性半導体記憶装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１実施形態）
図１は、第１実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
図１において、この半導体記憶装置には、メモリセルアレイ１、ロウ選択回路２、ウェル電位設定回路３、ソース電位設定回路４、カラム選択回路５、データ入出力バッファ６、制御回路７、センスアンプ回路８およびビット線接続回路９が設けられている。

メモリセルアレイ１には、データを記憶するメモリセルがロウ方向およびカラム方向にマトリックス状に配置されている。なお、１個のメモリセルは、１ビット分のデータを記憶するようにしてもよいし、２ビット以上のデータが記憶できるように多値化されていてもよい。

ここで、メモリセルアレイ１は、ｎ（ｎは正の整数）個のブロックＢ１〜Ｂｎに分割されている。なお、各ブロックＢ１〜Ｂｎは、ＮＡＮＤセルをロウ方向に複数配列して構成することができる。また、メモリセルアレイ１には、メモリセルに記憶されたデータに応じた電位をカラム方向に伝送するビット線ＢＬと、メモリセルをロウ方向に選択するワード線ＷＬが設けられている。

また、ロウ選択回路２は、メモリセルの読み書き消去動作時において、メモリセルアレイ１のロウ方向のメモリセルを選択することができる。ウェル電位設定回路３は、メモリセルの読み書き消去動作時において、メモリセルアレイ１のウェル電位を設定することができる。ソース電位設定回路４は、メモリセルの読み書き消去動作時において、メモリセルアレイ１のソース電位を設定することができる。カラム選択回路５は、メモリセルの読み書き消去動作時において、メモリセルアレイ１のカラム方向のメモリセルを選択することができる。センスアンプ回路８は、メモリセルから読み出されたデータをカラムごとに判別することができる。データ入出力バッファ６は、外部から受け取ったコマンドやアドレスを制御回路７に送ったり、センスアンプ回路８と外部との間でデータの授受を行ったりすることができる。制御回路７は、コマンドおよびアドレスに基づいて、ロウ選択回路２、ウェル電位設定回路３、ソース電位設定回路４およびカラム選択回路５の動作を制御することができる。ビット線接続回路９は、ビット線ＢＬとセンスアンプ回路８の間に接続されている。そして、ビット線接続回路９は、ビット線ＢＬにかかる所定値以上の電圧がセンスアンプ回路に伝わらないように遮断することができる。この所定値以上の電圧は、例えば、メモリセルの書き込み時または消去時にビット線ＢＬにかかる２０Ｖ程度以上の高電圧である。なお、センスアンプ回路８は、高速動作に対応するため高速トランジスタを用いることができる。ビット線接続回路９は、高耐圧に対応するため高耐圧トランジスタを用いることができる。この高速トランジスタのゲート絶縁膜は、高耐圧トランジスタのゲート絶縁膜より薄くすることができる。

図２は、図１の不揮発性半導体記憶装置のブロックの概略構成を示す回路図である。
図２において、各ブロックＢ１〜Ｂｎには、ｈ（ｈは正の整数）本のワード線ＷＬ１〜ＷＬｈ、セレクトゲート線ＳＧＤ、ＳＧＳおよびソース線ＳＣＥが設けられている。また、各ブロックＢ１〜Ｂｎには、ｍ（ｍは正の整数）本のビット線ＢＬ１〜ＢＬｍが共通に設けられている。

そして、各ブロックＢ１〜Ｂｎには、ｍ個のＮＡＮＤセルＮＵ１〜ＮＵｍが設けられ、ＮＡＮＤセルＮＵ１〜ＮＵｍはビット線ＢＬ１〜ＢＬｍにそれぞれ接続されている。

ここで、ＮＡＮＤセルＮＵ１〜ＮＵｍには、セルトランジスタＭＴ１〜ＭＴｈおよびセレクトトランジスタＭＳ１、ＭＳ２がそれぞれ設けられている。なお、メモリセルアレイ１の１個のメモリセルは、１個のセルトランジスタにて構成することができる。そして、セルトランジスタＭＴ１〜ＭＴｈが直列に接続されることでＮＡＮＤストリングが構成され、そのＮＡＮＤストリングの両端にセレクトトランジスタＭＳ１、ＭＳ２が接続されることで各ＮＡＮＤセルＮＵ１〜ＮＵｍが構成されている。

そして、各ＮＡＮＤセルＮＵ１〜ＮＵｍにおいて、セルトランジスタＭＴ１〜ＭＴｈの制御ゲート電極には、ワード線ＷＬ１〜ＷＬｈがそれぞれ接続されている。なお、各ワード線ＷＬ１〜ＷＬｈを共有するロウ方向の複数のメモリセルは、ページを構成する。また、各ＮＡＮＤセルＮＵ１〜ＮＵｍにおいて、セルトランジスタＭＴ１〜ＭＴｈからなるＮＡＮＤストリングの一端は、セレクトトランジスタＭＳ１を介してビット線ＢＬ１〜ＢＬｍにそれぞれ接続され、ＮＡＮＤストリングの他端は、セレクトトランジスタＭＳ２を介してソース線ＳＣＥに接続されている。セレクトトランジスタＭＳ１のゲート電極には、セレクトゲート線ＳＧＤが接続され、セレクトトランジスタＭＳ２のゲート電極には、セレクトゲート線ＳＧＳが接続されている。

図３は、図１の不揮発性半導体記憶装置の１ＮＡＮＤセル分の概略構成を示す断面図である。
図３において、ウェル３１上にゲート絶縁膜を介して電荷蓄積層３５およびセレクトゲート電極３９、４０が配置され、電荷蓄積層３５上には電極間絶縁膜を介して制御ゲート電極３６が配置されている。平面ＮＡＮＤフラッシュメモリでは、電荷蓄積層３５としてフローティングゲートを用いることができる。このゲート絶縁膜の膜厚は１〜１０ｎｍ程度に設定することができる。

そして、ウェル３１には、電荷蓄積層３５間または電荷蓄積層３５とセレクトゲート電極３９、４０との間に配置された不純物拡散層３２および隣接するＮＡＮＤセルのセレクトゲート電極３９、４０間に配置された不純物拡散層３３、３４が形成されている。なお、例えば、ウェル３１はＰ型、不純物拡散層３２、３３、３４はＮ型に形成することができる。

そして、不純物拡散層３３は接続導体３８を介してビット線ＢＬに接続され、不純物拡散層３４は接続導体３７を介してソース線ＳＣＥに接続されている。なお、各メモリセルの制御ゲート電極３６はワード線ＷＬ１〜ＷＬｈに接続され、セレクトゲート電極３９、４０はセレクトゲート線ＳＧＤ、ＳＧＳにそれぞれ接続されている。

そして、書き込み動作では、選択ワード線に書き込み電圧Ｖｐｐ（例えば、２０Ｖ）を印加し、選択ビット線に０Ｖを印加する。非選択ワード線には選択セルを含むＮＡＮＤストリングの非選択セルをオンさせるのに十分な電圧を印加し、非選択ビット線には書き込み禁止電圧Ｖｆｅ（例えば、３Ｖ）を印加する。また、セレクトゲート線ＳＧＤには、セレクトトランジスタＭＳ１がオンし、セレクトゲート線ＳＧＳには、セレクトトランジスタＭＳ２をオフする電圧を印加する。

すると、選択ビット線に印加された０Ｖの電圧は、セレクトトランジスタＭＳ１および非選択セルを介して選択セルに転送され、ウェル３１および不純物拡散層３２が０Ｖに設定される。この時、選択ワード線に書き込み電圧Ｖｐｐが印加されているため、選択セルの制御ゲート電極３６に高電圧がかかり、選択セルの電荷蓄積層３５の電位が上昇する。このため、トンネル現象によって選択セルのチャネルから電荷が電荷蓄積層３５に注入され、選択セルのセルトランジスタＭＴ１〜ＭＴｈのしきい値が上昇することで、選択セルの書き込み動作が実行される。

一方、非選択ビット線に接続されたＮＡＮＤセルでは、書き込み禁止電圧Ｖｆｅが非選択ビット線に印加されているので、セレクトトランジスタＭＳ１がオフする。その結果、非選択ビット線に接続されたＮＡＮＤセルのセルトランジスタＭＴ１〜ＭＴｈはフローティング状態になり、選択ワード線に印加された書き込み電圧Ｖｐｐに追従するように、選択ワード線に接続された非選択セルのチャネルの電位が上昇する（セルフブースト）。このため、非選択セルではチャネルから電荷が電荷蓄積層３５に注入されず、非選択セルのセルトランジスタＭＴ１〜ＭＴｈのしきい値電圧が上昇しないようにすることができる。

一方、消去動作では、各ブロックＢ１〜Ｂｎのワード線ＷＬ１〜ＷＬｈに０〜１Ｖを印加し、メモリセルアレイ１のウェル電位を消去電圧Ｖｅ（例えば、２０Ｖ）に設定する。この時、各ブロックＢ１〜Ｂｎのメモリセルのウェル３１と制御ゲート電極３６との間に高電圧がかかり、電荷蓄積層３５に蓄積されていた電荷が引き抜かれる。この結果、各ブロックＢ１〜ＢｎのセルトランジスタＭＴ１〜ＭＴｈのしきい値が下降することで、メモリセルの消去動作が実行される。

また、読み出し動作では、選択ワード線に読み出し電圧Ｖｒｇが印加され、非選択ワード線にはセルトランジスタをオンさせるのに十分な中間電圧（例えば、２．５Ｖ）が印加される。また、セレクトゲート線ＳＧＤ、ＳＧＳには、セレクトトランジスタＭＳ１、ＭＳ２をオンさせるのに十分な中間電圧が印加される。また、選択ビット線にプリチャージ電圧が印加され、ソース線ＳＣＥに０Ｖが印加される。

この時、選択セルの閾値が読み出しレベルに達していない場合は、選択ビット線に充電された電荷がＮＡＮＤストリングを介して放電され、選択ビット線の電位がロウレベルになる。一方、選択セルのしきい値が読み出しレベルに達している場合は、選択ビット線に充電された電荷がＮＡＮＤストリングを介して放電されないので、選択ビット線の電位がハイレベルになる。

そして、選択ビット線の電位がロウレベルかハイレベルかがセンスアンプ回路８で検出されることで選択セルの閾値が読み出しレベルに達しているかどうかが判定され、選択セルに記憶されているデータが読み出される。

図４は、図１のビット線接続回路の概略構成を示す断面図である。
図４において、ビット線接続回路９のレイアウト領域には、外側レイアウト領域Ｒ１および内側レイアウト領域Ｒ２が設けられている。なお、外側レイアウト領域Ｒ１は内側レイアウト領域Ｒ２を囲むように、ビット線接続回路９のレイアウト領域の最外周に配置することができる。そして、外側レイアウト領域Ｒ１および内側レイアウト領域Ｒ２には、ビット線ＢＬ１〜ＢＬｋ（ｋは３以上の整数）ごとにビット線接続トランジスタが形成されている。このビット線接続トランジスタは、チャネル長方向がカラム方向に一致するようにマトリックス状に配置することができる。

ここで、半導体基板２１には、ビット線接続トランジスタを素子分離する素子分離領域２２が形成されている。素子分離領域２２は、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造を用いることができる。素子分離領域２２の材料は、シリコン酸化膜を用いることができる。

そして、外側レイアウト領域Ｒ１および内側レイアウト領域Ｒ２において、素子分離領域２２にて素子分離されたアクティブ領域上には、ゲート絶縁膜を介してゲート電極２７が形成されている。このゲート絶縁膜の膜厚は１３〜４０ｎｍ程度に設定することができる。そして、内側レイアウト領域Ｒ２のアクティブ領域において、ゲート電極２７下のチャネル領域の両側には、高濃度不純物拡散層２４および低濃度不純物拡散層２５が形成されている。また、外側レイアウト領域Ｒ１のアクティブ領域において、ゲート電極２７下のチャネル領域の両側には、高濃度不純物拡散層２４および低濃度不純物拡散層２５Ａが形成されている。低濃度不純物拡散層２５、２５Ａの内側には、高濃度不純物拡散層２６が形成されている。なお、高濃度不純物拡散層２４はソース層、高濃度不純物拡散層２６はドレイン層として用いることができる。低濃度不純物拡散層２５、２５ＡはＬＤＤ層として用いることができる。また、半導体基板２１はＰ型、低濃度不純物拡散層２５、２５Ａおよび高濃度不純物拡散層２４、２６はＮ型に設定することができる。高濃度不純物拡散層２４、２６の表面濃度は１０^１９ｃｍ^−３〜１０^２２ｃｍ^−３の範囲内に設定することができる。低濃度不純物拡散層２５、２５Ａの表面濃度は１０^１７ｃｍ^−３〜１０^１９ｃｍ^−３の範囲内に設定することができる。低濃度不純物拡散層２５、２５Ａおよび高濃度不純物拡散層２４、２６の接合深さは、例えば、１０〜３００ｎｍの範囲内に設定することができる。高濃度不純物拡散層２６の外周部と低濃度不純物拡散層２５、２５Ａの外周部との間の距離は０．０５〜２μｍの範囲内に設定することができる。また、外側レイアウト領域Ｒ１の外側を囲むようにパンチスルーストッパ層２３となる不純物拡散層が素子分離領域２２下の半導体基板２１に形成されている。パンチスルーストッパ層２３は、ビット線接続トランジスタのソース層／ドレイン層とは逆導電型で半導体基板２１より高濃度のＰ型に設定することができる。

各ビット線接続トランジスタの高濃度不純物拡散層２６はビット線ＢＬ１〜ＢＬｋに接続され、各ビット線接続トランジスタの高濃度不純物拡散層２４は配線ＨＡ１〜ＨＡｋをそれぞれ介してセンスアンプ回路８に接続されている。なお、センスアンプ回路８は、Ｐ型トランジスタおよびＮ型トランジスタにて構成することができ、これらのＰ型トランジスタおよびＮ型トランジスタのゲート絶縁膜の膜厚は１〜１０ｎｍ程度に設定することができる。

そして、ビット線ＢＬ１〜ＢＬｋは、メモリセルの形成されるウェル３１に設けられた不純物拡散層３３に接続されている。このため、消去動作時に消去電圧Ｖｅがウェル３１に印加されると、カップリングにより最大で消去電圧Ｖｅまでビット線ＢＬ１〜ＢＬｋの電位が上昇する。

一方、センスアンプ回路８は、高速化を図るためゲート絶縁膜が薄膜化され、１．５〜３．３Ｖ程度の電圧で動作される。そして、消去動作時には、ビット線接続トランジスタのゲート電極２７に１．５〜３．３Ｖ程度の電圧が印加され、ビット線ＢＬ１〜ＢＬｋに印加された２０Ｖ程度の高電圧がビット線接続トランジスタにてカットオフされる。このため、消去動作時にビット線ＢＬ１〜ＢＬｋに印加された２０Ｖ程度の高電圧がセンスアンプ回路８に伝わるのを防止することができ、センスアンプ回路８を保護することができる。なお、消去動作時には、ビット線接続トランジスタのゲート電極２７および高濃度不純物拡散層２４に１．５〜３．３Ｖ程度の電圧を印加するようにしてもよい。これにより、ビット線接続トランジスタのソース層を半導体基板２１に対して正電位に設定することができ、ビット線接続トランジスタの高濃度不純物拡散層２４に０Ｖの電圧を印加した場合に比べて、バックバイアス効果によりリーク電流を抑えることができる。

ここで、外側レイアウト領域Ｒ１に配置されたビット線接続トランジスタの高濃度不純物拡散層２６はパンチスルーストッパ層２３に近接しているため、外側レイアウト領域Ｒ１に配置されたビット線接続トランジスタは、内側レイアウト領域Ｒ２に配置されたビット線接続トランジスタよりも、ドレイン電圧（ビット線電圧）の上昇に対するリーク電流の増大が顕著になる。リーク電流が増大すると、消去時においてウェル３１を所望の消去電圧Ｖｅにまで昇圧できず、消去不良を引き起こす懸念が生じる。

このため、外側レイアウト領域Ｒ１に配置されたビット線接続トランジスタの高濃度不純物拡散層２６と素子分離領域２２との間のチャネル長方向の距離Ｌ３´は、内側レイアウト領域Ｒ２に配置されたビット線接続トランジスタの高濃度不純物拡散層２６と素子分離領域２２との間のチャネル長方向の距離Ｌ３より長くする。これにより、外側レイアウト領域Ｒ１に配置されたビット線接続トランジスタのリーク電流を抑制しつつ、内側レイアウト領域Ｒ２のビット線接続トランジスタの微細化を図ることが可能となる。

図５は、図４のビット線接続トランジスタの構成例を示す断面図である。なお、ビット線接続トランジスタに用いられる高耐圧トランジスタは、１５Ｖ以上の電圧が印加されるトランジスタを言う。
図５において、半導体基板２１にはゲート絶縁膜４１を介して下部ゲート電極２７Ａが形成されている。なお、半導体基板２１には、例えばボロンをＰ型不純物としてドープすることができる。半導体基板２１の表面から１μｍまでの深さにおけるＰ型不純物濃度は、１０^１４ｃｍ^−３以上且つ５×１０^１６ｃｍ^−３以下に設定することができる。ゲート絶縁膜４１は、例えば膜厚が１３ｎｍ〜４０ｎｍの範囲であるシリコン酸化膜、またはシリコンオキシナイトライド膜を材料に用いて形成することができる。ゲート絶縁膜４１の膜厚を１３ｎｍ以上とすることで、下部ゲート電極２７Ａと半導体基板２１との間に２０Ｖ以上の高電圧が印加されても、トンネルリークの発生を抑制し、ＭＯＳトランジスタの信頼性劣化を抑えることができる。下部ゲート電極２７Ａは、メモリセルトランジスタの電荷蓄積層３５と同時に同一材料を用いて形成することができる。例えばリン、砒素、またはボロンが、１０^１８ｃｍ^−３から１０^２１ｃｍ^−３の範囲の濃度で添加された導電性の多結晶シリコンを材料に用いて形成することができる。下部ゲート電極２７Ａの膜厚は、例えば３０ｎｍから１２０ｎｍの範囲に設定することができる。

下部ゲート電極２７Ａ上には、電極間絶縁膜２７Ｂを介して上部ゲート電極２７Ｃが形成されている。なお、下部ゲート電極２７Ａと上部ゲート電極２７Ｃとは、電極間絶縁膜２７Ｂに形成された開口部を介して接続されている。電極間絶縁膜２７Ｂは、例えば、全体の厚さが２ｎｍから３０ｎｍの間のシリコン酸化膜／シリコン窒化膜／シリコン酸化膜、シリコン窒化膜／シリコン酸化膜／シリコン窒化膜／シリコン酸化膜／シリコン窒化膜、シリコン酸化膜／ＡｌＯｘ／シリコン酸化膜、シリコン酸化膜／ＨｆＡｌＯｘ／シリコン酸化膜、シリコン酸化膜／ＨｆＯｘ／シリコン酸化膜、または、シリコン酸化膜を用いることができる。上部ゲート電極２７Ｃは、例えば厚さ１０ｎｍから１００ｎｍの範囲のポリシリコン膜、厚さ２ｎｍから４０ｎｍの範囲のＷＮ（窒化タングステン）、厚さ１０ｎｍから１００ｎｍの範囲のＷ（タングステン）が順次積層されてなる３層構造とすることができる。上部ゲート電極２７Ｃは、メモリセルトランジスタの制御ゲート電極３６と同時に形成することができる。

上部ゲート電極２７Ｃ上には、キャップ層２７Ｄ、マスク層２７Ｅおよび層間絶縁膜４３が順次形成されている。下部ゲート電極２７Ａ、電極間絶縁膜２７Ｂ、上部ゲート電極２７Ｃ、キャップ層２７Ｄおよびマスク層２７Ｅの側壁には、サイドウォール４２が形成されている。また、半導体基板２１において、下部ゲート電極２７Ａ下のチャネル領域の両側には高濃度不純物拡散層２４および低濃度不純物拡散層２５が形成されている。なお、キャップ層２７Ｄは、シリコン酸化膜またはシリコン窒化膜を用いることができる。マスク層２７Ｅ、サイドウォール４２および層間絶縁膜４３は、シリコン酸化膜を用いることができる。

図６は、図１のビット線接続回路に配置されるビット線接続トランジスタのレイアウト例を示す平面図である。
図６において、半導体基板２１には、ウェル３１、５１が形成され、ビット線接続回路９のレイアウト領域がウェル３１、５１間に設けられている。なお、ウェル３１、５１はＰ型に形成することができる。ウェル３１にはメモリセルアレイ１を形成し、ウェル５１にはセンスアンプ回路８を形成することができる。

ビット線接続回路９のレイアウト領域には、外側レイアウト領域Ｒ１および内側レイアウト領域Ｒ２が設けられている。外側レイアウト領域Ｒ１および内側レイアウト領域Ｒ２には、ビット線接続トランジスタがマトリックス状に配置され、素子分離領域２２にて素子分離されている。外側レイアウト領域Ｒ１の外側にはパンチスルーストッパ層２３が形成されている。

そして、外側レイアウト領域Ｒ１および内側レイアウト領域Ｒ２のアクティブ領域上には、ゲート絶縁膜を介してゲート電極２７が形成されている。内側レイアウト領域Ｒ２のアクティブ領域において、ゲート電極２７下のチャネル領域の両側には、高濃度不純物拡散層２４および低濃度不純物拡散層２５が形成されている。また、外側レイアウト領域Ｒ１のアクティブ領域において、ゲート電極２７下のチャネル領域の両側には、高濃度不純物拡散層２４および低濃度不純物拡散層２５Ｂが形成されている。低濃度不純物拡散層２５、２５Ｂの内側には、高濃度不純物拡散層２６が形成されている。なお、低濃度不純物拡散層２５、２５ＢはＬＤＤ層として用いることができる。また、ビット線接続トランジスタの素子間距離は０．３〜１μｍ程度に設定することができる。

さらに、マトリックス状に配置されたビット線接続トランジスタにおいて、チャネル長方向に隣接するビット線接続トランジスタは、互いに高濃度不純物拡散層２６どうしが、または互いに低濃度不純物拡散層２５どうしが対向するように配置されている。外側レイアウト領域Ｒ１においてウェル３１、５１と近接するビット線接続トランジスタは、隣接する内側レイアウト領域Ｒ２のビット線接続トランジスタと高濃度不純物拡散層２４どうしが対向し、最外周に低濃度不純物拡散層２５Ｂが配置されるように形成されている。各ビット線接続トランジスタの高濃度不純物拡散層２６はビット線ＢＬ１〜ＢＬｍに接続され、各ビット線接続トランジスタの高濃度不純物拡散層２４はセンスアンプ回路８に接続されている。

また、外側レイアウト領域Ｒ１においてウェル３１、５１と近接して配置されたビット線接続トランジスタの最外周の高濃度不純物拡散層２６と素子分離領域２２との間のチャネル長方向の距離は、内側レイアウト領域Ｒ２に配置されたビット線接続トランジスタの高濃度不純物拡散層２６と素子分離領域２２との間のチャネル長方向の距離より長くする。さらに、外側レイアウト領域Ｒ１においてウェル３１、５１と近接して配置されたビット線接続トランジスタの高濃度不純物拡散層２６とゲート電極２７との間のチャネル長方向の距離は、内側レイアウト領域Ｒ２に配置されたビット線接続トランジスタの高濃度不純物拡散層２６とゲート電極２７との間のチャネル長方向の距離より長くする。

これにより、ウェル３１、５１と近接する側の外側レイアウト領域Ｒ１においてチャネル幅方向に沿って配置されたビット線接続トランジスタのリーク電流を抑制しつつ、耐圧を向上させることが可能となるとともに、内側レイアウト領域Ｒ２のビット線接続トランジスタでは必要以上にレイアウト面積を割り当てる必要がなくなり、ビット線接続回路９のアレイ長Ｈ２の増大を抑えることが可能となる。

図７（ａ）は、図４および図６の内側レイアウト領域に配置されるビット線接続トランジスタの概略構成を示す平面図、図７（ｂ）は、図４の外側レイアウト領域に配置されるビット線接続トランジスタの一例を示す平面図、図７（ｃ）は、図６の外側レイアウト領域に配置されるビット線接続トランジスタのその他の例を示す平面図である。

図７（ａ）において、図４および図６の内側レイアウト領域Ｒ２に配置されるビット線接続トランジスタでは、ビット線接続トランジスタの高濃度不純物拡散層２６と素子分離領域２２との間のチャネル長方向の距離はＬ３に設定される。このビット線接続トランジスタの高濃度不純物拡散層２６と素子分離領域２２との間のチャネル幅方向の距離はＬ４に設定される。このビット線接続トランジスタの高濃度不純物拡散層２６とゲート電極２７との間のチャネル長方向の距離はＬ２に設定される。ビット線接続トランジスタのチャネル幅はＬ１に設定される。このチャネル幅Ｌ１は０．４〜１．２μｍ程度に設定することができる。

図７（ｂ）において、図４の外側レイアウト領域Ｒ１に配置されたビット線接続トランジスタの高濃度不純物拡散層２６と素子分離領域２２との間のチャネル長方向の距離Ｌ３´は、内側レイアウト領域Ｒ２に配置されたビット線接続トランジスタの高濃度不純物拡散層２６と素子分離領域２２との間のチャネル長方向の距離Ｌ３より長い。なお、距離Ｌ３´は０．３５〜０．６μｍ程度とし、距離Ｌ３と比べて、少なくとも０．１μｍ以上１μｍ以内の範囲内で拡大することが好ましい。

図７（ｃ）において、図６の外側レイアウト領域Ｒ１に配置されたビット線接続トランジスタの高濃度不純物拡散層２６と素子分離領域２２との間のチャネル長方向の距離Ｌ３´は、内側レイアウト領域Ｒ２に配置されたビット線接続トランジスタの高濃度不純物拡散層２６と素子分離領域２２との間のチャネル長方向の距離Ｌ３より長い。さらに、外側レイアウト領域Ｒ１に配置されたビット線接続トランジスタの高濃度不純物拡散層２６とゲート電極２７との間のチャネル長方向の距離Ｌ２´は、内側レイアウト領域Ｒ２に配置されたビット線接続トランジスタの高濃度不純物拡散層２６とゲート電極２７との間のチャネル長方向の距離Ｌ２より長い。

図８は、図６のビット線接続トランジスタのドレイン電流とドレイン電圧との関係を示す図である。なお、Ｐ２は、縦横５個以上アレイ状にビット線接続トランジスタを配置し、アレイ中央付近のビット線接続トランジスタのドレイン電圧を変化させ、その他のトランジスタのドレイン電圧を１５Ｖに維持した場合を示す。Ｐ１は、アレイ状に配置された全てのビット線接続トランジスタのドレイン電圧を一度に変化させた場合を示す。
図８において、ドレイン電流が１Ｅ−１０［Ａ］から１Ｅ−６［Ａ］の範囲の立ち上がりが、それぞれビット線接続トランジスタのドレイン層の表面耐圧を示している。明らかに、Ｐ２の方がＰ１よりも３Ｖ以上耐圧が高いことが判る。これは、中心部分のビット線接続トランジスタよりも、周辺部分のビット線接続トランジスタの耐圧が３Ｖ以上劣化する要因があることを示している。

ビット線接続トランジスタのようにチャネル幅が０．４〜１．２μｍ程度では、消去電圧印加時にドレイン層の空乏層の素子分離領域２２下端の角で高電界がかかり、耐圧破壊やリーク不良に至る場合がある。特に、ビット線接続回路９のレイアウト領域の最外周に位置するビット線接続トランジスタは、パンチスルーストッパ層２３との境界に近接することになり、素子分離端での耐圧不良およびリーク不良が懸念される。

アレイ内部のビット線接続トランジスタと比較して、アレイ端のビット線接続トランジスタは、パンチスルーストッパ層２３に近接しているため、素子分離領域２２下端のボロン濃度が濃い不純物分布となっている。消去電圧が印加されることにより、ビット線接続トランジスタのドレイン層の空乏層が拡大する。この時、パンチスルーストッパ層２３があると、素子分離領域２２下端の角での不純物濃度勾配が大きくなるため、ドレイン層の空乏層の伸びが抑制され、高電界がかかりやすい。特に、図６のようなビット線接続トランジスタの配置では、端のビット線接続トランジスタほど、パンチスルーストッパ層２３からビット線接続トランジスタまでの距離が近く、ドレイン層の空乏層が伸びにくいため、空乏層で律速される耐圧が劣化する。
なお、図８の実験では、ビット線接続トランジスタ間の素子分離の間隔に対して、ビット線接続トランジスタとパンチスルーストッパ層２３との距離を１．５倍以上十分確保して、単体のトランジスタの評価で耐圧劣化が無いほどの距離を維持しているが、ビット線接続トランジスタをアレイ状に配置すると、耐圧に影響が見られた。
ビット線接続トランジスタの耐圧を向上させるためには、ドレイン層表層および素子分離領域２２下端の電界を緩和することが重要である。これらの電界を緩和するには、図７（ａ）の距離Ｌ２〜Ｌ４を増大させればよい。ここで、中心部分のビット線接続トランジスタよりも、周辺部分のビット線接続トランジスタの耐圧が３Ｖ以上劣化する要因があることを考慮し、周辺部分のみ図７（ｂ）または図７（ｃ）のようなビット線接続トランジスタを配置することにより、チップ面積の増大を抑えつつ、ビット線接続回路９の信頼性を向上させることができる。

（第２実施形態）
図９は、第２実施形態に係る不揮発性半導体記憶装置に適用されるビット線接続トランジスタのレイアウト例を示す平面図である。
図９において、図６のレイアウトと同様に、ウェル３１、５１と近接する側の外側レイアウト領域Ｒ１においてチャネル幅方向に沿って配置されたビット線接続トランジスタでは、内側レイアウト領域Ｒ２の低濃度不純物拡散層２５の代わりに低濃度不純物拡散層２５Ｂが設けられている。
一方、外側レイアウト領域Ｒ１においてチャネル長方向に沿って配置されたビット線接続トランジスタでは、内側レイアウト領域Ｒ２の高濃度不純物拡散層２４および低濃度不純物拡散層２５の代わりに高濃度不純物拡散層２４Ｃおよび低濃度不純物拡散層２５Ｃが設けられている。外側レイアウト領域Ｒ１の四隅では内側レイアウト領域Ｒ２の高濃度不純物拡散層２４および低濃度不純物拡散層２５の代わりに高濃度不純物拡散層２４Ｄおよび低濃度不純物拡散層２５Ｄが設けられている。

ここで、外側レイアウト領域Ｒ１においてチャネル長方向に沿って配置されたビット線接続トランジスタの高濃度不純物拡散層２６と素子分離領域２２との間のチャネル幅方向の距離は、内側レイアウト領域Ｒ２に配置されたビット線接続トランジスタの高濃度不純物拡散層２６と素子分離領域２２との間のチャネル幅方向の距離より長くする。

これにより、外側レイアウト領域Ｒ１に配置されたビット線接続トランジスタのリーク電流を抑制しつつ、耐圧を向上させることが可能となるとともに、内側レイアウト領域Ｒ２のビット線接続トランジスタでは必要以上にレイアウト面積を割り当てる必要がなくなり、ビット線接続回路９のアレイ幅Ｈ１およびアレイ長Ｈ２の増大を抑えることが可能となる。

図１０（ａ）は、図９の内側レイアウト領域に配置されるビット線接続トランジスタの概略構成を示す平面図、図１０（ｂ）は、図９の外側レイアウト領域に配置されるビット線接続トランジスタの一例を示す平面図、図１０（ｃ）は、図９の外側レイアウト領域に配置されるビット線接続トランジスタのその他の例を示す平面図である。
図１０（ａ）において、図９の内側レイアウト領域Ｒ２に配置されるビット線接続トランジスタでは、ビット線接続トランジスタの高濃度不純物拡散層２６と素子分離領域２２との間のチャネル長方向の距離はＬ３に設定される。このビット線接続トランジスタの高濃度不純物拡散層２６と素子分離領域２２との間のチャネル幅方向の距離はＬ４に設定される。このビット線接続トランジスタの高濃度不純物拡散層２６とゲート電極２７との間のチャネル長方向の距離はＬ２に設定される。

図１０（ｂ）において、図９の外側レイアウト領域Ｒ１にチャネル長方向に沿って配置されたビット線接続トランジスタの高濃度不純物拡散層２６と素子分離領域２２との間のチャネル幅方向の距離Ｌ４´は、内側レイアウト領域Ｒ２に配置されたビット線接続トランジスタの高濃度不純物拡散層２６と素子分離領域２２との間のチャネル幅方向の距離Ｌ４より長い。そして、外側レイアウト領域Ｒ１にチャネル長方向に沿って配置されたビット線接続トランジスタのチャネル幅Ｌ１´は、内側レイアウト領域Ｒ２に配置されたビット線接続トランジスタのチャネル幅Ｌ１より長い。

図１０（ｃ）において、図９の外側レイアウト領域Ｒ１の４隅に配置されたビット線接続トランジスタの高濃度不純物拡散層２６と素子分離領域２２との間のチャネル長方向の距離Ｌ３´は、内側レイアウト領域Ｒ２に配置されたビット線接続トランジスタの高濃度不純物拡散層２６と素子分離領域２２との間のチャネル長方向の距離Ｌ３より長い。また、外側レイアウト領域Ｒ１の４隅に配置されたビット線接続トランジスタの高濃度不純物拡散層２６と素子分離領域２２との間のチャネル幅方向の距離Ｌ４´は、内側レイアウト領域Ｒ２に配置されたビット線接続トランジスタの高濃度不純物拡散層２６と素子分離領域２２との間のチャネル幅方向の距離Ｌ４より長い。さらに、外側レイアウト領域Ｒ１の４隅に配置されたビット線接続トランジスタの高濃度不純物拡散層２６とゲート電極２７との間のチャネル長方向の距離Ｌ２´は、内側レイアウト領域Ｒ２に配置されたビット線接続トランジスタの高濃度不純物拡散層２６とゲート電極２７との間のチャネル長方向の距離Ｌ２より長い。
なお、図１０（ｃ）において、高濃度不純物拡散層２６とゲート電極２７との間のチャネル長方向の距離を、図４の外側レイアウト領域Ｒ１に配置されたビット線接続トランジスタと同様内側レイアウト領域Ｒ２に配置されたビット線接続トランジスタにおける距離Ｌ２と等しくしてもよい。また、図１０（ｂ）および図１０（ｃ）において、各ビット線接続トランジスタの高濃度不純物拡散層２６と素子分離領域２２との間のチャネル幅方向の距離を、高濃度不純物拡散層２６の両側で内側レイアウト領域Ｒ２に配置されたビット線接続トランジスタに比べて長くなるようにしたが、パンチスルーストッパ層２３に近接する側についてのみ高濃度不純物拡散層２６と素子分離領域２２との間のチャネル幅方向の距離を長くして、内側レイアウト領域Ｒ２に近接する側の高濃度不純物拡散層２６と素子分離領域２２との間のチャネル幅方向の距離については、内側レイアウト領域Ｒ２に配置されたビット線接続トランジスタが有する距離Ｌ４と等しくなるようにしてもよい。

（第３実施形態）
図１１は、第３実施形態に係る不揮発性半導体記憶装置に適用されるビット線接続トランジスタのレイアウト例を示す平面図である。
図１１において、このレイアウトでは、外側レイアウト領域Ｒ１に配置されたビット線接続トランジスタは、内側レイアウト領域Ｒ２に配置されたビット線接続トランジスタとサイズが等しくなっている。

ただし、ビット線接続回路９のレイアウト領域における高濃度不純物拡散層２４と低濃度不純物拡散層２５の配置を入れ換えることで、ウェル３１、５１と近接する側の外側レイアウト領域Ｒ１に配置されたビット線接続トランジスタでは、センスアンプ回路８に接続される高濃度不純物拡散層２４に対してビット線ＢＬ１〜ＢＬｍに接続される高濃度不純物拡散層２６が内側に配置されている。

これにより、ウェル３１、５１と近接する側の外側レイアウト領域Ｒ１に配置されたビット線接続トランジスタでは、高濃度不純物拡散層２６を外側に配置した場合に対してパンチスルーストッパ層２３との間の距離を大きくすることができる。このため、外側レイアウト領域Ｒ１に配置されたビット線接続トランジスタのサイズを大きくすることなく、そのビット線接続トランジスタのリーク電流を抑制することができ、ビット線接続回路９のアレイ幅Ｈ１およびアレイ長Ｈ２の増大を抑えることが可能となる。なお、外側レイアウト領域Ｒ１においてチャネル長方向に沿って配置されたビット線接続トランジスタに対し、第２実施形態と同様に、高濃度不純物拡散層２６と素子分離領域２２との間のチャネル幅方向の距離を内側レイアウト領域Ｒ２に配置されたビット線接続トランジスタにおける距離より長くしてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ メモリセルアレイ、Ｂ１〜Ｂｎ ブロック、２ ロウ選択回路、３ ウェル電位設定回路、４ ソース電位設定回路、５ カラム選択回路、６ データ入出力バッファ、７ 制御回路、８ センスアンプ回路、９ ビット線接続回路

Claims (5)

1. 電気的に書き込みおよび消去が可能なメモリセルと、
   前記メモリセルに記憶されたデータに応じた電位をカラム方向に伝送するビット線と、
   前記ビット線の電位を検出するセンスアンプ回路と、
   前記ビット線と前記センスアンプ回路との間に接続されたビット線接続回路とを備え、
   前記ビット線接続回路は、
   前記ビット線接続回路の外側レイアウト領域に配置された第１のビット線接続トランジスタと、
   前記ビット線接続回路の内側レイアウト領域に配置された第２のビット線接続トランジスタとを備え、
   前記第１のビット線接続トランジスタは、前記ビット線に接続される不純物拡散層と素子分離領域との間のチャネル長方向の距離が前記第２のビット線接続トランジスタに比べて長いことを特徴とする不揮発性半導体記憶装置。
2. 電気的に書き込みおよび消去が可能なメモリセルと、
   前記メモリセルに記憶されたデータに応じた電位をカラム方向に伝送するビット線と、
   前記ビット線の電位を検出するセンスアンプ回路と、
   前記ビット線と前記センスアンプ回路との間に接続されたビット線接続回路とを備え、
   前記ビット線接続回路は、
   前記ビット線接続回路の外側レイアウト領域に配置された第１のビット線接続トランジスタと、
   前記ビット線接続回路の内側レイアウト領域に配置された第２のビット線接続トランジスタとを備え、
   前記第１のビット線接続トランジスタは、前記ビット線に接続される不純物拡散層と素子分離領域との間のチャネル幅方向の距離が前記第２のビット線接続トランジスタに比べて長いことを特徴とする不揮発性半導体記憶装置。
3. 前記第１のビット線接続トランジスタは、前記ビット線に接続される不純物拡散層とゲート電極との間の距離が前記第２のビット線接続トランジスタに比べて長いことを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
4. 電気的に書き込みおよび消去が可能なメモリセルと、
   前記メモリセルに記憶されたデータに応じた電位をカラム方向に伝送するビット線と、
   前記ビット線の電位を検出するセンスアンプ回路と、
   前記ビット線と前記センスアンプ回路との間に接続されたビット線接続回路とを備え、
   前記ビット線接続回路は、
   前記ビット線接続回路の外側レイアウト領域に配置された第１のビット線接続トランジスタと、
   前記ビット線接続回路の内側レイアウト領域に配置された第２のビット線接続トランジスタとを備え、
   前記第１のビット線接続トランジスタは、前記センスアンプ回路に接続される不純物拡散層に対して前記ビット線に接続される不純物拡散層が内側に配置されていることを特徴とする不揮発性半導体記憶装置。
5. 前記ビット線接続回路のレイアウト領域を囲むようにパンチスルーストッパ層が形成されていることを特徴とする請求項１から４のいずれか１項に記載の不揮発性半導体記憶装置。

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