JP5854377B2 - Ｍｏｓトランジスタ集積回路およびｍｏｓトランジスタ劣化度合模擬算出システム - Google Patents

Description

本発明は、集積されているリング発振器の特性の経年変化量を模擬算出し得るようにしたＭＯＳトランジスタ集積回路、およびＭＯＳトランジスタ劣化度合模擬算出システムに関するものである。

図６は、従来のＭＯＳトランジスタ集積回路を示す図である。図６において、１はＭＯＳトランジスタ集積回路、２はその中に集積されているリング発振器（ＲＯ₁ ）である。
ＭＯＳトランジスタを用いて構成されている回路では、ＭＯＳトランジスタの次のような劣化現象のため、次第に特性が変化する。

ＰチャネルのＭＯＳトランジスタをＰＭＯＳトランジスタ、ＮチャネルのＭＯＳトランジスタをＮＭＯＳトランジスタと称することにするが、ＰＭＯＳトランジスタではＮＢＴＩ現象（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）による特性劣化がある。
ＮＭＯＳトランジスタではＰＢＴＩ現象（Ｐｏｓｉｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）による特性劣化と、ＨＣ現象（Ｈｏｔ Ｃａｒｒｉｅｒ）による特性劣化とがある。

ＮＢＴＩは、ＰＭＯＳトランジスタのゲート電極に基板電圧より負の電圧（該トランジスタを能動状態にすべきゲート電圧）が印加され、それが高温下で長く継続すると、ＰＭＯＳトランジスタの閾値（の絶対値）が大きくなってしまう現象である。
ＰＢＴＩは、ＮＭＯＳトランジスタのゲート電極に基板電圧より正の電圧（該トランジスタを能動状態にすべきゲート電圧）が印加され、それが高温下で長く継続すると、ＮＭＯＳトランジスタの閾値（の絶対値）が大きくなってしまう現象である。
これらＮＢＴＩ，ＰＢＴＩ現象（閾値の絶対値の増加）は、ゲート酸化膜とシリコン基板との界面に、電荷が注入されることにより生じている。
（なお、ＮＢＴＩやＰＢＴＩの発生メカニズムや発生条件には現時点では諸説あるため、本特許で対象とするものは上記の限りではない。ただし、いずれの場合も、トランジスタの閾値（の絶対値）が増加するという現象を引き起こしていることに変わりはない。）

閾値（の絶対値）が大になると、そのＭＯＳトランジスタを構成要素として含んでいるゲート回路の伝播遅延時間ｔpdが、増加する。
ゲート回路への入力変化から出力の立上り変化（出力がロー（Ｌ）からハイ（Ｈ）への変化）までの伝播遅延時間を立上り伝播遅延時間ｔpLH とし、ゲート回路への入力変化から出力の立下り変化（出力がハイ（Ｈ）からロー（Ｌ）への変化）までの伝播遅延時間を立下り伝播遅延時間ｔpHL とすると、そのゲート回路の平均伝播遅延時間ｔpdは、以下のように定義できる。
平均伝播遅延時間ｔpd＝（ｔpLH ＋ｔpHL ）÷２

なお、ＮＢＴＩでは立上り伝播遅延時間ｔpLH の方が増加し、ＰＢＴＩでは立下り伝播遅延時間ｔpHL の方が増加することが知られている。
特性劣化を考える場合、ＮＭＯＳトランジスタには、配慮すべき現象としてＰＢＴＩ劣化の他にＨＣ現象（ＨＣＩと呼ばれる場合もある）による劣化がある。
ＨＣ現象は、ゲート電極に基板電圧より高い正の電圧（ＮＭＯＳトランジスタを能動状態にすべきゲート電圧）が印加されてドレイン電流が流れているとき、Ｎチャネルのホットキャリア（電子）がゲート酸化膜に注入され、閾値（の絶対値）が増加する現象である。これも、ＮＭＯＳトランジスタの立下り伝播遅延時間ｔpHL を増加させる原因となっている。（なお、ＨＣの発生メカニズムや発生条件には現時点では諸説あるため、本特許で対象とするものは上記の限りではない。ただし、いずれの場合も、トランジスタの閾値（の絶対値）が増加するという現象を引き起こしていることに変わりはない。）
なお、ＰＭＯＳトランジスタにもＨＣ現象が起こることが報告されており、ＰＭＯＳトランジスタの立上り伝播遅延時間ｔpLH を増加させる。

ＭＯＳトランジスタ集積回路１の使用年数が長くなると、前記した劣化現象（ＮＢＴＩ，ＰＢＴＩ，ＨＣ）によりゲート回路の伝播遅延時間ｔpdは増加し続ける。従って、奇数段のゲート回路を利用して発振出力を得るようにされているリング発振器２では、特性が次第に変化する。一般に、何年たっても特性が変化しないことも性能の良さの一要素であるが、性能を良くしようと思えば使用可能期間（寿命）は短くせざるを得ず、性能と寿命はトレードオフの関係にある。

従って、ＭＯＳトランジスタ集積回路１が使用され始めてから何年位経過しているかを、またＭＯＳトランジスタ集積回路１を構成するＰＭＯＳトランジスタまたはＮＭＯＳトランジスタの劣化の進行度合を、必要に応じて知ることが出来れば、使用して行く上での重要な情報となる。ところが、前記した劣化現象に関連する特許文献には、個々の劣化を少しでも軽減しようとするための提案は多いものの、経年変化はそのまま認め、それに対応するという種類の提案はあまりない。

そのような提案に特表２００８−５０３８８２号公報があるが、これは、前記のようなリング発振器２を有するＭＯＳトランジスタ集積回路１につき、使用され始めてから経過した期間（年齢）を測定する提案がなされている。
即ち、ＭＯＳトランジスタ集積回路中に２つのリング発振器を作っておき、バイアスのかけ方を異ならせておく。一方のリング発振器にはＮＢＴＩが生ずるようなバイアスをかけておき、他方のリング発振器にはそれが生じないようなバイアスをかけておく。そして、経過期間（年齢）を調べる必要が生じた時に、両者の発する周波数を取り出して比較し、その差から経過期間を割り出すというものである。

特開２００５−２１７２７２号公報 特開２００５−２５１８０１号公報 特開２００６−０７３７９６号公報 特表２００８−５０３８８２号公報 特開２００９−２７７８２１号公報 特開２０１０−０１６２０１号公報 特開２０１０−２１９６２０号公報

前記した従来の技術では、リング発振器を集積しているＭＯＳトランジスタ集積回路が、使用され始めてからどの位の期間経過したか（年齢）を割り出すことは出来るものの、ゲート回路の伝播遅延時間ｔpdの劣化量という、経年変化に対応する上で最も重要な量を、具体的に求めることが出来るものではないという問題点があった。
本発明は、そのような問題点を解決するため、ゲート回路の伝播遅延時間ｔpdの劣化量を求めることが出来るＭＯＳトランジスタ集積回路、およびＭＯＳトランジスタ劣化度合模擬算出システムを提供することを課題とするものである。
また劣化度合（劣化量）はＭＯＳトランジスタ集積回路の使用時の温度や電圧に依存するが、本発明ではＭＯＳトランジスタ集積回路内に劣化度合を計測する回路を組み込むため、この問題点も解決できる。

前記課題を解決するため、本発明では、ＮＭＯＳトランジスタのＰＢＴＩ劣化とＨＣ劣化は進行するものの、発振動作に関与しているＰＭＯＳトランジスタのＮＢＴＩ劣化は進行しないよう構成した第１のリング発振器と、ＰＭＯＳトランジスタのＮＢＴＩ劣化は進行するものの、発振動作に関与しているＮＭＯＳトランジスタのＰＢＴＩ劣化とＨＣ劣化は進行しないよう構成した第２のリング発振器とから成るＭＯＳトランジスタ劣化度合模擬回路部を具えたＭＯＳトランジスタ集積回路と、前記第１のリング発振器から得た発振周期を基にＮＭＯＳ劣化増加遅延時間を演算するＮＭＯＳ劣化増加遅延時間演算回路と、前記第２のリング発振器から得た発振周期を基にＰＭＯＳ劣化増加遅延時間を演算するＰＭＯＳ劣化増加遅延時間演算回路と、前記ＮＭＯＳ劣化増加遅延時間と前記ＰＭＯＳ劣化増加遅延時間と前記ＭＯＳトランジスタ集積回路内の他のリング発振器から得た発振周期とを基に、該他のリング発振器の製造当初の発振周期を算出する当初発振周期演算回路とを有する模擬算出装置とから構成されることを特徴とするＭＯＳトランジスタ劣化度合模擬算出システムを提案する。

また、本発明では、上記した如きＭＯＳトランジスタ集積回路と、前記第１のリング発振器から得た発振周期を基にＮＭＯＳ劣化増加遅延時間を演算するＮＭＯＳ劣化増加遅延時間演算回路、および前記第２のリング発振器から得た発振周期を基にＰＭＯＳ劣化増加遅延時間を演算するＰＭＯＳ劣化増加遅延時間演算回路とを有する模擬算出装置とから構成されることを特徴とする、ＣＭＯＳ論理回路に適用されるＭＯＳトランジスタ劣化度合模擬算出システムを提案する。
更に、上記模擬算出装置の構成を、前記ＮＭＯＳ劣化増加遅延時間と前記ＰＭＯＳ劣化増加遅延時間と前記ＭＯＳトランジスタ集積回路内の他のリング発振器から得た発振周期とを基に、該他のリング発振器の製造当初の発振周期を算出する当初発振周期演算回路を加えた構成としたことを特徴とするＭＯＳトランジスタ劣化度合模擬算出システムを提案する。
なお、本発明では、前記第１のリング発振器、及び第２のリング発振器自体の構成については、本出願人が先に出願した特願２０１１−８８５０号に記載の、劣化耐性のある回路構成のリング発振器を利用することも出来る。

本発明のＭＯＳトランジスタ集積回路およびＭＯＳトランジスタ劣化度合模擬算出システムによれば、リング発振器のゲート回路を構成しているＰＭＯＳ，ＮＭＯＳトランジスタの劣化による伝播遅延時間の増加量を、個別に算出することが出来る。更には、ＭＯＳトランジスタ集積回路内に集積されている他のリング発振器の製造当初（まだ劣化がない時点）での発振周期を、算出することが可能となる。リング発振器に限らず、通常のＣＭＯＳ論理回路の製造当初の遅延時間も算出することが出来る。

本発明の第１の実施形態を示す図 ＮＭＯＳ，ＰＭＯＳ両方のトランジスタの劣化が生ずるリング発振器 ＮＡＮＤ回路の具体的構成例 ＮＭＯＳトランジスタの劣化のみ生ずるリング発振器 ＰＭＯＳトランジスタの劣化のみ生ずるリング発振器 従来のＭＯＳトランジスタ集積回路を示す図

以下、本発明の実施形態を図面に基づいて詳細に説明する。
（第１の実施形態）
図１は、本発明のＭＯＳトランジスタ劣化度合模擬算出システムの第１の実施形態を示す図である。符号は図６のものに対応し、２は劣化量を推定しようとする対象回路としてのリング発振器、３はＭＯＳトランジスタ劣化度合模擬回路部、４，５は劣化量を算出するためのリング発振器、４ＧはＮＭＯＳ劣化増加遅延時間演算回路、５ＧはＰＭＯＳ劣化増加遅延時間演算回路、６は当初発振周期演算回路、７は模擬算出装置、４０〜４２はＭＯＳトランジスタ集積回路１側の端子、４３〜４５は模擬算出装置７側の端子、１００はＭＯＳトランジスタ劣化度合模擬算出システムである。
ＭＯＳトランジスタ劣化度合模擬算出システム１００は、大きく分けてＭＯＳトランジスタ集積回路１と模擬算出装置７とで構成されている。なお、図示した例では、模擬算出装置７をＭＯＳトランジスタ集積回路１の外部に設けているが、ＭＯＳトランジスタ集積回路１の中に作り込むことも可能である（その場合には、計算の仕組みをソフトウェアもしくはハードウェアで実現できる。）。

ＭＯＳトランジスタ劣化度合模擬回路部３は、同じＭＯＳトランジスタ集積回路１内に集積されている他の回路（例、リング発振器２）における、ＭＯＳトランジスタの劣化度合を推定（計算）するために設けられる。ここでは他の回路の例としてリング発振器を挙げて説明するが、それ以外の回路であっても劣化度合を推定（計算）することが可能である。
ＭＯＳトランジスタ劣化度合模擬回路部３は、リング発振器４，５で構成されている。模擬算出装置７は、ＮＭＯＳ劣化増加遅延時間演算回路４Ｇ，ＰＭＯＳ劣化増加遅延時間演算回路５Ｇ，当初発振周期演算回路６で構成されている。
リング発振器２は端子４０，４３を経て当初発振周期演算回路６と接続され、リング発振器４は端子４１，４４を経てＮＭＯＳ劣化増加遅延時間演算回路４Ｇと接続され、リング発振器５は端子４２，４５を経てＰＭＯＳ劣化増加遅延時間演算回路５Ｇと接続される。そして、ＮＭＯＳ劣化増加遅延時間演算回路４Ｇ，ＰＭＯＳ劣化増加遅延時間演算回路５Ｇは、当初発振周期演算回路６と接続される。

リング発振器２は、従来からよく用いられている構成のリング発振器（ＲＯ₁ ）（ＰＭＯＳトランジスタの劣化とＮＭＯＳトランジスタの劣化が、発振期間および非発振期間に各ゲート回路で交互に生ずるリング発振器）である。これには、ＭＯＳトランジスタの劣化対策が特に施されてはいない。リング発振器２の製造当初の発振周期Ｔ₀₁は、ここでは不明であるとし、製造時からの劣化度合を模擬することにより、それを推定（計算）し得ることを以下で説明する。
ＭＯＳトランジスタ劣化度合模擬回路部３内に構成したリング発振器４，５は、このＭＯＳトランジスタ集積回路１内に集積したＭＯＳトランジスタの劣化を、模擬するためのものである。そのため、特有の劣化対策を施している。
即ち、リング発振器４は、非発振時にＮＭＯＳトランジスタにのみ劣化が生ずるように（ＰＭＯＳトランジスタには生じないように）工夫したリング発振器（ＲＯ₂ ）であり、リング発振器５は、非発振時にＰＭＯＳトランジスタにのみ劣化が生ずるように（ＮＭＯＳトランジスタには生じないように）工夫したリング発振器（ＲＯ₃ ）である。そして、リング発振器４，５の製造当初の発振周期Ｔ₀₂，Ｔ₀₃は、計測して把握しておく（既知）。
本発明は、ＭＯＳトランジスタ集積回路１内に、ＭＯＳトランジスタ劣化度合模擬回路部３を集積しておくことにより、実現される。

ＮＭＯＳ劣化増加遅延時間演算回路４Ｇは、リング発振器４から取り出した発振周期Ｔ₂ を基に、ＮＭＯＳトランジスタの劣化による伝播遅延時間の増加分Δｔpdn を算出する回路である。ＰＭＯＳ劣化増加遅延時間演算回路５Ｇは、リング発振器５から取り出した発振周期Ｔ₃ を基に、ＰＭＯＳトランジスタの劣化による伝播遅延時間の増加分Δｔpdp
を算出する回路である。
なお、周知のように発振周期Ｔと発振周波数ｆとの間には、Ｔ＝１／ｆの関係がある。従って、リング発振器４の発振周期Ｔ₂ を得るという場合、その発振周波数ｆ₂ を計測し、１／ｆ₂ の計算をしてＴ₂ を得ることが出来る。同様に、リング発振器５の発振周波数ｆ₃ を計測し、１／ｆ₃ の計算をして発振周期Ｔ₃ を得ることが出来る。

まず、リング発振器２，４，５の具体的構成例を示し、それらにおける劣化現象（ＮＢＴＩ，ＰＢＴＩ，ＨＣ）について説明する。次に、ＮＭＯＳ劣化増加遅延時間演算回路４Ｇ_, ＰＭＯＳ劣化増加遅延時間演算回路５Ｇでの演算（伝播遅延時間の増加分Δｔpdn ，Δｔpdp の算出）、当初発振周期演算回路６での演算（リング発振器の製造当初（劣化のない時点）での発振周期Ｔ₀₁の算出）について説明する。

（リング発振器２…ＲＯ₁ ）
図２はＭＯＳトランジスタの劣化に対する工夫がなされていない従来のリング発振器の例を示している。図２において、１０は発振制御入力端子、１１〜１５はＮＡＮＤ回路、１６は配線、１８は出力端子である。使用されているゲート回路は２入力ＮＡＮＤ回路であり、全部で奇数個用いられている。各ＮＡＮＤ回路の一方の入力端子Ａは、前段のＮＡＮＤ回路の出力端子Ｃと接続するというようにして、全体としてリング状となるよう構成されている。
そして、ＮＡＮＤ回路１の他方の入力端子Ｂは発振制御入力端子１０と接続され、他のＮＡＮＤ回路１２〜１５の入力端子Ｂは、それぞれ自分の入力端子Ａに接続される。発振出力を取り出す出力端子１８は、任意のＮＡＮＤ回路の出力端子Ｃに接続される。

図中に記している論理値１，０は、このリング発振器が発振していない時の値である。即ち、発振制御入力端子１０に、発振させない（非発振）との制御信号である論理値０が与えられている時の値である。
ＮＡＮＤ回路１１の入力端子Ｂに０が入力されていると、他方の入力端子Ａへの入力が１でも０でも、出力端子Ｃの値は１となる。その後に続く各ＮＡＮＤ回路（インバータ）１２〜１５の出力は、各入力を反転した出力となるから、０，１，０，１と続き、最終の奇数段のＮＡＮＤ回路１５の出力は１となる。ＮＡＮＤ回路１５の出力１はＮＡＮＤ回路１１の入力端子Ａに入力されるが、これが入力されてもＮＡＮＤ回路１１の出力は１のままである。従って非発振時には、図中に記した値を保ったままの状態で安定している。

発振させる時には、発振制御入力端子１０に入力する発振制御信号を論理値１とする。すると、ＮＡＮＤ回路１１の入力端子Ａ，Ｂの値は両方とも１となるから、ＮＡＮＤ回路１１の出力の値は０となる。その後に続く各ＮＡＮＤ回路１２〜１５の出力は各入力を反転した出力となるから、１，０，１，０と続き、最終の奇数段の出力は０となる。
その０がＮＡＮＤ回路１１の入力端子Ａに入力されると、他方の入力端子Ｂの値は１のままであるから、出力は１と変る。従って、それ以後の各段の出力は各入力を反転した出力となり、０，１，０，１と続き、最終の奇数段の出力は１と変る。

つまり、発振状態にされると、論理信号が各段で反転しながら次々と伝播して行くが、ゲート回路は全部で奇数段であるので、リング状の段を１周して元へ戻った時の出力は、前回の反転出力となっている。従って、次の段以降のゲート回路の出力もまた次々と反転し、結局、発振状態にされている間中、各段の出力は１になったり０になったりするのを繰り返す。この出力が出力端子１８より取り出され、クロック信号等として利用される。
１個のゲート回路において、入力された時から反転出力が出る時までの遅延時間は、そのゲート回路の伝播遅延時間と呼ばれる。その時間をｔpdとすると、出力端子１８からの発振出力が１→０あるいは０→１と反転するには、信号がゲート回路を次々と伝播してリング状の経路を１周して来る必要があるから、ゲート回路がｎ段（ｎは奇数）あれば、ｔpd×ｎの時間がかかる。これで半周期である。１周期Ｔはその２倍であるから、Ｔは次式で表される。
Ｔ＝２×ｔpd×ｎ

ＭＯＳトランジスタが劣化して来て、伝播遅延時間ｔpdに増加分が生じて来た場合の発振周期は、上式のｔpdの所に増加分を加えた伝播遅延時間を代入することにより算出される。その発振周期は発振周期Ｔ₀₁より大なる値となる。つまり、劣化すると発振周期は増大する。

図３はＮＡＮＤ回路の具体的構成例である。端子の符号は図２のものに対応し、Ｐ_A ，Ｐ_B はＰＭＯＳトランジスタ、Ｎ_A ，Ｎ_B はＮＭＯＳトランジスタである。Ｐ_A ，Ｐ_B が並列接続されたものとＮ_A ，Ｎ_B が直列接続されたものとが直列接続され、その接続点が出力端子Ｃに接続されている。Ｐ_A ，Ｐ_B 側の端部は電源＋Ｖ_DDに接続され、Ｎ_A ，Ｎ_B 側の端部はアースに接続されている。そして、Ｐ_A ，Ｎ_A のゲートは入力端子Ａと接続され、Ｐ_B ，Ｎ_B のゲートは入力端子Ｂと接続されている。なお、ＮＡＮＤ回路の図示のような構成は公知である。

図２のリング発振器２のＮＡＮＤ回路１１〜１５に、図３のものが用いられているとすると、リング発振器２で非発振時において劣化を生じているＭＯＳトランジスタは、次の通りである。
ＮＡＮＤ回路１１では、入力端子Ａに１が入力され、入力端子Ｂに０が入力されているので、能動にすべきゲート電圧が印加されるＭＯＳトランジスタはＮ_A とＰ_B である。従って、Ｎ_A にはＰＢＴＩ劣化，ＨＣ劣化を生じ、Ｐ_B にはＮＢＴＩ劣化が生ずる。
ＮＡＮＤ回路１２以降の段では、入力端子Ａ，Ｂに１が入力されるＮＡＮＤ回路１２等と、入力端子Ａ，Ｂに０が入力されるＮＡＮＤ回路１３等とが交互に連なる形となっている。入力端子Ａ，Ｂに１が入力されるＮＡＮＤ回路１２等で、能動にすべきゲート電圧が印加されるＭＯＳトランジスタは、Ｎ_A ，Ｎ_B である。従って、これらにＰＢＴＩ劣化，ＨＣ劣化が生ずる。入力端子Ａ，Ｂに０が入力されるＮＡＮＤ回路１３等で、能動にすべきゲート電圧が印加されるＭＯＳトランジスタは、Ｐ_A ，Ｐ_B である。従って、これらにＮＢＴＩ劣化が生ずる。

発振に関与するＭＯＳトランジスタは、発振時にゲート電圧が変化され、オン，オフ動作を繰り返すＭＯＳトランジスタである。そういうＭＯＳトランジスタは、図２から分かるように、入力端子Ａからゲート電圧が与えられているものである。従って最初のＮＡＮＤ回路１１ではＰ_A ，Ｎ_A である。入力端子Ａ，Ｂが一括接続されているＮＡＮＤ回路１２以降の各回路では、Ｐ_A ，Ｐ_B ，Ｎ_A ，Ｎ_B 全てである。
従って、Ｐ_A ，Ｐ_B ，Ｎ_A ，Ｎ_B すべてに非発振時中に劣化を生じており、その劣化による伝播遅延時間の増大が原因となり、各ゲート回路（ＮＡＮＤ回路）の伝播遅延時間ｔpdを増大させ、全体ではそれがｎ段累積されてリング発振器の発振周期を増大させている。
以上のように、図２のリング発振器２の発振周期Ｔ₁ は、ＰＭＯＳトランジスタの劣化（ＮＢＴＩ劣化，ＨＣ劣化）、およびＮＭＯＳトランジスタの劣化（ＰＢＴＩ劣化）の両方が混ざった形で影響を受け、増大してしまっている。

（リング発振器４…ＲＯ₂ ）
図４は、ＮＭＯＳトランジスタの劣化のみ生ずるよう工夫されたリング発振器４である。符号は図２のものに対応し、２０は発振制御入力端子、２１〜２５はＮＡＮＤ回路、２６，２７は配線、２８は出力端子である。

リング発振器４の接続構成は次の通りである。奇数個の２入力ＮＡＮＤ回路の一方の入力端子Ｂは、全て発振制御入力端子２０に接続し、他方の入力端子Ａは前段の出力端子Ｃと接続するというようにして、全体としてリング状となるよう構成される。そして、任意のＮＡＮＤ回路の出力端子Ｃに、発振出力を取り出す出力端子２８が接続される。図中に記している論理値１，０は、このリング発振器４（ＲＯ₂ ）が発振していない時の値である。
非発振時には、図中に記したように、発振制御入力端子２０に論理値０が入力される。各入力端子Ｂに論理値０が入力されるので、各ＮＡＮＤ回路の出力の値は１となる。
発振時には、発振制御入力端子２０に論理値１が入力され、その値に固定される。すると、各ＮＡＮＤ回路の出力は０→１→０→…と交互に変化し、出力端子２８からは発振出力が取り出される。

このように構成したリング発振器４は、ＭＯＳトランジスタの劣化による発振周期の増大が抑制される。その理由を、ＮＡＮＤ回路として図３の構成のものを用いた場合を例にとって説明する。なお、このＮＡＮＤ回路を図４のリング発振器に使用する場合、入力端子Ｂに論理値０が入力される非発振時においてオンするＰ_B は、出力端子Ｃの出力を１（電源＋Ｖ_DD）に引き上げるというプルアップ機能を果している素子である。
図４のリング発振器４で発振出力を出すためにオン，オフを繰り返すＭＯＳトランジスタは、入力端子Ａからの入力がゲート電極に印加されるものであり、図３で言えばＰ_A とＮ_A である。もし非発振時にこれらＰ_A ，Ｎ_A に劣化が生じているならば、発振周期の増大をもたらす。

そこで、非発振時におけるＮＡＮＤ回路の動作状況を点検してみるに、入力端子Ａには論理値１が入力されているが、この入力が能動状態にすべきゲート電圧として作用するＭＯＳトランジスタは、図３で言えばＮ_A である。一方、入力端子Ｂには論理値０が入力されているが、この入力が能動状態にすべきゲート電圧として作用するＭＯＳトランジスタはＰ_B である。つまり、非発振時に劣化が生じているのはＮ_A とＰ_B である。
即ち、発振動作に関与しているＰ_A ，Ｎ_A のうち、非発振時に劣化が生じているものはＮ_A であり（ＰＢＴＩ劣化，ＨＣ劣化）、Ｐ_A には生じていない。従ってリング発振器４では、発振時には、ＮＭＯＳトランジスタの劣化（ＰＢＴＩ劣化，ＨＣ劣化など）による遅延時間の増加だけが生じる。

（リング発振器５…ＲＯ₃ ）
図５（１）は、ＰＭＯＳトランジスタの劣化のみ生ずるよう工夫されたリング発振器５である。図５（１）において、３０は発振制御入力端子、３１〜３５はＮＯＲ回路、３６，３７は配線、３８は出力端子、Ｄ，Ｅは入力端子、Ｆは出力端子である。
このリング発振器５の接続構成は次の通りである。奇数個の２入力ＮＯＲ回路の一方の入力端子Ｅは、全て発振制御入力端子３０に接続し、他方の入力端子Ｄは前段の出力端子Ｆと接続するというようにして、全体としてリング状となるよう構成される。そして、任意のＮＯＲ回路の出力端子Ｆに、発振出力を取り出す出力端子３８が接続される。図中に記している論理値１，０は、このリング発振器５（ＲＯ₃ ）が発振していない時の値である。

非発振時には、図中に記したように、発振制御入力端子３０に論理値１が入力される。各入力端子Ｅには論理値１が入力されるので、各ＮＯＲ回路の出力の値は０となる。
発振時には、発振制御入力端子３０に論理値０が入力され、その値に固定される。すると、各ＮＯＲ回路の出力は１→０→１→…と交互に変化し、出力端子３８からは発振出力が取り出される。

このように構成したリング発振器５も、ＭＯＳトランジスタの劣化による発振周期の増大が抑制される。その理由を、ＮＯＲ回路として図５（２）の構成のものを用いた場合を例にとって説明する。Ｄ，Ｅは入力端子、Ｆは出力端子、Ｐ_D ，Ｐ_E はＰＭＯＳトランジスタ、Ｎ_D ，Ｎ_E はＮＭＯＳトランジスタである。Ｐ_D ，Ｐ_E が直列接続されたものとＮ_D ，Ｎ_E が並列接続されたものとが直列接続され、その接続点が出力端子Ｆに接続される。Ｐ_D ，Ｐ_E 側の端部は電源＋Ｖ_DDに接続され、Ｎ_D ，Ｎ_E 側の端部はアースに接続される。そして、Ｐ_D ，Ｎ_D のゲートは入力端子Ｄと接続され、Ｐ_E ，Ｎ_E のゲートは入力端子Ｅと接続される。なお、ＮＯＲ回路の図示のような接続構成は公知である。
入力端子Ｅに論理値１が入力される非発振時にオンするＮ_E は、出力端子Ｆの出力を０（アース）に引き下げるプルダウン機能を果している素子である。

図５（１）のリング発振器５で発振出力を出すためにオン，オフを繰り返すＭＯＳトランジスタは、入力端子Ｄからの入力がゲート電極に印加されるＰ_D とＮ_D である。もし非発振時にこれらＰ_D ，Ｎ_D に劣化が生じているならば、発振周期の増大をもたらす。
そこで、非発振時におけるＮＯＲ回路の動作状況を点検してみるに、入力端子Ｅには論理値１が入力されているが、この入力が能動状態にすべきゲート電圧として作用するのはＮ_E である。一方、入力端子Ｄには論理値０が入力されているが、この入力が能動状態にすべきゲート電圧として作用するのはＰ_D である。つまり、非発振時に劣化が生じているのはＮ_E とＰ_D である。
発振動作に関与しているＰ_D ，Ｎ_D のうち、Ｐ_D には劣化（ＮＢＴＩ劣化）が生じるものの、Ｎ_D には生じていない。従ってリング発振器５では、発振時には、ＰＭＯＳトランジスタの劣化（ＮＢＴＩ劣化）による遅延時間の増加だけが生じる。

（伝播遅延時間の増加分Δｔpdn ，Δｔpdp の演算）
以下の説明では、説明を簡単にするため図１のリング発振器２（ＲＯ₁ ），リング発振器４（ＲＯ₂ ），リング発振器５（ＲＯ₃ ）は、同一タイプのゲート回路で構成されているものとする。演算を説明するに当たり、演算に使用する記号の意味を定義しておく。
ｎ…各リング発振器におけるゲート回路の段数（奇数）
Ｔ₀₁…リング発振器２（ＲＯ₁ ）の製造当初の（劣化してない時点での）発振周期
Ｔ₀ …リング発振器４（ＲＯ₂ ），リング発振器５（ＲＯ₃ ）の製造当初の（劣化してない時点での）発振周期Ｔ₀₂，Ｔ₀₃のこと（ここではリング発振器４，５は同一タイプのゲート回路，同一段数（ｎ）としているので、Ｔ₀₂＝Ｔ₀₃＝Ｔ₀ ）
ｔpd…当初の（まだ劣化してない時点での）ゲート回路１個あたりの伝播遅延時間
Δｔpdp （＝ΔｔpLH)…ＰＭＯＳの劣化（ＮＢＴＩ劣化）による増加遅延時間（１ゲート回路当たりの）
Δｔpdn （＝ΔｔpHL)…ＮＭＯＳの劣化（ＰＢＴＩ劣化とＨＣ劣化）による増加遅延時間（１ゲート回路当たりの）

Ｔ₁ …リング発振器２（ＲＯ₁ ）の発振周期（測定し演算する時点での）
Ｔ₂ …リング発振器４（ＲＯ₂ ）の発振周期（測定し演算する時点での）
Ｔ₃ …リング発振器５（ＲＯ₃ ）の発振周期（測定し演算する時点での）
なお、ｔpd，Δｔpdp ，Δｔpdn は、ゲート回路の種類（ＮＡＮＤ回路かＮＯＲ回路か等）や、出力を遷移させる入力値，ＭＯＳトランジスタの閾値の大きさに係わらず、同じと仮定して説明する（このように仮定しても、実態とそれほど異なることはない）。

リング発振器の製造当初（ＭＯＳトランジスタが劣化していない時点）の発振周期Ｔは、既に説明したようにＴ＝２×ｔpd×ｎであるから、リング発振器４（ＲＯ₂ ），リング発振器５（ＲＯ₃ ）の製造当初の発振周期Ｔ₀ は、次式で表される。
Ｔ₀ ＝２×ｔpd×ｎ …（１）
リング発振器４（ＲＯ₂ ），リング発振器５（ＲＯ₃ ）が作り込まれるＭＯＳトランジスタ集積回路１の製造時には、この発振周期Ｔ₀ は計測されるため、その値は既知である。

さて、リング発振器２（ＲＯ₁ ）は、トランジスタの劣化が生じないような工夫がなされていない図２のようなリング発振器であるが、このリング発振器では、発振・非発振にかかわらず、各段の入力（前段の出力）は交互に論理値０と論理値１になる。そのため、入力が論理値０のゲート回路においてはＰＭＯＳトランジスタが劣化し、入力が論理値１のゲート回路においてはＮＭＯＳトランジスタが劣化する。
従って、リング発振器２（ＲＯ₁ ）の発振周期Ｔ₁ は、次式で表される。
Ｔ₁ ＝Ｔ₀₁＋Δｔpdp ×（ｎ／２）＋Δｔpdn ×（ｎ／２） …（２）
この式の右辺第１項は製造当初の発振周期を表し、右辺第２項はＰＭＯＳトランジスタの劣化（ＮＢＴＩ）による遅延増加分を表し、右辺第３項は、ＮＭＯＳトランジスタの劣化（ＰＢＴＩとＨＣ）による遅延増加分を表している。
（２）式を変形して次式を得る。
Ｔ₀₁＝Ｔ₁ −Δｔpdp ×（ｎ／２）−Δｔpdn ×（ｎ／２） …（３）
Δｔpdp ，Δｔpdn を模擬回路で模擬して求め、（３）式に代入すれば、Ｔ₀₁を算出（推定）することが出来る。

ＮＢＴＩ劣化が生じないよう考慮したリング発振器４（ＲＯ₂ ）（言い換えれば、各ゲート回路においてＮＭＯＳトランジスタの劣化のみ生ずるようにしたリング発振器）の発振周期Ｔ₂ は、次式で表される。
Ｔ₂ ＝Ｔ₀ ＋Δｔpdn ×ｎ …（４）
この式の右辺第２項は、ＮＭＯＳトランジスタの劣化（ＰＢＴＩとＨＣ）による遅延増加分を表している。

ＰＢＴＩ劣化及びＨＣ劣化が生じないよう考慮したリング発振器５（ＲＯ₃ ）（言い換えれば、各ゲート回路においてＰＭＯＳトランジスタの劣化のみ生ずるリング発振器）の発振周期Ｔ₃ は、次式で表される。
Ｔ₃ ＝Ｔ₀ ＋Δｔpdp ×ｎ …（５）
この式の右辺第２項は、ＰＭＯＳトランジスタの劣化（ＮＢＴＩ）による遅延増加分を表している。

（４）式を式変形することにより、次式を得る。
Δｔpdn ×ｎ＝Ｔ₂ −Ｔ₀ …（６）
Δｔpdn ＝（Ｔ₂ −Ｔ₀ ）／ｎ …（７）
これらの式を見れば分かるように、リング発振器４（ＲＯ₂ ）から発振周期Ｔ₂ を取り出し、それと既知の発振周期Ｔ₀ とを用い、ＮＭＯＳ劣化増加遅延時間演算回路４Ｇで（６）式の演算をすることにより、リング発振器４（ＲＯ₂ ）のゲート回路全部（ｎ段）でのＮＭＯＳトランジスタの劣化による増加遅延時間を求めることが出来る。また（７）式の演算をすることにより、ＮＭＯＳトランジスタの劣化によるゲート回路１段当たりの増加遅延時間Δｔpdn を求めることが出来る。

一方、（５）式を式変形することにより、次式を得る。
Δｔpdp ×ｎ＝Ｔ₃ −Ｔ₀ …（８）
Δｔpdp ＝（Ｔ₃ −Ｔ₀ ）／ｎ …（９）
やはり、リング発振器５（ＲＯ₃ ）から発振周期Ｔ₃ を取り出し、それと既知の発振周期Ｔ₀ とを用い、ＰＭＯＳ劣化増加遅延時間演算回路５Ｇで（８）式の演算をすることにより、リング発振器５（ＲＯ₃ ）のゲート回路全部（ｎ段）でのＰＭＯＳトランジスタの劣化による増加遅延時間を求めることが出来る。また（９）式の演算をすることにより、ＰＭＯＳトランジスタの劣化によるゲート回路１段当たりの増加遅延時間Δｔpdp を求めることが出来る。

（リング発振器２の製造当初の発振周期Ｔ₀₁の推定（算出））
劣化を考慮していないリング発振器２（ＲＯ₁ ）の、製造当初（劣化が生じてない時点）の発振周期Ｔ₀₁を求めることが必要とされる場合、あるいは初期の発振周期Ｔ₀₁が不明な場合には、当初発振周期演算回路６で算出する。
即ち、ＮＭＯＳ劣化増加遅延時間演算回路４Ｇで求めたΔｔpdn や、ＰＭＯＳ劣化増加遅延時間演算回路５Ｇで求めたΔｔpdp や、リング発振器２（ＲＯ₁ ）から端子４０，４３を経て取り入れた発振周期Ｔ₁ を、それぞれ（３）式に代入して演算する。これにより、リング発振器２（ＲＯ₁ ）の製造当初の発振周期Ｔ₀₁を求めることが出来る。

上例では、ＭＯＳトランジスタ集積回路１中にＭＯＳトランジスタの劣化を模擬するためのリング発振器４，５を作っておき、そこでの伝播遅延時間特性の劣化度合（Δｔpdn
，Δｔpdp ）を求め、ＭＯＳトランジスタ集積回路１中の他のリング発振器２の劣化度合も同様のものと推定し、その製造当初の発振周期Ｔ₀₁を推定（算出）している。
しかし、リング発振器２に限らず、同一のＭＯＳトランジスタ集積回路１内に作り込まれている他のゲート回路においても、劣化度合は同程度に進行している筈である。従って、ＮＭＯＳ劣化増加遅延時間演算回路４Ｇで求めたΔｔpdn ，ＰＭＯＳ劣化増加遅延時間演算回路５Ｇで求めたΔｔpdp を、他のゲート回路（例、段数の異なるリング発振器や通常のＣＭＯＳ論理回路）に適用して演算し、その当初の状態での特性（例、当初の発振周期や入出力間の遅延時間）を割り出すことも可能となる。
例えば、リング発振器２に対応した端子４０のように、リング発振器２とは段数の異なるリング発振器に対応した端子を設けておき、その端子を経由して現時点での発振周期Ｔを取り入れ、模擬算出装置７で当初の発振周期Ｔ₀₁を割り出すのである。

（第２の実施形態）
第２の実施形態の全体としての構成は、第１の実施形態と同様である。しかし、演算で使用する値は相違している。
ゲート回路の伝播遅延時間ｔpdに関しては、ゲート回路内に使われているＭＯＳトランジスタのオン抵抗Ｒ_ONとゲート回路の負荷容量Ｃ_L とによるＲＣ回路で、ゲート回路をモデル化すると、次式で計算されることが知られている。
ｔpd＝Ｒ_ON×Ｃ_L …（１０）
第２の実施形態はこのことを利用して、劣化を生じて来ている時点での増加遅延時間や、劣化してない時点での発振周期Ｔ₀₁（製造当初の発振周期）を求めようとするものである。

第１の実施形態で用いた記号と同じものは、先に定義した通りのものである。新たに用いる記号の意味は次の通りである。
Ｒ…ＭＯＳトランジスタのオン抵抗
（ＰＭＯＳトランジスタのオン抵抗Ｒ_ONP とＮＭＯＳトランジスタオン抵抗Ｒ_ONN との値は、厳密には全く同じではない。しかし、ここで行う説明内容に関しては、ほぼ同じとして扱っても支障はないので、Ｒ_ONP ＝Ｒ_ONN ＝Ｒと仮定して説明する。）
Ｃ…各ゲート回路の負荷容量
（リング発振器を構成する各ゲート回路の負荷容量Ｃ_L は全て等しく、その値はＣであると仮定する。）
ΔＲp …ＰＭＯＳトランジスタの劣化（ＮＢＴＩ劣化）によるオン抵抗Ｒの増加分
ΔＲ_N …ＮＭＯＳトランジスタの劣化（ＰＢＴＩ劣化とＨＣ劣化）によるオン抵抗Ｒの増加分

（１０）式をＲ，Ｃを使って書き換えると、次式となる。
ｔpd＝ＲＣ …（１１）
ＰＭＯＳトランジスタの劣化とＮＭＯＳトランジスタの劣化とが、交互のゲート回路で生ずるリング発振器２（ＲＯ₁ ）の発振周期Ｔ₁ は、次式で表される。
Ｔ₁ ＝｛（ＲＣ／２）＋２ＲＣ｝×ｎ＋（１／２）ΔＲp Ｃ×（１／２）×ｎ
＋２ΔＲ_N Ｃ×（１／２）×ｎ …（１２）
この式の右辺第１項は、リング発振器２の劣化のない時点での発振周期Ｔ₀₁を表している。第１項中の（ＲＣ／２）はゲート回路１段における立上り伝播遅延時間ｔpLH （入力信号変化からゲート回路出力の立上り変化までの遅延時間）を表し、２ＲＣはゲート回路１段における立下り伝播遅延時間ｔpHL （入力信号変化からゲート回路出力の立下り変化までの遅延時間）を表している。
右辺第２項は、ＰＭＯＳトランジスタの劣化（ＮＢＴＩ）による増加遅延時間を表し、右辺第３項は、ＮＭＯＳトランジスタの劣化（ＰＢＴＩとＨＣ）による増加遅延時間を表している。

各ゲート回路においてＮＭＯＳトランジスタの劣化のみ生ずるリング発振器４（ＲＯ₂ ）の発振周期Ｔ₂ は、次式で表される。
Ｔ₂ ＝（ＲＣ＋２ＲＣ）×ｎ＋ΔＲ_N Ｃ×ｎ …（１３）
この式の右辺第１項は、劣化のない時点での発振周期を表している。第１項中のＲＣは、ゲート回路１段における立上り伝播遅延時間ｔpLH を表し、２ＲＣはゲート回路１段における立下り伝播遅延時間ｔpHL を表している。右辺第２項は、ＮＭＯＳトランジスタの劣化（ＰＢＴＩとＨＣ）による増加遅延時間を表している。

各ゲート回路においてＰＭＯＳトランジスタの劣化のみ生ずるリング発振器５（ＲＯ₃ ）の発振周期Ｔ₃ は、次式で表される。
Ｔ₃ ＝（２ＲＣ＋ＲＣ）×ｎ＋ΔＲp Ｃ×ｎ …（１４）
この式の右辺第１項は、劣化のない時点での発振周期を表している。第１項中の２ＲＣは、ゲート回路１段における立上り伝播遅延時間ｔpLH を表し、ＲＣはゲート回路１段における立下り伝播遅延時間ｔpHL を表している。右辺第２項は、ＰＭＯＳトランジスタの劣化（ＮＢＴＩ）による増加遅延時間を表している。

（１３）式を式変形して次式を得る。
ΔＲ_N Ｃ×ｎ＝Ｔ₂ −３ＲＣ×ｎ …（１５）
ΔＲ_N Ｃ＝（Ｔ₂ −３ＲＣ×ｎ）／ｎ …（１６）
これらの式を見れば分かるように、リング発振器４から発振周期Ｔ₂ を取り出し、それと値が既知のＲ，Ｃ，ｎとを用い、ＮＭＯＳ劣化増加遅延時間演算回路４Ｇで（１５）式の演算をすることにより、リング発振器４のゲート回路全部（ｎ段）でのトランジスタ劣化による増加遅延時間を求めることが出来る。また（１６）式の演算をすることにより、ＮＭＯＳトランジスタの劣化によるゲート回路１段当たりの劣化による増加遅延時間を求めることが出来る。

また、（１４）式を式変形して次式を得る。
ΔＲp Ｃ×ｎ＝Ｔ₃ −３ＲＣ×ｎ …（１７）
ΔＲp Ｃ＝（Ｔ₃ −３ＲＣ×ｎ）／ｎ …（１８）
これらの式を見れば分かるように、リング発振器５から発振周期Ｔ₃ を取り出し、それと値が既知のＲ，Ｃ，ｎとを用い、ＰＭＯＳ劣化増加遅延時間演算回路５Ｇで（１７）式の演算をすることにより、リング発振器５のゲート回路全部（ｎ段）でのトランジスタ劣化による増加遅延時間を求めることが出来る。また（１８）式の演算をすることにより、ＰＭＯＳトランジスタの劣化によるゲート回路１段当たりの劣化による増加遅延時間を求めることが出来る。

次に、リング発振器２の発振周期Ｔ₁ を表す（１２）式の説明のところで、その第１項｛（ＲＣ／２）＋２ＲＣ｝×ｎは、劣化のない時点での発振周期（Ｔ₀₁）を表していると述べた。即ち、次の通りである。
Ｔ₀₁＝｛（ＲＣ／２）＋２ＲＣ｝×ｎ＝５ＲＣｎ／２ …（１９）
このＴ₀₁は、各リング発振器の発振周期Ｔ₁ ，Ｔ₂ ，Ｔ₃ を用いて求めることが出来る。以下それを説明する。

（１５），（１７）式を（１２）式に代入して次式を得る。
Ｔ₁ ＝５ＲＣｎ／２＋（Ｔ₃ −３ＲＣｎ）／４＋（Ｔ₂ −３ＲＣｎ） …（２０）
これを式変形して次式を得る。
５ＲＣｎ／４＝Ｔ₃ ／４＋Ｔ₂ −Ｔ₁ …（２１）
これを（１９）式に代入して次式を得る。
Ｔ₀₁＝２（Ｔ₃ ／４＋Ｔ₂ −Ｔ₁ ） …（２２）
この演算は、当初発振周期演算回路６で行う。つまり、リング発振器２，４，５（ＲＯ₁ ，ＲＯ₂ ，ＲＯ₃ ）から取り出された発振周期Ｔ₁ ，Ｔ₂ ，Ｔ₃ を用い、（２２）式の演算を行うことにより、リング発振器２の当初の発振周期Ｔ₀₁を求めることが出来る。

上例では、ＭＯＳトランジスタ集積回路１中にＭＯＳトランジスタの劣化を模擬するためのリング発振器４，５を作っておき、そこでの伝播遅延時間特性の劣化度合（Δｔpdn
，Δｔpdp ）を求め、ＭＯＳトランジスタ集積回路１中の他のリング発振器２の劣化度合も同様のものと推定し、その製造当初の発振周期Ｔ₀₁を推定（算出）している。
しかし、リング発振器２に限らず、同一のＭＯＳトランジスタ集積回路１内に作り込まれている他のゲート回路においても、劣化度合は同程度に進行している筈である。従って、ＮＭＯＳ劣化増加遅延時間演算回路４Ｇで求めたΔｔpdn ，ＰＭＯＳ劣化増加遅延時間演算回路５Ｇで求めたΔｔpdp を、他のゲート回路（例、段数の異なるリング発振器や通常のＣＭＯＳ論理回路）に適用して演算し、その当初の状態での特性（例、当初の発振周期や入出力間の遅延時間）を割り出すことも可能となる。

図１に示したＭＯＳトランジスタ劣化度合模擬算出システム１００では、模擬算出装置７として、ＮＭＯＳ劣化増加遅延時間演算回路４Ｇと、ＰＭＯＳ劣化増加遅延時間演算回路５Ｇと、当初発振周期演算回路６とを具えた構成のものを示した。しかし、これは必要に応じて変更することが出来る。例えば、遅延時間の増加分の演算は必要とするが、当初発振周期の演算までは必要としないという場合には、ＮＭＯＳ劣化増加遅延時間演算回路４ＧとＰＭＯＳ劣化増加遅延時間演算回路５Ｇとを具えた構成のものとすればよい。

なお、発振周期（周波数）や通常の論理回路の伝播遅延時間は、ＭＯＳトランジスタの劣化の外、動作温度や動作電圧によっても変化する。しかし、リング発振器４（ＲＯ₂ ）やリング発振器５（ＲＯ₃ ）を、劣化推定対象の回路（リング発振器２（ＲＯ₁ ）や通常の論理回路）があるチップ（ＭＯＳトランジスタ集積回路１）内に作り込むことにより、発振周期を計測している時の動作温度や動作電圧が不明であったとしても、劣化量や製造当初の（劣化のない時の）発振周期や遅延時間を推定することが可能となる。

実施形態での劣化による増加遅延時間や、劣化してない時点で発振周期（製造当初の発振周期）の演算において、ｔpd，Δtpdn, Δtpdp, Ｃ_L ，Ｒ_ONP ，Ｒ_ONN ，ΔＲ_P ，ΔＲ_N などのパラメータ値が同一であることを仮定したが、実際の回路においてはこれらの値は使用するゲート（回路）の種類や製造ばらつき等の理由で異なる。これらの値は回路シミュレーションもしくは実回路から得ることができ、またそれらを組合せた状態で回路シミュレーションも実施可能である。本発明は、劣化による増加遅延時間や、劣化してない時点での発振周期（製造当初の発振周期）の推定の原理を示しており、このようなパラメータ値が異なる場合でも同様に推定することが可能である。

１…ＭＯＳトランジスタ集積回路、２…リング発振器、３…ＭＯＳトランジスタ劣化度合模擬算出部３、４，５…リング発振器、４Ｇ…ＮＭＯＳ劣化増加遅延時間演算回路、５Ｇ…ＰＭＯＳ劣化増加遅延時間演算回路、６…当初発振周期演算回路、７…模擬算出装置、１０…発振制御入力端子、１１〜１５…ＮＡＮＤ回路、１６…配線、１８…出力端子、２０…発振制御入力端子、２１〜２５…ＮＡＮＤ回路、２６，２７…配線、２８…出力端子、３０…発振制御入力端子、３１〜３５…ＮＯＲ回路、３６，３７…配線、３８…出力端子、４０〜４８…端子、１００…ＭＯＳトランジスタ劣化度合模擬算出システム

Claims (1)

1. ＮＭＯＳトランジスタのＰＢＴＩ劣化とＨＣ劣化は進行するものの、発振動作に関与しているＰＭＯＳトランジスタのＮＢＴＩ劣化は進行しないよう構成した第１のリング発振器と、
   ＰＭＯＳトランジスタのＮＢＴＩ劣化は進行するものの、発振動作に関与しているＮＭＯＳトランジスタのＰＢＴＩ劣化とＨＣ劣化は進行しないよう構成した第２のリング発振器とから成るＭＯＳトランジスタ劣化度合模擬回路部を具えたＭＯＳトランジスタ集積回路と、
   前記第１のリング発振器から得た発振周期を基にＮＭＯＳ劣化増加遅延時間を演算するＮＭＯＳ劣化増加遅延時間演算回路と、
   前記第２のリング発振器から得た発振周期を基にＰＭＯＳ劣化増加遅延時間を演算するＰＭＯＳ劣化増加遅延時間演算回路と、
   前記ＮＭＯＳ劣化増加遅延時間と前記ＰＭＯＳ劣化増加遅延時間と前記ＭＯＳトランジスタ集積回路内の他のリング発振器から得た発振周期とを基に、該他のリング発振器の製造当初の発振周期を算出する当初発振周期演算回路とを有する模擬算出装置と
   から構成されることを特徴とするＭＯＳトランジスタ劣化度合模擬算出システム。
   

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