JP5813588B2

JP5813588B2 - スイッチ制御回路、および、スイッチ装置

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Publication number: JP5813588B2
Application number: JP2012155570A
Authority: JP
Inventors: 口貴之寺
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2012-07-11
Filing date: 2012-07-11
Publication date: 2015-11-17
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Also published as: US8841939B2; US20140015570A1; JP2014017773A

Description

スイッチ制御回路、および、スイッチ装置に関する。

従来のスイッチ装置には、複数の入力信号をデコーダ回路がデコードし、得られたデコード信号に基づいてドライバ回路がスイッチ回路のゲート端子電圧を制御するものがある。

スイッチ回路の切り替え時、入力信号の遷移のタイミングのずれにより、デコード回路が所望のデコード信号を生成しない場合がある。この場合、ドライバ回路によるスイッチ回路の所望の切り替えが困難になる。

特開２０１１−５５０９９号公報

スイッチ回路の切り替えに対する、入力信号のずれの影響を低減することが可能なスイッチ制御回路、および、スイッチ装置を提供する。

実施形態に従ったスイッチ制御回路は、第１の入力信号に基づいた第１のデータ信号および第２の入力信号に基づいた第２のデータ信号をデコードして得られた複数のデコード信号を出力するデコーダ回路を備える。スイッチ制御回路は、前記複数のデコード信号に基づいて、前記スイッチ回路を制御する制御信号を出力するドライバ回路を備える。スイッチ制御回路は、前記第１および第２のデータ信号に基づいて、前記複数のデコード信号のレベルが遷移するタイミングが同期するように制御する同期制御回路を備える。

図１は、第１の実施形態に係るスイッチ制御回路１００を備えたスイッチ装置１０００の構成の一例を示すブロック図である。図２は、図１に示す第１の信号生成回路Ｄ１の構成の一例を示す回路図である。図３は、図２に示す遅延回路Ｄ１ａの回路構成の一例を示す回路図である。図４は、図２に示す第１の信号生成回路Ｄ１の動作波形の一例を示す波形図である。図５は、図２に示すＸＯＲ回路Ｄ１ｂの回路構成の一例を示す回路図である。図６は、図１に示すスイッチ制御回路１００の動作波形の一例を示す波形図である。

以下、実施形態について図面に基づいて説明する。この実施形態では、一例として、スイッチ装置が３個の入力信号によりスイッチ回路を制御する（すなわち、スイッチ回路の切り替えの状態が２^３＝８個である）場合について説明する。しかし、スイッチ回路が３個以外の複数の入力信号により制御される場合も同様に説明される。

第１の実施形態

図１は、第１の実施形態に係るスイッチ制御回路１００を備えたスイッチ装置１０００の構成の一例を示すブロック図である。

図１に示すように、スイッチ装置１０００は、スイッチ制御回路１００と、スイッチ回路２００と、を備える。

スイッチ回路２００は、後述の制御信号（ゲート制御電圧）により制御される複数のスイッチ素子（図示せず）を有する。

スイッチ制御回路１００は、複数の入力信号Ｖｉｎ１〜Ｖｉｎ３をデコードして得られた複数のデコード信号Ｃ１〜Ｃ８に基づいてスイッチ回路２００を制御するようになっている。

このスイッチ制御回路１００は、図１に示すように、例えば、第１の入力端子Ｔｉｎ１と、第２の入力端子Ｔｉｎ２と、第３の入力端子Ｔｉｎ３と、第１ないし第３のバッファＢ１〜Ｂ３と、同期制御回路１０１と、ドライバ回路１０２と、デコーダ回路１０３と、を備える。

第１の入力端子Ｔｉｎ１は、第１の入力信号Ｖｉｎ１が入力されるようになっている。

第２の入力端子Ｔｉｎ２は、第２の入力信号Ｖｉｎ２が入力されるようになっている。

第３の入力端子Ｔｉｎ３は、第３の入力信号Ｖｉｎ３が入力されるようになっている。

これらの第１から第３の入力信号Ｖｉｎ１〜Ｖｉｎ３により、スイッチ回路２００の８つの切り替えの状態が指定される。

第１のバッファＢ１は、第１の入力信号Ｖｉｎ１が入力され、第１の入力信号Ｖｉｎ１を増幅した第１のデータ信号Ｖｃ１を出力するようになっている。

第２のバッファＢ２は、第２の入力信号Ｖｉｎ２が入力され、第２の入力信号Ｖｉｎ２を増幅した第２のデータ信号Ｖｃ２を出力するようになっている。

第３のバッファＢ３は、第３の入力信号Ｖｉｎ３が入力され、第３の入力信号Ｖｉｎ３を増幅した第３のデータ信号Ｖｃ３を出力するようになっている。

これらの第１ないし第３のバッファＢ１〜Ｂ３は、スイッチ制御回路１００のＩ／Ｏ回路を構成する。

デコーダ回路１０３は、第１の入力信号Ｖｉｎ１に基づいた第１のデータ信号Ｖｃ１、第２の入力信号Ｖｉｎ２に基づいた第２のデータ信号Ｖｃ２、および第３の入力信号Ｖｉｎ３に基づいた第３のデータ信号Ｖｃ３をデコードして得られた複数のデコード信号Ｃ１〜Ｃ８を出力するようになっている。

ドライバ回路１０２は、複数のデコード信号Ｃ１〜Ｃ８に基づいて、スイッチ回路２００を制御する制御信号（ゲート制御電圧）Ｃ１Ａ、Ｃ１Ｂ、Ｃ２Ａ、Ｃ２Ｂ、Ｃ３Ａ、Ｃ３Ｂ、・・・、Ｃ８Ａ、Ｃ８Ｂを出力するようになっている。

同期制御回路１０１は、第１、第２および第３のデータ信号Ｖｃ１、Ｖｃ２、Ｖｃ３に基づいて、複数のデコード信号Ｃ１〜Ｃ８のレベルが遷移するタイミングが同期するように制御するようになっている。特に、同期制御回路１０１は、デコーダ回路１０３に入力される第１、第２および第３のデータ信号Ｖｃ１、Ｖｃ２、Ｖｃ３のレベルが遷移するタイミングを同期させることにより、複数のデコード信号Ｃ１〜Ｃ８のレベルが遷移するタイミングが同期するように制御する。

この同期制御回路１０１は、例えば、図１に示すように、第１の信号生成回路Ｄ１と、第２の信号生成回路Ｄ２と、第３の信号生成回路Ｄ３と、第１の演算回路１０１ａと、第２の演算回路１０１ｂと、第１のフリップフロップ（Ｄ−ＦＦ）Ｆ１と、第２のフリップフロップ（Ｄ−ＦＦ）Ｆ２と、第３のフリップフロップ（Ｄ−ＦＦ）Ｆ３と、を含む。なお、第１、第２の演算回路１０１ａ、１０１ｂは、ここでは、ＡＮＤ回路である。

第１の信号生成回路Ｄ１は、第１のデータ信号Ｖｃ１のレベルの遷移に同期してレベルが遷移してから遅延時間Ｄｔの経過後に元のレベルに戻る第１のクロック信号Ｓｃ１を生成するようになっている。

例えば、第１の信号生成回路Ｄ１は、第１のデータ信号Ｖｃ１が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに遷移するのに同期して第１のクロック信号Ｓｃ１を“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに遷移させてから、遅延時間Ｄｔの経過後に、第１のクロック信号Ｓｃ１を“Ｈｉｇｈ”レベルに戻す。

また、第２の信号生成回路Ｄ２は、第２のデータ信号Ｖｃ２のレベルの遷移に同期してレベルが遷移してから遅延時間Ｄｔの経過後に元のレベルに戻る第２のクロック信号Ｓｃ２を生成するようになっている。

例えば、第２の信号生成回路Ｄ２は、第２のデータ信号Ｖｃ２が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに遷移するのに同期して第２のクロック信号Ｓｃ２を“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに遷移させてから、遅延時間Ｄｔの経過後に、第２のクロック信号Ｓｃ２を“Ｈｉｇｈ”レベルに戻す。

また、第３の信号生成回路Ｄ３は、第３のデータ信号Ｖｃ３のレベルの遷移に同期してレベルが遷移してから遅延時間Ｄｔの経過後に元のレベルに戻る第３のクロック信号Ｓｃ３を生成する。

例えば、第３の信号生成回路Ｄ３は、第３のデータ信号Ｖｃ３が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに遷移するのに同期して第３のクロック信号Ｓｃ３を“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに遷移させてから、遅延時間Ｄｔの経過後に、第３のクロック信号Ｓｃ３を“Ｈｉｇｈ”レベルに戻す。

第１の演算回路１０１ａは、第１のクロック信号Ｓｃ１、第２のクロック信号Ｓｃ２、および第３のクロック信号Ｓｃ３を演算（論理和演算）した演算信号ＳｃＸを出力するようになっている。

第２の演算回路１０１ｂは、電源が起動したことを通知するトリガ信号Ｖｂ１と演算信号ＳｃＸとを演算（論理和演算）した信号を同期クロック信号ＳｋＯｕｔとして出力するようになっている。

なお、トリガ信号Ｖｂ１は、例えば、電源が起動した場合に“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルになる。すなわち、第２の演算回路１０１ｂは、電源が起動した場合に、演算信号Ｓｃｘを同期クロック信号ＳｋＯｕｔとして出力する。

第１のフリップフロップＦ１は、データ端子Ｄに第１のデータ信号Ｖｃ１が入力され、クロック端子Ｃに演算信号Ｓｃｘに基づいた同期クロック信号ＳｋＯｕｔが入力され、入力された第１のデータ信号Ｖｃ１を同期クロック信号ＳｋＯｕｔに同期して出力するようになっている。

第２のフリップフロップＦ２は、データ端子Ｄに第２のデータ信号Ｖｃ２が入力され、クロック端子Ｃに同期クロック信号ＳｋＯｕｔが入力され、入力された第２のデータ信号Ｖｃ２を同期クロック信号ＳｋＯｕｔに同期して出力するようになっている。

第３のフリップフロップＦ３は、データ端子Ｄに第３のデータ信号Ｖｃ３が入力され、クロック端子Ｃに同期クロック信号ＳｋＯｕｔが入力され、入力された第３のデータ信号Ｖｃ３を同期クロック信号ＳｋＯｕｔに同期して出力するようになっている。

ここで、図２は、図１に示す第１の信号生成回路Ｄ１の構成の一例を示す回路図である。

図２に示すように、第１の信号生成回路Ｄ１は、例えば、遅延回路Ｄ１ａと、ＸＯＲ回路Ｄ１ｂと、インバータＤ１ｃと、を含む。

遅延回路Ｄ１ａは、入力Ｄ１ａｉｎが第１の信号生成回路Ｄ１の入力Ｄ１ｉｎに接続され、入力された第１のデータ信号Ｖｃ１を遅延時間Ｄｔだけ遅延させて出力（遅延信号Ｓ１を出力）するようになっている。

ここで、図３は、図２に示す遅延回路Ｄ１ａの回路構成の一例を示す回路図である。

例えば、図３に示すように、この遅延回路Ｄ１ａは、インバータ回路ＩＮＶを有する。このインバータ回路ＩＮＶは、入力側が遅延回路Ｄ１の入力Ｄ１ａｉｎに接続され、出力側が遅延回路Ｄ１ａの出力Ｄ１ａｏｕｔに接続され、且つ直列に接続された偶数個のインバータを含む。

この遅延回路Ｄ１ａの遅延時間Ｄｔは、例えば、インバータ回路ＩＮＶのインバータの段数を変更することにより調整することができる。

また、図２に示すように、ＸＯＲ回路Ｄ１ｂは、第１の入力Ｄ１ｂｉｎ１が遅延回路Ｄ１ａの出力Ｄ１ａｏｕｔに接続され、第２の入力Ｄ１ｂｉｎ２が第１の信号生成回路Ｄ１の入力Ｄ１ｉｎに接続されている。

このＸＯＲ回路Ｄ１ｂは、第１のデータ信号Ｖｃ１と遅延回路Ｄ１ａが出力する遅延信号Ｓ１とをＸＯＲ演算し、このＸＯＲ演算により得られた信号Ｓ２を出力する。

また、インバータＤ１ｃは、入力がＸＯＲ回路Ｄ１ｂの出力Ｄ１ｂｏｕｔに接続され、出力が第１の信号生成回路Ｄ１の出力Ｄ１ｏｕｔに接続されている。

このインバータＤ１ｃは、信号Ｓ２が入力され、この信号Ｓ２を反転した信号（すなわち、第１のクロック信号Ｓｃ１）を第１の信号生成回路Ｄ１の出力Ｄ１ｏｕｔに出力する。

ここで、図４は、図２に示す第１の信号生成回路Ｄ１の動作波形の一例を示す波形図である。

図４に示すように、例えば、時刻ｔａにおいて、第１のデータ信号Ｖｃ１が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに遷移する。これにより、ＸＯＲ回路Ｄ１ｂは、信号Ｓ２を“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに遷移させる。そして、インバータＤ１ｃは、第１のクロック信号Ｓｃ１を“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに遷移させる。

なお、このとき、遅延回路Ｄ１ａは、遅延信号Ｓ１を“Ｌｏｗ”レベルに維持する。

そして、時刻ｔａから遅延時間Ｄｔが経過した時刻ｔｂにおいて、遅延回路Ｄ１ａは、遅延信号Ｓ１を“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに遷移させる。これにより、ＸＯＲ回路Ｄ１ｂは、信号Ｓ２を“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに遷移させる。そして、インバータＤ１ｃは、第１のクロック信号Ｓｃ１を“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに遷移させる。

すなわち、第１の信号生成回路Ｄ１は、第１のデータ信号Ｖｃ１が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに遷移してから遅延時間Ｄｔが経過するまでの間、“Ｌｏｗ”レベルになる第１のクロック信号Ｓｃ１を出力する。

この第１の信号生成回路Ｄ１は、上述のように第１のデータ信号Ｖｃ１が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに遷移する場合だけでなく、第１のデータ信号Ｖｃ１が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに遷移する場合も、遅延時間Ｄｔだけレベルが遷移する信号を出力する。

また、図５は、図２に示すＸＯＲ回路Ｄ１ｂの回路構成の一例を示す回路図である。
図５に示すように、ＸＯＲ回路Ｄ１ｂは、例えば、第１のＡＮＤ回路１と、第２のＡＮＤ回路２と、第１のインバータ３と、第２のインバータ４と、第３のＡＮＤ回路５と、を備える。

第１のインバータ３は、入力がＸＯＲ回路Ｄ１ｂの第１の入力Ｄ１ｂｉｎ１に接続されている。

第１のＡＮＤ回路１は、第１のインバータ３の出力およびＸＯＲ回路Ｄ１ｂの第２の入力Ｄ１ｂｉｎ２に入力が接続されている。

第２のインバータ４は、入力がＸＯＲ回路Ｄ１ｂの第２の入力Ｄ１に接続されている。

第２のＡＮＤ回路２は、入力が第１のインバータの出力およびＸＯＲ回路Ｄ１ｂの第２の入力Ｄ１ｂｉｎ２に接続されている。

第３のＡＮＤ回路５は、入力が第１および第２のＡＮＤ回路１、２の出力に接続され、出力がＸＯＲ回路Ｄ１ｂの出力Ｄ１ｂｏｕｔに接続されている。

なお、第２、第３の信号生成回路Ｄ２、Ｄ３も既述の第１の信号生成回路Ｄ１と同様の回路構成および機能を有する。

次に、以上のような構成を有するスイッチ制御回路１００の動作の一例について説明する。ここで、図６は、図１に示すスイッチ制御回路１００の動作波形の一例を示す波形図である。なお、この図６に示す期間中は、トリガ信号Ｖｂ１は“Ｈｉｇｈ”レベル、すなわち、電源が起動している状態である。したがって、同期クロック信号ＳｋＯｕｔは演算信号Ｓｃｘと等価の信号となる。また、既述のように、ここではスイッチ回路の切り替えの状態は２^３＝８個の状態が定義される。すなわち、第１、第２、第３のデータ信号Ｖｃ１、Ｖｃ２、Ｖｃ３の論理に対応して、第１の状態（０、０、０）、第２の状態（０、０、１）、第３の状態（０、１、０）、第４の状態（１、０、０）、・・・、第８の状態（１、１、１）が定義される。

そして、例えば、第１の状態（０、０、０）の場合、デコード信号Ｃ１＝“Ｈｉｇｈ”レベル、デコード信号Ｃ２〜Ｃ８＝“Ｌｏｗ”レベルとなる。また、第２の状態（０、０、１）の場合、デコード信号Ｃ２＝“Ｈｉｇｈ”レベル、デコード信号Ｃ１、Ｃ３〜Ｃ８＝“Ｌｏｗ”レベルとなる。また、第３の状態（０、１、０）の場合、デコード信号Ｃ３＝“Ｈｉｇｈ”レベル、デコード信号Ｃ１、Ｃ２、Ｃ４〜Ｃ８＝“Ｌｏｗ”レベルとなる。また、第４の状態（１、０、０）の場合、デコード信号Ｃ４＝“Ｈｉｇｈ”レベル、デコード信号Ｃ１〜Ｃ３、Ｃ５〜Ｃ８＝“Ｌｏｗ”レベルとなる。また、第８の状態（１、１、１）の場合、デコード信号Ｃ８＝“Ｈｉｇｈ”レベル、デコード信号Ｃ１〜Ｃ７＝“Ｌｏｗ”レベルとなる。

図６に示すように、例えば、時刻ｔ１において、第１のデータ信号Ｖｃ１が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに遷移する。

これにより、第１の信号生成回路Ｄ１は、第１のクロック信号Ｓｃ１を“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに遷移させる。

これにより、第２の演算回路１０１ｂは、同期クロック信号ＳｋＯｕｔを“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに遷移させる。第１ないし第３のフリップフロップＦ１〜Ｆ３は、この同期クロック信号ＳｋＯｕｔを受けて、出力Ｑ１、Ｑ２、Ｑ３の論理（“０”、すなわち、“Ｌｏｗ”レベル）を維持する。

すなわち、デコーダ回路１０３には、第１ないし第３のフリップフロップＦ１〜Ｆ３により保持された第１ないし第３のデータ信号Ｖｃ１〜Ｖｃ３の論理が入力され続ける。このため、デコーダ回路１０３は、第１の状態（０、０、０）に対応するデコード信号Ｃ１＝“Ｈｉｇｈ”レベル、デコード信号Ｃ２〜Ｃ８＝“Ｌｏｗ”レベルを出力し続ける。

次に、時刻ｔ２において、第２のデータ信号Ｖｃ２が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに遷移する。

これにより、第２の信号生成回路Ｄ２は、第２のクロック信号Ｓｃ２を“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに遷移させる。

このとき、第２の演算回路１０１ｂは、同期クロック信号ＳｋＯｕｔを“Ｌｏｗ”レベルに維持する。すなわち、第１ないし第３のフリップフロップＦ１〜Ｆ３は、この同期クロック信号ＳｋＯｕｔを受けて、出力Ｑ１、Ｑ２、Ｑ３の論理（“０”、すなわち、“Ｌｏｗ”レベル）を維持する。

次に、時刻ｔ３において、第３のデータ信号Ｖｃ３が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに遷移する。

これにより、第３の信号生成回路Ｄ３は、第３のクロック信号Ｓｃ３を“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに遷移させる。

次に、時刻ｔ１から遅延時間Ｄｔが経過した時刻ｔ４において、第１の信号生成回路Ｄ１は、第１のクロック信号Ｓｃ１を“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに遷移させる。

次に、時刻ｔ２から遅延時間Ｄｔが経過した時刻ｔ５において、第２の信号生成回路Ｄ２は、第２のクロック信号Ｓｃ２を“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに遷移させる。

次に、時刻ｔ３から遅延時間Ｄｔが経過した時刻ｔ６において、第３の信号生成回路Ｄ３は、第３のクロック信号Ｓｃ３を“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに遷移させる。

これにより、第２の演算回路１０１ｂは、同期クロック信号ＳｋＯｕｔを“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに遷移させる。第１ないし第３のフリップフロップＦ１〜Ｆ３は、この同期クロック信号ＳｋＯｕｔを受けて、各データ端子Ｄに入力される第１ないし第３のデータ信号Ｖｃ１〜Ｖｃ３の論理（“１”、すなわち、“Ｈｉｇｈ”レベル）を出力Ｑ１、Ｑ２、Ｑ３から出力する。

すなわち、デコーダ回路１０３には、この時刻ｔ６において、レベルの遷移が完了した第１ないし第３のデータ信号Ｖｃ１〜Ｖｃ３の論理（“１”、すなわち、“Ｈｉｇｈ”レベル）が同期して入力されることになる。このため、デコーダ回路１０３は、第８の状態（１、１、１）に対応するデコード信号Ｃ１〜Ｃ７＝“Ｌｏｗ”レベル、デコード信号Ｃ８＝“Ｈｉｇｈ”レベルを出力する。

以上のように、同期制御回路１０１は、第１ないし第３のデータ信号Ｖｃ１〜Ｖｃ３のレベルの遷移（すなわち、第１ないし第３の入力信号Ｖｉｎ１〜Ｖｉｎ３のレベルの遷移）のタイミングが同期していなくても、第１ないし第３のデータ信号Ｖｃ１〜Ｖｃ３のレベルの遷移が完了した上で、第１ないし第３のデータ信号Ｖｃ１〜Ｖｃ３の論理をデコーダ回路１０３に出力する。

したがって、デコーダ回路１０３は、予期しない状態のデコード信号Ｃ１〜Ｃ８を出力することなく、第１の状態（０、０、０）から第８の状態（１、１、１）に対応するデコードＣ１〜Ｃ８を出力することができる。

ドライバ回路１０２は、このデコードＣ１〜Ｃ８に基づいて、制御信号（ゲート制御電圧）Ｃ１Ａ、Ｃ１Ｂ、Ｃ２Ａ、Ｃ２Ｂ、Ｃ３Ａ、Ｃ３Ｂ、・・・、Ｃ８Ａ、Ｃ８Ｂを制御して、スイッチ回路２００の切り替えを制御する。

すなわち、本実施形態に係るスイッチ制御回路によれば、スイッチ回路の切り替えに対する、入力信号のずれの影響を低減することができる。

なお、実施形態は例示であり、発明の範囲はそれらに限定されない。

１００スイッチ制御回路
１０１同期制御回路
１０２ドライバ回路
１０３デコーダ回路
２００スイッチ回路
１０００スイッチ装置
Ｂ１〜Ｂ３第１ないし第３のバッファ

Claims

第１の入力信号に基づいた第１のデータ信号および第２の入力信号に基づいた第２のデータ信号をデコードして得られた複数のデコード信号を出力するデコーダ回路と、
前記複数のデコード信号に基づいて、スイッチ回路を制御する制御信号を出力するドライバ回路と、
前記複数のデコード信号のレベルが遷移するタイミングが同期するように制御する同期制御回路と、を備え、
前記同期制御回路は、
前記第１および第２のデータ信号を同期クロック信号に同期して出力するよう設けられたフリップフロップ回路と、
電源の起動を通知するトリガ信号が少なくとも“Ｈｉｇｈ”レベルの場合に前記同期クロック信号を出力する第１の演算回路と、を有する
ことを特徴とするスイッチ制御回路。
前記同期制御回路は、
前記デコーダ回路に入力される前記第１および第２のデータ信号のレベルが遷移するタイミングを同期させることにより、前記複数のデコード信号のレベルが遷移するタイミングが同期するように制御する
ことを特徴とする請求項１に記載のスイッチ制御回路。
前記第１の入力信号が入力され、前記第１の入力信号を増幅した前記第１のデータ信号を出力する第１のバッファと、
前記第２の入力信号が入力され、前記第２の入力信号を増幅した前記第２のデータ信号を出力する第２のバッファと、をさらに備える
ことを特徴とする請求項１または２に記載のスイッチ制御回路。
前記同期制御回路は、
前記第１のデータ信号のレベルの遷移に同期してレベルが遷移してから遅延時間の経過後に元のレベルに戻る第１のクロック信号を生成する第１の信号生成回路と、
前記第２のデータ信号のレベルの遷移に同期してレベルが遷移してから前記遅延時間の経過後に元のレベルに戻る第２のクロック信号を生成する第２の信号生成回路と、
前記第１のクロック信号と前記第２のクロック信号とを演算した演算信号を出力する第２の演算回路と、を含む
ことを特徴とする請求項２に記載のスイッチ制御回路。
前記第１の演算回路は、
前記トリガ信号と前記演算信号とを演算した信号を前記同期クロック信号として出力することを特徴とする請求項４に記載のスイッチ制御回路。
前記第１の信号生成回路は、
前記第１のデータ信号が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに遷移するのに同期して前記第１のクロック信号を“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに遷移させてから、前記遅延時間の経過後に、前記第１のクロック信号を“Ｈｉｇｈ”レベルに戻し、
前記第２の信号生成回路は、
前記第２のデータ信号が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに遷移するのに同期して前記第２のクロック信号を“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに遷移させてから、前記遅延時間の経過後に、前記第２のクロック信号を“Ｈｉｇｈ”レベルに戻す
ことを特徴とする請求項４または５に記載のスイッチ制御回路。
スイッチ回路と、
複数の入力信号をデコードして得られた複数のデコード信号に基づいて前記スイッチ回路を制御するスイッチ制御回路と、を備え、
前記スイッチ制御回路は、
第１の入力信号に基づいた第１のデータ信号および第２の入力信号に基づいた第２のデータ信号をデコードして得られた複数のデコード信号を出力するデコーダ回路と、
前記複数のデコード信号に基づいて、前記スイッチ回路を制御する制御信号を出力するドライバ回路と、
前記複数のデコード信号のレベルが遷移するタイミングが同期するように制御する同期制御回路と、を備え、
前記同期制御回路は、
前記第１および第２のデータ信号を同期クロック信号に同期して出力するよう設けられたフリップフロップ回路と、
電源の起動を通知するトリガ信号が少なくとも“Ｈｉｇｈ”レベルの場合に前記同期クロック信号を出力する第１の演算回路と、を有する
ことを特徴とするスイッチ装置。
前記フリップフロップ回路は、
データ端子に前記第１のデータ信号が入力され、クロック端子に前記同期クロック信号が入力され、入力された前記第１のデータ信号を前記同期クロック信号に同期して出力する第１のフリップフロップと、
データ端子に前記第２のデータ信号が入力され、クロック端子に前記同期クロック信号が入力され、入力された前記第２のデータ信号を前記同期クロック信号に同期して出力する第２のフリップフロップと、を含む
ことを特徴とする請求項４に記載のスイッチ制御回路。