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JP5801531B2 - 半導体パッケージ及びその製造方法 - Google Patents

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JP5801531B2
JP5801531B2 JP2009239676A JP2009239676A JP5801531B2 JP 5801531 B2 JP5801531 B2 JP 5801531B2 JP 2009239676 A JP2009239676 A JP 2009239676A JP 2009239676 A JP2009239676 A JP 2009239676A JP 5801531 B2 JP5801531 B2 JP 5801531B2
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洋一郎 栗田
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連也 川野
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Description

本発明は、半導体パッケージ及びその製造方法に関する。
半導体パッケージとして、複数のチップを有するものが知られている。
そのような半導体パッケージは、パッケージ基板、第１チップ、第２チップ、及び封止体を備えている。第１チップは、パッケージ基板の主面上に搭載されている。第２チップは、第１チップの主面上に搭載されている。第１チップ及び第２チップは、封止体によって封止されている。第１チップの主面は、回路が形成された回路形成面である。回路形成面には、内部電極群と、外部電極群とが設けられている。内部電極群は、第２チップ１０２との間で信号の入出力などを行うための電極である。内部電極群は、第２チップに設けられた内部電極群と、接触している。一方、外部電極群は、図示しない外部装置と電気的に接続される電極である。外部電極群は、ボンディングワイヤを介して、パッケージ基板に形成された配線と接続されている。外部電極群は、パッケージ基板を介して、外部装置と電気的に接続される。
ここで、各チップに形成された回路素子を静電気から保護するため、各チップには、静電気保護回路（以下、ＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子）が設けられている。静電気は、電極を介して、チップ内に侵入しやすい。従って、ＥＳＤ保護素子は、外部電極群、内部電極群のそれぞれに対応して、設けられている。
ここで、本実施形態で言うＥＳＤ保護素子とは、一端の電圧が一定値以上になるとＥＳＤ保護素子の内部回路がオン状態となり、静電気が流れ込むことにより発生する電流を迂回させる機能を有する素子であるものとする。
ところで、内部電極群は、外部装置と直接的に接続されるわけではない。内部電極群を介して半導体パッケージ内に設けられた他のチップから静電気が入射する可能性は、少ないと考えられる。すなわち、内部電極群に対するＥＳＤ保護素子の必要性は、少ないと考えられる。
そこで、特許文献１（特開２００５−２２３３４６）の００２６〜００２９などには、試験用および支持基板用以外の入出力端子（内部電極群に相当）には、静電破壊用防止トランジスタ（ＥＳＤ保護素子に相当）が接続されないことが記載されている。
その他に、本願発明者らが知りえた関連技術としては、特許文献２（特開２００５−６４３６２）が挙げられる。
特開２００５−２２３３４６号公報 特開２００５−６４３６２号公報
しかしながら、本発明者らは、特許文献１に記載されるように内部電極群に対して静電気対策を施さない場合、以下のような問題点が生じることを見出した。半導体パッケージを製造するにあたっては、まず、チップが作成される。チップを作成するにあたっては、ウェハが用意される。そして、ウェハ上に回路素子が形成される。その後、ウェハをダイシングすることにより、個々のチップが得られる。得られたチップは、パッケージ基板上に搭載される。更に、チップが封止される。その後、パッケージ基板に必要に応じて電極ボールなどが取り付けられ、半導体パッケージが得られる。ここで、ウェハをダイシングする際には、ウェハとダイシング装置と間の機械的接触などにより、静電気が発生し易い。また、ダイシング工程から封止工程までの間（アッセンブリ工程とも呼ばれる）では、チップ状態で内部電極群が露出しており、静電気が内部電極群に入射することがある。チップ状態では、ウェハと比べてサイズが小さいため、静電気の影響を受け易い。従って、内部電極群に対して静電気対策を施さない場合、アッセンブリ工程において、内部電極群から静電気が入射してしまうことがある。この静電気により、チップ内に形成された回路素子が破壊されてしまう、という問題点が生じる。
一方で、内部電極群にＥＳＤ保護素子を設けた場合には、ＥＳＤ保護素子の大きさの分だけ、面積的に不利となる。また、複数のチップ間における信号の入出力は、ＥＳＤ保護素子を介して行われることになる。そのため、入出力信号の電圧レベルを高くしなければならない。その結果、消費電力が増加してしまう、という問題点がある。
本発明に係る半導体パッケージの製造方法は、ウェハに、静電気保護素子を形成する工程と、前記ウェハの主面に、前記静電気保護素子と接続されないように、突起状の第１内部電極群を形成する工程と、前記ウェハの主面上に、前記第１内部電極群が被覆されるように、絶縁樹脂層を形成する工程と、前記絶縁樹脂層を形成する工程の後に、前記ウェハをダイシングし、前記第１内部電極群を有する第１チップを作成する工程と、前記第１内部電極群を、第２チップに設けられた第２内部電極群と電気的に接続する工程とを具備する。前記電気的に接続する工程は、前記第１内部電極群が前記絶縁樹脂層を貫通することにより、前記第１内部電極群と前記第２電極群とを接続させる工程を含んでいる。
この発明によれば、ウェハのダイシング後に、第１内部電極群は、絶縁樹脂層によって被覆されている。従って、ダイシング後に、静電気が第１内部電極群に入射することが防止される。また、第１内部電極群が絶縁樹脂層を貫通するため、絶縁樹脂層を設けているにもかかわらず、第１チップと第２チップとを電気的に接続することができる。加えて、第１内部電極群に対して静電気対策が施されているため、第１内部電極群に対して静電気保護素子を接続する必要がない。その結果、第１チップに形成される回路素子の面積を低減することができる。更に、第１チップと第２チップとの間で入出力される信号の電圧レベルを低く設定することができ、消費電力が低減される。
本発明にかかる半導体パッケージは、第１チップと、第２チップとを具備する。前記第１チップは、主面上に形成された絶縁樹脂層と、前記絶縁樹脂層が形成された領域に前記絶縁樹脂層を貫通するように設けられ、前記第２チップと電気的に接続される、突起状の第１内部電極群と、外部装置と電気的に接続される、外部電極群と、静電気保護素子群とを備える。前記外部電極群は前記静電気保護素子群に接続されている。前記内部電極群には前記静電気保護素子群が接続されていない。
本発明によれば、アッセンブリ工程において内部電極群から静電気が入射することを防止でき、且つ、消費電力を低減することのできる、半導体パッケージ、及びその製造方法が提供される。
第１の実施形態に係る半導体パッケージを示す概略断面図である。 入力電極の構成を示す概略断面図である。 出力電極の構成を概略的に示す回路図である。 ＥＳＤ保護素子６の一例を示す回路図である。 第１の実施形態に係る半導体パッケージの製造方法を示す工程断面図である。 第１の実施形態に係る半導体パッケージの製造方法を示す工程断面図である。 第１の実施形態に係る半導体パッケージの製造方法を示す工程断面図である。 第１の実施形態に係る半導体パッケージの製造方法を示す工程断面図である。 第１の実施形態に係る半導体パッケージの製造方法を示す工程断面図である。 第１の実施形態に係る半導体パッケージの製造方法を示す工程断面図である。 第１の実施形態に係る半導体パッケージの製造方法を示す工程断面図である。 第１の実施形態に係る半導体パッケージの製造方法を示す工程断面図である。 第１の実施形態に係る半導体パッケージの製造方法を示す工程断面図である。 第１の実施形態に係る半導体パッケージの製造方法を示す工程断面図である。 第１の実施形態に係る半導体パッケージの製造方法を示す工程断面図である。 第２の実施形態に係る半導体パッケージを示す概略断面図である。 第２の実施形態に係る半導体パッケージの製造方法を示す工程断面図である。 第２の実施形態に係る半導体パッケージの製造方法を示す工程断面図である。 第２の実施形態に係る半導体パッケージの製造方法を示す工程断面図である。 第２の実施形態に係る半導体パッケージの製造方法を示す工程断面図である。 第３の実施形態に係る半導体パッケージを示す概略断面図である。 第３の実施形態に係る半導体パッケージの製造方法を示す工程断面図である。 第３の実施形態に係る半導体パッケージの製造方法を示す工程断面図である。 第３の実施形態に係る半導体パッケージの製造方法を示す工程断面図である。
（第１の実施形態）
以下に、図面を参照しつつ、第１の実施形態について説明する。
図１は、本実施形態に係る半導体パッケージを示す概略断面図である。図１に示されるように、半導体パッケージは、パッケージ基板５（インターポーザ）、第１チップ１、第２チップ２、及び封止体４を有している。
パッケージ基板５は、第１チップ１及び第２チップ２を搭載するための基板である。パッケージ基板５としては、例えば、銅配線が形成されたガラス／エポキシ基板、及び銅配線が形成されたポリイミド基板、などを用いることができる。パッケージ基板５の主面には、第１チップ１が搭載されている。パッケージ基板５の裏面には、第２チップ２が搭載されている。また、パッケージ基板５には、第１チップ１と第２チップとを電気的に接続する、内部接続用配線８が形成されている。加えて、パッケージ基板５には、第１チップ１及び第２チップ２をそれぞれ図示しない外部装置に電気的に接続するために、外部接続用配線７が形成されている。また、パッケージ基板５の裏面には、はんだボール電極３が形成されている。外部接続用配線７は、はんだボール電極３を介して、外部装置に接続される。
第１チップ１は、内部電極群１０−１（第１内部電極群）、外部電極群１１−１、ＥＳＤ保護素子６、及び絶縁樹脂層１２を備えている。内部電極群１０−１及び外部電極群１１−１は、第１チップ１の回路形成面９（主面）に形成されている。第１チップ１は、回路形成面９をパッケージ基板５側に向けて、パッケージ基板５上に搭載されている。絶縁樹脂層１２は、回路形成面９上に形成されている。絶縁樹脂層１２は、少なくとも内部電極群１０−１が形成された領域に対応して、設けられている。
内部電極群１０−１は、突起状である。内部電極群１０−１は、絶縁樹脂層１２を貫通している。内部電極群１０−１は、内部接続用配線８に接続されている。外部電極群１１−１は、外部接続用配線７に接続されている。
ＥＳＤ保護素子６は、各チップに形成された回路素子を静電気から保護するために設けられている。ＥＳＤ保護素子６は、外部電極群１１−１に対応して設けられている。一方、内部電極群１０−１に対しては、ＥＳＤ保護素子６は設けられていない。
第２チップ２も、第１チップ１と同様の構成を有している。すなわち、第２チップ２も、内部電極群１０−２（第２内部電極群）、外部電極群１１−２、ＥＳＤ保護素子６、及び絶縁樹脂層１２を備えている。内部電極群１０−２は、絶縁樹脂層１２を貫通しており、内部接続用配線８に接続されている。外部電極群１１−１は、外部電極群用配線７に接続されている。ＥＳＤ保護素子６は、外部電極群１１−２に対応して設けられており、内部電極群１０−２に対しては接続されていない。
封止体４は、パッケージ基板５の主面上に形成されており、第１チップ１を被覆している。
上述のような構成により、第１チップ１と第２チップ２とは、内部電極群１０（１０−１、１０−２）同士で接続される。第１チップ１と第２チップ２との間では、信号の入出力が行われる。内部電極群１０に対しては、ＥＳＤ保護素子６が接続されていないので、信号の入出力に要する消費電力を低減することが可能である。また、各チップに対して、内部電極群１０を介して静電気が入る可能性は低く、ＥＳＤ保護素子６が接続されていなくても問題はない。
次いで、内部電極群１０及び外部電極群１１の構成について詳述する。
内部電極群１０−１は、第２チップ２からの信号を受け取る入力電極と、第２チップ２へ信号を出力する出力電極とを有している。入力電極及び出力電極の構成の一例を、以下に説明する。
図２Ａは、入力電極の構成を示す概略断面図である。図２Ａは第１チップ１の入力電極（１０）の近傍を拡大した図である。図２Ａに示されるように、第１チップ１では、半導体基板１３上に、入力トランジスタ１４が形成されている。入力トランジスタ１４は、入力電極に供給された信号の電圧レベルに応じてオン及びオフが切り替えられるトランジスタである。入力電極は、配線層２４に形成された配線２５を介して、入力トランジスタ１４のゲート電極１５に接続されている。ここで、入力電極とゲート電極１５との間には、ＥＳＤ保護素子６が介在していない。
図２Ｂは、出力電極の構成を概略的に示す回路図である。図２Ｂに示されるように、第１チップ１には、第２チップ２に対する出力信号を生成するための出力トランジスタ２６が形成されている。出力電極は、配線２５を介して、出力トランジスタ２６のドレイン電極２７に接続されている。ここで、出力電極とドレイン電極２７との間には、ＥＳＤ保護素子が介在していない。
一方、外部電極群（１１−１、１１−２）は、図１に示されるように、外部接続用配線７及びはんだボール３を介して、外部装置と接続される。はんだボール３からは、静電気が印加されることが考えられる。しかし、外部電極群（１１−１、１１−２）にはＥＳＤ保護素子６の一端が接続され他端にはチップ内の回路に接続されているため、静電気がチップ内の回路に与える影響は、排除される。
本発明において、ＥＳＤ保護素子６とは、既述のように、一端の電圧が一定値以上になるとＥＳＤ保護素子６の内部回路がオン状態となり、静電気が流れる込むことにより発生する電流を迂回させる機能を有する素子を示している。すなわち、ＥＳＤ保護素子６の一端に、一定値（例えば回路の定格動作電圧よりも高い電圧）以上の電圧が印加されると、ＥＳＤ保護素子６がオン状態になる。その結果、印加された電圧により発生する電流は、ＥＳＤ保護素子６の他端を迂回するように、流れる。これにより、ＥＳＤ保護素子６の他端の電圧は、一定値以下に保持される。図２Ｃは、ＥＳＤ保護素子６の一例を示す回路図である。図２Ｃに示されるように、ＥＳＤ保護素子６は、直列に接続された２個のダイオードによって構成することができる。この場合、外部電極群１１は、２個のダイオードの間に接続される。但し、ＥＳＤ保護素子６としては、図２Ｃに示される構成に限定されるものではなく、同様の機能を有するものであれば他の構成を採用することも可能である。
図２Ａに示したように、本実施形態では、入力電極とゲート電極１５との間にＥＳＤ保護素子６が介在していない。このことは、入力電極に印加される電圧（入力電圧）と入力トランジスタのゲート電極１５の電圧（ゲート電圧）とが常に対応するように、入力電極とゲート電極１５とが接続されていることを意味する。同様に、図２Ｂに示したように、出力電極とドレイン電極２７との間にもＥＳＤ保護素子６は介在していない。このことは、ドレイン電極２７に印加される電圧（ドレイン電圧）と出力電極（出力電圧）とが常に対応するように、出力電極とドレイン電極２７とが接続されていることを意味する。一方、外部電極群１１にはＥＳＤ保護素子６が介在している。このことは、外部電極群１１−１に一定値以上の電圧が印加されると、ＥＳＤ保護素子６がオン状態となり、ＥＳＤ保護素子６を通過する電圧が所定の値以下に保持されることを意味する。
上述のような構成によれば、以下の様な作用が奏される。
本実施形態に係る半導体パッケージでは、外部電極群１１に対して、ＥＳＤ保護素子６が接続されている。従って、外部から静電気が入射したとしても、チップ内の回路が破壊されない。一方、各チップにおいて、内部電極群１０から静電気が入射することは殆どない。従って、内部電極群１０に対しては、ＥＳＤ保護素子６が接続されていない。これにより、各チップに形成される回路の規模を小さくすることができ、各チップのサイズを小さくすることが可能である。加えて、第１チップ１と第２チップ２との間で入出力される信号の電圧レベルを低くすることができ、消費電力を少なくすることができる。
しかしながら、半導体パッケージの製造過程では、内部電極群１０が露出する。内部電極群１０が露出しているときに、内部電極群１０を介して静電気がチップ内に入射する可能性がある。そこで、本実施形態では、以下に説明されるように、半導体パッケージの製造方法が工夫されている。
以下に、本実施形態に係る半導体パッケージの製造方法を説明する。
まず、第１チップ１及び第２チップ２を作成する。図３Ａ乃至図３Ｄは、各チップを作成する工程を示す概略図である。
図３Ａに示されるように、ウェハ１６を用意する。そして、ウェハ１６の主面上に、集積回路（ロジック回路、メモリ回路、アナログ回路、など）を形成する。これにより、ウェハ１６の主面に、回路形成面９が形成される。またこのとき、ウェハ１６に、ＥＳＤ保護素子６が形成される。
次いで、図３Ｂに示されるように、回路形成面９上に、内部電極群１０及び外部電極群１１を形成する。内部電極群１０及び外部電極群１１は、突起状に形成される。ここで、外部電極群１１は、ＥＳＤ保護素子６と接続されるように形成される。一方、内部電極群１０は、ＥＳＤ保護素子６に接続されない。また、詳細は後述するが、内部電極群１０及び外部電極群１１は、電極基部と、電極基部上に形成されたはんだ層とを備えている。
次いで、図３Ｃに示されるように、回路形成面９上に、絶縁樹脂層１２が形成される。絶縁樹脂層１２は、外部電極群１１及び内部電極群１０を被覆するように、形成される。絶縁樹脂層１２の形成方法としては、特に限定されない。例えば、スピンコート、スクリーン印刷、及び樹脂フィルムのラミネートなどの方法を用いることができる。また、絶縁樹脂層１２の材料も、特に限定されない。絶縁樹脂層１２の材料としては、例えば、エポキシ樹脂、及びポリイミド樹脂などを用いることができる。絶縁樹脂層１２の厚みは、内部電極群１０の高さよりも厚ければよい。本工程により、内部電極群１０が絶縁樹脂層１２により保護される。その結果、静電気が内部電極群１０から入射することが防止される。
次いで、図３Ｄに示されるように、ウェハ１６をダイシングする。これにより、複数のチップ（第１チップ１及び第２チップ２）が得られる。
一方で、パッケージ基板５が用意される。図４に示されるように、支持体１７が用意される、支持体１７上にパッケージ基板５が形成される。パッケージ基板５には、内部接続用配線８及び外部接続用配線７が形成される。パッケージ基板５としては、例えば、ポリイミド層に銅配線が形成されたものを用いることができる。また、支持体１７としては、シリコンウェハ、及びガラスウェハなどを用いることができる。
ついで、図５に示されるように、パッケージ基板５の主面上に、第１チップ１が搭載される。第１チップ１は、回路形成面９側をパッケージ基板５側に向けて、搭載される。そして、第１チップ１とパッケージ基板５との接触部が、加熱又は加圧される。これにより、絶縁樹脂層１２が流動化する。流動化した絶縁樹脂層１２は、内部電極群１０−１及び外部電極群１１−１の上から、押しのけられる。その結果、内部電極群１０−１及び外部電極群１１−１は、絶縁樹脂層１２を貫通し、それぞれ、内部接続用配線８及び外部接続用配線７に接合する。
図６Ａ及び図６Ｂは、第１チップ１をパッケージ基板５上に搭載する工程を詳細に示す図である。既述のように、内部電極群１０−１に含まれる各電極は、導電性の電極基部１９と、電極基部１９上に形成されたはんだ層２０とを備えている（図６Ａ参照）。ここで、加圧又は加熱を行うと、図６Ｂに示されるように、電極上から絶縁樹脂層１２が押しのけられる。また、加熱により、はんだ層２０が溶融する。溶融したはんだ層２０は、パッケージ基板５の内部接続用配線７と接合する。この際、はんだ層２０中には、絶縁樹脂層１２のうちで押しのけられなかった成分（絶縁樹脂構成成分２１）が残存する。言い換えれば、はんだ層２０中に絶縁樹脂層の構成成分２１が含まれている場合には、上述のような手法により内部電極群１０−１を内部接続用配線７と接合させた可能性が高いことが示唆される。
第１チップ１をパッケージ基板５に搭載した後、図７に示されるように、パッケージ基板５の主面側に封止体４を供給する。これにより、第１チップ１が封止される。
次いで、図８に示されるように、パッケージ基板５から支持体１７を剥離させる。
次いで、図９に示されるように、パッケージ基板５の裏面上に、第２チップ２が搭載される。第２チップ２は、第１チップ１と同様な手法により、搭載される。
その後、パッケージ基板５の裏面に、はんだボール４を形成する。これにより、図１に示した半導体パッケージが得られる。
本実施形態の製造方法によれば、以下の様な作用が奏される。すなわち、絶縁樹脂層１２によって内部電極群１０が保護されているので、製造過程における静電気の影響が排除される。製造過程において内部電極群１０が静電気から保護されるため、内部電極群１０に対応してＥＳＤ保護素子６を設ける必要がない。その結果、各チップに形成される回路規模を小さくすることができる。さらに、第１チップ１と第２チップ２との間の入出力信号を、低電力化することが可能となる。また、内部電極群１０は、絶縁樹脂層１２を貫通して、内部接続用配線７に接続される。すなわち、内部電極群１０が絶縁樹脂層１２により被覆されているにもかかわらず、内部電極群１０と内部接続用配線７とを接続することができる。
尚、内部電極群１０は、ウェハ状態においては、露出している。しかし、ウェハはチップと比べるとサイズが十分に大きく、静電気の影響を受けることは少ない。そのため、ウェハ状態で内部電極群１０が露出していても、問題はない。
（第２の実施形態）
続いて、第２の実施形態について説明する。図１０は、本実施形態に係る半導体パッケージを示す概略断面図である。本実施形態では、第１チップ１と第２チップ２との双方が、パッケージ基板５の主面上に搭載されている。その他の点については、第１の実施形態と同様とすることができるので、詳細な説明は省略する。
図１０に示されるように、第１チップ１及び第２チップ２は、いずれもパッケージ基板５の主面に搭載されており、封止体４によって封止されている。
以下に、本実施形態に係る半導体パッケージの製造方法を説明する。
図１１に示されるように、支持体１７上に、パッケージ基板５を形成する。パッケージ基板５には、内部接続用配線８と外部接続用配線７とが形成される。そして、パッケージ基板５の主面上に、第１チップ１と第２チップ２とが搭載される。第１チップ１及び第２チップ２の構成及び製造方法は、第１の実施形態と同様である。
次いで、図１２に示されるように、パッケージ基板５と各チップ（１、２）との接合部分を、加熱又は加圧する。これにより、各チップに形成された電極が絶縁樹脂層１２を貫通し、パッケージ基板５に形成された配線（７、８）と接続される。
次いで、図１３に示されるように、パッケージ基板５の主面側に、封止体４を供給する。これにより、第１チップ１及び第２チップ２が封止される。
次いで、図１４に示されるように、パッケージ基板５から支持体１７を剥離させる。
その後、パッケージ基板５の裏面に、はんだボール３を形成する。これにより、図１０に示した半導体パッケージが得られる。
本実施形態では、パッケージ基板５の主面上に、第１チップ１及び第２チップ２が搭載される。本実施形態のような構成においても、第１の実施形態と同様の作用効果を奏することが可能である。
（第の実施形態）
続いて、第３の実施形態について説明する。本実施形態では、第１チップ１が、第２チップ２の主面上に搭載される。その他の点については、既述の実施形態と同様とすることができるので、詳細な説明は省略する。
図１５は、本実施形態に係る半導体パッケージを示す概略断面図である。
図１５に示されるように、パッケージ基板５の主面上に、第２チップ２が搭載されている。第２チップ２には、主面に回路が形成されている。すなわち、第２チップ２では、主面が回路形成面９−２である。第２チップ２の回路形成面９−２には、ＥＳＤ保護素子６に接続された外部電極群１１−２と、ＥＳＤ保護素子６に接続されていない内部電極群１０−２とが形成されている。外部電極群１１−２は、ボンディングワイヤを介して、パッケージ基板５に形成された配線（図示せず）に接続されている。
第１チップ１は、第２チップ２の主面上に搭載されている。第１チップ１は、主面（回路形成面９−１）が第２チップ２側を向くように、搭載されている。第１チップ１の回路形成面９−１には、内部電極群１０−１と絶縁樹脂層１２が形成されている。内部電極群１０−１には、ＥＳＤ保護素子６が接続されていない。内部電極群１０−１は、絶縁樹脂層１２を貫通しており、内部電極群１０−２と接触している。
第１チップ１と第２チップ２との間には、内部電極群１０−１及び内部電極群１０−２の高さに対応して、隙間が生じる。この隙間を埋めるように、第１チップ１と第２チップ２との間には、アンダーフィル層２２が配置されている。
第１チップ１及び第２チップ２は、封止体４によって封止されている。
上述のように、本実施形態に係る半導体パッケージは、ＣＯＣ（Ｃｈｉｐ Ｏｎ Ｃｈｉｐ）構造の半導体パッケージである。
続いて、本実施形態に係る半導体パッケージの製造方法について説明する。
まず、図１６に示されるように、第２チップ用ウェハ２３を用意する。そして、第２チップ用ウェハ２３の主面（回路形成面９−２）に、回路素子を形成する。この際、突起状の内部電極群１０−２及び外部電極群１１−２（図１６では図示略）も、形成される。
一方、第１チップ１は、既述の実施形態と同様に、用意される。すなわち、第１チップ１の回路形成面９−１には、内部電極群１０−１、及び内部電極群１０−１を被覆する絶縁樹脂層１２が形成される。
次いで、第２チップ用ウェハ２３上に、第１チップ１が搭載される。第２チップ用ウェハ２３には、複数のチップ形成領域が設けられる。第１チップ１は、各チップ形成領域に対応して、複数搭載される。
次いで、図１７に示されるように、加熱又は加圧により、第１チップ１の内部電極群１０−１を内部電極群１０−２に接合させる。既述の実施形態と同様に、内部電極群１０−１は、絶縁樹脂層１２を貫通することにより、内部電極群１０−２に接合する。
次いで、図１８に示されるように、第２チップ用ウェハ２３と第１チップ１との間にアンダーフィル樹脂を供給する。これにより、第２チップ用ウェハ２３と第１チップ１との間の隙間に、アンダーフィル層２２が形成される。
その後、第２チップ用ウェハ２３をダイシングし、個々のチップ積層体が得られる。得られたチップ積層体は、パッケージ基板５上に搭載される。更に、ワイヤボンディング、樹脂封止、及びはんだボール形成を行うことにより、図１５に示した半導体パッケージが得られる。
本実施形態のような構成及び製造方法を採用しても、既述の実施形態と同様の作用効果を奏することができる。尚、本実施形態では、第２チップ用ウェハ２３上において、内部電極群１０−２が露出している。しかしながら、既述のように、ウェハ状態であれば、静電気の影響は少ない。従って、第２チップ用ウェハ２３上で内部電極群１０−２が露出していても、問題はない。
以上、第１乃至第３の実施形態について説明した。但し、これらの実施形態は互いに独立するものではなく、矛盾のない範囲内で組み合わせて用いることも可能である。
１ 第１チップ
２ 第２チップ
３ はんだボール
４ 封止体
５ パッケージ基板（インターポーザ）
６ ＥＳＤ保護素子
７ 外部接続用配線
８ 内部接続用配線
９ 回路形成面
１０−１、１０−２ 内部電極群
１１−１、１１−２ 外部電極群
１２ 絶縁樹脂層
１３ 半導体基板
１４ 入力トランジスタ
１５ ゲート電極
１６ ウェハ
１７ 支持体
１９ 電極基部
２０ はんだ層
２１ 絶縁樹脂構成成分
２２ アンダーフィル層
２３ 第２チップ用ウェハ
２４ 配線層
２５ 配線
２６ 出力トランジスタ
２７ ドレイン電極

Claims (7)

  1. （ａ）第１主面に突起状の第１内部電極群及び第１外部電極群を有する第１半導体チップを用意する工程と、
    （ｂ）第２主面に突起状の第２内部電極群及び第２外部電極群を有する第２半導体チップを用意する工程と、
    （ｃ）表面と、前記表面の反対側の裏面を有し、内部接続用配線および外部接続用配線が形成されたインターポーザを準備する工程と、
    （ｄ）前記第１半導体チップと前記第２半導体チップとを前記インターポーザの前記表面上に並べて搭載する工程と、
    を具備し、
    前記（ａ）工程は、
    （ａ１）第１ウェハに、第１静電気保護素子群を形成する工程と、
    （ａ２）前記第１ウェハの前記第１主面に、前記第１外部電極群が前記第１静電気保護素子群と電気的に接続されるように、前記第１内部電極群と前記第１外部電極群とを形成する工程と、
    （ａ３）前記第１ウェハの前記第１主面上に、前記第１内部電極群が被覆されるように、第１絶縁樹脂層を形成する工程と、
    （ａ４）前記（ａ３）工程の後に、前記第１ウェハをダイシングし、前記第１主面に前記第１内部電極群と前記第１外部電極群を有する前記第１半導体チップを作成する工程と、
    を具備し、
    前記（ｂ）工程は、
    （ｂ１）第２ウェハに、第２静電気保護素子群を形成する工程と、
    （ｂ２）前記第２ウェハの前記第２主面に、前記第２外部電極群が前記第２静電気保護素子群と電気的に接続されるように、前記第２内部電極群と前記第２外部電極群とを形成する工程と、
    （ｂ３）前記第２ウェハの前記第２主面上に、前記第２内部電極群が被覆されるように、第２絶縁樹脂層を形成する工程と、
    （ｂ４）前記第２絶縁樹脂層を形成する工程の後に、前記第２ウェハをダイシングし、前記第２主面に前記第２内部電極群と前記第２外部電極群を有する前記第２半導体チップを作成する工程と、
    を具備し、
    前記（ｄ）工程は、
    （ｄ１）前記第１絶縁樹脂層を加圧又は加熱により流動化させ、前記第１絶縁樹脂層を押しのけて貫通した前記第１内部電極群を加熱して、前記第１内部電極群を前記内部接続用配線へハンダを介して接合する工程と、
    （ｄ２）前記第２絶縁樹脂層を加圧又は加熱により流動化させ、前記第２絶縁樹脂層を押しのけて貫通した前記第２内部電極群を加熱して、前記第２内部電極群を前記内部接続用配線へハンダを介して接合する工程と、
    を含んでいる
    半導体パッケージの製造方法。
  2. 請求項１に記載された半導体パッケージの製造方法であって、
    前記第１内部電極群は、前記第２半導体チップから入力信号が供給される、入力電極を含んでおり、
    前記第１ウェハには、前記入力電極に供給された信号の電圧レベルに応じてオン及びオフが切り替えられる、入力トランジスタが形成されており、
    前記（ａ）工程の前記第１内部電極群を形成する工程は、前記入力電極を、前記入力トランジスタのゲート電極に接続されるように形成する工程を含んでおり、ここで、前記入力電極は、前記入力電極に印加される電圧の大きさに対応した電圧が常に前記入力トランジスタのゲート電極に印加されるように、前記入力トランジスタのゲート電極に接続される
    半導体パッケージの製造方法。
  3. 請求項１又は２に記載された半導体パッケージの製造方法であって、
    前記第１内部電極群は、前記第２半導体チップに対して出力信号を供給する、出力電極を含んでおり、
    前記第１ウェハには、ドレイン電極から前記出力電極に対して前記出力信号を出力する、出力トランジスタが形成されており、
    前記（ａ）工程の前記第１内部電極群を形成する工程は、前記出力トランジスタのドレイン電極に接続されるように、前記出力電極を形成する工程を含んでおり、
    前記出力電極は、前記出力トランジスタのドレイン電極に印加される電圧の大きさに対応した電圧が常に前記出力電極に印加されるように、前記出力トランジスタのドレイン電極に接続される
    半導体パッケージの製造方法。
  4. 請求項１に記載された半導体パッケージの製造方法であって、
    前記（ｃ）工程は、
    （ｃ１）前記インターポーザの前記裏面に複数の外部接続用の電極を形成する工程
    を備え、
    前記複数の外部接続用の電極は、前記インターポーザの前記外部接続用配線を介して、前記第１半導体チップの前記第１外部電極群及び前記第２半導体チップの前記第２外部電極群と電気的に接続されている
    半導体パッケージの製造方法。
  5. 請求項１に記載された半導体パッケージの製造方法であって、
    前記第１半導体チップは第１辺及び前記第１辺とは反対側の第２辺を有し、前記第１内部電極群は前記第１辺に沿って配置され、
    前記第２半導体チップは第３辺及び前記第３辺とは反対側の第４辺を有し、前記第２内部電極群は前記第３辺に沿って配置され、前記第１辺と前記第３辺とは対向して配置される
    半導体パッケージの製造方法。
  6. 請求項５に記載された半導体パッケージの製造方法であって、
    前記第１外部電極群は前記第１半導体チップの前記第２辺に沿って配置され、
    前記第２外部電極群は前記第２半導体チップの前記第４辺に沿って配置される
    半導体パッケージの製造方法。
  7. 請求項１乃至６の何れかに記載された半導体パッケージの製造方法であって、
    更に、
    （ｅ）前記第１半導体チップ、前記第２半導体チップ及び前記インターポーザの前記表面を樹脂により封止する工程
    を具備する
    半導体パッケージの製造方法。
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