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JP5769482B2 - ガラス封止型パッケージの製造方法、及び光学デバイス - Google Patents

ガラス封止型パッケージの製造方法、及び光学デバイス Download PDF

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Description

本発明は、ガラス封止型パッケージの製造方法に関するものである。
近年、互いが積層状態で陽極接合されるとともに両者間にキャビティが形成されたガラス製のベース基板およびリッド基板と、ベース基板においてキャビティ内に位置する部分にマウントされた作動片と、を備えるガラス封止型パッケージが注目されている。この種のガラス封止型パッケージとして、例えば、携帯電話や携帯情報端末機器に装着され、光学デバイスが知られている。
ところで、この種のガラス封止型パッケージは、ベース基板用ウエハおよびリッド基板用ウエハを、真空チャンバ内に配設された陽極接合装置にセットして、導電性材料からなる陽極接合用の接合膜を介してこれら一対のウエハを陽極接合することにより製造している。具体的には、リッド基板用ウエハの接合面に、ベース基板用ウエハと重ね合わせたときにキャビティとなる多数の凹部が形成され、またベース基板用ウエハの接合面に、凹部と対応して多数の光学デバイス半導体素子がマウントされるとともにこの接合面において凹部に対応した位置を除いた部分に接合膜が形成されている。さらに、リッド基板用ウエハは陽極接合装置の電極板上にセットされる。
次に、リッド基板用ウエハを加熱してその内部のイオンを活性化させながら、接合膜と電極板との間に電圧を印加してリッド基板用ウエハに電流を流し、接合膜とリッド基板用ウエハの接合面との界面に電気化学的な反応を生じさせることにより、両者を陽極接合させてウエハ接合体を形成する。その後、このウエハ接合体を所定の位置で切断することにより、パッケージ製品を複数個形成する（例えば、特許文献１参照）。
特開２００３−１３３８８４号公報
従来のガラス封止型パッケージの製造方法では、陽極接合時に、リッド基板用ウエハの周縁部に対応した位置（接合膜の周縁部）に電圧を印加し、陽極接合がなされることとなる。この方法では、前記接合膜に使用される金属は耐食性が低く、十分な耐環境性が得にくい課題があった。
このような課題に対して、水分侵入を防ぐ耐食性の向上を図ったガラス封止型パッケージを形成する幾つかの技術が知られている。例えば、特許文献１は、陽極接合の界面から水分が浸入し、接合膜に使用される金属が腐食し、ガラス封止型パッケージの気密性が失われ、圧電振動子の振動特性に悪影響を及ぼしてしまうのを、側面にガラス層を形成することで防止する技術を開示している。
特許文献１の発明では、リッド基板用ウエハの接合面に形成した金属層を介し、リッド基板用ウエハとベース基板用ウエハを接合した後、各々ガラス封止型パッケージを切断分離した後、断面から露出した金属層の表面及びその金属層とリッド基板用ウエハやベース基板用ウエハの界面を被うように水ガラスを塗布し、ガラス層を形成したガラス封止型パッケージとした。しかし、各々にガラス封止型パッケージを切断分離した後、切断断面に水ガラスを塗布することは、非常に多くの時間を必要とした。
本願発明に係る製造方法は、ガラス封止型パッケージ状の半導体デバイスを製造する製造方法であって、一対のウエハを積層させた状態で該ウエハの周縁部に対応する位置に電圧を印加して陽極接合する工程と、陽極接合された前記一対のウエハを個片化する工程と、を備えたガラス封止型パッケージの製造方法であって、前記該ウエハの一方に前記ガラス封止型パッケージの各々が対応する複数の素子収納領域を表面側に備え、かつ前記ガラス封止型パッケージの各々間の境界に沿って凹部が形成されている一方のガラスウエハを準備するガラスウエハ準備工程と、前記該ウエハの他方に前記ガラス封止型パッケージの１つに各々の外周に接合用電極を形成して、前記接合用電極を介して他方のガラスウエハを陽極接合で貼り付けるガラスウエハ貼付工程と、前記ガラス封止型パッケージ素子収納領域の各々間の境界に沿って、前記他方のガラスウエハの表面から前記陽極接合用電極を貫通してその断面を露出せしめると共に前記一方のガラスウエハの境界部に形成した凹部に至る溝を形成する溝形成工程と、前記接合用電極の断面に保護膜を形成する保護膜形成工程と、前記溝の側壁に形成された保護膜を残しつつ、前記一方のガラスウエハに対して前記溝に沿って前記ガラス封止型パッケージ素子の各々を個片化する個片化工程と、を含むことを特徴とする。
本願発明に係る製造方法は、ガラス封止型パッケージ状の半導体デバイスを製造する製造方法であって、一対のウエハを積層させた状態で該ウエハの周縁部に対応する位置に電圧を印加して陽極接合する工程と、陽極接合された前記一対のウエハを個片化する工程と、を備えたガラス封止型パッケージの製造方法であって、前記該ウエハの一方に前記ガラス封止型パッケージの各々が対応する複数の素子収納領域を表面側に備える一方のガラスウエハを準備するガラスウエハ準備工程と、前記該ウエハの他方に前記ガラス封止型パッケージの１つに各々の外周に接合用電極を形成して、前記接合用電極を介して他方のガラスウエハを陽極接合で貼り付けるガラスウエハ貼付工程と、前記ガラス封止型パッケージ素子収納領域の各々間の境界に沿って、前記他方のガラスウエハの表面からダイシング処理によって前記陽極接合用電極を貫通してその断面を露出せしめると共に前記一方のガラスウエハに至る溝を形成する溝形成工程と、前記接合用電極の断面に保護膜を形成する保護膜形成工程と、前記溝の側壁に形成された保護膜を残しつつ、前記一方のガラスウエハに対して前記溝に沿って前記ガラス封止型パッケージ素子の各々を個片化する個片化工程と、を含むことを特徴とする。
本発明によるガラス封止型パッケージ状の半導体デバイスを製造する製造方法によれば、前記ガラス封止型パッケージ素子収納領域の各々間の境界に沿って、前記他方のガラスウエハの表面から前記陽極接合用電極を貫通してその断面を露出せしめ、保護膜で被服する構成が与えられる。これにより、防湿性能等の信頼性を維持しつつ、製造工程の削減やウエハ歩留まり向上が図られる。
請求項１に係るガラス封止型パッケージ状の半導体デバイスを製造する製造方法の陽極接合後の断面図である。 請求項１による製造方法によってレーザーカットする位置を示したガラス封止型パッケージ状の半導体デバイスの断面図である。 請求項１による製造方法によってレーザーカットされたガラス封止型パッケージ状の半導体デバイスの断面図である。 保護層形成工程におけるガラス封止型パッケージ状の半導体デバイスの断面図である。 各々に分割されたガラス封止型パッケージ状の半導体デバイスの断面図である。 請求項８に係るガラス封止型パッケージ状の半導体デバイスを製造する製造方法の陽極接合後の断面図である。 請求項８による製造方法によってダイシング処理工程におけるガラス封止型パッケージ状の半導体デバイスの断面図である。
（実施例１）
図１は本願発明の第一の実施例に係るガラス封止型パッケージ状の半導体デバイスを製造する製造方法の陽極接合後の断面の一部を示している。ここで、半導体チップ３は、例として光学センサ等の受光素子チップであり、シリコン等の材料からなる半導体基板に形成されたセンサ部を備える。センサ部の受光面側である半導体基板の表面は、センシング光の透過を可能とするガラス等の材料からなる透明部材６と対向するように実装されている。ガラス封止型パッケージ状の半導体デバイス１内部にはセンサ部を含む各機能回路（図示せず）と電気信号を出し入れするガラス封止型パッケージ内部配線７が設けられている。
図１及び図２に示される１つのガラス封止型パッケージ状の半導体デバイス１はもともと１枚のガラスウエハ状態で隣接するガラス封止型パッケージの半導体デバイス１０がマトリックス状に幾つも形成され、かかるガラス封止型パッケージ状の半導体デバイス形成領域の各々の外周に沿ってレーザーブレイク割断位置が画定されているものとする。また、このガラスウエハの製造方法は次のようなものである。表面に半円状の凸部を有する上金型と、底面が平坦な凹部を有する下金型との間に、ガラスシートを設置する。次に、ガラスシートを５００〜６００℃に加熱して軟化させた状態で、上金型と下金型とをガラスシートを挟む方向に移動させることによってガラスシートに圧力かける。これにより、ガラスシートが図１に示す中空領域９及び素子収納領域１５のような凹部に成形される。
次に、図２及び図３に示されるように、レーザー等を用いた切削手段によってガラスウエハ状態で隣接するガラス封止型パッケージの半導体デバイス１０のガラス封止型パッケージ状の半導体デバイス１の境界、すなわち切削加工ライン１１に沿って透明部材６の表面から陽極接合用電極５を貫通してその断面を露出せしめる境界溝１２を造る。また、このガラス封止型パッケージのレーザー切削方法は次のようなものである。図２に示す透明部材６の内部にレーザーを照射して任意の位置に改質層を形成させ、テープエキスパンドなど外部応力を加えることにより、前記透明部材６表面に亀裂を成長させる。前記透明部材６内部でのみ局所的・選択的にレーザー改質を行うため、前記透明部材６の表面や裏面などにダメージを与えることが無いため、一般的なブレードダイシングで問題となるチッピングは裏面、表面ともに一切無いため抗折強度の強いガラス封止型パッケージの半導体デバイス１０に製造することができる。さらに切削加工と異なり、水も必要なく、かつ発塵などの飛散もないためデバイス汚染を生じることがないため、レーザーによるガラス封止型パッケージの半導体デバイス１０の洗浄を必要としない。これにより、製造工数及びコストの削減とともに、洗浄不可の半導体デバイスに有効である。
ここで、好ましくは境界溝１２の底が中空領域９の内部に伸張するようにする。すなわち、境界溝１２の深さが陽極接合用電極５の断面が露出し剥き出し状態になる程度にまで透明部材６を貫通し、中空領域９に達する程度、例えば複数の素子収納領域を表面側に備えたガラスウエハは切削しないようにする。
一方、境界溝１２の幅は、最後の個片化工程における割断幅より広くしておく。境界溝１２の作製手段は、レーザーを用いた割断手段及びダイシングブレードを用いた切削手段に限られず、ホトレジストまたは感光性のドライフィルムのマスクパターンを形成してドライエッチングまたはウエットエッチング等の手段であってもよい。
次に、図４に示されるように、境界溝１２の側壁を覆うようにして保護膜１３を形成する。保護膜１３はＯ3 −ＴＥＯＳ（テトラエトキシシラン）を原料ガスとしたプラズマＣＶＤ法によるシリコン酸化膜でもよいし、例えばポリイミド等の樹脂系の絶縁膜でもよい。保護膜１３をシリコン酸化膜によって形成する場合、シリコン酸化膜の膜厚は例えばおおよそ３μｍ程度とする。
保護膜１３の形成は、プラズマＣＶＤ法による酸化膜の堆積に替えて、水ガラス及びフッ素樹脂等スプレーを用いた塗布によってなされてもよい。ここで、保護膜１３の塗布方法としては、スプレーコートを用いることが好ましい。この水ガラスは珪酸ソーダまたは珪酸カリまたは珪酸リチウムが好ましく、保護膜１３の膜厚としては１μｍから１０μｍが好ましい。ガラス層の膜厚が１μｍより薄いと、金属膜の耐食性を確保することが困難であり、また１０μｍを越すとガラス層の密着力が低下する。そして、珪酸カリの酸化カリに対する二酸化ケイ素のモル比が１．８から３．７が好ましい。このモル比にすることにより、ガラス層形成時の粘度が好適な値となり、スプレーコートの作業性が高くなる。スピンコートによる場合には、境界溝１２の開口部近傍のフッ素樹脂液が境界溝１２の底部に流れ込んでしまい、境界溝１２の開口部近傍の保護膜１３の膜厚が薄くなったり、境界溝１２の開口部近傍が露出してしまうおそれがあるからである。
次に、異方性ドライエッチングによるエッチバックにより透明部材６上の保護膜１３を完全除去する。また、保護膜１３を厚く塗りたい場合は、図４の工程を二度繰り返すことにより、保護膜１３を重ねて形成することで、陽極接合用電極５の断面等の耐湿性を損なう部分を二重に保護することができる。これにより素子信頼性をより高めることができる。
最後に、ガラスウエハ状態で隣接するガラス封止型パッケージの半導体デバイス１０の境界溝１２の底部と相対する面の位置にレーザー等を用いた割断手段により個片化するか、または境界溝１２の幅より薄刃のブレードにより個片化することで、図５に示されるようなガラス封止型にパッケージ化された光学センサ等の受光素子チップである半導体デバイスが完成される。
（実施例２）
図６は本願発明の第二の実施例に係るガラス封止型パッケージ状の半導体デバイスを製造する製造方法の陽極接合後の断面の一部を示している。ここで、半導体チップ３は、例として光学センサ等の受光素子チップであり、シリコン等の材料からなる半導体基板に形成されたセンサ部を備える。センサ部の受光面側である半導体基板の表面は、センシング光の透過を可能とするガラス等の材料からなる透明部材６と対向するように実装されている。ガラス封止型パッケージ状の半導体デバイス１内部にはセンサ部を含む各機能回路（図示せず）と電気信号を出し入れするガラス封止型パッケージ内部配線７が設けられている。
図６に示される１つのガラス封止型パッケージ状の半導体デバイス１はもともと１枚のガラスウエハ状態で隣接するガラス封止型パッケージの半導体デバイス１００がマトリックス状に幾つも形成され、かかるガラス封止型パッケージ状の半導体デバイス形成領域の各々の外周に沿ってダイシングブレード等を用いた切削位置が画定されているものとする。
次に、図６及びに図７示されるように、ダイシングブレード等を用いた切削手段によってガラスウエハ状態で隣接するガラス封止型パッケージの半導体デバイス１０のガラス封止型パッケージ状の半導体デバイス１の境界壁１４、すなわち切削加工ライン１１に沿って透明部材６の表面から陽極接合用電極５を貫通してその断面を露出せしめる境界溝１２’を造る。
ここで、好ましくは境界溝１２’の底が複数の素子収納領域を表面側に備えたガラスウエハ２の内部に伸張するようにする。すなわち、境界溝１２’の深さが陽極接合用電極５の断面が露出し剥き出し状態になる程度にまで複数の素子収納領域を表面側に備えたガラスウエハ２を削るが、境界溝１２’下部に位置する複数の素子収納領域を表面側に備えたガラスウエハ２の厚さが強度上充分な程度、例えば０．５ｍｍ以上残るようにする。
また、境界溝１２’の深さは陽極接合用電極５が剥き出す程度で、複数の素子収納領域を表面側に備えたガラスウエハ２の厚みを充分残すようにする。これにより、個片化する際またはそれ以前に半導体チップが破損する等の危険が回避され、歩留りの向上が図られる。
一方、境界溝１２’の幅は、最後の個片化工程における割断幅より広くしておく。境界溝１２’の作製手段は、ダイシングブレード等を用いた切削手段に限られず、ホトレジストまたは感光性のドライフィルムのマスクパターンを形成してドライエッチングまたはウエットエッチング等の手段であってもよい。
次工程以降の説明に関しては第一の実施例と同様なので、省略する。
本特許のガラス封止型パッケージの製造方法を使用することにより、各々にガラス封止型パッケージを切断分離した後、切断断面に水ガラスを塗布することによる非常に多くの時間を必要することなく、防湿性能等の信頼性を維持しつつ、製造工程の削減やウエハ歩留まり向上の図ったガラス封止型パッケージ及び製造方法を提供できる。
以上の実施例においては、光学センサ等の受光素子チップであるガラス封止型パッケージ半導体デバイスであると説明したが、本発明にかかる限定はなく、ガラス封止型パッケージ以外の多様な半導体デバイスであり得る。パッケージ材質は、ガラス等の光透過材料に限定されず、半導体チップの機能に依存して多様な材料から形成されても良い。
１，１’ ガラス封止型パッケージ状の半導体デバイス
２ 複数の素子収納領域を表面側に備えたガラスウエハ
３ 半導体チップ
４ 電機接続ワイヤー
５ 陽極接合用電極
６ 透明部材
７ ガラス封止型パッケージ内部配線
８ ガラス封止型パッケージ外部電極
９ 中空領域
１０ 第１実施例のガラスウエハ状態で隣接するガラス封止型パッケージ状半導体デバイス
１１ 切削加工ライン
１２, １２’ 境界溝
１３ 保護膜
１４ 境界壁
１５ 素子収納領域
１００ 第２実施例のガラスウエハ状態で隣接するガラス封止型パッケージ状半導体デバイス

Claims (6)

  1. 一対のウエハを積層させた状態で該ウエハの周縁部に対応する位置に電圧を印加して陽極接合する工程と、
    陽極接合された前記一対のウエハを個片化する工程と、を備えたガラス封止型パッケージの製造方法であって、
    前記該ウエハの一方に前記ガラス封止型パッケージの各々が対応する複数の素子収納領域を表面側に備え、かつ前記ガラス封止型パッケージの各々間の境界に沿って凹部が形成されている一方のガラスウエハを準備するガラスウエハ準備工程と、
    前記該ウエハの他方に前記ガラス封止型パッケージの１つに各々の外周に接合用電極を形成して、前記接合用電極を介して他方のガラスウエハを陽極接合で貼り付けるガラスウエハ貼付工程と、
    前記ガラス封止型パッケージ素子収納領域の各々間の境界に沿って、前記他方のガラスウエハの表面から前記陽極接合用電極を貫通してその断面を露出せしめると共に前記一方のガラスウエハの境界部に形成した凹部に至る溝を形成する溝形成工程と、
    前記接合用電極の断面に保護膜を形成する保護膜形成工程と、
    前記溝の側壁に形成された保護膜を残しつつ、前記一方のガラスウエハに対して前記溝に沿って前記ガラス封止型パッケージ素子の各々を個片化する個片化工程と、
    を含むことを特徴とするガラス封止型パッケージの製造方法。
  2. 前記一方のガラスウエハに形成されている凹部は、前記一方のガラスウエハを熱成形して凹部を形成することを特徴とする請求項１記載のガラス封止型パッケージの製造方法。
  3. 前記溝形成工程は、前記一方のガラスウエハの前記ガラス封止型パッケージ素子収納領域面にレーザーで加工することで前記溝を形成することを特徴とする請求項１記載のガラス封止型パッケージの製造方法。
  4. 前記保護膜形成工程は、前記保護膜としてシリコン酸化膜をプラズマＣＶＤ法を用いて形成することを特徴とする請求項１記載のガラス封止型パッケージの製造方法。
  5. 前記保護膜形成工程は、前記保護膜として水ガラスをコーティング法を用いて形成することを特徴とする請求項１記載のガラス封止型パッケージの製造方法。
  6. 前記保護膜形成工程は、前記保護膜として樹脂をコーティング法を用いて形成することを特徴とする請求項１記載のガラス封止型パッケージの製造方法。
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* Cited by examiner, † Cited by third party
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JP2002050939A (ja) * 2000-08-03 2002-02-15 Seiko Instruments Inc 圧電振動子
JP3992962B2 (ja) * 2001-10-29 2007-10-17 セイコーインスツル株式会社 圧電振動子
JP2003188436A (ja) * 2001-12-18 2003-07-04 Seiko Instruments Inc チップ型電子部品のコーティング方法
JP2003264447A (ja) * 2002-03-07 2003-09-19 Seiko Instruments Inc 圧電振動子およびその製造方法
JP2004063782A (ja) * 2002-07-29 2004-02-26 Fuji Photo Film Co Ltd 固体撮像装置およびその製造方法
JP3873902B2 (ja) * 2003-02-21 2007-01-31 セイコーエプソン株式会社 圧電デバイスとその製造方法ならびに圧電デバイスを利用した携帯電話装置および圧電デバイスを利用した電子機器
JP4996101B2 (ja) * 2006-02-02 2012-08-08 新光電気工業株式会社 半導体装置及び半導体装置の製造方法
JP2009194091A (ja) * 2008-02-13 2009-08-27 Seiko Instruments Inc 電子部品、電子機器、及びベース部材製造方法
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