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JP5768643B2 - Semiconductor device and manufacturing method thereof - Google Patents

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JP5768643B2
JP5768643B2 JP2011220277A JP2011220277A JP5768643B2 JP 5768643 B2 JP5768643 B2 JP 5768643B2 JP 2011220277 A JP2011220277 A JP 2011220277A JP 2011220277 A JP2011220277 A JP 2011220277A JP 5768643 B2 JP5768643 B2 JP 5768643B2
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康嗣 大倉
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Description

本発明は、互いの実装面にて対向する第１、第２リードフレームの間に搭載部品を３個のみ挟み込んでなる半導体装置およびその製造方法に関するものである。   The present invention relates to a semiconductor device in which only three mounted components are sandwiched between first and second lead frames facing each other on the mounting surface, and a method for manufacturing the same.

従来より、互いの実装面（内面）にて対向する第１リードフレームと第２リードフレームとの間に第１、第２半導体チップを有する第１、第２搭載部品を挟み込み、これら第１、第２搭載部品と第１、第２リードフレームとを電気的、熱的に接続してなる半導体装置が提案されている（例えば、特許文献１参照）。   Conventionally, first and second mounting components having first and second semiconductor chips are sandwiched between a first lead frame and a second lead frame facing each other on the mounting surface (inner surface). There has been proposed a semiconductor device in which a second mounted component and first and second lead frames are electrically and thermally connected (see, for example, Patent Document 1).

このような半導体装置は、例えば、以下のように製造される。すなわち、まず、第１リードフレーム上に第１、第２搭載部品を搭載する。なお、第１、第２搭載部品は、それぞれ第１、第２半導体チップを有すると共に第１リードフレーム側と反対側にはんだを有するものである。そして、第２リードフレームを第１、第２搭載部品におけるはんだと接触するように配置する。その後、リフロー処理することによって第２リードフレームからはんだに熱を供給してはんだを溶融し、第２リードフレームと第１、第２搭載部品とを接合することにより、製造される。   Such a semiconductor device is manufactured as follows, for example. That is, first, the first and second mounting components are mounted on the first lead frame. The first and second mounting parts have first and second semiconductor chips, respectively, and have solder on the side opposite to the first lead frame side. Then, the second lead frame is disposed so as to contact the solder in the first and second mounted components. Thereafter, by reflow treatment, heat is supplied to the solder from the second lead frame to melt the solder, and the second lead frame and the first and second mounting components are joined.

ところで、近年では、第１、第２リードフレームの間にさらに第３半導体チップを有する第３搭載部品を挟み込んで電流量を増加させる等の機能を向上させたいという要望がある。   In recent years, there has been a demand to improve functions such as increasing the amount of current by sandwiching a third mounted component having a third semiconductor chip between the first and second lead frames.

特開２００８−２１０８２９号公報JP 2008-210829 A

しかしながら、第１、第２リードフレームの間に、例えば、第１〜第３搭載部品を一直線となるように挟み込んだ場合には、いずれか１つの搭載部品が第２リードフレームと電気的、熱的に接続されないという問題がある。   However, for example, when the first to third mounting components are sandwiched between the first and second lead frames so as to be in a straight line, any one mounting component is electrically and thermally connected to the second lead frame. There is a problem that it is not connected.

すなわち、例えば、第１リードフレーム上に第１〜第３搭載部品を一直線となるように搭載した場合、部品寸法公差等によって第１〜第３搭載部品の第１リードフレームからの高さがばらつくことがある。この場合、高さが高い２箇所によって第２リードフレームの位置が決まり、最も低い箇所は第２リードフレームと接触しない状態となるため、リフロー処理した際に、第２リードフレームと接触しないはんだには第２リードフレームからの熱供給が不足するという問題がある。すなわち、はんだが溶融しないことがあり、このはんだを有する搭載部品が第２リードフレームと未接合となるという問題がある。   That is, for example, when the first to third mounted components are mounted on the first lead frame so as to be in a straight line, the height of the first to third mounted components from the first lead frame varies due to a component dimensional tolerance or the like. Sometimes. In this case, the position of the second lead frame is determined by the two high locations, and the lowest location is not in contact with the second lead frame. Therefore, when the reflow process is performed, the solder does not come into contact with the second lead frame. Has a problem that the heat supply from the second lead frame is insufficient. That is, there is a problem that the solder does not melt, and there is a problem that the mounted component having the solder is not joined to the second lead frame.

本発明は上記点に鑑みて、第１リードフレームと第２リードフレームとの間に搭載部品が３個のみ挟み込まれてなる半導体装置において、第１〜第３搭載部品と第２リードフレームとが未接合となることを抑制することができる半導体装置およびその製造方法を提供することを目的とする。   In view of the above points, the present invention provides a semiconductor device in which only three mounting components are sandwiched between a first lead frame and a second lead frame, and the first to third mounting components and the second lead frame include It is an object of the present invention to provide a semiconductor device that can be prevented from becoming unbonded and a manufacturing method thereof.

上記目的を達成するため、請求項１に記載の発明では、実装面（１１）を有する第１リードフレーム（１０）と、実装面（１１）と対向する実装面（２１）を有する第２リードフレーム（２０）との間に搭載部品（３０〜５０）が３個のみ挟み込まれ、３個の搭載部品（３０〜５０）が共通の第２リードフレーム（２０）の実装面（２１）に接続されてなる半導体装置において、３個の搭載部品（３０〜５０）は、それぞれ第１リードフレーム（１０）側と反対側に配置され、共通の第２リードフレーム（２０）と電気的、熱的に接続されるはんだ（３５〜５５）を有し、搭載部品（３０〜５０）におけるはんだ（３５〜５５）が配置される一面の中心点を搭載部品（３０〜５０）の中心点（３０ａ〜５０ａ）としたとき、３個の搭載部品（３０〜５０）のそれぞれの中心点（３０ａ〜５０ａ）を結ぶ線分にて三角形（１００）が構成される状態で挟み込まれていることを特徴としている。 In order to achieve the above object, according to the first aspect of the present invention, the first lead frame (10) having the mounting surface (11) and the second lead having the mounting surface (21) facing the mounting surface (11). Only three mounting components (30-50) are sandwiched between the frame (20), and the three mounting components (30-50) are connected to the mounting surface (21) of the common second lead frame (20). In the formed semiconductor device, the three mounting components (30 to 50) are respectively arranged on the side opposite to the first lead frame (10) side, and are electrically and thermally connected to the common second lead frame (20). a solder (3 5-55) connected to the center point of one side of the center point mounting component of the solder (3 5-55) in the mounting component (30 to 50) are arranged (30-50) ( 30a-50a), 3 mounted parts Is characterized in that triangular (100) is interposed in a configured state at line connecting the respective center points of 30~50) (30a~50a).

これによれば、３個の搭載部品（３０〜５０）は中心点（３０ａ〜５０ａ）を結ぶ線分にて三角形（１００）が構成されるように挟み込まれているため、第２リードフレーム（２０）を適宜傾けることによって３個の搭載部品（３０〜５０）と第２リードフレーム（２０）とが未接合となることを抑制することができる。   According to this, since the three mounted components (30-50) are sandwiched so that the triangle (100) is formed by the line segment connecting the center points (30a-50a), the second lead frame ( By appropriately tilting 20), it is possible to prevent the three mounted components (30 to 50) and the second lead frame (20) from becoming unbonded.

この場合、請求項２に記載の発明のように、３個の搭載部品（３０〜５０）における中心点（３０ａ〜５０ａ）を結ぶ線分のうち最も長さが長くなる線分（１０１）と、当該線分を構成しない中心点を有する残りの１つの搭載部品の当該中心点から線分（１０１）に下ろした垂線と、の交点（Ａ）から第１リードフレーム（１０）の実装面（１１）に下ろした第１線分（Ｂ１）の長さをｈ０、残りの１つの搭載部品の中心点から第１リードフレーム（１０）の実装面（１１）に下ろした第２線分（Ｂ２）の長さをｈとしたとき、３個の搭載部品（３０〜５０）は、以下のように挟み込まれていることが好ましい。 In this case, the line segment (101) having the longest length among the line segments connecting the center points (30a to 50a) of the three mounted components (30 to 50), as in the invention described in claim 2. The mounting surface of the first lead frame (10) from the intersection (A) of the remaining one mounted component having a center point that does not constitute the line segment and the perpendicular line dropped from the center point to the line segment (101) ( The length of the first line segment (B 1 ) lowered to 11) is h 0 , and the second line segment is lowered from the center point of the remaining one mounted component to the mounting surface (11) of the first lead frame (10). When the length of (B 2 ) is h, the three mounted components (30 to 50) are preferably sandwiched as follows.

すなわち、ｈ０＞ｈの場合には、第１線分（Ｂ１）と第１リードフレーム（１０）の実装面（１１）との第１交点（ａ）から第２線分（Ｂ２）と第１リードフレーム（１０）の実装面（１１）との第２交点（ｂ）までの長さをＸ、第１交点（ａ）から第２交点（ｂ）を通って第１リードフレーム（１０）の実装面（１１）における端部と交差する第３交点（ｃ）までの長さをＬ１としたとき、次式 That is, when h 0 > h, the second line segment (B 2 ) from the first intersection (a) between the first line segment (B 1 ) and the mounting surface (11) of the first lead frame (10). X is the length from the first intersection point (a) to the second intersection point (b) to the second intersection point (b) between the first lead frame (10) and the mounting surface (11). up to the third intersection intersecting the end portion in the mounting surface of 10) (11) (c) the length when the L 1, the following equation

Figure 0005768643
を満たす状態で挟み込まれており、
ｈ０＜ｈの場合には、第２交点（ｂ）から第１交点（ａ）までの長さをＸ、第２交点（ｂ）から第１交点（ａ）を通って第１リードフレーム（１０）の実装面（１１）の端部と交差する第４交点（ｄ）までの長さをＬ２としたとき、次式
Figure 0005768643
 It is sandwiched in a state that satisfies
In the case of h 0 <h, the length from the second intersection (b) to the first intersection (a) is X, and the first lead frame (from the second intersection (b) through the first intersection (a) ( fourth intersection intersecting the end mounting surface (11) of 10) to (d) the length when the L 2, the following equation

Figure 0005768643
を満たす状態で挟み込まれていることが好ましい（図４、図５参照）。
Figure 0005768643
 It is preferable to be sandwiched in a state satisfying (see FIGS. 4 and 5).

これによれば、第２リードフレーム（２０）を傾けた際に第２リードフレーム（２０）が第１リードフレーム（１０）と接触することがなく、第２リードフレーム（２０）と搭載部品（３０〜５０）の全てが接合されている状態とすることができる。なお、ｈ０＝ｈの場合には、３個の搭載部品（３０〜５０）の配置関係が制限されないのは自明のことである。 According to this, when the second lead frame (20) is tilted, the second lead frame (20) does not come into contact with the first lead frame (10), and the second lead frame (20) and the mounting component ( 30 to 50) can be in a joined state. In the case of h 0 = h is is that the self-evident arrangement relationship is not limited three mounting parts (30-50).

また、請求項３に記載の発明のように、３個の搭載部品（３０〜５０）は、中心点（３０ａ〜５０ａ）を結ぶ線分にて構成される三角形（１００）を第１リードフレーム（１０）の実装面（１１）に投影すると共に、第２リードフレーム（２０）の重心を第１リードフレーム（１０）の実装面（１１）に投影したとき、投影した重心が投影した三角形の内部に位置する状態で挟み込まれているものとすることができる。   Further, as in the invention described in claim 3, the three mounting parts (30 to 50) have a triangle (100) constituted by a line segment connecting the center points (30a to 50a) as the first lead frame. When projecting onto the mounting surface (11) of (10) and projecting the center of gravity of the second lead frame (20) onto the mounting surface (11) of the first lead frame (10), the projected center of gravity projects It can be sandwiched in a state of being located inside.

そして、請求項４に記載の発明のように、３個の搭載部品（３０〜５０）は、中心点（３０ａ〜５０ａ）を結ぶ線分にて構成される三角形（１００）を第１リードフレーム（１０）の実装面（１１）に投影すると共に、３個の搭載部品（３０〜５０）と第１リードフレーム（１０）とが接続された構造体の重心を第１リードフレーム（１０）の実装面（１１）に投影したとき、投影した重心が投影した三角形の内部に位置する状態で挟み込まれるものとすることができる。   Further, as in the invention described in claim 4, the three mounting parts (30 to 50) have the triangle (100) constituted by the line segment connecting the center points (30a to 50a) as the first lead frame. The center of gravity of the structure in which the three mounting components (30 to 50) and the first lead frame (10) are connected is projected onto the mounting surface (11) of (10) and the first lead frame (10). When projected onto the mounting surface (11), the projected center of gravity can be sandwiched between the projected triangles.

また、請求項５に記載の発明のように、搭載部品（３０〜５０）は、半導体チップ（３２〜５２）と、ターミナル（３４〜５４）と、はんだ（３５〜５５）と、が積層されたものとすることができる。 Further, as in the fifth aspect of the invention, the mounting component (30-50) includes a stack of semiconductor chips (32-52), terminals (34-54), and solder ( 35-55). Can be.

そして、請求項６に記載の発明のように、３個の搭載部品（３０〜５０）のうち、一部の搭載部品（３０、４０）は絶縁ゲートバイポーラトランジスタ素子が形成された半導体チップ（３２、４２）を有し、残りの搭載部品（５０）はダイオード素子が形成された半導体チップ（５２）を有するものとすることができる。さらに、請求項７に記載の発明のように、３個の搭載部品（３０〜５０）を同じ半導体素子が形成された半導体チップ（３２〜５２）を有するものとしてもよい。   As in the sixth aspect of the present invention, among the three mounting components (30 to 50), some of the mounting components (30, 40) are semiconductor chips (32) on which insulated gate bipolar transistor elements are formed. 42), and the remaining mounting component (50) may have a semiconductor chip (52) on which a diode element is formed. Further, as in the invention described in claim 7, the three mounted components (30 to 50) may have semiconductor chips (32 to 52) on which the same semiconductor elements are formed.

また、請求項８に記載の発明のように、第２リードフレーム（２０）を複数備え、第１リードフレーム（１０）と第２リードフレーム（２０）との間にそれぞれ搭載部品（３０〜５０）を３個のみ挟み込むことができる。   Further, as in the invention described in claim 8, a plurality of second lead frames (20) are provided, and mounting components (30 to 50) are respectively provided between the first lead frame (10) and the second lead frame (20). ) Can be sandwiched.

そして、請求項９に記載の発明のように、第１リードフレーム（１０ａ、１０ｂ）を２つ備えると共に、第２リードフレーム（２０ａ〜２０ｆ）を第１リードフレーム（１０ａ、１０ｂ）それぞれに対して同数備え、２つの第１リードフレーム（１０ａ、１０ｂ）と第２リードフレーム（２０ａ〜２０ｆ）との間にそれぞれ搭載部品（３０〜５０）を３個のみ挟み込むことができる。そして、一方の第１リードフレーム（１０ａ）の実装面（１１）と対向して配置される第２リードフレーム（２０ａ〜２０ｃ）と、他方の第１リードフレーム（１０ｂ）の実装面（１１）と対向して配置される第２リードフレーム（２０ｄ〜２０ｆ）とを電気的に接続することができる。   As in the ninth aspect of the invention, two first lead frames (10a, 10b) are provided, and the second lead frames (20a-20f) are connected to the first lead frames (10a, 10b), respectively. The same number is provided, and only three mounting components (30-50) can be sandwiched between the two first lead frames (10a, 10b) and the second lead frames (20a-20f). And the 2nd lead frame (20a-20c) arrange | positioned facing the mounting surface (11) of one 1st lead frame (10a), and the mounting surface (11) of the other 1st lead frame (10b). And the second lead frames (20d to 20f) arranged to face each other can be electrically connected.

そして、請求項１０に記載の発明のように、請求項１ないし９のいずれか１つに記載の半導体装置を複数組み合わせて電子部品を構成することができる。   As in the invention described in claim 10, an electronic component can be configured by combining a plurality of semiconductor devices described in any one of claims 1 to 9.

また、請求項１１に記載の発明では、第１リードフレーム（１０）の実装面（１１）に、第１リードフレーム（１０）側と反対側にはんだ（３５〜５５）を有する３個の搭載部品（３０〜５０）を搭載する搭載工程と、３個の搭載部品（３０〜５０）を挟んで第１リードフレーム（１０）側と反対側に第２リードフレーム（２０）を配置する配置工程と、リフロー処理することにより、はんだ（３５〜５５）と共通の第２リードフレーム（２０）とを接合する接合工程と、行い、搭載工程では、搭載部品（３０〜５０）におけるはんだ（３５〜５５）が配置される一面の中心点を搭載部品（３０〜５０）の中心点（３０ａ〜５０ａ）としたとき、３個の搭載部品（３０〜５０）の中心点（３０ａ〜５０ａ）を結ぶ線分にて三角形（１００）が構成されるように、３個の搭載部品（３０〜５０）を搭載することを特徴としている。 In the invention described in claim 11, the three mounting surfaces (11) of the first lead frame (10) have three solders ( 35 to 55) opposite to the first lead frame (10) side. A mounting process for mounting the mounting components (30 to 50), and an arrangement in which the second lead frame (20) is disposed on the opposite side of the first lead frame (10) with the three mounting components (30 to 50) interposed therebetween. a step, by the reflow process, a bonding step of bonding the solder (3 5-55) and a common second lead frame (20), performed in the mounting step, the solder in the mounting component (30 to 50) ( When the center point of one surface on which 35 to 55) is arranged is the center point (30a to 50a) of the mounted component (30 to 50), the center point (30a to 50a) of the three mounted components (30 to 50) ) At the line connecting the triangles (100) As configured, it is characterized by mounting the three mounting parts (30-50).

これによれば、配置工程において第１、第２リードフレーム（１０、２０）のいずれか一方を適宜傾けることによって第２リードフレーム（２０）とはんだ（３５〜５５）とが非接触となることを抑制することができる。このため、接合工程においてはんだ（３５〜５５）への熱供給が不足することを抑制することができる。すなわち、接合工程において、第２リードフレーム（２０）とはんだ（３５〜５５）とが未接合となることを抑制することができ、第２リードフレーム（２０）と搭載部品（３０〜５０）とが未接合となることを抑制することができる。 According to this, the second lead frame (20) and the solder ( 35 to 55) are brought into non-contact by appropriately tilting one of the first and second lead frames (10, 20) in the arranging step. This can be suppressed. For this reason, it can suppress that the heat supply to a solder ( 35-55) is insufficient in a joining process. That is, in the joining process, it is possible to prevent the second lead frame (20) and the solder ( 35 to 55) from being unjoined, and the second lead frame (20) and the mounted component (30 to 50). Can be prevented from becoming unbonded.

この場合、請求項１２に記載の発明のように、搭載工程では、３個の搭載部品（３０〜５０）における中心点（３０ａ〜５０ａ）を結ぶ線分のうち最も長さが長くなる線分（１０１）と、当該線分を構成しない中心点を有する残りの１つの搭載部品の当該中心点から線分（１０１）に下ろした垂線と、の交点（Ａ）から第１リードフレーム（１０）の実装面（１１）に下ろした第１線分（Ｂ１）の長さをｈ０、残りの１つの搭載部品の中心点から第１リードフレーム（１０）の実装面（１１）に下ろした第２線分（Ｂ２）の長さをｈとしたとき、３個の搭載部品（３０〜５０）を次のように搭載することが好ましい。 In this case, as in the invention described in claim 12, in the mounting step, the line segment having the longest length among the line segments connecting the center points (30a to 50a) of the three mounted components (30 to 50). The first lead frame (10) from the intersection (A) of (101) and the perpendicular line drawn from the center point of the remaining one mounted component having the center point not constituting the line segment to the line segment (101) The length of the first line segment (B 1 ) lowered to the mounting surface (11) of h 1 is lowered to h 0 and the mounting point (11) of the first lead frame (10) is lowered from the center point of the remaining one mounting component. When the length of the second line segment (B 2 ) is h, it is preferable to mount the three mounting components (30 to 50) as follows.

すなわち、ｈ０＞ｈの場合には、第１線分（Ｂ１）と第１リードフレーム（１０）の実装面（１１）との第１交点（ａ）から第２線分（Ｂ２）と第１リードフレーム（１０）の実装面（１１）との第２交点（ｂ）までの長さをＸ、第１交点（ａ）から第２交点（ｂ）を通って第１リードフレーム（１０）の実装面（１１）における端部と交差する第３交点（ｃ）までの長さをＬ１としたとき、次式 That is, when h 0 > h, the second line segment (B 2 ) from the first intersection (a) between the first line segment (B 1 ) and the mounting surface (11) of the first lead frame (10). X is the length from the first intersection point (a) to the second intersection point (b) to the second intersection point (b) between the first lead frame (10) and the mounting surface (11). up to the third intersection intersecting the end portion in the mounting surface of 10) (11) (c) the length when the L 1, the following equation

Figure 0005768643
を満たす状態で搭載し、
ｈ０＜ｈの場合には、第２交点（ｂ）から第１交点（ａ）までの長さをＸ、第２交点（ｂ）から第１交点（ａ）を通って第１リードフレーム（１０）の実装面（１１）の端部と交差する第４交点（ｄ）までの長さをＬ２としたとき、次式
Figure 0005768643
 It is mounted in a state that satisfies
In the case of h 0 <h, the length from the second intersection (b) to the first intersection (a) is X, and the first lead frame (from the second intersection (b) through the first intersection (a) ( fourth intersection intersecting the end mounting surface (11) of 10) to (d) the length when the L 2, the following equation

Figure 0005768643
を満たす状態で搭載することが好ましい（図４、図５参照）。
Figure 0005768643
 It is preferable to mount in a state that satisfies the conditions (see FIGS. 4 and 5).

これによれば、配置工程において第２リードフレーム（２０）を配置する際、第１、第２リードフレーム（１０、２０）のいずれかを傾けて配置したとしても第１、第２リードフレーム（１０、２０）が互いに接触することはない。つまり、第２リードフレーム（２０）を３個の搭載部品（３０〜５０）全てと接触させることができる。このため、第２リードフレーム（２０）と３個の搭載部品（３０〜５０）とが未接合となることを抑制することができる。   According to this, when the second lead frame (20) is arranged in the arranging step, the first and second lead frames (10, 20) are inclined even if any one of the first and second lead frames (10, 20) is arranged. 10, 20) do not touch each other. That is, the second lead frame (20) can be brought into contact with all the three mounted components (30 to 50). For this reason, it can suppress that a 2nd lead frame (20) and three mounting components (30-50) become unjoined.

また、請求項１３に記載の発明のように、搭載工程では、各中心点（３０ａ〜５０ａ）を結ぶ線分にて構成される三角形（１００）を第１リードフレーム（１０）の実装面（１１）に投影すると共に、配置工程で配置される第２リードフレーム（２０）の重心を第１リードフレーム（１０）の実装面（１１）に投影したとき、投影した重心が投影した三角形の内部に位置するように３個の搭載部品（３０〜５０）を搭載することが好ましい。   Further, as in the invention described in claim 13, in the mounting step, the triangle (100) constituted by the line segment connecting the center points (30 a to 50 a) is changed to the mounting surface of the first lead frame (10) ( 11) and when the center of gravity of the second lead frame (20) disposed in the placement step is projected onto the mounting surface (11) of the first lead frame (10), the projected center of gravity projects into the interior of the projected triangle. It is preferable to mount the three mounting components (30 to 50) so as to be positioned in the position.

これによれば、配置工程において、第１リードフレーム（１０）の実装面（１１）側から第２リードフレーム（２０）を配置した際、治具により第２リードフレーム（２０）を固定しなくても第２リードフレーム（２０）がずれることを抑制することができる。   According to this, when the second lead frame (20) is arranged from the mounting surface (11) side of the first lead frame (10) in the arranging step, the second lead frame (20) is not fixed by the jig. However, it is possible to suppress the displacement of the second lead frame (20).

そして、請求項１４に記載の発明のように、搭載工程では、各中心点（３０ａ〜５０ａ）を結ぶ線分にて構成される三角形（１００）を第１リードフレーム（１０）の実装面（１１）に投影すると共に、３個の搭載部品（３０〜５０）と第１リードフレーム（１０）とが接続された構造体の重心を第１リードフレーム（１０）の実装面（１１）に投影したとき、投影した重心が投影した三角形の内部に位置するように３個の搭載部品（３０〜５０）を搭載するようにしてもよい。   Then, as in the invention described in claim 14, in the mounting step, the triangle (100) constituted by the line segment connecting the respective center points (30a to 50a) is changed to the mounting surface of the first lead frame (10) ( 11) and the center of gravity of the structure in which the three mounting components (30 to 50) and the first lead frame (10) are connected is projected onto the mounting surface (11) of the first lead frame (10). Then, the three mounting components (30 to 50) may be mounted so that the projected center of gravity is located inside the projected triangle.

これによれば、配置工程において、第２リードフレーム（２０）の実装面（１１）に対して３個の搭載部品（３０〜５０）を搭載した第１リードフレーム（１０）を配置する際、治具により第１リードフレーム（１０）を固定しなくても第１リードフレーム（１０）がずれることを抑制することができる。   According to this, when arranging the first lead frame (10) on which the three mounting components (30 to 50) are mounted on the mounting surface (11) of the second lead frame (20) in the arranging step, Even if the first lead frame (10) is not fixed by the jig, the first lead frame (10) can be prevented from shifting.

また、請求項１５に記載の発明のように、搭載工程では、半導体チップ（３２〜５２）と、ターミナル（３４〜５４）と、はんだ（３５〜５５）と、が積層されたものを搭載することができる。
Further, as in the invention described in claim 15, in the mounting process, a semiconductor chip (32-52), terminals (34-54), and solder ( 35-55) are stacked. can do.

なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。   In addition, the code | symbol in the bracket | parenthesis of each means described in this column and the claim shows the correspondence with the specific means as described in embodiment mentioned later.

本発明の第１実施形態における半導体装置の平面図である。1 is a plan view of a semiconductor device according to a first embodiment of the present invention. （ａ）は図１中のＡ−Ａ断面図、（ｂ）は図１中のＢ−Ｂ断面図である。(A) is AA sectional drawing in FIG. 1, (b) is BB sectional drawing in FIG. 第３搭載部品の断面図である。It is sectional drawing of a 3rd mounting component. （ａ）は第１〜第３搭載部品の配置関係を示す斜視図、（ｂ）は第１〜第３搭載部品の配置関係を説明するための図である。(A) is a perspective view which shows the arrangement | positioning relationship of a 1st-3rd mounting component, (b) is a figure for demonstrating the arrangement | positioning relationship of a 1st-3rd mounting component. （ａ）は第１〜第３搭載部品の配置関係を示す斜視図、（ｂ）は第１〜第３搭載部品の配置関係を説明するための図である。(A) is a perspective view which shows the arrangement | positioning relationship of a 1st-3rd mounting component, (b) is a figure for demonstrating the arrangement | positioning relationship of a 1st-3rd mounting component. 図１に示す半導体装置の等価回路図である。FIG. 2 is an equivalent circuit diagram of the semiconductor device shown in FIG. 1. 図１に示す半導体装置が複数組み合わされて構成される等価回路図である。FIG. 2 is an equivalent circuit diagram configured by combining a plurality of semiconductor devices shown in FIG. 1. 図１に示す半導体装置の製造工程を示す斜視図である。FIG. 2 is a perspective view showing a manufacturing process of the semiconductor device shown in FIG. 1. 図８に続く半導体装置の製造工程を示す断面図である。FIG. 9 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 8; （ａ）は本発明の第２実施形態における半導体装置の平面図、（ｂ）は（ａ）中のＣ−Ｃ断面図である。(A) is a top view of the semiconductor device in 2nd Embodiment of this invention, (b) is CC sectional drawing in (a). 図１０に示す半導体装置の等価回路図である。FIG. 11 is an equivalent circuit diagram of the semiconductor device shown in FIG. 10. 本発明の第３実施形態における半導体装置の断面図である。It is sectional drawing of the semiconductor device in 3rd Embodiment of this invention. 図１２に示す半導体装置の等価回路図である。FIG. 13 is an equivalent circuit diagram of the semiconductor device shown in FIG. 12. 本発明の第４実施形態における半導体装置の平面図である。It is a top view of the semiconductor device in a 4th embodiment of the present invention. （ａ）は本発明の第５実施形態における半導体装置の平面図、（ｂ）は（ａ）中のＤ−Ｄ断面図である。(A) is a top view of the semiconductor device in 5th Embodiment of this invention, (b) is DD sectional drawing in (a). 本発明の第５実施形態における半導体装置の平面図である。It is a top view of the semiconductor device in a 5th embodiment of the present invention. 他の実施形態における半導体装置の平面図である。It is a top view of the semiconductor device in other embodiments. 他の実施形態における半導体装置の製造工程の一部を示す斜視図である。It is a perspective view which shows a part of manufacturing process of the semiconductor device in other embodiment. 他の実施形態における半導体装置の断面図である。It is sectional drawing of the semiconductor device in other embodiment. 他の実施形態における半導体装置の断面図である。It is sectional drawing of the semiconductor device in other embodiment.

（第１実施形態）
本発明の第１実施形態について図面を参照しつつ説明する。図１は、本実施形態における半導体装置の平面図、図２（ａ）は図１中のＡ−Ａ断面図、図２（ｂ）は図１中のＢ−Ｂ断面図である。なお、本実施形態の半導体装置は、例えば、インバータ回路に適用されると好適である。 (First embodiment)
A first embodiment of the present invention will be described with reference to the drawings. 1 is a plan view of the semiconductor device according to the present embodiment, FIG. 2A is a cross-sectional view taken along the line AA in FIG. 1, and FIG. 2B is a cross-sectional view taken along the line BB in FIG. Note that the semiconductor device of this embodiment is preferably applied to, for example, an inverter circuit.

図１および図２に示されるように、半導体装置は、第１、第２リードフレーム１０、２０と、第１、第２リードフレーム１０、２０に挟み込まれる第１〜第３搭載部品３０〜５０と、モールド樹脂７０とを備えている。なお、本明細書における第１〜第３搭載部品３０〜５０とは第１、第２リードフレーム１０、２０と電気的、熱的に接続されるものであり、一方のみと電気的に接続されるようなものは含まないものである。   As shown in FIGS. 1 and 2, the semiconductor device includes first and second lead frames 10 and 20 and first to third mounting components 30 to 50 sandwiched between the first and second lead frames 10 and 20. And a mold resin 70. The first to third mounting components 30 to 50 in this specification are electrically and thermally connected to the first and second lead frames 10 and 20, and are electrically connected to only one of them. Such things are not included.

第１、第２リードフレーム１０、２０は、図１および図２に示されるように、Ｆｅ、Ｃｕ、Ａｌ、Ｍｏ、４２アロイ、コバール等の導電性および放熱性に優れた合金を含む金属材料で構成されている。そして、それぞれ一面１１、２１および当該一面１１、２１と反対側の他面１２、２２を有する矩形板状とされており、互いの一面１１、２１が対向するように配置されている。また、第１、第２リードフレーム１０、２０は、所定の一辺に外側に突出する端子部１３、２３を備えており、端子部１３、２３を介して外部と電気的な接続が図られるようになっている。   As shown in FIG. 1 and FIG. 2, the first and second lead frames 10 and 20 are metal materials including an alloy having excellent conductivity and heat dissipation such as Fe, Cu, Al, Mo, 42 alloy, and Kovar. It consists of And it is set as the rectangular-plate shape which has the one surfaces 11, 21 and the other surfaces 12, 22 on the opposite side to the said one surface 11, 21, respectively, and is arrange | positioned so that the one surfaces 11, 21 may mutually oppose. In addition, the first and second lead frames 10 and 20 include terminal portions 13 and 23 that protrude outward on a predetermined side, and can be electrically connected to the outside via the terminal portions 13 and 23. It has become.

なお、本実施形態では、一面１１、２１が本発明の実装面に相当している。また、第２リードフレーム２０には、第１〜第３搭載部品３０〜５０と接合される実装領域を取り囲む環状の溝部２４が形成されている。この溝部２４は、第１〜第３搭載部品３０〜５０における後述のはんだが実装領域に接合された際、このはんだが一面２１の平面方向に濡れ広がりすぎることを抑制するためのものである。   In the present embodiment, the surfaces 11 and 21 correspond to the mounting surface of the present invention. In addition, the second lead frame 20 is formed with an annular groove portion 24 that surrounds a mounting region to be joined to the first to third mounting components 30 to 50. The groove portion 24 is for suppressing the solder from spreading too much in the planar direction of the one surface 21 when solder described later in the first to third mounting components 30 to 50 is joined to the mounting region.

第１搭載部品３０は、はんだ３１、第１半導体チップ３２、はんだ３３、ターミナル３４、はんだ３５が順に積層されて構成されている。第１半導体チップ３２は、本実施形態では、絶縁ゲートバイポーラトランジスタ（以下では、単にＩＧＢＴという）素子が形成されたものであり、裏面がコレクタ面、表面がエミッタ面とされている。そして、裏面がはんだ３１を介して第１リードフレーム１０に接続されていると共に、表面がはんだ３３、ターミナル３４、はんだ３５を介して第２リードフレーム２０に接続されている。   The first mounting component 30 is configured by laminating a solder 31, a first semiconductor chip 32, a solder 33, a terminal 34, and a solder 35 in this order. In the present embodiment, the first semiconductor chip 32 is an element in which an insulated gate bipolar transistor (hereinafter simply referred to as IGBT) element is formed. The back surface is a collector surface and the front surface is an emitter surface. The back surface is connected to the first lead frame 10 via the solder 31, and the front surface is connected to the second lead frame 20 via the solder 33, the terminal 34, and the solder 35.

第２搭載部品４０は、はんだ４１、第２半導体チップ４２、はんだ４３、ターミナル４４、はんだ４５が順に積層されて構成されている。第２半導体チップ４２は、本実施形態では、第１半導体チップ３２と同様に、ＩＧＢＴ素子が形成されたものであり、裏面がコレクタ面、表面がエミッタ面とされている。そして、裏面がはんだ４１を介して第１リードフレーム１０に接続されていると共に、表面がはんだ４３、ターミナル４４、はんだ４５を介して第２リードフレーム２０に接続されている。   The second mounting component 40 is configured by laminating a solder 41, a second semiconductor chip 42, a solder 43, a terminal 44, and a solder 45 in this order. In the present embodiment, the second semiconductor chip 42 is formed with an IGBT element similarly to the first semiconductor chip 32, with the back surface being the collector surface and the front surface being the emitter surface. The back surface is connected to the first lead frame 10 via the solder 41, and the front surface is connected to the second lead frame 20 via the solder 43, the terminal 44, and the solder 45.

第３搭載部品５０は、はんだ５１、第３半導体チップ５２、はんだ５３、ターミナル５４、はんだ５５が順に積層されて構成されている。第３半導体チップ５２は、本実施形態では、還流用ダイオード素子が形成されたものであり、裏面がカソード面、表面がアノード面とされている。そして、裏面がはんだ５１を介して第１リードフレーム１０に接続されていると共に、表面がはんだ５３、ターミナル５４、はんだ５５を介して第２リードフレーム２０に接続されている。   The third mounted component 50 is configured by sequentially stacking a solder 51, a third semiconductor chip 52, a solder 53, a terminal 54, and a solder 55. In the present embodiment, the third semiconductor chip 52 is formed with a reflux diode element, and the back surface is a cathode surface and the front surface is an anode surface. The back surface is connected to the first lead frame 10 via the solder 51, and the front surface is connected to the second lead frame 20 via the solder 53, the terminal 54, and the solder 55.

すなわち、第１、第２半導体チップ３２、４２のコレクタ面と第３半導体チップ５２のカソード面とが共通の第１リードフレーム１０の一面１１に接続され、第１、第２半導体チップ３２、４２のエミッタ面と第３半導体チップ５２のアノード面とが共通の第２リードフレーム２０の一面２１に接続されている。   That is, the collector surfaces of the first and second semiconductor chips 32 and 42 and the cathode surface of the third semiconductor chip 52 are connected to one surface 11 of the common first lead frame 10, and the first and second semiconductor chips 32 and 42 are connected. The emitter surface of the first semiconductor chip 52 and the anode surface of the third semiconductor chip 52 are connected to one surface 21 of the common second lead frame 20.

なお、本実施形態では、はんだ３５〜５５が本発明の第１リードフレーム１０側と反対側に配置され、第２リードフレーム２０と電気的、熱的に接続されるはんだに相当している。また、各ターミナル３４〜５４は、本実施形態では、矩形ブロック（直方体）状とされており、各ターミナル３４〜５４のうち各半導体チップ３２〜５２側と反対側の一面全面に各はんだ３５〜５５が濡れ広がるようになっている。つまり、本実施形態では、各ターミナル３４〜５４のうち一面の中心点が、本発明の搭載部品におけるはんだが配置される部位の中心に相当している。なお、この中心は、図３に示されるように、はんだ５５が一番盛り上がって配置される部分となる。図３は第３搭載部品５０の断面図であるが、第１、第２搭載部品３０、４０においても同様である。   In the present embodiment, the solders 35 to 55 correspond to the solder that is disposed on the opposite side of the first lead frame 10 of the present invention and is electrically and thermally connected to the second lead frame 20. Moreover, each terminal 34-54 is made into the rectangular block (rectangular solid) shape in this embodiment, and each solder 35- is formed in the whole surface of the opposite side to each semiconductor chip 32-52 side among each terminal 34-54. 55 spreads out wet. That is, in this embodiment, the center point of one surface among the terminals 34 to 54 corresponds to the center of the part where the solder in the mounted component of the present invention is arranged. In addition, this center becomes a part where the solder 55 is most raised as shown in FIG. FIG. 3 is a cross-sectional view of the third mounting component 50, but the same applies to the first and second mounting components 30 and 40.

次に、第１〜第３搭載部品３０〜５０の具体的な配置関係について説明する。図４（ａ）および図５（ａ）は、第１〜第３搭載部品３０〜５０の配置関係を示す斜視図である。なお、図４および図５では、第１〜第３搭載部品３０〜５０を簡略的にブロック（直方体）状として示し、第２リードフレーム２０を省略している。図４（ｂ）および図５（ｂ）は第１〜第３搭載部品３０〜５０の配置関係を説明するための図である。   Next, a specific arrangement relationship of the first to third mounted components 30 to 50 will be described. FIG. 4A and FIG. 5A are perspective views showing the positional relationship between the first to third mounting components 30 to 50. 4 and 5, the first to third mounting components 30 to 50 are simply illustrated as blocks (cuboids), and the second lead frame 20 is omitted. FIG. 4B and FIG. 5B are diagrams for explaining the arrangement relationship of the first to third mounted components 30 to 50.

図４（ａ）および図５（ａ）に示されるように、第１〜第３搭載部品３０〜５０は、中心点３０ａ〜５０ａを結ぶ線分にて三角形１００が構成されるように第１リードフレーム１０の一面１１に搭載されている。具体的には、本実施形態では、第１、第２搭載部品３０、４０の中心点３０ａ、４０ａを結ぶ線分を底辺１０１とする二等辺三角形が構成されるように配置されている。   As shown in FIG. 4A and FIG. 5A, the first to third mounting components 30 to 50 are configured such that the triangle 100 is configured by a line segment connecting the center points 30a to 50a. It is mounted on one surface 11 of the lead frame 10. Specifically, in the present embodiment, the isosceles triangles are arranged such that a line segment connecting the center points 30a and 40a of the first and second mounted components 30 and 40 is the base 101.

そして、この底辺１０１を構成しない中心点５０ａを有する残りの第３搭載部品５０の中心点５０ａから底辺１０１に下ろした垂線との交点を交点Ａとし、この交点Ａから第１リードフレーム１０の一面１１に下ろした第１線分Ｂ１の長さをｈ０、第３搭載部品５０の中心点５０ａから第１リードフレーム１０の一面１１に下ろした第２線分Ｂ２の長さをｈ（図３参照）とすると、第１〜第３搭載部品３０〜５０は以下の関係を満たす状態で第１、第２リードフレーム１０、２０の間に挟み込まれている。 Then, an intersection point with a perpendicular line extending from the center point 50a of the remaining third mounted component 50 having the center point 50a that does not constitute the bottom side 101 to the bottom side 101 is defined as an intersection point A, and one surface of the first lead frame 10 from the intersection point A. The length of the first line segment B 1 lowered to 11 is h 0 , and the length of the second line segment B 2 lowered from the center point 50a of the third mounted component 50 to the one surface 11 of the first lead frame 10 is h ( 3), the first to third mounting components 30 to 50 are sandwiched between the first and second lead frames 10 and 20 in a state satisfying the following relationship.

すなわち、図４に示されるように、ｈ０＞ｈの場合には、第１線分Ｂ１と第１リードフレーム１０の一面１１との第１交点ａから第２線分Ｂ２と第１リードフレーム１０の一面１１との第２交点ｂまでの長さをＸ、第１交点ａから第２交点ｂを通って第１リードフレーム１０の一面１１における端部（端辺）と交差する第３交点ｃまでの長さをＬ１としたとき、第１〜第３搭載部品３０〜５０は、次式を満たす状態で搭載されている。 That is, as shown in FIG. 4, when h 0 > h, the second line segment B 2 and the first line segment 1 from the first intersection point a between the first line segment B 1 and the first surface 11 of the first lead frame 10. The length from the first surface 11 of the lead frame 10 to the second intersection point b is X, and the first intersection point a through the second intersection point b intersects the end portion (end side) of the first surface 11 of the first lead frame 10. when up to 3 intersections c length was L 1, the first to third mounting component 30 to 50 is mounted in a state that satisfies the following equation.

Figure 0005768643
つまり、次式を満たす状態で搭載されている。
Figure 0005768643
 That is, it is mounted in a state satisfying the following expression.

Figure 0005768643
また、図５に示されるように、ｈ０＜ｈの場合には、第２交点ｂから第１交点ａまでの長さをＸ、第２交点ｂから第１交点ａを通って第１リードフレーム１０の一面１１における端部（端辺）と交差する第４交点４ｄまでの長さをＬ２としたとき、第１〜第３搭載部品３０〜５０は、次式を満たす状態とされている。
Figure 0005768643
 In addition, as shown in FIG. 5, when h 0 <h, the length from the second intersection b to the first intersection a is X, and the first lead from the second intersection b through the first intersection a is the first lead. when the fourth intersection to 4d length intersecting the end (end side) of the one side 11 of the frame 10 and the L 2, the first to third mounting component 30 to 50, it is a state which satisfies the following equation Yes.

Figure 0005768643
つまり、次式を満たす状態で搭載されている。
Figure 0005768643
 That is, it is mounted in a state satisfying the following expression.

Figure 0005768643
このように、第１〜第３搭載部品３０〜５０が配置されていることにより、ｈ０＞ｈの場合には、交点Ａと交点ｃとを結ぶ線分と、線分Ｂ２とが交わる。また、ｈ０＜ｈの場合には、中心点５０ａと交点ｄとを結ぶ線分と、線分Ｂ１とが交わる。つまり、第２リードフレーム２０を適宜傾けることにより、第１〜第３搭載部品３０〜５０が全て第２リードフレーム２０と接合されている状態となる。
Figure 0005768643
 As described above, when the first to third mounted components 30 to 50 are arranged, when h 0 > h, the line segment connecting the intersection point A and the intersection point c intersects with the line segment B 2. . If h 0 <h, the line segment connecting the center point 50a and the intersection point d and the line segment B 1 intersect. That is, when the second lead frame 20 is appropriately tilted, the first to third mounted components 30 to 50 are all joined to the second lead frame 20.

さらに、第１〜第３搭載部品３０〜５０は、各中心点３０ａ〜５０ａを結んで構成される三角形１００を第１リードフレーム１０の一面１１に投影すると共に、第２リードフレーム２０の重心を第１リードフレーム１０の一面１１に投影したとき、投影した重心が投影した三角形の内部に位置するように搭載されている。   Further, the first to third mounting components 30 to 50 project the triangle 100 configured by connecting the center points 30 a to 50 a onto the one surface 11 of the first lead frame 10, and the center of gravity of the second lead frame 20. When projected onto one surface 11 of the first lead frame 10, the projected center of gravity is mounted so as to be positioned inside the projected triangle.

また、図１および図２に示されるように、第１リードフレーム１０の外側には、複数の制御端子部１４が備えられており、これら制御端子部１４は、それぞれ第１、第２半導体チップ３２、４２のエミッタ面に形成された制御パッドとワイヤ６０を介して結線されて電気的に接続されている。なお、本実施形態では、端子部１３と反対側に複数の制御端子部１４が備えられているが、制御端子部１４は、例えば、端子部１３側に備えられていてもよい。   As shown in FIGS. 1 and 2, a plurality of control terminal portions 14 are provided on the outside of the first lead frame 10, and these control terminal portions 14 are respectively provided in the first and second semiconductor chips. The control pads formed on the emitter surfaces of 32 and 42 are connected and electrically connected via wires 60. In the present embodiment, a plurality of control terminal portions 14 are provided on the side opposite to the terminal portion 13, but the control terminal portions 14 may be provided on the terminal portion 13 side, for example.

そして、第１、第２リードフレーム１０、２０、第１〜第３搭載部品３０〜５０、制御端子部１４、ワイヤ６０は、端子部１３、２３および制御端子部１４の一部がアウターリードとして露出すると共に、第１リードフレーム１０の他面１２および第２リードフレーム２０の他面２２が露出する状態でモールド樹脂７０に封止されている。すなわち、本実施形態の半導体装置は、両面放熱構造とされている。   The first and second lead frames 10 and 20, the first to third mounting components 30 to 50, the control terminal portion 14, and the wire 60 are part of the terminal portions 13 and 23 and the control terminal portion 14 as outer leads. While being exposed, the other surface 12 of the first lead frame 10 and the other surface 22 of the second lead frame 20 are sealed with the mold resin 70. That is, the semiconductor device of this embodiment has a double-sided heat dissipation structure.

なお、モールド樹脂７０は、エポキシ系樹脂にシリカ、アルミナ、窒化ボロン（ＢＮ）等のフィラーが混在され、第１、第２リードフレーム１０、２０の熱膨張係数に近づけたものを用いることが好ましい。   As the mold resin 70, it is preferable to use an epoxy resin in which fillers such as silica, alumina, boron nitride (BN), and the like are mixed and close to the thermal expansion coefficients of the first and second lead frames 10 and 20. .

以上が本実施形態における半導体装置の構成である。したがって、図１に示す半導体装置は図６に示す回路構成となる。図６中、Ｃ端子は第１リードフレーム１０、Ｅ端子は第２リードフレーム２０である。すなわち、本実施形態の半導体装置は、例えば、複数組み合わされることにより、図７に示されるようなＵ相上下アーム、Ｖ相上下アーム、Ｗ相上下アームを有するインバータ回路を構成する電子部品を構成する。なお、図７中のＰ端子は図示しない電源のハイサイドに接続され、Ｎ端子は図示しない電源のローサイドに接続される。   The above is the configuration of the semiconductor device in this embodiment. Therefore, the semiconductor device shown in FIG. 1 has the circuit configuration shown in FIG. In FIG. 6, the C terminal is the first lead frame 10, and the E terminal is the second lead frame 20. That is, the semiconductor device of the present embodiment constitutes an electronic component constituting an inverter circuit having a U-phase upper and lower arm, a V-phase upper and lower arm, and a W-phase upper and lower arm as shown in FIG. To do. 7 is connected to the high side of a power supply (not shown), and the N terminal is connected to the low side of a power supply (not shown).

次に、上記半導体装置の製造方法について説明する。図８は、図１に示す半導体装置の製造工程を示す斜視図であり、図９は、図８に続く半導体装置の製造工程を示す断面図である。なお、図９は、図１中のＡ−Ａ断面に相当している。   Next, a method for manufacturing the semiconductor device will be described. FIG. 8 is a perspective view showing a manufacturing process of the semiconductor device shown in FIG. 1, and FIG. 9 is a cross-sectional view showing a manufacturing process of the semiconductor device following FIG. 9 corresponds to the AA cross section in FIG.

まず、図８（ａ）に示されるように、第１リードフレーム１０および制御端子部１４が図示しないフレーム部によって一体化されたリードフレームを用意し、第１リードフレーム１０の一面１１にはんだ３１〜５１、第１〜第３半導体チップ３２〜５２、はんだ３３〜５３、ターミナル３４〜５４、はんだ３５〜５５を順に積層する。   First, as shown in FIG. 8A, a lead frame in which the first lead frame 10 and the control terminal portion 14 are integrated by a frame portion (not shown) is prepared, and solder 31 is provided on one surface 11 of the first lead frame 10. ˜51, first to third semiconductor chips 32 to 52, solders 33 to 53, terminals 34 to 54, and solders 35 to 55 are sequentially laminated.

その後、図８（ｂ）に示されるように、リフロー処理により、第１リードフレーム１０の一面１１にはんだ３１〜５１を介して第１〜第３半導体チップ３２〜５２を接合すると共に、はんだ３３〜５３を介して第１〜第３半導体チップ３２〜５２とターミナル３４〜５４とを接合し、ターミナル３４〜５４にはんだ３５〜５５を接合する。すなわち、第１リードフレーム１０の一面１１に第１〜第３搭載部品３０〜５０を搭載する。   After that, as shown in FIG. 8B, the first to third semiconductor chips 32 to 52 are joined to the one surface 11 of the first lead frame 10 via the solders 31 to 51 by the reflow process, and the solder 33 The first to third semiconductor chips 32 to 52 and the terminals 34 to 54 are bonded to each other through the terminals 53 to 53, and the solders 35 to 55 are bonded to the terminals 34 to 54. That is, the first to third mounting components 30 to 50 are mounted on the one surface 11 of the first lead frame 10.

このとき、上記のように、第１〜第３半導体チップ３２〜５２やターミナル３４〜５４には部品寸法公差等があるため、第１〜第３搭載部品３０〜５０を上記数式６（数式５）または数式８（数式７）を満たすように搭載する。   At this time, as described above, since the first to third semiconductor chips 32 to 52 and the terminals 34 to 54 have a component size tolerance, the first to third mounted components 30 to 50 are expressed by the above Equation 6 (Formula 5). ) Or Equation 8 (Equation 7).

その後、図８（ｃ）に示されるように、第１、第２半導体チップ３２、４２に形成されたパッド部と制御端子部１４とをワイヤ６０を介して結線して電気的に接続する。   Thereafter, as shown in FIG. 8C, the pad portions formed on the first and second semiconductor chips 32 and 42 and the control terminal portion 14 are connected via wires 60 to be electrically connected.

続いて、図８（ｄ）に示されるように、第１リードフレーム１０の一面１１側から第２リードフレーム２０を配置する。このとき、図８（ｂ）で説明したように、第１〜第３搭載部品３０〜５０を上記数式６（数式５）または数式８（数式７）を満たすように搭載しているため、第１〜第３搭載部品３０〜５０におけるはんだ３５〜５５と第２リードフレーム２０の一面２１とが接触するように、第２リードフレーム２０の一面２１を第１リードフレーム１０の一面１１に対して適宜傾けて配置する。   Subsequently, as shown in FIG. 8D, the second lead frame 20 is disposed from the one surface 11 side of the first lead frame 10. At this time, as described with reference to FIG. 8B, the first to third mounting components 30 to 50 are mounted so as to satisfy Formula 6 (Formula 5) or Formula 8 (Formula 7). The one surface 21 of the second lead frame 20 is made to face the one surface 11 of the first lead frame 10 so that the solders 35 to 55 in the first to third mounting components 30 to 50 are in contact with the one surface 21 of the second lead frame 20. Tilt as appropriate.

なお、第１〜第３搭載部品３０〜５０の中心点３０ａ〜５０ａから第１リードフレーム１０の一面１１まで下ろした垂線の長さが全て同じである場合には、第２リードフレーム２０の一面２１は、第１リードフレーム１０の一面１１とほぼ平行となる。   When the lengths of the perpendiculars extending from the center points 30a to 50a of the first to third mounted components 30 to 50 to the one surface 11 of the first lead frame 10 are all the same, one surface of the second lead frame 20 is used. 21 is substantially parallel to one surface 11 of the first lead frame 10.

その後、再びリフロー処理を行う。このとき、各第１〜第３搭載部品３０〜５０におけるはんだ３５〜５５と第２リードフレーム２０の一面２１とが接触しているため、各はんだ３５〜５５に第２リードフレーム２０からの熱供給が不足することがなく、はんだ３５〜５５と第２リードフレーム２０とが未接合となることを抑制することができる。すなわち、第１〜第３搭載部品３０〜５０と第２リードフレーム２０とが未接合となることを抑制することができる。   Thereafter, the reflow process is performed again. At this time, since the solder 35 to 55 in each of the first to third mounting components 30 to 50 and the one surface 21 of the second lead frame 20 are in contact with each other, the heat from the second lead frame 20 is applied to each solder 35 to 55. It is possible to prevent the solders 35 to 55 and the second lead frame 20 from becoming unbonded without being insufficiently supplied. That is, it can suppress that the 1st-3rd mounting components 30-50 and the 2nd lead frame 20 become unjoined.

なお、図８（ｂ）の工程では、図８（ｄ）の工程において配置される第２リードフレーム２０の重心を第１リードフレーム１０の一面１１に投影したとき、各中心点３０ａ〜５０ａを結んで構成される三角形１００を第１リードフレーム１０の一面１１に投影した三角形の内部に投影した重心が位置するように、第１〜第３搭載部品３０〜５０を搭載することが好ましい。このように第１〜第３搭載部品３０〜５０を搭載することにより、第２リードフレーム２０を配置した後、第２リードフレーム２０を治具によって支えなくても第２リードフレーム２０がずれることを抑制することができる。   In the step of FIG. 8B, when the center of gravity of the second lead frame 20 arranged in the step of FIG. 8D is projected on the one surface 11 of the first lead frame 10, the center points 30a to 50a are set. It is preferable to mount the first to third mounting components 30 to 50 so that the center of gravity of the triangle 100 formed by connecting the triangles 100 projected onto the first surface 11 of the first lead frame 10 is located. By mounting the first to third mounting components 30 to 50 in this way, after the second lead frame 20 is disposed, the second lead frame 20 is displaced even if the second lead frame 20 is not supported by a jig. Can be suppressed.

続いて、図９（ａ）に示されるように、上型２０１と下型２０２とを備え、これら上下型が締結等により合致することによって内部にキャビティ２０３が形成される金型２００を用意する。そして、上記図８（ｄ）の工程まで行ったもの（ワーク）のうち、端子部１３、２３および制御端子部１４におけるモールド樹脂７０から露出する部分を上下型２０１、２０２の間に挟み込んで当該ワークをキャビティ２０３内に固定し、キャビティ２０３内にモールド樹脂７０を注入して第１、第２リードフレーム１０、２０、第１〜第３搭載部品３０〜５０を封止する。   Subsequently, as shown in FIG. 9A, a mold 200 having an upper mold 201 and a lower mold 202, in which a cavity 203 is formed when these upper and lower molds are matched by fastening or the like, is prepared. . And among the parts (work) performed up to the step of FIG. 8D, the portions exposed from the mold resin 70 in the terminal portions 13 and 23 and the control terminal portion 14 are sandwiched between the upper and lower molds 201 and 202, and The workpiece is fixed in the cavity 203, and the mold resin 70 is injected into the cavity 203 to seal the first and second lead frames 10, 20, and the first to third mounting components 30 to 50.

なお、この工程では、第２リードフレーム２０の傾きを許容するため、第２リードフレーム２０の他面２２と上型２０１との間に所定のクリアランスが設けられるようにすることが好ましい。   In this step, it is preferable that a predetermined clearance is provided between the other surface 22 of the second lead frame 20 and the upper mold 201 in order to allow the inclination of the second lead frame 20.

また、上記のように、第２リードフレーム２０を傾けて配置した場合には、第２リードフレーム２０の他面２２の一部または全部がモールド樹脂７０から露出しない。この場合は、図９（ｂ）に示されるように、第２リードフレーム２０の他面２２側のモールド樹脂７０を切削機２０４等によって切削することにより、図９（ｃ）に示されるように、モールド樹脂７０から第２リードフレーム２０の他面２２が露出している両面放熱構造の半導体装置が製造される。また、図９（ｂ）に示されるように、第２リードフレーム２０の他面２２側を切削機２０４等によって切削することにより、第１リードフレーム１０の他面１２と第２リードフレーム２０の他面２２とが平行となるようにすることができる。   Further, as described above, when the second lead frame 20 is inclined and disposed, part or all of the other surface 22 of the second lead frame 20 is not exposed from the mold resin 70. In this case, as shown in FIG. 9B, the mold resin 70 on the other surface 22 side of the second lead frame 20 is cut by a cutting machine 204 or the like as shown in FIG. 9B. A semiconductor device having a double-sided heat dissipation structure in which the other surface 22 of the second lead frame 20 is exposed from the mold resin 70 is manufactured. Further, as shown in FIG. 9B, the other surface 12 side of the first lead frame 10 and the second lead frame 20 are cut by cutting the other surface 22 side of the second lead frame 20 with a cutting machine 204 or the like. The other surface 22 can be made parallel.

以上説明したように、本実施形態では、各中心点３０ａ〜５０ａを結んで三角形１００が構成されるように第１〜第３搭載部品３０〜５０が第１リードフレーム１０に搭載されている。このため、第２リードフレーム２０を適宜傾けて配置することにより、第２リードフレーム２０とはんだ３５〜５５とが非接触となることを抑制することができる。このため、接合工程においてはんだ３５〜５５への熱供給が不足することを抑制することができる。すなわち、第２リードフレーム２０とはんだ３５〜５５とが未接合となることを抑制することができ、第２リードフレーム２０と第１〜第３搭載部品３０〜５０とが未接合となることを抑制することができる。   As described above, in the present embodiment, the first to third mounting components 30 to 50 are mounted on the first lead frame 10 so as to form the triangle 100 by connecting the center points 30a to 50a. For this reason, it can suppress that the 2nd lead frame 20 and the solder 35-55 become non-contact by arranging the 2nd lead frame 20 inclining suitably. For this reason, it can suppress that the heat supply to the solder 35-55 is insufficient in a joining process. That is, the second lead frame 20 and the solders 35 to 55 can be prevented from becoming unbonded, and the second lead frame 20 and the first to third mounting components 30 to 50 are unbonded. Can be suppressed.

また、第１〜第３搭載部品３０〜５０は上記数式６（数式５）または数式８（数式７）を満たすように搭載されており、第２リードフレーム２０を傾けた際に、第２リードフレーム２０が第１リードフレーム１０と接触することがない。つまり、第２リードフレーム２０を第１〜第３搭載部品３０〜５０の全てと接触した状態で配置することができる。このため、第２リードフレーム２０と第１〜第３搭載部品３０〜５０とが未接合となることをさらに抑制することができる。   The first to third mounting components 30 to 50 are mounted so as to satisfy the formula 6 (formula 5) or the formula 8 (formula 7), and the second lead frame 20 is tilted when the second lead frame 20 is tilted. The frame 20 does not come into contact with the first lead frame 10. That is, the second lead frame 20 can be disposed in contact with all of the first to third mounted components 30 to 50. For this reason, it can further suppress that the 2nd lead frame 20 and the 1st-3rd mounting components 30-50 become unjoined.

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対して、第１リードフレーム１０と対向して配置される第２リードフレーム２０を２つ備えると共に第１リードフレーム１０と追加した第２リードフレーム２０との間にも第１〜第３搭載部品３０〜５０を挟み込んだものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。図１０（ａ）は、本実施形態における半導体装置の平面図、図１０（ｂ）は（ａ）中のＣ−Ｃ断面図である。 (Second Embodiment)
A second embodiment of the present invention will be described. The semiconductor device of the present embodiment is provided with two second lead frames 20 arranged opposite to the first lead frame 10 and a second lead frame added to the first lead frame 10 with respect to the first embodiment. The first to third mounted components 30 to 50 are also sandwiched between the first and third components. Since the other components are the same as those of the first embodiment, the description thereof is omitted here. FIG. 10A is a plan view of the semiconductor device according to this embodiment, and FIG. 10B is a cross-sectional view taken along the line CC in FIG.

図１０に示されるように、本実施形態の半導体装置では、第１リードフレーム１０の一面１１と対向する一面２１を有する第２リードフレーム２０が２つ備えられており、第１リードフレーム１０と各第２リードフレーム２０との間にそれぞれ第１〜第３搭載部品３０〜５０が挟み込まれている。なお、各第１〜第３搭載部品３０〜５０は、それぞれ上記数式６（数式５）または数式８（数式７）を満たす状態で第１、第２リードフレーム１０、２０の間に挟み込まれている。   As shown in FIG. 10, the semiconductor device of this embodiment includes two second lead frames 20 having one surface 21 that faces one surface 11 of the first lead frame 10. The first to third mounting components 30 to 50 are sandwiched between the second lead frames 20, respectively. Each of the first to third mounted components 30 to 50 is sandwiched between the first and second lead frames 10 and 20 so as to satisfy the above formula 6 (formula 5) or formula 8 (formula 7). Yes.

このため、図１０に示す半導体装置の回路構成は図１１のようになる。図１１中、Ｃ端子は第１リードフレーム１０、Ｅ１端子は一方の第２リードフレーム２０、Ｅ２端子は他方の第２リードフレーム２０である。すなわち、本実施形態の半導体装置は、例えば、図７中のＵ層上側アームおよびＶ層上側アームを構成するものとして用いられる。   For this reason, the circuit configuration of the semiconductor device shown in FIG. 10 is as shown in FIG. In FIG. 11, the C terminal is the first lead frame 10, the E1 terminal is one second lead frame 20, and the E2 terminal is the other second lead frame 20. That is, the semiconductor device of the present embodiment is used, for example, as a component of the U layer upper arm and the V layer upper arm in FIG.

このように、第１リードフレーム１０の一面１１と対向して配置される第２リードフレーム２０を２つ備え、第１リードフレーム１０と各第２リードフレーム２０との間にそれぞれ第１〜第３搭載部品３０〜５０を挟み込んでなる半導体装置にも本発明を適用することができ、上記第１実施形態と同様の効果を得ることができる。   As described above, two second lead frames 20 arranged to face the first surface 11 of the first lead frame 10 are provided, and the first to first leads are provided between the first lead frame 10 and the second lead frames 20, respectively. The present invention can also be applied to a semiconductor device in which three mounted components 30 to 50 are sandwiched, and the same effect as in the first embodiment can be obtained.

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態の半導体装置は、第２実施形態に対して、第１リードフレーム１０と一方の第２リードフレーム２０との間に挟み込まれる第１〜第３搭載部品３０〜５０の表裏を反対にしたものであり、その他に関しては第２実施形態と同様であるため、ここでは説明を省略する。図１２は、本実施形態における半導体装置の断面図であり、図１２は図１０中のＣ−Ｃ断面に相当している。 (Third embodiment)
A third embodiment of the present invention will be described. In the semiconductor device of this embodiment, the front and back surfaces of the first to third mounting components 30 to 50 sandwiched between the first lead frame 10 and one second lead frame 20 are opposite to the second embodiment. Since the rest is the same as that of the second embodiment, the description thereof is omitted here. FIG. 12 is a cross-sectional view of the semiconductor device according to the present embodiment, and FIG. 12 corresponds to a CC cross section in FIG.

図１２に示されるように、本実施形態の半導体装置では、第１リードフレーム１０と一方の第２リードフレーム（図１２中では紙面右側）２０との間に挟み込まれる第１〜第３搭載部品３０〜５０の表裏が反対とされている。具体的には、第１リードフレーム１０の一面１１にはんだ３５〜５５を介してターミナル３４〜５４が接続されている。そして、ターミナル３４〜５４のうち第１リードフレーム１０側と反対側にはんだ３３〜５３を介して第１〜第３半導体チップ３２〜５２の表面が接続され、第１〜第３半導体チップ３２〜５２の裏面がはんだ３１〜５１を介して第２リードフレーム２０と接続されている。   As shown in FIG. 12, in the semiconductor device of this embodiment, the first to third mounted components sandwiched between the first lead frame 10 and one second lead frame (right side in FIG. 12). The front and back sides of 30 to 50 are reversed. Specifically, terminals 34 to 54 are connected to one surface 11 of the first lead frame 10 via solders 35 to 55. And the surface of the 1st-3rd semiconductor chips 32-52 is connected to the opposite side to the 1st lead frame 10 side among the terminals 34-54 via the solder 33-53, and the 1st-3rd semiconductor chips 32- The back surface of 52 is connected to the second lead frame 20 via solders 31 to 51.

すなわち、第１リードフレーム１０と一方の第２リードフレーム２０との間に挟み込まれている第１〜第３半導体チップ３２〜５２は、第１、第２半導体チップ３２、４２のエミッタ面、第３半導体チップ５２のアノード面が共通の第１リードフレーム１０の一面１１に接続されている。そして、第１、第２半導体チップ３２、４２のコレクタ面、第３半導体チップ５２のカソード面が第２リードフレーム２０に接続されている。   That is, the first to third semiconductor chips 32 to 52 sandwiched between the first lead frame 10 and one second lead frame 20 are the emitter surfaces of the first and second semiconductor chips 32 and 42, 3 The anode surface of the semiconductor chip 52 is connected to one surface 11 of the common first lead frame 10. The collector surfaces of the first and second semiconductor chips 32 and 42 and the cathode surface of the third semiconductor chip 52 are connected to the second lead frame 20.

このため、図１２に示す半導体装置の回路構成は図１３のようになる。図１３中、Ｐ端子が一方の第２リードフレーム２０、Ｎ端子が他方の第２リードフレーム２０、Ｏ端子が第１リードフレーム１０である。すなわち、本実施形態の半導体装置は、例えば、図７に示すインバータ回路におけるＵ層の上側アームおよび下側アームを構成するものとして用いられる。   Therefore, the circuit configuration of the semiconductor device shown in FIG. 12 is as shown in FIG. In FIG. 13, the P terminal is one second lead frame 20, the N terminal is the other second lead frame 20, and the O terminal is the first lead frame 10. That is, the semiconductor device of the present embodiment is used, for example, as a constituent of the upper arm and lower arm of the U layer in the inverter circuit shown in FIG.

このように、第１リードフレーム１０と一方の第２リードフレーム２０との間に表裏を反対にした第１〜第３搭載部品３０〜５０を挟み込んでなる半導体装置にも本発明を適用することができ、上記第１実施形態と同様の効果を得ることができる。   As described above, the present invention is also applied to a semiconductor device in which the first to third mounting components 30 to 50 having the first and second lead frames 10 and the second lead frame 20 opposite to each other are sandwiched. And the same effects as those of the first embodiment can be obtained.

なお、本実施形態では、第１リードフレーム１０と一方の第２リードフレーム２０との間に挟みこまれている第１〜第３搭載部品３０〜５０では、表裏が反転しており、はんだ３１〜５１が第２リードフレーム２０と接続されている。このため、はんだ３１〜５１が本発明の第１リードフレーム１０側と反対側に配置されるはんだに相当する。また、第１、第２半導体チップ３２、４２は裏面全面にコレクタ電極が形成され、第３半導体チップ５２は裏面全面にカソード電極が形成されている。そして、はんだ３１〜５１が裏面全面に濡れ広がる。このため、第１〜第３半導体チップ３２〜５２の裏面の中心点が本発明の搭載部品におけるはんだが配置される部位の中心に相当している。   In the present embodiment, the first to third mounted components 30 to 50 sandwiched between the first lead frame 10 and one second lead frame 20 are reversed, and the solder 31 ˜51 are connected to the second lead frame 20. For this reason, the solders 31 to 51 correspond to the solder disposed on the side opposite to the first lead frame 10 side of the present invention. The first and second semiconductor chips 32 and 42 have a collector electrode formed on the entire back surface, and the third semiconductor chip 52 has a cathode electrode formed on the entire back surface. Then, the solders 31 to 51 spread out on the entire back surface. For this reason, the center point of the back surface of the 1st-3rd semiconductor chips 32-52 is equivalent to the center of the site | part by which the solder in the mounting component of this invention is arrange | positioned.

（第４実施形態）
本発明の第４実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対して、２つの第１リードフレーム１０と６つの第２リードフレーム２０とを備え、各第１、第２リードフレーム１０、２０の間にそれぞれ第１〜第３搭載部品３０〜５０を挟み込んだものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。図１４は、本実施形態における半導体装置の平面図である。なお、図１４では、モールド樹脂７０を省略して示してある。 (Fourth embodiment)
A fourth embodiment of the present invention will be described. The semiconductor device according to the present embodiment includes two first lead frames 10 and six second lead frames 20 with respect to the first embodiment, and is provided between the first and second lead frames 10 and 20, respectively. Since the first to third mounted components 30 to 50 are sandwiched and the other parts are the same as those of the first embodiment, the description thereof is omitted here. FIG. 14 is a plan view of the semiconductor device according to the present embodiment. In FIG. 14, the mold resin 70 is omitted.

図１４に示されるように、本実施形態の半導体装置は、１つの上アーム用第１リードフレーム１０ａと、この上アーム用第１リードフレーム１０ａの一面１１と対向する一面２１を有する３つの上アーム用第２リードフレーム２０ａ〜２０ｃと、１つの下アーム用第１リードフレーム１０ｂと、この下アーム用リードフレーム１０ｂの一面１１と対向する一面２１を有する３つの下アーム用第２リードフレーム２０ｄ〜２０ｆとを備えている。   As shown in FIG. 14, the semiconductor device according to the present embodiment includes three upper arms, one upper arm first lead frame 10a and one upper surface 21 that faces one surface 11 of the upper arm first lead frame 10a. Second lower arm lead frames 20a to 20c, one lower arm first lead frame 10b, and three lower arm second lead frames 20d having one surface 21 facing one surface 11 of the lower arm lead frame 10b. To 20f.

そして、上アーム用第１リードフレーム１０ａと各上アーム用第２リードフレーム２０ａ〜２０ｃとの間にはそれぞれ第１〜第３搭載部品３０〜５０が挟み込まれている。具体的には、これら第１〜第３搭載部品３０〜５０における第１〜第３半導体チップ３２〜５２の裏面が上アーム用第１リードフレーム１０ａに接続されると共に表面が上アーム用第２リードフレーム２０ａ〜２０ｃにそれぞれ接続されるように、第１〜第３搭載部品３０〜５０が挟み込まれている。   The first to third mounting components 30 to 50 are sandwiched between the upper arm first lead frame 10a and the upper arm second lead frames 20a to 20c, respectively. Specifically, the back surfaces of the first to third semiconductor chips 32 to 52 in the first to third mounting components 30 to 50 are connected to the upper arm first lead frame 10a and the surface is the upper arm second. The first to third mounting components 30 to 50 are sandwiched so as to be connected to the lead frames 20a to 20c, respectively.

また、下アーム用第１リードフレーム１０ｂと各下アーム用第２リードフレーム２０ｄ〜２０ｆとの間にもそれぞれ第１〜第３搭載部品３０〜５０が挟み込まれている。具体的には、これら第１〜第３搭載部品３０〜５０における第１〜第３半導体チップ３２〜５２の裏面が各下アーム用第２リードフレーム２０ｄ〜２０ｆにそれぞれ接続されると共に表面が下アーム用第１リードフレーム１０ｂに接続されるように、第１〜第３搭載部品３０〜５０が挟み込まれている。すなわち、下アーム用第１リードフレーム１０ｂと各下アーム用第２リードフレーム２０ｄ〜２０ｆとの間に挟み込まれる第１〜第３搭載部品３０〜５０は、上アーム用第１リードフレーム１０ａと各上アーム用第２リードフレーム２０ａ〜２０ｃとの間に挟み込まれる第１〜第３搭載部品３０〜５０と表裏が反転させられた状態で挟み込まれている。   The first to third mounting components 30 to 50 are also sandwiched between the lower arm first lead frame 10b and the lower arm second lead frames 20d to 20f, respectively. Specifically, the back surfaces of the first to third semiconductor chips 32 to 52 in the first to third mounting components 30 to 50 are connected to the lower arm second lead frames 20d to 20f, respectively, and the front surface is lowered. The first to third mounting components 30 to 50 are sandwiched so as to be connected to the first arm lead frame 10b. That is, the first to third mounting components 30 to 50 sandwiched between the lower arm first lead frame 10b and the lower arm second lead frames 20d to 20f are the upper arm first lead frame 10a and the respective parts. The first to third mounted components 30 to 50 sandwiched between the upper arm second lead frames 20 a to 20 c and the front and back are sandwiched.

また、上アーム用第２リードフレーム２０ａと下アーム用第２リードフレーム２０ｄ、上アーム用第２リードフレーム２０ｂと下アーム用第２リードフレーム２０ｅ、上アーム用第２リードフレーム２０ｃと下アーム用第２リードフレーム２０ｆとはそれぞれ板状金属部材等で構成される接続部８１〜８３によって電気的に接続されている。   Also, the second lead frame 20a for the upper arm and the second lead frame 20d for the lower arm, the second lead frame 20b for the upper arm, the second lead frame 20e for the lower arm, the second lead frame 20c for the upper arm, and the lower arm The second lead frame 20f is electrically connected by connecting portions 81 to 83 each formed of a plate-like metal member or the like.

このため、図１３に示す半導体装置の回路構成は図７のようになる。なお、図７中Ｐ端子は上アーム用第１リードフレーム１０ａ、Ｎ端子は下アーム用第１リードフレーム１０ｂである。また、例えば、Ｕ端子が接続部８１、Ｖ端子が接続部８２、Ｗ端子が接続部８３である。このように、単独でインバータ回路を構成するような半導体装置にも本発明を適用することができ、上記第１実施形態と同様の効果を得ることができる。   For this reason, the circuit configuration of the semiconductor device shown in FIG. 13 is as shown in FIG. In FIG. 7, the P terminal is the upper arm first lead frame 10a, and the N terminal is the lower arm first lead frame 10b. Further, for example, the U terminal is the connection part 81, the V terminal is the connection part 82, and the W terminal is the connection part 83. Thus, the present invention can also be applied to a semiconductor device that constitutes an inverter circuit alone, and the same effects as those of the first embodiment can be obtained.

なお、このような半導体装置は、例えば、次のように製造される。すなわち、まず、上アーム用第１リードフレーム１０ａ上に第１〜第３搭載部品３０〜５０を上記数式６（数式５）または数式８（数式７）を満たすように３組搭載すると共に、下アーム用第１リードフレーム１０ｂ上に第１〜第３搭載部品３０〜５０を上記数式６（数式５）または数式８（数式７）を満たすように３組搭載する。続いて、第１〜第３搭載部品３０〜５０とそれぞれ接触するように各上アーム用第２リードフレーム２０ａ〜２０ｃ、各下アーム用第２リードフレーム２０ｄ〜２０ｆを配置した後、リフロー処理を行う。次に、上アーム用第２リードフレーム２０ａと下アーム用第２リードフレーム２０ｄ、上アーム用第２リードフレーム２０ｂと下アーム用第２リードフレーム２０ｅ、上アーム用第２リードフレーム２０ｃと下アーム用第２リードフレーム２０ｆとを接続部８１〜８３によって電気的に接続する。これにより、上記図１４に示す半導体装置が製造される。すなわち、接続部８１〜８３は、上アーム用第２リードフレーム２０ａ〜２０ｃと下アーム用第２リードフレーム２０ｄ〜２０ｆとを機械的に接続するものではなく、第２リードフレーム２０ａ〜２０ｆを配置する際には各第２リードフレーム２０ａ〜２０ｆは互いに分離されている。   In addition, such a semiconductor device is manufactured as follows, for example. That is, first, three sets of the first to third mounting parts 30 to 50 are mounted on the upper arm first lead frame 10a so as to satisfy the above formula 6 (formula 5) or 8 (formula 7), and Three sets of the first to third mounting components 30 to 50 are mounted on the first arm lead frame 10b so as to satisfy the formula 6 (formula 5) or the formula 8 (formula 7). Subsequently, after arranging the upper arm second lead frames 20a to 20c and the lower arm second lead frames 20d to 20f so as to come into contact with the first to third mounted components 30 to 50, respectively, a reflow process is performed. Do. Next, the second lead frame 20a for the upper arm and the second lead frame 20d for the lower arm, the second lead frame 20b for the upper arm, the second lead frame 20e for the lower arm, the second lead frame 20c for the upper arm and the lower arm The second lead frame 20f is electrically connected by the connecting portions 81 to 83. As a result, the semiconductor device shown in FIG. 14 is manufactured. That is, the connecting portions 81 to 83 do not mechanically connect the upper arm second lead frames 20a to 20c and the lower arm second lead frames 20d to 20f, but arrange the second lead frames 20a to 20f. In doing so, the second lead frames 20a to 20f are separated from each other.

（第５実施形態）
本発明の第５実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対して、第２リードフレーム２０に接続されない第４半導体チップを備えたものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。図１５（ａ）は、本実施形態における半導体装置の平面図、図１５（ｂ）は（ａ）中のＤ−Ｄ断面図である。 (Fifth embodiment)
A fifth embodiment of the present invention will be described. The semiconductor device of the present embodiment includes a fourth semiconductor chip that is not connected to the second lead frame 20 with respect to the first embodiment, and is otherwise the same as the first embodiment. Description is omitted. FIG. 15A is a plan view of the semiconductor device according to the present embodiment, and FIG. 15B is a cross-sectional view taken along the line DD in FIG.

図１５に示されるように、本実施形態の半導体装置は、第１リードフレーム１０および制御端子部１４のみに接続される第４半導体チップ９０を備えている。例えば、第４半導体チップ９０は、制御ＩＣ等の上下（厚さ）方向に通電させないチップであり、第１リードフレーム１０とは絶縁した状態とされている。すなわち、第４半導体チップ９０は、第２リードフレーム２０と接続されていない。つまり、第４半導体チップ９０は、本発明の搭載部品に相当するものではなく、このような半導体装置においても搭載部品は３個である。言い換えると、本明細書における搭載部品とは、第１、第２リードフレーム１０、２０と電気的、熱的に接続されるものであり、いずれか一方のリードフレームのみと接続されるものは含まない。   As shown in FIG. 15, the semiconductor device of the present embodiment includes a fourth semiconductor chip 90 connected only to the first lead frame 10 and the control terminal portion 14. For example, the fourth semiconductor chip 90 is a chip that is not energized in the vertical (thickness) direction, such as a control IC, and is insulated from the first lead frame 10. That is, the fourth semiconductor chip 90 is not connected to the second lead frame 20. That is, the fourth semiconductor chip 90 does not correspond to the mounting component of the present invention, and there are three mounting components in such a semiconductor device. In other words, the mounting components in this specification are those that are electrically and thermally connected to the first and second lead frames 10 and 20, and include those that are connected to only one of the lead frames. Absent.

このように、第１、第２リードフレーム１０、２０の間に第１〜第３搭載部品３０〜５０を挟み込んでなる半導体装置において、第２リードフレーム２０と接続されない第４半導体チップ９０を備える半導体装置においても本発明を適用することができる。   As described above, the semiconductor device in which the first to third mounting components 30 to 50 are sandwiched between the first and second lead frames 10 and 20 includes the fourth semiconductor chip 90 that is not connected to the second lead frame 20. The present invention can also be applied to a semiconductor device.

（第６実施形態）
本発明の第６実施形態について説明する。本実施形態の半導体装置は、第２実施形態に対して、第１〜第３搭載部品３０〜５０の搭載場所を変更したものであり、その他に関しては第２実施形態と同様であるため、ここでは説明を省略する。図１６（ａ）は、本実施形態における半導体装置の平面図である。 (Sixth embodiment)
A sixth embodiment of the present invention will be described. The semiconductor device of the present embodiment is obtained by changing the mounting location of the first to third mounting components 30 to 50 with respect to the second embodiment, and is otherwise the same as that of the second embodiment. Then, explanation is omitted. FIG. 16A is a plan view of the semiconductor device according to the present embodiment.

図１６に示されるように、本実施形態の半導体装置は、第１〜第３搭載部品３０〜５０の中心点３０ａ〜５０ａを結んで構成される三角形１００が二等辺三角形とされておらず、第１、第３搭載部品３０、５０の中心点３０ａ、５０ａを結ぶ線分が最も長くされている。なお、特に図示しないが、第１〜第３搭載部品３０〜５０は、数式６（数式５）または数式８（数式７）を満たすように挟み込まれている。   As shown in FIG. 16, in the semiconductor device of this embodiment, the triangle 100 configured by connecting the center points 30 a to 50 a of the first to third mounting components 30 to 50 is not an isosceles triangle, The line segment connecting the center points 30a, 50a of the first and third mounted components 30, 50 is the longest. Although not particularly illustrated, the first to third mounting components 30 to 50 are sandwiched so as to satisfy Formula 6 (Formula 5) or Formula 8 (Formula 7).

このように、第１〜第３搭載部品３０〜５０の各中心点３０ａ〜５０ａを結んで構成される三角形１００が二等辺三角形でない半導体装置としても、上記第１実施形態と同様の効果を得ることができる。なお、本実施形態では、第２搭載部品４０が本発明の残りの搭載部品に相当している。   Thus, even if the triangle 100 configured by connecting the center points 30a to 50a of the first to third mounted components 30 to 50 is not an isosceles triangle, the same effect as that of the first embodiment is obtained. be able to. In the present embodiment, the second mounting component 40 corresponds to the remaining mounting components of the present invention.

（他の実施形態）
上記各実施形態では、第１、第２半導体チップ３２、４２にＩＧＢＴ素子が形成されたものを例に上げ、第３半導体チップ５２にダイオード素子が形成されたものを例に挙げて説明したが、第１〜第３半導体チップ３２〜５２の構成は適宜変更可能である。図１７は、他の実施形態における半導体装置の平面図である。図１７（ａ）に示されるように、第２搭載部品４０における半導体チップ４２をダイオード素子が形成されたものとし、第２半導体チップ４２と電気的に接続される制御端子部１４を備えない構成とすることもできる。また、図１７（ｂ）に示されるように、第１、第２半導体チップ３２、４２をダイオード素子が形成されたものとし、第１、第２半導体チップ３２、４２と電気的に接続される制御端子部１４を備えない構成とすることもできる。さらに、特に図示しないが、第１〜第３半導体チップ３２〜５２を全てＩＧＢＴ素子等のスイッチング素子が形成されたものとすることができる。 (Other embodiments)
In each of the above-described embodiments, the first and second semiconductor chips 32 and 42 have IGBT elements formed as an example, and the third semiconductor chip 52 has a diode element as an example. The configurations of the first to third semiconductor chips 32 to 52 can be changed as appropriate. FIG. 17 is a plan view of a semiconductor device according to another embodiment. As shown in FIG. 17A, the semiconductor chip 42 in the second mounting component 40 is formed with a diode element, and does not include the control terminal portion 14 electrically connected to the second semiconductor chip 42. It can also be. As shown in FIG. 17B, the first and second semiconductor chips 32 and 42 are formed with diode elements, and are electrically connected to the first and second semiconductor chips 32 and 42. A configuration without the control terminal portion 14 may also be adopted. Further, although not particularly illustrated, all the first to third semiconductor chips 32 to 52 may be formed with switching elements such as IGBT elements.

また、上記各実施形態では、第１〜第３搭載部品３０〜５０が搭載された第１リードフレーム１０に対して第２リードフレーム２０を配置する方法を説明したが、第２リードフレーム２０に対して第１〜第３搭載部品３０〜５０が搭載された第１リードフレーム１０を配置するようにしてもよい。図１８は、他の実施形態における半導体装置の製造工程の一部を示す斜視図である。図１８に示されるように、第２リードフレーム２０の一面２１に対して、第１〜第３搭載部品３０〜５０を搭載した第１リードフレーム１０をはんだ３５〜５５が第２リードフレーム２０に接触するように配置してもよい。この場合は、第１リードフレーム１０の一面１１が第２リードフレーム２０の一面２１に対して傾くことがあるため、図９（ｂ）の工程では、第１リードフレーム１０の他面１２を削除して第１リードフレーム１０の他面１２がモールド樹脂７０から露出するようにしてもよい。   In the above embodiments, the method of arranging the second lead frame 20 with respect to the first lead frame 10 on which the first to third mounting components 30 to 50 are mounted has been described. On the other hand, you may make it arrange | position the 1st lead frame 10 with which the 1st-3rd mounting components 30-50 were mounted. FIG. 18 is a perspective view illustrating a part of the manufacturing process of the semiconductor device according to another embodiment. As shown in FIG. 18, the first lead frame 10 on which the first to third mounting components 30 to 50 are mounted on the one surface 21 of the second lead frame 20 is soldered to the second lead frame 20. You may arrange | position so that it may contact. In this case, since one surface 11 of the first lead frame 10 may be inclined with respect to the one surface 21 of the second lead frame 20, the other surface 12 of the first lead frame 10 is deleted in the process of FIG. 9B. Then, the other surface 12 of the first lead frame 10 may be exposed from the mold resin 70.

なお、このように配置工程を行う場合には、第１〜第３搭載部品３０〜５０を搭載する際に、三角形１００を第１リードフレーム１０の一面１１に投影すると共に、第１〜第３搭載部品３０〜５０と第１リードフレーム１０とが接続された構造体の重心を第１リードフレーム１０の一面１１に投影したとき、投影した重心が投影した三角形の内部に位置するように第１〜第３搭載部品３０〜５０を搭載することが好ましい。このように、第１〜第３搭載部品３０〜５０を搭載することにより、第２リードフレーム２０に第１〜第３搭載部品３０〜５０を搭載した第１リードフレーム１０を搭載した際に、治具によって第１リードフレーム１０を保持しなくても第１リードフレーム１０がずれることを抑制することができる。   In the case where the placement process is performed in this way, when mounting the first to third mounting components 30 to 50, the triangle 100 is projected onto the one surface 11 of the first lead frame 10 and the first to third mountings. When the center of gravity of the structure to which the mounting components 30 to 50 and the first lead frame 10 are connected is projected onto the one surface 11 of the first lead frame 10, the first center of gravity is projected so that the projected center of gravity is located inside the projected triangle. -It is preferable to mount the third mounting components 30-50. Thus, by mounting the first to third mounting components 30 to 50, when the first lead frame 10 having the first to third mounting components 30 to 50 mounted thereon is mounted on the second lead frame 20, Even if the first lead frame 10 is not held by the jig, the first lead frame 10 can be prevented from shifting.

そして、上記各実施形態では、第１リードフレーム１０の他面１２および第２リードフレーム２０の他面２２がモールド樹脂７０から露出している両面放熱構造の半導体装置を例に挙げて説明したが、次のようにすることもできる。図１９は、他の実施形態における半導体装置の断面図である。   In each of the above embodiments, the semiconductor device having a double-sided heat dissipation structure in which the other surface 12 of the first lead frame 10 and the other surface 22 of the second lead frame 20 are exposed from the mold resin 70 has been described as an example. You can also do the following: FIG. 19 is a cross-sectional view of a semiconductor device according to another embodiment.

図１９（ａ）に示されるように、第１リードフレーム１０の他面１２がモールド樹脂７０から露出すると共に第２リードフレーム２０の他面２２がモールド樹脂７０に封止されてなる片面放熱の半導体装置とすることもできる。また、図１９（ｂ）に示されるように、第１リードフレーム１０の他面１２がモールド樹脂７０から露出すると共に第２リードフレーム２０の他面２２がモールド樹脂７０から露出する片面放熱の半導体装置に本発明を適用することもできる。そして、図１９（ｃ）に示されるように、第１、第２リードフレーム１０、２０の他面１２、２２が両方ともモールド樹脂７０に封止される半導体装置に本発明を適用することもできる。   As shown in FIG. 19A, the other surface 12 of the first lead frame 10 is exposed from the mold resin 70 and the other surface 22 of the second lead frame 20 is sealed with the mold resin 70. A semiconductor device can also be provided. Further, as shown in FIG. 19B, the single-sided heat dissipation semiconductor in which the other surface 12 of the first lead frame 10 is exposed from the mold resin 70 and the other surface 22 of the second lead frame 20 is exposed from the mold resin 70. The present invention can also be applied to an apparatus. Then, as shown in FIG. 19C, the present invention may be applied to a semiconductor device in which both the other surfaces 12 and 22 of the first and second lead frames 10 and 20 are sealed with a mold resin 70. it can.

また、上記第３実施形態では、インバータ回路における上側アームおよび下側アームを構成する半導体装置について説明したが、次のようにすることもできる。図２０は、他の実施形態における半導体装置の平面図である。図２０に示されるように、この半導体装置は、２つの第１リードフレーム１０と２つの第２リードフレーム２０とを備えており、各第１、第２リードフレーム１０、２０の間に、それぞれ第１〜第３搭載部品３０〜５０が表裏が同じ状態で挟み込まれている。そして、一方の第１リードフレーム（図２０中紙面右側の第１リードフレーム）１０と一方の第２リードフレーム（図２０中紙面左側の第２リードフレーム）２０とが接続部８４を介して電気的に接続されている。このような半導体装置としても、接続部８４で接続されている第１、第２リードフレーム１０、２０は同電位となるため、図１３に示される回路構成となる。なお、この場合は、図１３中、Ｐ端子が他方の第１リードフレーム（図２０中紙面左側の第１リードフレーム）１０、Ｎ端子が他方の第２リードフレーム（図２０中紙面右側の第２リードフレーム）２０、Ｏ端子が接続部８４で接続されている一方の第１、第２リードフレーム１０、２０である。   Moreover, although the said 3rd Embodiment demonstrated the semiconductor device which comprises the upper arm and lower arm in an inverter circuit, it can also be performed as follows. FIG. 20 is a plan view of a semiconductor device according to another embodiment. As shown in FIG. 20, the semiconductor device includes two first lead frames 10 and two second lead frames 20, and each of the first and second lead frames 10, 20 is provided with each of them. The 1st-3rd mounting components 30-50 are inserted | pinched in the state with the same front and back. Then, one first lead frame (first lead frame on the right side in FIG. 20) 10 and one second lead frame (second lead frame on the left side in FIG. 20) 20 are electrically connected via the connecting portion 84. Connected. Even in such a semiconductor device, the first and second lead frames 10 and 20 connected by the connecting portion 84 have the same potential, and thus the circuit configuration shown in FIG. 13 is obtained. In this case, in FIG. 13, the P terminal is the other first lead frame (first lead frame on the left side of FIG. 20), and the N terminal is the other second lead frame (the right side of FIG. 2 lead frames) 20, one of the first and second lead frames 10, 20 having O terminals connected by a connecting portion 84.

１０ 第１リードフレーム
１１ 一面（実装面）
２０ 第２リードフレーム
２１ 一面（実装面）
３０ 第１搭載部品
３２ 第１半導体チップ
４０ 第２搭載部品
４２ 第２半導体チップ
５０ 第３搭載部品
５２ 第３半導体チップ
７０ モールド樹脂 10 First lead frame 11 One side (mounting side)
20 Second lead frame 21 One side (mounting side)
30 1st mounting component 32 1st semiconductor chip 40 2nd mounting component 42 2nd semiconductor chip 50 3rd mounting component 52 3rd semiconductor chip 70 Mold resin

Claims (15)

実装面（１１）を有する第１リードフレーム（１０）と、前記実装面（１１）と対向する実装面（２１）を有する第２リードフレーム（２０）との間に搭載部品（３０〜５０）が３個のみ挟み込まれており、前記３個の搭載部品（３０〜５０）が共通の前記第２リードフレーム（２０）の実装面（２１）に接続されてなる半導体装置において、
前記３個の搭載部品（３０〜５０）は、それぞれ前記第１リードフレーム（１０）側と反対側に配置され、共通の前記第２リードフレーム（２０）と電気的、熱的に接続されるはんだ（３５〜５５）を有し、前記搭載部品（３０〜５０）における前記はんだ（３５〜５５）が配置される一面の中心点を前記搭載部品（３０〜５０）の中心点（３０ａ〜５０ａ）としたとき、前記３個の搭載部品（３０〜５０）のそれぞれの前記中心点（３０ａ〜５０ａ）を結ぶ線分にて三角形（１００）が構成される状態で挟み込まれていることを特徴とする半導体装置。 Mounting components (30-50) between the first lead frame (10) having the mounting surface (11) and the second lead frame (20) having the mounting surface (21) facing the mounting surface (11). In the semiconductor device in which only three are sandwiched and the three mounting components (30 to 50) are connected to the common mounting surface (21) of the second lead frame (20) ,
The three mounting components (30 to 50) are disposed on the opposite side of the first lead frame (10), and are electrically and thermally connected to the common second lead frame (20). solder (3 5-55) has, wherein the mounting component (30 to 50) of solder (3 5-55) the center point of the mounting component to the center point of one side arranged (30-50) (30a To 50a), the triangle (100) is sandwiched between line segments connecting the center points (30a to 50a) of the three mounted components (30 to 50). A semiconductor device characterized by the above. 前記３個の搭載部品（３０〜５０）における前記中心点（３０ａ〜５０ａ）を結ぶ線分のうち最も長さが長くなる線分（１０１）と、当該線分を構成しない前記中心点を有する残りの１つの搭載部品の当該中心点から前記線分（１０１）に下ろした垂線と、の交点（Ａ）から前記第１リードフレーム（１０）の実装面（１１）に下ろした第１線分（Ｂ１）の長さをｈ０、前記残りの１つの搭載部品の前記中心点から前記第１リードフレーム（１０）の実装面（１１）に下ろした第２線分（Ｂ２）の長さをｈとしたとき、
前記３個の搭載部品（３０〜５０）は、
ｈ０＞ｈの場合には、前記第１線分（Ｂ１）と前記第１リードフレーム（１０）の実装面（１１）との第１交点（ａ）から前記第２線分（Ｂ２）と前記第１リードフレーム（１０）の実装面（１１）との第２交点（ｂ）までの長さをＸ、前記第１交点（ａ）から前記第２交点（ｂ）を通って前記第１リードフレーム（１０）の実装面（１１）における端部と交差する第３交点（ｃ）までの長さをＬ１としたとき、次式
Figure 0005768643
 を満たす状態で挟み込まれ、
ｈ０＜ｈの場合には、前記第２交点（ｂ）から前記第１交点（ａ）までの長さをＸ、前記第２交点（ｂ）から前記第１交点（ａ）を通って前記第１リードフレーム（１０）の実装面（１１）の端部と交差する第４交点（ｄ）までの長さをＬ２としたとき、次式
Figure 0005768643
 を満たす状態で挟み込まれていることを特徴とする請求項１に記載の半導体装置。 The line segment (101) having the longest length among the line segments connecting the center points (30a to 50a) in the three mounted components (30 to 50) and the center point not constituting the line segment are included. The first line segment dropped from the intersection (A) to the mounting surface (11) of the first lead frame (10) from the intersection (A) with the perpendicular line dropped from the center point of the remaining one mounted component to the line segment (101). The length of (B 1 ) is h 0 , and the length of the second line segment (B 2 ) is lowered from the center point of the remaining one mounted component to the mounting surface (11) of the first lead frame (10). Where h is
The three mounted components (30-50) are:
In the case of h 0 > h, the second line segment (B 2 ) from the first intersection (a) between the first line segment (B 1 ) and the mounting surface (11) of the first lead frame (10). ) To the second intersection (b) between the mounting surface (11) of the first lead frame (10) and X from the first intersection (a) to the second intersection (b). when the third intersecting point (c) to a length of intersecting the end portion in the mounting surface (11) the first lead frame (10) and the L 1, the following equation
Figure 0005768643
 Sandwiched in a state that satisfies
When h 0 <h, the length from the second intersection (b) to the first intersection (a) is X, and the length from the second intersection (b) to the first intersection (a) when the fourth intersection point (d) to a length of intersecting the ends of the mounting surface of the first lead frame (10) (11) was L 2, the following equation
Figure 0005768643
 The semiconductor device according to claim 1, wherein the semiconductor device is sandwiched in a state satisfying 前記３個の搭載部品（３０〜５０）は、前記３個の搭載部品（３０〜５０）の前記中心点（３０ａ〜５０ａ）を結ぶ線分にて構成される三角形（１００）を前記第１リードフレーム（１０）の実装面（１１）に投影すると共に、前記第２リードフレーム（２０）の重心を前記第１リードフレーム（１０）の実装面（１１）に投影したとき、前記投影した重心が前記投影した三角形の内部に位置する状態で挟み込まれていることを特徴とする請求項１または２に記載の半導体装置。   The three mounted components (30 to 50) include a triangle (100) configured by a line segment connecting the center points (30a to 50a) of the three mounted components (30 to 50). When projected onto the mounting surface (11) of the lead frame (10) and the center of gravity of the second lead frame (20) is projected onto the mounting surface (11) of the first lead frame (10), the projected center of gravity is projected. The semiconductor device according to claim 1, wherein the semiconductor device is sandwiched in a state of being located inside the projected triangle. 前記３個の搭載部品（３０〜５０）は、前記３個の搭載部品（３０〜５０）の前記中心点（３０ａ〜５０ａ）を結ぶ線分にて構成される三角形（１００）を前記第１リードフレーム（１０）の実装面（１１）に投影すると共に、前記３個の搭載部品（３０〜５０）と前記第１リードフレーム（１０）とが接続された構造体の重心を前記第１リードフレーム（１０）の実装面（１１）に投影したとき、前記投影した重心が前記投影した三角形の内部に位置する状態で挟み込まれていることを特徴とする請求項１または２に記載の半導体装置。   The three mounted components (30 to 50) include a triangle (100) configured by a line segment connecting the center points (30a to 50a) of the three mounted components (30 to 50). The first lead is projected onto the mounting surface (11) of the lead frame (10) and the center of gravity of the structure in which the three mounting components (30 to 50) and the first lead frame (10) are connected to each other. 3. The semiconductor device according to claim 1, wherein when projected onto the mounting surface (11) of the frame (10), the projected center of gravity is sandwiched between the projected triangles. . 前記搭載部品（３０〜５０）は、半導体チップ（３２〜５２）と、ターミナル（３４〜５４）と、前記はんだ（３５〜５５）と、が積層されたものであることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。 The mounting component (30-50) is formed by stacking a semiconductor chip (32-52), a terminal (34-54), and the solder ( 35-55). Item 5. The semiconductor device according to any one of Items 1 to 4. 前記３個の搭載部品（３０〜５０）のうち、一部の搭載部品（３０、４０）は絶縁ゲートバイポーラトランジスタ素子が形成された半導体チップ（３２、４２）を有し、残りの搭載部品（５０）はダイオード素子が形成された半導体チップ（５２）を有することを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置。   Among the three mounting components (30 to 50), some mounting components (30, 40) have semiconductor chips (32, 42) on which insulated gate bipolar transistor elements are formed, and the remaining mounting components ( 50. The semiconductor device according to claim 1, further comprising a semiconductor chip on which a diode element is formed. 前記３個の搭載部品（３０〜５０）は、同じ半導体素子が形成された半導体チップ（３２〜５２）を有することを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置。   6. The semiconductor device according to claim 1, wherein the three mounted components (30-50) have semiconductor chips (32-52) on which the same semiconductor elements are formed. 前記第２リードフレーム（２０）を複数備え、
前記第１リードフレーム（１０）と前記複数の第２リードフレーム（２０）との間には、それぞれ前記搭載部品（３０〜５０）が３個のみ挟み込まれていることを特徴とする請求項１ないし７のいずれか１つに記載の半導体装置。 A plurality of the second lead frames (20);
2. Only three mounting parts (30 to 50) are sandwiched between the first lead frame (10) and the plurality of second lead frames (20), respectively. 8. The semiconductor device according to any one of items 7 to 7. 前記第１リードフレーム（１０ａ、１０ｂ）は２つ備えられ、
前記第２リードフレーム（２０ａ〜２０ｆ）は前記第１リードフレーム（１０ａ、１０ｂ）それぞれに対して同数備えられ、
前記２つの第１リードフレーム（１０ａ、１０ｂ）と前記第２リードフレーム（２０ａ〜２０ｆ）との間にはそれぞれ前記搭載部品（３０〜５０）が３個のみ挟み込まれており、
一方の前記第１リードフレーム（１０ａ）の実装面（１１）と対向して配置される前記第２リードフレーム（２０ａ〜２０ｃ）と、他方の前記第１リードフレーム（１０ｂ）の実装面（１１）と対向して配置される第２リードフレーム（２０ａ〜２０ｃ）とは電気的に接続されていることを特徴とする請求項１ないし８のいずれか１つに記載の半導体装置。 Two first lead frames (10a, 10b) are provided,
The same number of second lead frames (20a to 20f) is provided for each of the first lead frames (10a, 10b),
Only three mounting parts (30-50) are sandwiched between the two first lead frames (10a, 10b) and the second lead frames (20a-20f),
The second lead frame (20a-20c) disposed opposite to the mounting surface (11) of one of the first lead frames (10a) and the mounting surface (11 of the other first lead frame (10b). 9. The semiconductor device according to claim 1, wherein the semiconductor device is electrically connected to the second lead frame (20 a to 20 c) arranged opposite to the second lead frame. 請求項１ないし９のいずれか１つに記載の半導体装置が複数組み合わされて構成されることを特徴とする電子部品。   An electronic component comprising a combination of a plurality of the semiconductor devices according to claim 1. 実装面（１１）を有する第１リードフレーム（１０）と、前記実装面（１１）と対向する実装面（２１）を有する第２リードフレーム（２０）との間に搭載部品（３０〜５０）が３個のみ挟み込まれており、前記３個の搭載部品（３０〜５０）が共通の前記第２リードフレーム（２０）の実装面（２１）に接続されてなる半導体装置において、
前記第１リードフレーム（１０）の実装面（１１）に、前記第１リードフレーム（１０）側と反対側にはんだ（３５〜５５）を有する前記３個の搭載部品（３０〜５０）を搭載する搭載工程と、
前記３個の搭載部品（３０〜５０）を挟んで前記第１リードフレーム（１０）側と反対側に前記第２リードフレーム（２０）を配置する配置工程と、
リフロー処理することにより、前記はんだ（３５〜５５）と共通の前記第２リードフレーム（２０）とを接合する接合工程と、を行い、
前記搭載工程では、前記搭載部品（３０〜５０）における前記はんだ（３５〜５５）が配置される一面の中心点を前記搭載部品（３０〜５０）の中心点（３０ａ〜５０ａ）としたとき、前記３個の搭載部品（３０〜５０）の前記中心点（３０ａ〜５０ａ）を結ぶ線分にて三角形（１００）が構成されるように、前記３個の搭載部品（３０〜５０）を搭載することを特徴とする半導体装置の製造方法。 Mounting components (30-50) between the first lead frame (10) having the mounting surface (11) and the second lead frame (20) having the mounting surface (21) facing the mounting surface (11). In the semiconductor device in which only three are sandwiched and the three mounting components (30 to 50) are connected to the common mounting surface (21) of the second lead frame (20) ,
The three mounting components (30-50) having solder ( 35-55) on the opposite side of the first leadframe (10) side to the mounting surface (11) of the first leadframe (10). Mounting process to be mounted;
An arrangement step of arranging the second lead frame (20) on the side opposite to the first lead frame (10) side with the three mounting components (30 to 50) interposed therebetween;
Performing a reflow process to join the solder ( 35 to 55) and the common second lead frame (20);
In the mounting step, when the center point of one surface on which the solder ( 35 to 55) in the mounting component (30 to 50) is arranged is set as the center point (30a to 50a) of the mounting component (30 to 50) The three mounting parts (30-50) are arranged such that a triangle (100) is formed by a line segment connecting the center points (30a-50a) of the three mounting parts (30-50). A method for manufacturing a semiconductor device, comprising mounting the semiconductor device. 前記搭載工程では、
前記３個の搭載部品（３０〜５０）における前記中心点（３０ａ〜５０ａ）を結ぶ線分のうち最も長さが長くなる線分（１０１）と、当該線分を構成しない前記中心点を有する残りの１つの搭載部品の当該中心点から前記線分（１０１）に下ろした垂線と、の交点（Ａ）から前記第１リードフレーム（１０）の実装面（１１）に下ろした第１線分（Ｂ１）の長さをｈ０、前記残りの１つの搭載部品の前記中心点から前記第１リードフレーム（１０）の実装面（１１）に下ろした第２線分（Ｂ２）の長さをｈとしたとき、
前記３個の搭載部品（３０〜５０）を、
ｈ０＞ｈの場合には、前記第１線分（Ｂ１）と前記第１リードフレーム（１０）の実装面（１１）との第１交点（ａ）から前記第２線分（Ｂ２）と前記第１リードフレーム（１０）の実装面（１１）との第２交点（ｂ）までの長さをＸ、前記第１交点（ａ）から前記第２交点（ｂ）を通って前記第１リードフレーム（１０）の実装面（１１）における端部と交差する第３交点（ｃ）までの長さをＬ１としたとき、次式
Figure 0005768643
 を満たす状態で搭載し、
ｈ０＜ｈの場合には、前記第２交点（ｂ）から前記第１交点（ａ）までの長さをＸ、前記第２交点（ｂ）から前記第１交点（ａ）を通って前記第１リードフレーム（１０）の実装面（１１）の端部と交差する第４交点（ｄ）までの長さをＬ２としたとき、次式
Figure 0005768643
 を満たす状態で搭載することを特徴とする請求項１１に記載の半導体装置の製造方法。 In the mounting process,
The line segment (101) having the longest length among the line segments connecting the center points (30a to 50a) in the three mounted components (30 to 50) and the center point not constituting the line segment are included. The first line segment dropped from the intersection (A) to the mounting surface (11) of the first lead frame (10) from the intersection (A) with the perpendicular line dropped from the center point of the remaining one mounted component to the line segment (101). The length of (B 1 ) is h 0 , and the length of the second line segment (B 2 ) is lowered from the center point of the remaining one mounted component to the mounting surface (11) of the first lead frame (10). Where h is
The three mounted components (30-50) are
In the case of h 0 > h, the second line segment (B 2 ) from the first intersection (a) between the first line segment (B 1 ) and the mounting surface (11) of the first lead frame (10). ) To the second intersection (b) between the mounting surface (11) of the first lead frame (10) and X from the first intersection (a) to the second intersection (b). when the third intersecting point (c) to a length of intersecting the end portion in the mounting surface (11) the first lead frame (10) and the L 1, the following equation
Figure 0005768643
 It is mounted in a state that satisfies
When h 0 <h, the length from the second intersection (b) to the first intersection (a) is X, and the length from the second intersection (b) to the first intersection (a) when the fourth intersection point (d) to a length of intersecting the ends of the mounting surface of the first lead frame (10) (11) was L 2, the following equation
Figure 0005768643
 The method of manufacturing a semiconductor device according to claim 11, wherein the semiconductor device is mounted in a state satisfying the above. 前記搭載工程では、前記三角形（１００）を前記第１リードフレーム（１０）の実装面（１１）に投影すると共に、前記配置工程で配置される前記第２リードフレーム（２０）の重心を前記第１リードフレーム（１０）の実装面（１１）に投影したとき、前記投影した重心が前記投影した三角形の内部に位置するように前記３個の搭載部品（３０〜５０）を搭載することを特徴とする請求項１１または１２に記載の半導体装置の製造方法。   In the mounting step, the triangle (100) is projected onto the mounting surface (11) of the first lead frame (10), and the center of gravity of the second lead frame (20) arranged in the arranging step is projected to the first. The three mounting parts (30 to 50) are mounted so that the projected center of gravity is located inside the projected triangle when projected onto the mounting surface (11) of one lead frame (10). A method for manufacturing a semiconductor device according to claim 11 or 12. 前記搭載工程では、前記三角形（１００）を前記第１リードフレーム（１０）の実装面（１１）に投影すると共に、前記３個の搭載部品（３０〜５０）と前記第１リードフレーム（１０）とが接続された構造体の重心を前記第１リードフレーム（１０）の実装面（１１）に投影したとき、前記投影した重心が前記投影した三角形の内部に位置するように前記３個の搭載部品（３０〜５０）を搭載することを特徴とする請求項１１または１２に記載の半導体装置の製造方法。   In the mounting step, the triangle (100) is projected onto the mounting surface (11) of the first lead frame (10), and the three mounting components (30 to 50) and the first lead frame (10). Are mounted so that the projected center of gravity is located inside the projected triangle when the center of gravity of the structure connected to is projected onto the mounting surface (11) of the first lead frame (10). 13. The method of manufacturing a semiconductor device according to claim 11, wherein the component (30-50) is mounted. 前記搭載工程では、半導体チップ（３２〜５２）と、ターミナル（３４〜５４）と、前記はんだ（３５〜５５）と、が積層されたものを搭載することを特徴とする請求項１１ないし１４のいずれか１つに記載の半導体装置の製造方法。 15. In the mounting step, a stack of semiconductor chips (32-52), terminals (34-54), and solder ( 35-55) is mounted. The manufacturing method of the semiconductor device as described in any one of these.
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