JP5760134B2

JP5760134B2 - Semiconductor device

Info

Publication number: JP5760134B2
Application number: JP2014210064A
Authority: JP
Inventors: 和人高尾; 洋志河野; 拓雄菊地
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2014-10-14
Filing date: 2014-10-14
Publication date: 2015-08-05
Anticipated expiration: 2032-09-24
Also published as: JP2015019110A

Description

本発明の実施形態は、半導体装置に関する。 Embodiments described herein relate generally to a semiconductor device.

半導体装置の配線は寄生インダクタンスがあり、半導体素子がスイッチングする際に、寄生インダクタンスとスイッチング時の電流変化率（ｄｉ／ｄｔ）との積で表される誘導電圧が発生する。このため、半導体素子には電力変換回路の直流電圧と誘導電圧とが印加されることになる。半導体素子に直流電圧と誘導電圧とを合わせた大きな電圧が半導体素子の絶縁破壊耐圧を超えると、半導体素子の破壊を招く可能性がある。半導体装置においては、寄生インダンクタンスをなるべく低減させることが信頼性を高めるうえで重要である。 The wiring of the semiconductor device has a parasitic inductance, and when the semiconductor element is switched, an induced voltage represented by the product of the parasitic inductance and the current change rate (di / dt) at the time of switching is generated. For this reason, the DC voltage and induced voltage of the power conversion circuit are applied to the semiconductor element. If a large voltage obtained by adding a DC voltage and an induced voltage to the semiconductor element exceeds the breakdown voltage of the semiconductor element, the semiconductor element may be destroyed. In a semiconductor device, it is important to reduce parasitic inductance as much as possible in order to increase reliability.

特開２００１−２７４３２２号公報JP 2001-274322 A

本発明の実施形態は、信頼性を向上できる半導体装置を提供する。 Embodiments of the present invention provide a semiconductor device capable of improving reliability.

実施形態の半導体装置は、基板と、第１回路部と、第２回路部と、第１コンデンサと、第２コンデンサと、を含む。前記第１回路部は、第１スイッチング素子と、第２スイッチング素子と、を有する。前記第１スイッチング素子は、第１電極と、第２電極と、を有する。前記第２スイッチング素子は、前記第２電極と接続された第３電極と、前記第２電極と接続された第４電極と、を有する。前記第２回路部は、第３スイッチング素子と、第４スイッチング素子と、を有する。前記第３スイッチング素子は、第５電極と、第６電極と、を有する。前記第４スイッチング素子は、前記第６電極と接続された第７電極と、前記第６電極と接続された第８電極と、を有する。前記第１コンデンサは、一端が前記第１電極と電気的に接続され、他端が前記第４電極と電気的に接続される。前記第２コンデンサは、一端が前記第５電極と電気的に接続され、他端が前記第８電極と電気的に接続される。前記第１スイッチング素子は、前記基板に沿った第１方向に前記第２スイッチング素子及び前記第３スイッチング素子のうちいずれか一方と並設されるとともに、前記基板に沿い前記第１方向と交差する第２方向に前記第４スイッチング素子と並設される。前記第２スイッチング素子及び前記第３スイッチング素子のうちいずれか他方は、前記第１方向に前記第４スイッチング素子と並設されるとともに、前記第２方向に前記第２スイッチング素子及び前記第３スイッチング素子のうちいずれか一方と並設される。前記第１電極及び前記第５電極の電位は、前記第４電極及び前記第８電極の電位よりも高い。 The semiconductor device according to the embodiment includes a substrate, a first circuit unit, a second circuit unit, a first capacitor, and a second capacitor. The first circuit unit includes a first switching element and a second switching element. The first switching element includes a first electrode and a second electrode. The second switching element includes a third electrode connected to the second electrode and a fourth electrode connected to the second electrode. The second circuit unit includes a third switching element and a fourth switching element. The third switching element includes a fifth electrode and a sixth electrode. The fourth switching element includes a seventh electrode connected to the sixth electrode and an eighth electrode connected to the sixth electrode. The first capacitor has one end electrically connected to the first electrode and the other end electrically connected to the fourth electrode. The second capacitor has one end electrically connected to the fifth electrode and the other end electrically connected to the eighth electrode. The first switching element is juxtaposed with one of the second switching element and the third switching element in a first direction along the substrate, and intersects the first direction along the substrate. The fourth switching element is juxtaposed in the second direction. The other of the second switching element and the third switching element is juxtaposed with the fourth switching element in the first direction, and the second switching element and the third switching in the second direction. It is juxtaposed with either one of the elements. The potentials of the first electrode and the fifth electrode are higher than the potentials of the fourth electrode and the eighth electrode.

第１実施形態に係る半導体装置の平面模式図である。1 is a schematic plan view of a semiconductor device according to a first embodiment. 第１実施形態に係る半導体装置の等価回路図である。1 is an equivalent circuit diagram of a semiconductor device according to a first embodiment. 第１実施形態に係る半導体装置の斜視模式図である。1 is a schematic perspective view of a semiconductor device according to a first embodiment. 第１実施形態に係る半導体装置の斜視模式図である。1 is a schematic perspective view of a semiconductor device according to a first embodiment. 第１実施形態に係る半導体装置の断面模式図であり、図（ａ）は、図１のＡ−Ａ線に沿った位置での断面模式図、図（ｂ）は、図１のＢ−Ｂ線に沿った位置での断面模式図である。2A and 2B are schematic cross-sectional views of the semiconductor device according to the first embodiment, in which FIG. 1A is a schematic cross-sectional view at a position along the line AA in FIG. 1, and FIG. It is a cross-sectional schematic diagram in the position along a line. 第１実施形態の第１変形例に係る模式図であり、図（ａ）は、平板導体の平面模式図であり、図（ｂ）は、図（ａ）のＣ−Ｃ線に沿った位置での断面模式図である。It is a schematic diagram concerning the 1st modification of a 1st embodiment, Drawing (a) is a plane schematic diagram of a flat conductor, and Drawing (b) is a position along a CC line of Drawing (a). It is a cross-sectional schematic diagram. 第１実施形態の第２変形例に係る等価回路図である。It is an equivalent circuit diagram concerning the 2nd modification of a 1st embodiment. 第２実施形態に係る半導体装置の平面模式図である。It is a plane schematic diagram of the semiconductor device concerning a 2nd embodiment. 第２実施形態に係る半導体装置の等価回路図である。FIG. 5 is an equivalent circuit diagram of a semiconductor device according to a second embodiment. 第２実施形態に係る半導体装置の斜視模式図である。It is a perspective schematic diagram of the semiconductor device which concerns on 2nd Embodiment. 第２実施形態に係る半導体装置の斜視模式図である。It is a perspective schematic diagram of the semiconductor device which concerns on 2nd Embodiment. 第２実施形態に係る半導体装置の断面模式図であり、図（ａ）は、図８のＡ−Ａ線に沿った位置での断面模式図、図（ｂ）は、図８のＢ−Ｂ線に沿った位置での断面模式図である。8A and 8B are schematic cross-sectional views of a semiconductor device according to a second embodiment, where FIG. 9A is a schematic cross-sectional view at a position along the line AA in FIG. 8, and FIG. It is a cross-sectional schematic diagram in the position along a line. 第２実施形態に係る模式図であり、図（ａ）は、平板導体の平面模式図であり、図（ｂ）は、図（ａ）のＣ−Ｃ線に沿った位置での断面模式図である。It is a schematic diagram which concerns on 2nd Embodiment, A figure (a) is a plane schematic diagram of a flat conductor, A figure (b) is a cross-sectional schematic diagram in the position along CC line of Fig. (A). It is. 第２実施形態の変形例に係る等価回路図である。It is the equivalent circuit schematic which concerns on the modification of 2nd Embodiment.

以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。 Hereinafter, embodiments will be described with reference to the drawings. In the following description, the same members are denoted by the same reference numerals, and the description of the members once described is omitted as appropriate.

（第１実施形態）
図１は、第１実施形態に係る半導体装置の平面模式図である。
図２は、第１実施形態に係る半導体装置の等価回路図である。
図３および図４は、第１実施形態に係る半導体装置の斜視模式図である。
図５は、第１実施形態に係る半導体装置の断面模式図である。
図５（ａ）は、図１に示すＡ−Ａ線に沿った位置での断面模式図を表している。図５（ｂ）は、図１のＢ−Ｂ線に沿った位置での断面模式図を表している。
図１、図２および図４においては、図３に表された平板導体８５〜８８、コンデンサ９０、９１が表されていない。 (First embodiment)
FIG. 1 is a schematic plan view of the semiconductor device according to the first embodiment.
FIG. 2 is an equivalent circuit diagram of the semiconductor device according to the first embodiment.
3 and 4 are schematic perspective views of the semiconductor device according to the first embodiment.
FIG. 5 is a schematic cross-sectional view of the semiconductor device according to the first embodiment.
Fig.5 (a) represents the cross-sectional schematic diagram in the position along the AA line shown in FIG. FIG. 5B is a schematic cross-sectional view at a position along the line BB in FIG.
1, 2, and 4, the flat conductors 85 to 88 and the capacitors 90 and 91 shown in FIG. 3 are not shown.

第１実施形態に係る半導体装置１は、一例としてインバータ回路を含む。半導体装置１は、基板Ｓと、基板Ｓの上に設けられた第１回路部１００と、基板Ｓの上に設けられた第２回路部２００と、を含む。基板Ｓは、基体１１と、基体１１の上に設けられた絶縁基板１０と、を有する。 The semiconductor device 1 according to the first embodiment includes an inverter circuit as an example. The semiconductor device 1 includes a substrate S, a first circuit unit 100 provided on the substrate S, and a second circuit unit 200 provided on the substrate S. The substrate S includes a base body 11 and an insulating substrate 10 provided on the base body 11.

絶縁基板１０は、第１絶縁基板１０１と、第２絶縁基板１０２とを有する。第１絶縁基板１０１は、第２絶縁基板１０２と基体１０の上で並設される。本実施形態では、説明の便宜上、絶縁基板１０は、第１絶縁基板１０１と第２絶縁基板１０２とを合わせた全体の領域のことを言うものとする。第１回路部１００は、第１絶縁基板１０１の上に設けられる。第２回路部２００は、第２絶縁基板１０２の上に設けられる。絶縁基板１０の平面形状は、例えば矩形状である。絶縁基板１０の４つの辺のうちの１つを辺１０ａ、辺１０ａとは反対側の辺を辺１０ｂとする。 The insulating substrate 10 includes a first insulating substrate 101 and a second insulating substrate 102. The first insulating substrate 101 is arranged side by side on the second insulating substrate 102 and the base body 10. In the present embodiment, for the sake of convenience of explanation, the insulating substrate 10 refers to the entire region including the first insulating substrate 101 and the second insulating substrate 102. The first circuit unit 100 is provided on the first insulating substrate 101. The second circuit unit 200 is provided on the second insulating substrate 102. The planar shape of the insulating substrate 10 is, for example, a rectangular shape. One of the four sides of the insulating substrate 10 is a side 10a and the side opposite to the side 10a is a side 10b.

第１回路部１００は、配線パターン２０（第１導体）と、配線パターン２１（第２導体）と、配線パターン２２（第３導体）と、配線パターン２０の上に設けられたスイッチング素子２５（第１スイッチング素子）と、配線パターン２０の上に設けられたダイオード２６（第１ダイオード）と、配線パターン２１の上に設けられたスイッチング素子２７（第２スイッチング素子）と、配線パターン２１の上に設けられたダイオード２８（第２ダイオード）と、を有する。 The first circuit unit 100 includes a wiring pattern 20 (first conductor), a wiring pattern 21 (second conductor), a wiring pattern 22 (third conductor), and a switching element 25 (on the wiring pattern 20). A first switching element), a diode 26 (first diode) provided on the wiring pattern 20, a switching element 27 (second switching element) provided on the wiring pattern 21, and a wiring pattern 21. And a diode 28 (second diode).

配線パターン２１は、配線パターン２０の隣に配置されている。配線パターン２２は、配線パターン２１の隣に配置されている。配線パターン２０、配線パターン２１および配線パターン２２は、互いに離間して設けられている。 The wiring pattern 21 is disposed next to the wiring pattern 20. The wiring pattern 22 is arranged next to the wiring pattern 21. The wiring pattern 20, the wiring pattern 21, and the wiring pattern 22 are provided apart from each other.

図２および図５（ａ）に表したように、スイッチング素子２５は、ドレイン電極２５ｄ（第１電極）およびソース電極２５ｓ（第２電極）を有する。ドレイン電極２５ｄは、配線パターン２０に接続される。 As shown in FIGS. 2 and 5A, the switching element 25 includes a drain electrode 25d (first electrode) and a source electrode 25s (second electrode). The drain electrode 25 d is connected to the wiring pattern 20.

配線パターン６０、６２、６４および６６は、絶縁基板１０の上に設けられる。 The wiring patterns 60, 62, 64 and 66 are provided on the insulating substrate 10.

スイッチング素子２５のソース電極２５ｓは、ソース配線６１を介して配線パターン６０と電気的に接続される。スイッチング素子２５のゲート電極２５ｇは、ゲート配線６３を介して配線パターン６２と電気的に接続される。 The source electrode 25 s of the switching element 25 is electrically connected to the wiring pattern 60 via the source wiring 61. The gate electrode 25 g of the switching element 25 is electrically connected to the wiring pattern 62 through the gate wiring 63.

スイッチング素子２７のソース電極２７ｓは、ソース配線６５を介して配線パターン６４と電気的に接続される。スイッチング素子２７のゲート電極２７ｇは、ゲート配線６７を介して配線パターン６６と電気的に接続される。 The source electrode 27 s of the switching element 27 is electrically connected to the wiring pattern 64 via the source wiring 65. The gate electrode 27 g of the switching element 27 is electrically connected to the wiring pattern 66 through the gate wiring 67.

ダイオード２６は、カソード電極２６ｃ（第１カソード電極）およびアノード電極２６ａ（第１アノード電極）を有する。カソード電極２６ｃは、配線パターン２０に接続される。 The diode 26 has a cathode electrode 26c (first cathode electrode) and an anode electrode 26a (first anode electrode). The cathode electrode 26 c is connected to the wiring pattern 20.

スイッチング素子２７は、ドレイン電極２７ｄ（第３電極）およびソース電極２７ｓ（第４電極）を有する。ドレイン電極２７ｄは、配線パターン２１に接続される。 The switching element 27 includes a drain electrode 27d (third electrode) and a source electrode 27s (fourth electrode). The drain electrode 27 d is connected to the wiring pattern 21.

ダイオード２８は、カソード電極２８ｃ（第２カソード電極）およびアノード電極２８ａ（第２アノード電極）を有する。カソード電極２８ｃは、配線パターン２１に接続される。 The diode 28 has a cathode electrode 28c (second cathode electrode) and an anode electrode 28a (second anode electrode). The cathode electrode 28 c is connected to the wiring pattern 21.

半導体装置１において、スイッチング素子２５のソース電極２５ｓは、配線３０（第１配線）を介して配線パターン２１と電気的に接続される。ダイオード２６のアノード電極２６ａは、配線３１（第２配線）を介して配線パターン２１と電気的に接続される。スイッチング素子２７のソース電極２７ｓは、配線３２（第３配線）を介して配線パターン２２と電気的に接続されている。ダイオード２８のアノード電極２８ａは、配線３３（第４配線）を介して配線パターン２２と電気的に接続されている。 In the semiconductor device 1, the source electrode 25 s of the switching element 25 is electrically connected to the wiring pattern 21 via the wiring 30 (first wiring). The anode electrode 26a of the diode 26 is electrically connected to the wiring pattern 21 via the wiring 31 (second wiring). The source electrode 27s of the switching element 27 is electrically connected to the wiring pattern 22 via the wiring 32 (third wiring). The anode electrode 28a of the diode 28 is electrically connected to the wiring pattern 22 via the wiring 33 (fourth wiring).

第２回路部２００は、配線パターン４０（第４導体）と、配線パターン４１（第５導体）と、配線パターン４２（第６導体）と、配線パターン４０の上に設けられたスイッチング素子４５（第３スイッチング素子）と、配線パターン４０の上に設けられたダイオード４６（第３ダイオード）と、配線パターン４１の上に設けられたスイッチング素子４７（第４スイッチング素子）と、配線パターン４１の上に設けられたダイオード４８（第４ダイオード）と、を有する。 The second circuit unit 200 includes a wiring pattern 40 (fourth conductor), a wiring pattern 41 (fifth conductor), a wiring pattern 42 (sixth conductor), and a switching element 45 (on the wiring pattern 40). A third switching element), a diode 46 (third diode) provided on the wiring pattern 40, a switching element 47 (fourth switching element) provided on the wiring pattern 41, and the wiring pattern 41. And a diode 48 (fourth diode).

配線パターン４１は、配線パターン４０の隣に配置されている。配線パターン４２は、配線パターン４１の隣に配置されている。配線パターン４０、配線パターン４１および配線パターン４２は、互いに離間して設けられている。 The wiring pattern 41 is arranged next to the wiring pattern 40. The wiring pattern 42 is arranged next to the wiring pattern 41. The wiring pattern 40, the wiring pattern 41, and the wiring pattern 42 are provided apart from each other.

図２および図５（ｂ）に表したように、スイッチング素子４５は、ドレイン電極４５ｄ（第５電極）およびソース電極４５ｓ（第６電極）を有する。ドレイン電極４５ｄは、配線パターン４０に接続される。 As illustrated in FIGS. 2 and 5B, the switching element 45 includes a drain electrode 45d (fifth electrode) and a source electrode 45s (sixth electrode). The drain electrode 45 d is connected to the wiring pattern 40.

ダイオード４６は、カソード電極４６ｃ（第３カソード電極）およびアノード電極４６ａ（第３アノード電極）を有する。カソード電極４６ｃは、配線パターン４０に接続される。 The diode 46 includes a cathode electrode 46c (third cathode electrode) and an anode electrode 46a (third anode electrode). The cathode electrode 46 c is connected to the wiring pattern 40.

スイッチング素子４７は、ドレイン電極４７ｄ（第７電極）およびソース電極４７ｓ（第８電極）を有する。ドレイン電極４７ｄは、配線パターン４１に接続される。 The switching element 47 includes a drain electrode 47d (seventh electrode) and a source electrode 47s (eighth electrode). The drain electrode 47 d is connected to the wiring pattern 41.

ダイオード４８は、カソード電極４８ｃ（第４カソード電極）およびアノード電極４８ａ（第４アノード電極）を有する。カソード電極４８ｃは、配線パターン４１に接続される。 The diode 48 includes a cathode electrode 48c (fourth cathode electrode) and an anode electrode 48a (fourth anode electrode). The cathode electrode 48 c is connected to the wiring pattern 41.

配線パターン７０、７２、７４および７６は、絶縁基板１０の上に設けられる。 The wiring patterns 70, 72, 74 and 76 are provided on the insulating substrate 10.

スイッチング素子４５のソース電極４５ｓは、ソース配線７１を介して配線パターン７０と電気的に接続される。スイッチング素子４５のゲート電極４５ｇは、ゲート配線７３を介して配線パターン７２と電気的に接続される。 The source electrode 45 s of the switching element 45 is electrically connected to the wiring pattern 70 via the source wiring 71. The gate electrode 45 g of the switching element 45 is electrically connected to the wiring pattern 72 through the gate wiring 73.

スイッチング素子４７のソース電極４７ｓは、ソース配線７５を介して配線パターン７４と電気的に接続されている。スイッチング素子４７のゲート電極４７ｇは、ゲート配線７７を介して配線パターン７６と電気的に接続されている。 The source electrode 47 s of the switching element 47 is electrically connected to the wiring pattern 74 via the source wiring 75. The gate electrode 47 g of the switching element 47 is electrically connected to the wiring pattern 76 via the gate wiring 77.

半導体装置１においては、スイッチング素子４５のソース電極２５ｓは、配線５０（第５配線）を介して配線パターン４１と電気的に接続される。ダイオード４６のアノード電極４６ａは、配線５１（第６配線）を介して配線パターン４１と電気的に接続されている。スイッチング素子４７のソース電極４７ｓは、配線５２（第７配線）を介して配線パターン４２と電気的に接続される。ダイオード４８のアノード電極４８ａは、配線５３（第８配線）を介して配線パターン４２と電気的に接続されている。 In the semiconductor device 1, the source electrode 25 s of the switching element 45 is electrically connected to the wiring pattern 41 via the wiring 50 (fifth wiring). The anode electrode 46a of the diode 46 is electrically connected to the wiring pattern 41 via the wiring 51 (sixth wiring). The source electrode 47s of the switching element 47 is electrically connected to the wiring pattern 42 through the wiring 52 (seventh wiring). The anode electrode 48a of the diode 48 is electrically connected to the wiring pattern 42 via the wiring 53 (eighth wiring).

スイッチング素子２５、２７、４５、４７は、例えば、上下電極構造のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）である。ダイオード２６、２８、４６、４８は、例えば、上下電極構造のＦＷＤ（Free Wheeling Diode）である。 The switching elements 25, 27, 45 and 47 are, for example, MOSFETs (Metal-Oxide-Semiconductor Field-Effect Transistors) or IGBTs (Insulated Gate Bipolar Transistors) having an upper and lower electrode structure. The diodes 26, 28, 46, and 48 are, for example, FWDs (Free Wheeling Diodes) having an upper and lower electrode structure.

スイッチング素子２５は、絶縁基板１０の辺１０ａの側に配置され、スイッチング素子２７は、絶縁基板１０の辺１０ｂの側に配置されている。スイッチング素子４５は、絶縁基板１０の辺１０ｂの側に配置され、スイッチング素子４７は、絶縁基板１０の辺１０ａの側に配置されている。 The switching element 25 is disposed on the side 10 a side of the insulating substrate 10, and the switching element 27 is disposed on the side 10 b side of the insulating substrate 10. The switching element 45 is disposed on the side 10 b side of the insulating substrate 10, and the switching element 47 is disposed on the side 10 a side of the insulating substrate 10.

ダイオード２６は、絶縁基板１０の辺１０ａの側に配置され、ダイオード２８は、絶縁基板１０の辺１０ａに対向する辺１０ｂの側に配置されている。スイッチング素子４５は、絶縁基板１０の辺１０ｂの側に配置され、スイッチング素子４７は、絶縁基板１０の辺１０ａの側に配置されている。 The diode 26 is disposed on the side 10 a side of the insulating substrate 10, and the diode 28 is disposed on the side 10 b facing the side 10 a of the insulating substrate 10. The switching element 45 is disposed on the side 10 b side of the insulating substrate 10, and the switching element 47 is disposed on the side 10 a side of the insulating substrate 10.

半導体装置１において、スイッチング素子２５は、基板Ｓに沿った第１方向にスイッチング素子２７と並ぶ。スイッチング素子２５は、基板Ｓに沿い第１方向と交差する第２方向にスイッチング素子４７と並ぶ。スイッチング素子４５は、第１方向にスイッチング素子４７と並ぶ。スイッチング素子４５は、第２方向にスイッチング素子２７と並ぶ。 In the semiconductor device 1, the switching element 25 is aligned with the switching element 27 in the first direction along the substrate S. The switching element 25 is aligned with the switching element 47 in the second direction that intersects the first direction along the substrate S. The switching element 45 is aligned with the switching element 47 in the first direction. The switching element 45 is aligned with the switching element 27 in the second direction.

半導体装置１において、スイッチング素子２５とスイッチング素子２７との間隔は、スイッチング素子４５とスイッチング素子４７との間隔とほぼ等しい。また、スイッチング素子２５とスイッチング素子４７との間隔は、スイッチング素子２７とスイッチング素子４５との間隔とほぼ等しい。 In the semiconductor device 1, the distance between the switching element 25 and the switching element 27 is substantially equal to the distance between the switching element 45 and the switching element 47. The distance between the switching element 25 and the switching element 47 is substantially equal to the distance between the switching element 27 and the switching element 45.

半導体装置１において、スイッチング素子２５の中心からスイッチング素子２７の中心に向かう方向と、スイッチング素子４５の中心からスイッチング素子４７の中心に向かう方向とは、互いに逆である。第１回路部１００における第１絶縁基板１０１上のスイッチング素子、ダイオードおよび配線パターンの配置と、第２回路部２００における第２絶縁基板１０２上のスイッチング素子、ダイオードおよび配線パターンの配置とは、互いに１８０°回転した配置である。絶縁基板１０上のスイッチング素子、ダイオードおよび配線パターンの配置は、基体１１の中心を基準に点対称になっている。 In the semiconductor device 1, the direction from the center of the switching element 25 toward the center of the switching element 27 is opposite to the direction from the center of the switching element 45 toward the center of the switching element 47. The arrangement of the switching elements, diodes and wiring patterns on the first insulating substrate 101 in the first circuit unit 100 and the arrangement of the switching elements, diodes and wiring patterns on the second insulating substrate 102 in the second circuit unit 200 are mutually The arrangement is rotated 180 °. The arrangement of the switching elements, diodes, and wiring patterns on the insulating substrate 10 is point-symmetric with respect to the center of the base 11.

換言すれば、スイッチング素子２５の中心とスイッチング素子４５の中心とを結ぶ線は、スイッチング素子２７の中心とスイッチング素子４７の中心とを結ぶ線と絶縁基板１０の上で交差する。 In other words, the line connecting the center of the switching element 25 and the center of the switching element 45 intersects the line connecting the center of the switching element 27 and the center of the switching element 47 on the insulating substrate 10.

スイッチング素子２５、２７、４５および４７の少なくとも１つは、例えば、炭化シリコン基板の上に設けられたトランジスタである。 At least one of the switching elements 25, 27, 45 and 47 is, for example, a transistor provided on a silicon carbide substrate.

また、第１回路部１００は、配線パターン２０に接続された端子８０（第１端子）と、配線パターン２２に接続された端子８１（第２端子）と、を有する。第１回路部１００は、端子８０に接続された平板導体８５（第１平板導体）と、端子８１に接続された平板導体８６（第２平板導体）と、を有する。平板導体８５は、平板導体８６と電気的に絶縁される。端子８０は、絶縁基板１０の辺１０ａの側に配置される。端子８１は、絶縁基板１０の辺１０ｂの側に配置されている。 In addition, the first circuit unit 100 includes a terminal 80 (first terminal) connected to the wiring pattern 20 and a terminal 81 (second terminal) connected to the wiring pattern 22. The first circuit unit 100 includes a flat conductor 85 (first flat conductor) connected to the terminal 80 and a flat conductor 86 (second flat conductor) connected to the terminal 81. The flat conductor 85 is electrically insulated from the flat conductor 86. The terminal 80 is disposed on the side 10 a side of the insulating substrate 10. The terminal 81 is disposed on the side 10 b side of the insulating substrate 10.

第２回路部２００は、配線パターン４０に接続された端子８３（第３端子）と、配線パターン４２に接続された端子８４（第４端子）と、を有する。第２回路部２００は、端子８３に接続された平板導体８７（第３平板導体）と、端子８４に接続された平板導体８８（第４平板導体）と、を有する。平板導体８７は、平板導体８８と電気的に絶縁される。端子８３は、絶縁基板１０の辺１０ｂの側に配置され、端子８４は、絶縁基板１０の辺１０ａの側に配置されている。 The second circuit unit 200 includes a terminal 83 (third terminal) connected to the wiring pattern 40 and a terminal 84 (fourth terminal) connected to the wiring pattern 42. The second circuit unit 200 includes a flat conductor 87 (third flat conductor) connected to the terminal 83 and a flat conductor 88 (fourth flat conductor) connected to the terminal 84. The flat conductor 87 is electrically insulated from the flat conductor 88. The terminal 83 is disposed on the side 10 b side of the insulating substrate 10, and the terminal 84 is disposed on the side 10 a side of the insulating substrate 10.

平板導体８５は、平板導体８８と基体１１の上で並設される。平板導体８６は、平板導体８７と基体１１の上で並設される。平板導体８５と、平板導体８６との間にはコンデンサ９０（第１コンデンサ）が接続される。平板導体８７と、平板導体８８とは、コンデンサ９１（第２コンデンサ）を介して接続されている。 The flat conductor 85 is arranged side by side on the flat conductor 88 and the base body 11. The flat conductor 86 is arranged on the flat conductor 87 and the base 11 in parallel. A capacitor 90 (first capacitor) is connected between the flat conductor 85 and the flat conductor 86. The flat conductor 87 and the flat conductor 88 are connected via a capacitor 91 (second capacitor).

すなわち、第１回路部１００においては、平板導体８５、コンデンサ９０、および平板導体８６を含む配線ラインは、平板導体８７、コンデンサ９１、および平板導体８８を含む配線ラインと基体１０上で並設される。 That is, in the first circuit unit 100, the wiring line including the flat conductor 85, the capacitor 90, and the flat conductor 86 is arranged in parallel with the wiring line including the flat conductor 87, the capacitor 91, and the flat conductor 88 on the base body 10. The

半導体装置１において、第１回路部１００は、第２回路部２００と基体１１の上で並設される。また、半導体装置１において、配線パターン２０および配線パターン４０には、例えば正電位（第１極性の電位）が印加される。配線パターン２２および配線パターン４２には、例えば負電位（第２極性の電位）が印加される。 In the semiconductor device 1, the first circuit unit 100 is arranged side by side on the second circuit unit 200 and the base body 11. In the semiconductor device 1, for example, a positive potential (a first polarity potential) is applied to the wiring pattern 20 and the wiring pattern 40. For example, a negative potential (a second polarity potential) is applied to the wiring pattern 22 and the wiring pattern 42.

半導体装置１においては、基体１１と、第１回路部１００および第２回路部２００と、が樹脂ケースによって取り囲まれてもよい（不図示）。この場合、端子８０のうち貫通孔８０ｈが設けられた部分、端子８１のうち貫通孔８１ｈが設けられた部分、端子８３のうち貫通孔８３ｈが設けられた部分、および端子８４のうち貫通孔８４ｈが設けられた部分は、樹脂ケースから露出する。半導体装置１は、これらの貫通孔８０ｈ〜８４ｈを用いて、外部配線とネジ止めされてもよい（不図示）。 In the semiconductor device 1, the base body 11, the first circuit unit 100, and the second circuit unit 200 may be surrounded by a resin case (not shown). In this case, the portion of the terminal 80 provided with the through hole 80h, the portion of the terminal 81 provided with the through hole 81h, the portion of the terminal 83 provided with the through hole 83h, and the terminal 84 provided with the through hole 84h. The portion provided with is exposed from the resin case. The semiconductor device 1 may be screwed to external wiring using these through holes 80h to 84h (not shown).

次に、半導体装置１の動作について説明する。
半導体装置１では、外部配線から、端子８０、８３に正電位が印加され、端子８１、８４に負電位が印加されると、配線パターン２０および配線パターン４０に正電位が印加され、配線パターン２２および配線パターン４２に負電位が印加される。そして、スイッチング素子２５、２７、４５および４７のそれぞれの動作によって、配線パターン２１と配線パターン４１との間に交流電圧が発生する。換言すれば、端子８０、８３と端子８１、８４とは直流電圧の入力端子であるのに対し、配線パターン２１、４１は交流電圧の出力端子になる。 Next, the operation of the semiconductor device 1 will be described.
In the semiconductor device 1, when a positive potential is applied to the terminals 80 and 83 and a negative potential is applied to the terminals 81 and 84 from the external wiring, a positive potential is applied to the wiring pattern 20 and the wiring pattern 40, and the wiring pattern 22. A negative potential is applied to the wiring pattern 42. An alternating voltage is generated between the wiring pattern 21 and the wiring pattern 41 by the operation of each of the switching elements 25, 27, 45 and 47. In other words, the terminals 80 and 83 and the terminals 81 and 84 are DC voltage input terminals, whereas the wiring patterns 21 and 41 are AC voltage output terminals.

半導体装置１に、これらの正負の電位を印加したときには、第１回路部１００の回路に流れる少なくとも一部の電流Ｉ_１００の向きと、第２回路部２００の回路に流れる少なくとも一部の電流Ｉ_２００の向きとが、互いに逆になる（図２）。すなわち、隣り合う第１回路部１００と第２回路部２００とにおいて、それぞれの回路に流れる電流の向きが互いに逆になる。 When these positive and negative potentials are applied to the semiconductor device 1, the direction of at least part of the current I ₁₀₀ flowing in the circuit of the first circuit unit 100 and at least part of the current I flowing in the circuit of the second circuit unit 200. The directions of ₂₀₀ are opposite to each other (FIG. 2). That is, in the first circuit unit 100 and the second circuit unit 200 that are adjacent to each other, the directions of currents flowing through the respective circuits are opposite to each other.

つまり、端子８０→配線パターン２０→スイッチング素子２５→配線３０→配線パターン２１→スイッチング素子２７→配線３２→配線パターン２２→端子８１という第１経路に流れる電流の方向は、端子８３→配線パターン４０→スイッチング素子４５→配線５０→配線パターン４１→スイッチング素子４７→配線５２→配線パターン４２→端子８４という第２経路に流れる電流の方向と異なる。 That is, the direction of the current flowing through the first path of terminal 80 → wiring pattern 20 → switching element 25 → wiring 30 → wiring pattern 21 → switching element 27 → wiring 32 → wiring pattern 22 → terminal 81 is terminal 83 → wiring pattern 40. → Switching element 45 → Wiring 50 → Wiring pattern 41 → Switching element 47 → Wiring 52 → Wiring pattern 42 → Different from the direction of the current flowing in the second path.

例えば、端子８０に流れる電流の方向は、端子８３に流れる電流の方向とは逆である。配線パターン２０に流れる電流の方向は、配線パターン４０に流れる電流の方向とは逆である。配線３０に流れる電流の方向は、配線５０に流れる電流の方向とは逆である。配線パターン２１に流れる電流の方向は、配線パターン４１に流れる電流の方向とは逆である。配線３２に流れる電流の方向は、配線５２に流れる電流の方向とは逆である。配線パターン２２に流れる電流の方向は、配線パターン４２に流れる電流の方向とは逆である。端子８１に流れる電流の方向は、端子８４に流れる電流の方向とは逆である。 For example, the direction of the current flowing through the terminal 80 is opposite to the direction of the current flowing through the terminal 83. The direction of current flowing through the wiring pattern 20 is opposite to the direction of current flowing through the wiring pattern 40. The direction of current flowing through the wiring 30 is opposite to the direction of current flowing through the wiring 50. The direction of current flowing through the wiring pattern 21 is opposite to the direction of current flowing through the wiring pattern 41. The direction of current flowing through the wiring 32 is opposite to the direction of current flowing through the wiring 52. The direction of current flowing in the wiring pattern 22 is opposite to the direction of current flowing in the wiring pattern 42. The direction of current flowing through the terminal 81 is opposite to the direction of current flowing through the terminal 84.

また、平板導体８５→コンデンサ９０→平板導体８６という経路に流れる電流の方向と、平板導体８７→コンデンサ９１→平板導体８８という経路に流れる電流の方向とは、互いに逆である。 Further, the direction of the current flowing through the path of the flat plate conductor 85 → the capacitor 90 → the flat plate conductor 86 is opposite to the direction of the current flowing through the path of the flat plate conductor 87 → the capacitor 91 → the flat plate conductor 88.

従って、第１回路部１００において発生する磁束の方向と、第２回路部２００において発生する磁束の方向と、は互いに逆になる。これにより、第１回路部１００において発生する磁束と、第２回路部２００において発生する磁束と、が互いに打ち消し合うように作用する。 Therefore, the direction of the magnetic flux generated in the first circuit unit 100 and the direction of the magnetic flux generated in the second circuit unit 200 are opposite to each other. Accordingly, the magnetic flux generated in the first circuit unit 100 and the magnetic flux generated in the second circuit unit 200 act so as to cancel each other.

また、半導体装置１においては、平板導体８５、コンデンサ９０、および平板導体８６を含む構造体は、平板導体８７、コンデンサ９１、および平板導体８８を含む構造体と基体１の上で並設される。これらの構造体のそれぞれにおいて発生する磁束の方向は互いに逆である。従って、これらの構造体で発生する磁束は互いに効率よく打ち消し合うように作用する。 In the semiconductor device 1, the structure including the flat conductor 85, the capacitor 90, and the flat conductor 86 is arranged side by side on the substrate 1 and the structure including the flat conductor 87, the capacitor 91, and the flat conductor 88. . The directions of magnetic flux generated in each of these structures are opposite to each other. Accordingly, the magnetic fluxes generated in these structures act so as to cancel each other efficiently.

これにより、半導体装置１の内部の寄生インダクタンスは低減する。従って、半導体装置１の内部に発生する誘導電圧が低減する。さらに、スイッチング素子、ダイオード等の素子に絶縁破壊耐圧を超える電圧が印加され難くなる。その結果、半導体装置１では素子破壊が起き難くなる。また、半導体装置１においては、第１回路部１００の内部に流れる電流と、第２回路部２００の内部に流れる電流とが互いにつり合っている。 Thereby, the parasitic inductance inside the semiconductor device 1 is reduced. Therefore, the induced voltage generated inside the semiconductor device 1 is reduced. Furthermore, it becomes difficult to apply a voltage exceeding the dielectric breakdown voltage to elements such as switching elements and diodes. As a result, element destruction is less likely to occur in the semiconductor device 1. In the semiconductor device 1, the current flowing inside the first circuit unit 100 and the current flowing inside the second circuit unit 200 are balanced with each other.

また、半導体装置１においては、絶縁基板１０の上に、第１回路部１００と、第２回路部とが設けられる。このため、絶縁基板１０の裏側（回路が設けられていない面側）に電流が流れることはない。 In the semiconductor device 1, the first circuit unit 100 and the second circuit unit are provided on the insulating substrate 10. For this reason, current does not flow to the back side of the insulating substrate 10 (the surface side where no circuit is provided).

このように、半導体装置１では、寄生インダクタンスの低減化がなされ、回路部間に流れる電流が均衡した信頼性の高い半導体装置が実現する。 Thus, in the semiconductor device 1, the parasitic inductance is reduced, and a highly reliable semiconductor device in which the current flowing between the circuit portions is balanced is realized.

（第１実施形態の第１変形例）
図６は、第１実施形態の第１変形例に係る模式図である。
図６（ａ）は、平板導体の平面模式図を表している。図６（ｂ）は、図（ａ）のＣ−Ｃ線に沿った位置での断面模式図を表している。 (First modification of the first embodiment)
FIG. 6 is a schematic diagram according to a first modification of the first embodiment.
FIG. 6A shows a schematic plan view of a flat conductor. FIG. 6B shows a schematic cross-sectional view at a position along the line CC in FIG.

第１実施形態の第１変形例においては、絶縁基板１０の上面に対して垂直な方向に平板導体を見た場合、平板導体８５の一部は、平板導体８８の一部と重なっている。また、絶縁基板１０の上面に対して垂直な方向に平板導体を見た場合、平板導体８６の一部は、平板導体８７の一部と重なっている。すなわち、平板導体８５、コンデンサ９０、および平板導体８６を含む構造体の平面の一部と、平板導体８７、コンデンサ９１、および平板導体８８を含む構造体の平面の一部とが、互いに重なっている。 In the first modification of the first embodiment, when the flat conductor is viewed in a direction perpendicular to the upper surface of the insulating substrate 10, a part of the flat conductor 85 overlaps with a part of the flat conductor 88. Further, when the flat conductor is viewed in a direction perpendicular to the upper surface of the insulating substrate 10, a part of the flat conductor 86 overlaps a part of the flat conductor 87. That is, a part of the plane of the structure including the flat conductor 85, the capacitor 90, and the flat conductor 86 overlaps with a part of the plane of the structure including the flat conductor 87, the capacitor 91, and the flat conductor 88. Yes.

これにより、これらの構造体で発生する磁束がさらに効率よく相殺される。これにより、半導体装置１の内部の寄生インダクタンスがさらに低減する。その結果、より信頼性の高い半導体装置が実現する。 Thereby, the magnetic flux generated in these structures is more efficiently offset. Thereby, the parasitic inductance inside the semiconductor device 1 is further reduced. As a result, a more reliable semiconductor device is realized.

（第１実施形態の第２変形例）
図７は、第１実施形態の第２変形例に係る等価回路図である。 (Second modification of the first embodiment)
FIG. 7 is an equivalent circuit diagram according to a second modification of the first embodiment.

第１回路部１００の個数と、第２回路部の個数と、はそれぞれが１個であるとは限らない。第１実施形態の第２変形例において、半導体装置は、複数の回路ユニット１ｕを含む。１つの回路ユニット１ｕは、絶縁基板１０の上に設けられた１つの第１回路部１００および１つの第２回路部２００を含む。 The number of the first circuit units 100 and the number of the second circuit units are not necessarily one. In the second modification of the first embodiment, the semiconductor device includes a plurality of circuit units 1u. One circuit unit 1 u includes one first circuit unit 100 and one second circuit unit 200 provided on the insulating substrate 10.

複数の回路ユニット１ｕのそれぞれにおいては、第１回路部１００に流れる電流の方向と、第２回路部２００に流れる電流の方向と、が互いに逆になる。第１実施形態の第２変形例では、複数の回路ユニット１ｕは並列に接続される。例えば、外部配線、端子を経由して、複数の回路ユニット１ｕのそれぞれの配線パターン２０および配線パターン４０に正電位を印加し、複数の回路ユニット１ｕのそれぞれの配線パターン２２および配線パターン４２に負電位を印加する。このような並列接続を図ることにより、半導体装置の寄生インダクタンスが低減する。 In each of the plurality of circuit units 1u, the direction of the current flowing through the first circuit unit 100 and the direction of the current flowing through the second circuit unit 200 are opposite to each other. In the second modification of the first embodiment, the plurality of circuit units 1u are connected in parallel. For example, a positive potential is applied to each wiring pattern 20 and wiring pattern 40 of the plurality of circuit units 1u via external wiring and terminals, and negative to each wiring pattern 22 and wiring pattern 42 of the plurality of circuit units 1u. Apply potential. By achieving such parallel connection, the parasitic inductance of the semiconductor device is reduced.

（第２実施形態）
図８は、第２実施形態に係る半導体装置の平面模式図である。
図９は、第２実施形態に係る半導体装置の等価回路図である。
図１０および図１１は、第２実施形態に係る半導体装置の斜視模式図である。
図１２は、第２実施形態に係る半導体装置の断面模式図である。
図１２（ａ）は、図８のＡ−Ａ線に沿った位置での断面模式図を表している。図１２（ｂ）は、図８のＢ−Ｂ線に沿った位置での断面模式図を表している。
図８、図９および図１１においては、図１０に表された平板導体８５〜８８、コンデンサ９０、９１が表されていない。 (Second Embodiment)
FIG. 8 is a schematic plan view of the semiconductor device according to the second embodiment.
FIG. 9 is an equivalent circuit diagram of the semiconductor device according to the second embodiment.
10 and 11 are schematic perspective views of the semiconductor device according to the second embodiment.
FIG. 12 is a schematic cross-sectional view of a semiconductor device according to the second embodiment.
FIG. 12A shows a schematic cross-sectional view at a position along the line AA in FIG. FIG. 12B shows a schematic cross-sectional view at a position along the line BB in FIG.
8, 9 and 11, the flat conductors 85 to 88 and the capacitors 90 and 91 shown in FIG. 10 are not shown.

第２実施形態に係る半導体装置２は、一例としてインバータ回路を含む。半導体装置２は、絶縁基板１０の上に設けられた第１回路部１００と、絶縁基板１０の上に設けられた第２回路部２００と、を有する。第１回路部１００の一部は、第２回路部２００の一部と交差している。絶縁基板１０は、基体１１の上に設けられている。絶縁基板１０の平面形状は、矩形状である。 The semiconductor device 2 according to the second embodiment includes an inverter circuit as an example. The semiconductor device 2 includes a first circuit unit 100 provided on the insulating substrate 10 and a second circuit unit 200 provided on the insulating substrate 10. A part of the first circuit unit 100 intersects a part of the second circuit unit 200. The insulating substrate 10 is provided on the base 11. The planar shape of the insulating substrate 10 is rectangular.

第１回路部１００は、配線パターン２０と、配線パターン２１、配線パターン２２と、配線パターン２０の上に設けられたスイッチング素子２５と、配線パターン２０の上に設けられたダイオード２６と、配線パターン２１の上に設けられたスイッチング素子２７と、配線パターン２１の上に設けられたダイオード２８と、を有する。 The first circuit unit 100 includes a wiring pattern 20, a wiring pattern 21, a wiring pattern 22, a switching element 25 provided on the wiring pattern 20, a diode 26 provided on the wiring pattern 20, and a wiring pattern. A switching element 27 provided on the wiring pattern 21, and a diode 28 provided on the wiring pattern 21.

配線パターン２１は、配線パターン４１の隣に配置されている。配線パターン２２は、配線パターン２１の隣に配置されている。配線パターン２０、配線パターン２１および配線パターン２２は、互いに離間して設けられている。 The wiring pattern 21 is arranged next to the wiring pattern 41. The wiring pattern 22 is arranged next to the wiring pattern 21. The wiring pattern 20, the wiring pattern 21, and the wiring pattern 22 are provided apart from each other.

図９、図１２（ａ）および（ｂ）に表したように、スイッチング素子２５のドレイン電極２５ｄは、配線パターン２０に接続される。ダイオード２６のカソード電極２６ｃは、配線パターン２０に接続される。スイッチング素子２７のドレイン電極２７ｄは、配線パターン２１に接続される。ダイオード２８のカソード電極２８ｃは、配線パターン２１に接続される。 As shown in FIGS. 9, 12 (a) and 12 (b), the drain electrode 25 d of the switching element 25 is connected to the wiring pattern 20. The cathode electrode 26 c of the diode 26 is connected to the wiring pattern 20. The drain electrode 27 d of the switching element 27 is connected to the wiring pattern 21. The cathode electrode 28 c of the diode 28 is connected to the wiring pattern 21.

半導体装置２において、スイッチング素子２５のソース電極２５ｓは、配線３０を介して配線パターン７８と電気的に接続される。配線パターン７８は、配線９２を介して配線パターン２１と電気的に接続される。配線３０、配線パターン７８、および配線９２を１つの配線とみなすと、スイッチング素子２５のソース電極２５ｓは、配線を介して配線パターン２１と電気的に接続される。 In the semiconductor device 2, the source electrode 25 s of the switching element 25 is electrically connected to the wiring pattern 78 via the wiring 30. The wiring pattern 78 is electrically connected to the wiring pattern 21 via the wiring 92. When the wiring 30, the wiring pattern 78, and the wiring 92 are regarded as one wiring, the source electrode 25s of the switching element 25 is electrically connected to the wiring pattern 21 through the wiring.

ダイオード２６のアノード電極２６ａは、配線３１を介して配線パターン７８と電気的に接続されている。配線３１、配線パターン７８、および配線９２を１つの配線とみなすと、ダイオード２６のアノード電極２６ａは、配線を介して配線パターン２１と電気的に接続される。 The anode electrode 26 a of the diode 26 is electrically connected to the wiring pattern 78 via the wiring 31. When the wiring 31, the wiring pattern 78, and the wiring 92 are regarded as one wiring, the anode electrode 26a of the diode 26 is electrically connected to the wiring pattern 21 through the wiring.

スイッチング素子２７のソース電極２７ｓは、配線３２を介して配線パターン２２と電気的に接続される。ダイオード２８のアノード電極２８ａは、配線３３を介して配線パターン２２と電気的に接続される。 The source electrode 27 s of the switching element 27 is electrically connected to the wiring pattern 22 through the wiring 32. The anode electrode 28 a of the diode 28 is electrically connected to the wiring pattern 22 through the wiring 33.

第２回路部２００は、配線パターン４０と、配線パターン４１と、配線パターン４２と、配線パターン４０の上に設けられたスイッチング素子４５と、配線パターン４０の上に設けられたダイオード４６と、配線パターン４１の上に設けられたスイッチング素子４７と、配線パターン４１の上に設けられたダイオード４８と、を有する。 The second circuit unit 200 includes a wiring pattern 40, a wiring pattern 41, a wiring pattern 42, a switching element 45 provided on the wiring pattern 40, a diode 46 provided on the wiring pattern 40, a wiring A switching element 47 provided on the pattern 41 and a diode 48 provided on the wiring pattern 41 are included.

図９、図１２（ａ）および（ｂ）に表したように、スイッチング素子４５のドレイン電極４５ｄは、配線パターン４０に接続される。ダイオード４６のカソード電極４６ｃは、配線パターン４０に接続される。スイッチング素子４７のドレイン電極４７ｄは、配線パターン４１に接続される。ダイオード４８のカソード電極４８ｃは、配線パターン４１に接続される。 As shown in FIGS. 9, 12 (a) and 12 (b), the drain electrode 45 d of the switching element 45 is connected to the wiring pattern 40. The cathode electrode 46 c of the diode 46 is connected to the wiring pattern 40. The drain electrode 47 d of the switching element 47 is connected to the wiring pattern 41. The cathode electrode 48 c of the diode 48 is connected to the wiring pattern 41.

半導体装置２において、スイッチング素子４５のソース電極２５ｓは、配線５０を介して配線パターン７９と電気的に接続される。配線パターン７９は、配線９３を介して配線パターン４１と電気的に接続される。配線５０、配線パターン７９、および配線９３を１つの配線とみなすと、スイッチング素子４５のソース電極２５ｓは、配線を介して配線パターン４１と電気的に接続される。 In the semiconductor device 2, the source electrode 25 s of the switching element 45 is electrically connected to the wiring pattern 79 through the wiring 50. The wiring pattern 79 is electrically connected to the wiring pattern 41 via the wiring 93. When the wiring 50, the wiring pattern 79, and the wiring 93 are regarded as one wiring, the source electrode 25s of the switching element 45 is electrically connected to the wiring pattern 41 through the wiring.

ダイオード４６のアノード電極４６ａは、配線５１を介して配線パターン７９と電気的に接続されている。配線５２、配線パターン７９、および配線９３を１つの配線とみなすと、ダイオード４６のアノード電極４６ａは、配線を介して配線パターン４１と電気的に接続される。 The anode electrode 46 a of the diode 46 is electrically connected to the wiring pattern 79 through the wiring 51. When the wiring 52, the wiring pattern 79, and the wiring 93 are regarded as one wiring, the anode electrode 46a of the diode 46 is electrically connected to the wiring pattern 41 through the wiring.

スイッチング素子４７のソース電極４７ｓは、配線５２を介して配線パターン４２と電気的に接続されている。ダイオード４８のアノード電極４８ａは、配線５３を介して配線パターン４２と電気的に接続される。 The source electrode 47 s of the switching element 47 is electrically connected to the wiring pattern 42 via the wiring 52. The anode electrode 48 a of the diode 48 is electrically connected to the wiring pattern 42 via the wiring 53.

配線パターン６０、６２、６４、６６、７０、７２、７４および７６は、絶縁基板１０の上に設けられる。 The wiring patterns 60, 62, 64, 66, 70, 72, 74 and 76 are provided on the insulating substrate 10.

スイッチング素子４７のソース電極４７ｓは、ソース配線７５を介して配線パターン７４と電気的に接続される。スイッチング素子４７のゲート電極４７ｇは、ゲート配線７７を介して配線パターン７６電気的に接続される。 The source electrode 47 s of the switching element 47 is electrically connected to the wiring pattern 74 via the source wiring 75. The gate electrode 47 g of the switching element 47 is electrically connected to the wiring pattern 76 via the gate wiring 77.

半導体装置１において、スイッチング素子２５は、基板Ｓに沿った第１方向にスイッチング素子４５と並ぶ。スイッチング素子２５は、基板Ｓに沿い第１方向と交差する第２方向にスイッチング素子４７と並ぶ。スイッチング素子２７は、第１方向にスイッチング素子４７と並ぶ。スイッチング素子２７は、第２方向にスイッチング素子４５と並ぶ。 In the semiconductor device 1, the switching element 25 is aligned with the switching element 45 in the first direction along the substrate S. The switching element 25 is aligned with the switching element 47 in the second direction that intersects the first direction along the substrate S. The switching element 27 is aligned with the switching element 47 in the first direction. The switching element 27 is aligned with the switching element 45 in the second direction.

半導体装置２において、スイッチング素子２５とスイッチング素子４５との間隔は、スイッチング素子２７とスイッチング素子４７との間隔とほぼ等しい。また、スイッチング素子２５とスイッチング素子４７との間隔は、スイッチング素子２７とスイッチング素子４５との間隔とほぼ等しい。 In the semiconductor device 2, the distance between the switching element 25 and the switching element 45 is substantially equal to the distance between the switching element 27 and the switching element 47. The distance between the switching element 25 and the switching element 47 is substantially equal to the distance between the switching element 27 and the switching element 45.

半導体装置２において、スイッチング素子２５の中心とスイッチング素子２７の中心とを結ぶ線は、スイッチング素子４５の中心とスイッチング素子４７の中心とを結ぶ線と絶縁基板１０の上で交差する。 In the semiconductor device 2, the line connecting the center of the switching element 25 and the center of the switching element 27 intersects the line connecting the center of the switching element 45 and the center of the switching element 47 on the insulating substrate 10.

また、第１回路部１００は、配線パターン２０に接続された端子８０と、配線パターン２２に接続された端子８１と、を有する。第１回路部１００は、端子８０に接続された平板導体８５と、端子８１に接続された平板導体８６と、を有する。平板導体８５は、平板導体８６と電気的に絶縁される。端子８０は、絶縁基板１０の辺１０ａの側に配置され、端子８１は、絶縁基板１０の辺１０ｂの側に配置されている。 The first circuit unit 100 includes a terminal 80 connected to the wiring pattern 20 and a terminal 81 connected to the wiring pattern 22. The first circuit unit 100 includes a flat conductor 85 connected to the terminal 80 and a flat conductor 86 connected to the terminal 81. The flat conductor 85 is electrically insulated from the flat conductor 86. The terminal 80 is disposed on the side 10 a side of the insulating substrate 10, and the terminal 81 is disposed on the side 10 b side of the insulating substrate 10.

第２回路部２００は、配線パターン４０に接続された端子８３と、配線パターン４２に接続された端子８４と、を有する。第２回路部２００は、端子８３に接続された平板導体８７と、端子８４に接続された平板導体８８と、を有する。平板導体８７は、平板導体８８と電気的に絶縁される。端子８３は、絶縁基板１０の辺１０ｂの側に配置され、端子８４は、絶縁基板１０の辺１０ａの側に配置されている。 The second circuit unit 200 includes a terminal 83 connected to the wiring pattern 40 and a terminal 84 connected to the wiring pattern 42. The second circuit unit 200 includes a flat conductor 87 connected to the terminal 83 and a flat conductor 88 connected to the terminal 84. The flat conductor 87 is electrically insulated from the flat conductor 88. The terminal 83 is disposed on the side 10 b side of the insulating substrate 10, and the terminal 84 is disposed on the side 10 a side of the insulating substrate 10.

図１３は、第２実施形態に係る模式図である。
図１３（ａ）は、平板導体の平面模式図を表している。図１３（ｂ）は、図１３（ａ）のＣ−Ｃ線に沿った位置での断面模式図を表している。 FIG. 13 is a schematic diagram according to the second embodiment.
FIG. 13A shows a schematic plan view of a flat conductor. FIG. 13B illustrates a schematic cross-sectional view at a position along the line CC in FIG.

第２実施形態において、貫通孔８５付近の平板導体８５の一部は、貫通孔８８ｈ付近の平板導体８８の一部と基体１１の上で並設される。それ以外において、平板導体８５の一部は、平板導体８８の一部と重なっている。また、貫通孔８６ｈ付近の平板導体８６の一部は、貫通孔８７ｈ付近の平板導体８７の一部と基体１１の上で並設される。それ以外において、平板導体８６の一部は、平板導体８７の一部と重なっている。また、平板導体８５は、コンデンサ９０を介して平板導体８６と接続される。平板導体８７は、コンデンサ９１を介して平板導体８８と接続される。 In the second embodiment, a part of the flat conductor 85 near the through hole 85 is juxtaposed on the base 11 with a part of the flat conductor 88 near the through hole 88h. Other than that, a part of the flat conductor 85 overlaps with a part of the flat conductor 88. Further, a part of the flat conductor 86 in the vicinity of the through hole 86 h is juxtaposed on the base 11 with a part of the flat conductor 87 in the vicinity of the through hole 87 h. Otherwise, a part of the flat conductor 86 overlaps a part of the flat conductor 87. The flat conductor 85 is connected to the flat conductor 86 via the capacitor 90. The flat conductor 87 is connected to the flat conductor 88 via the capacitor 91.

すなわち、平板導体８５、コンデンサ９０、および平板導体８６を含む構造体の一部は、平板導体８７、コンデンサ９１、および平板導体８８を含む構造体の一部と交差する。 That is, a part of the structure including the flat conductor 85, the capacitor 90, and the flat conductor 86 intersects with a part of the structure including the flat conductor 87, the capacitor 91, and the flat conductor 88.

半導体装置２において、第１回路部１００は、第２回路部２００と交差する。また、半導体装置２において、配線パターン２０および配線パターン４０には、例えば正電位が印加される。配線パターン２２および配線パターン４２には、例えば負電位が印加される。 In the semiconductor device 2, the first circuit unit 100 intersects the second circuit unit 200. In the semiconductor device 2, for example, a positive potential is applied to the wiring pattern 20 and the wiring pattern 40. For example, a negative potential is applied to the wiring pattern 22 and the wiring pattern 42.

次に、半導体装置２の動作について説明する。
例えば、半導体装置２では、外部配線から、端子８０、８３に正電位が印加され、端子８１、８４に負電位が印加されると、配線パターン２０および配線パターン４０に正電位が印加され、配線パターン２２および配線パターン４２に負電位が印加される。そして、スイッチング素子２５、２７、４５および４７のそれぞれの動作によって、配線パターン２１と配線パターン４１との間に交流電圧が発生する。 Next, the operation of the semiconductor device 2 will be described.
For example, in the semiconductor device 2, when a positive potential is applied from the external wiring to the terminals 80 and 83 and a negative potential is applied to the terminals 81 and 84, a positive potential is applied to the wiring pattern 20 and the wiring pattern 40. A negative potential is applied to the pattern 22 and the wiring pattern 42. An alternating voltage is generated between the wiring pattern 21 and the wiring pattern 41 by the operation of each of the switching elements 25, 27, 45 and 47.

半導体装置２に、これらの正負の電位を印加したときには、第１回路部１００の回路に流れる少なくとも一部の電流Ｉ_１００の向きと、第２回路部２００の回路に流れる少なくとも一部の電流Ｉ_２００の向きとが、互いに逆になる（図９）。すなわち、互いに交差する第１回路部１００と第２回路部２００とにおいて、それぞれの回路に流れる電流の向きが互いに逆になる。 When these positive and negative potentials are applied to the semiconductor device 2, the direction of at least part of the current I ₁₀₀ flowing through the circuit of the first circuit unit 100 and at least part of the current I flowing through the circuit of the second circuit unit 200. The directions of ₂₀₀ are opposite to each other (FIG. 9). That is, in the first circuit unit 100 and the second circuit unit 200 that intersect each other, the directions of currents flowing through the respective circuits are opposite to each other.

つまり、端子８０→配線パターン２０→スイッチング素子２５→配線３０→配線パターン７８→配線９２→配線パターン２１→スイッチング素子２７→配線３２→配線パターン２２→端子８１という経路に流れる電流の方向は、端子８３→配線パターン４０→スイッチング素子４５→配線５０→配線パターン７９→配線９３→配線パターン４１→スイッチング素子４７→配線５２→配線パターン４２→端子８４という経路に流れる電流の方向と異なる。 That is, the direction of the current flowing through the path of terminal 80 → wiring pattern 20 → switching element 25 → wiring 30 → wiring pattern 78 → wiring 92 → wiring pattern 21 → switching element 27 → wiring 32 → wiring pattern 22 → terminal 81 is 83 → wiring pattern 40 → switching element 45 → wiring 50 → wiring pattern 79 → wiring 93 → wiring pattern 41 → switching element 47 → wiring 52 → wiring pattern 42 → terminal 84 is different from the direction of current flowing through the path.

例えば、端子８０に流れる電流の方向は、端子８３に流れる電流の方向とは逆である。配線パターン２０に流れる電流の方向は、配線パターン４０に流れる電流の方向とは逆である。配線パターン２２に流れる電流の方向は、配線パターン４２に流れる電流の方向とは逆である。端子８１に流れる電流の方向は、端子８４に流れる電流の方向とは逆である。 For example, the direction of the current flowing through the terminal 80 is opposite to the direction of the current flowing through the terminal 83. The direction of current flowing through the wiring pattern 20 is opposite to the direction of current flowing through the wiring pattern 40. The direction of current flowing in the wiring pattern 22 is opposite to the direction of current flowing in the wiring pattern 42. The direction of current flowing through the terminal 81 is opposite to the direction of current flowing through the terminal 84.

また、半導体装置２においては、平板導体８５、コンデンサ９０、および平板導体８６を含む構造体の一部は、平板導体８７、コンデンサ９１、および平板導体８８を含む構造体の一部と重なる。これらの構造体のそれぞれにおいて発生する磁束の方向は互いに逆である。従って、これらの構造体で発生する磁束は互いに効率よく打ち消し合うように作用する。 In the semiconductor device 2, a part of the structure including the flat conductor 85, the capacitor 90, and the flat conductor 86 overlaps with a part of the structure including the flat conductor 87, the capacitor 91, and the flat conductor 88. The directions of magnetic flux generated in each of these structures are opposite to each other. Accordingly, the magnetic fluxes generated in these structures act so as to cancel each other efficiently.

これにより、半導体装置２の内部の寄生インダクタンスは低減する。従って、半導体装置２の内部に発生する誘導電圧が低減する。さらに、スイッチング素子、ダイオード等の素子に絶縁破壊耐圧を超える電圧が印加され難くなる。その結果、半導体装置２では素子破壊が起き難くなる。また、半導体装置２においては、第１回路部１００の内部に流れる電流と、第２回路部２００の内部に流れる電流とが互いにつり合っている。 Thereby, the parasitic inductance inside the semiconductor device 2 is reduced. Therefore, the induced voltage generated inside the semiconductor device 2 is reduced. Furthermore, it becomes difficult to apply a voltage exceeding the dielectric breakdown voltage to elements such as switching elements and diodes. As a result, element destruction is less likely to occur in the semiconductor device 2. In the semiconductor device 2, the current flowing inside the first circuit unit 100 and the current flowing inside the second circuit unit 200 are balanced with each other.

また、半導体装置２においては、絶縁基板１０の上に、第１回路部１００と、第２回路部とが設けられる。このため、絶縁基板１０の裏側に電流が流れることはない。 In the semiconductor device 2, the first circuit unit 100 and the second circuit unit are provided on the insulating substrate 10. For this reason, no current flows through the back side of the insulating substrate 10.

このように、半導体装置２では、寄生インダクタンスの低減化がなされ、回路部間に流れる電流が均衡した信頼性の高い半導体装置が実現する。 Thus, in the semiconductor device 2, the parasitic inductance is reduced, and a highly reliable semiconductor device in which the current flowing between the circuit portions is balanced is realized.

（第２実施形態の変形例）
図１４は、第２実施形態の変形例に係る等価回路図である。 (Modification of the second embodiment)
FIG. 14 is an equivalent circuit diagram according to a modification of the second embodiment.

第１回路部１００の個数と、第２回路部の個数と、はそれぞれが１個であるとは限らない。第２実施形態の変形例において、半導体装置は、複数の回路ユニット２ｕを含む。１つの回路ユニット２ｕは、絶縁基板１０の上に設けられた１つの第１回路部１００および１つの第２回路部２００を含む。 The number of the first circuit units 100 and the number of the second circuit units are not necessarily one. In the modification of the second embodiment, the semiconductor device includes a plurality of circuit units 2u. One circuit unit 2 u includes one first circuit unit 100 and one second circuit unit 200 provided on the insulating substrate 10.

複数の回路ユニット２ｕのそれぞれにおいては、第１回路部１００に流れる電流の方向と、第２回路部２００に流れる電流の方向と、が互いに逆になる。この変形例では、複数の回路ユニット２ｕは並列に接続される。例えば、外部配線、端子を経由して、複数の回路ユニット２ｕのそれぞれの配線パターン２０および配線パターン４０に正電位を印加し、複数の回路ユニット２ｕのそれぞれの配線パターン２２および配線パターン４２に負電位を印加する。このような並列接続を図ることにより、半導体装置の寄生インダクタンスが低減する。 In each of the plurality of circuit units 2u, the direction of the current flowing through the first circuit unit 100 and the direction of the current flowing through the second circuit unit 200 are opposite to each other. In this modification, the plurality of circuit units 2u are connected in parallel. For example, a positive potential is applied to each of the wiring patterns 20 and 40 of the plurality of circuit units 2u via external wiring and terminals, and negative to each of the wiring patterns 22 and 42 of the plurality of circuit units 2u. Apply potential. By achieving such parallel connection, the parasitic inductance of the semiconductor device is reduced.

以上説明したように、実施形態に係る半導体装置によれば、高い信頼性を得ることができる。 As described above, according to the semiconductor device of the embodiment, high reliability can be obtained.

以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。 The embodiment has been described above with reference to specific examples. However, the embodiments are not limited to these specific examples. In other words, those specific examples that have been appropriately modified by those skilled in the art are also included in the scope of the embodiments as long as they include the features of the embodiments. Each element included in each of the specific examples described above and their arrangement, material, condition, shape, size, and the like are not limited to those illustrated, and can be appropriately changed.

また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。 In addition, each element included in each of the above-described embodiments can be combined as long as technically possible, and combinations thereof are also included in the scope of the embodiment as long as they include the features of the embodiment. In addition, in the category of the idea of the embodiment, those skilled in the art can conceive various changes and modifications, and it is understood that these changes and modifications also belong to the scope of the embodiment. .

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 Although several embodiments of the present invention have been described, these embodiments are presented by way of example and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.

１，２…半導体装置、１ｕ，２ｕ…回路ユニット、１０…絶縁基板、１１…基体、２０，２１，２２…配線パターン、２５，２７，４５，４７…スイッチング素子、２５ｄ，２７ｄ，４５ｄ，４７ｄ…ドレイン電極、２５ｇ，２７ｇ，４５ｇ，４７ｇ…ゲート電極、２５ｓ，２７ｓ，４５ｓ，４７ｓ，６１…ソース配線、２６，２８，４６，４８…ダイオード、２６ａ，２８ａ，４６ａ，４８ａ…アノード電極、２６ｃ，２８ｃ，４６ｃ，４８ｃ…カソード電極、３０，３１，３２，３３，５０，５１，５２，５３…配線、４０，４１，４２，６０，６２，６４，６６，７０，７２，７４，７６，７８，７９…配線パターン、６３，６７，７３，７７…ゲート配線、６５，７１，７５…ソース配線、８０，８１，８３，８４…端子、８０ｈ，８１ｈ，８３ｈ，８４ｈ…貫通孔、８５，８６，８７，８８…平板導体、９０，９１…コンデンサ、９２，９３…配線、１００，２００…回路部、１０１…第１絶縁基板、１０２…第２絶縁基板 DESCRIPTION OF SYMBOLS 1,2 ... Semiconductor device, 1u, 2u ... Circuit unit, 10 ... Insulating substrate, 11 ... Base | substrate, 20, 21, 22 ... Wiring pattern, 25, 27, 45, 47 ... Switching element, 25d, 27d, 45d, 47d ... Drain electrode, 25g, 27g, 45g, 47g ... Gate electrode, 25s, 27s, 45s, 47s, 61 ... Source wiring, 26, 28, 46, 48 ... Diode, 26a, 28a, 46a, 48a ... Anode electrode, 26c , 28c, 46c, 48c ... cathode electrode, 30, 31, 32, 33, 50, 51, 52, 53 ... wiring, 40, 41, 42, 60, 62, 64, 66, 70, 72, 74, 76, 78, 79 ... wiring pattern, 63, 67, 73, 77 ... gate wiring, 65, 71, 75 ... source wiring, 80, 81, 83, 84 ... terminals, 80h, 1h, 83h, 84h ... through hole, 85, 86, 87, 88 ... flat conductor, 90, 91 ... capacitor, 92, 93 ... wiring, 100, 200 ... circuit part, 101 ... first insulating substrate, 102 ... second Insulating substrate

Claims

A substrate,
A first switching element having a first electrode and a second electrode; a third electrode connected to the second electrode; and a second switching element having a fourth electrode connected to the second electrode; A first circuit portion provided on the substrate;
A third switching element having a fifth electrode and a sixth electrode; a seventh switching element connected to the sixth electrode; and a fourth switching element having an eighth electrode connected to the sixth electrode; A second circuit portion provided on the substrate;
A first capacitor having one end electrically connected to the first electrode and the other end electrically connected to the fourth electrode;
A second capacitor having one end electrically connected to the fifth electrode and the other end electrically connected to the eighth electrode;
With
The first switching element is juxtaposed with one of the second switching element and the third switching element in a first direction along the substrate, and intersects the first direction along the substrate. Arranged in parallel with the fourth switching element in the second direction;
The other of the second switching element and the third switching element is juxtaposed with the fourth switching element in the first direction, and the second switching element and the third switching in the second direction. It is juxtaposed with either one of the elements,
A semiconductor device in which a potential of the first electrode and the fifth electrode is higher than a potential of the fourth electrode and the eighth electrode.

The first switching element is juxtaposed with the second switching element in the first direction, is juxtaposed with the fourth switching element in the second direction, and the third switching element is in the first direction. In parallel with the fourth switching element, and in parallel with the second switching element in the second direction,
The line connecting the center of the first switching element and the center of the third switching element intersects the line connecting the center of the second switching element and the center of the fourth switching element on the substrate. 1. The semiconductor device according to 1.

The first switching element is juxtaposed with the third switching element in the first direction, is juxtaposed with the fourth switching element in the second direction, and the second switching element is in the first direction. In parallel with the fourth switching element, and in parallel with the third switching element in the second direction,
The line connecting the center of the first switching element and the center of the second switching element intersects the line connecting the center of the third switching element and the center of the fourth switching element on the substrate. 1. The semiconductor device according to 1.

The semiconductor device according to claim 3, wherein the first circuit portion intersects the second circuit portion on the substrate.

A substrate,
A first switching element having a first electrode and a second electrode; a third electrode connected to the second electrode; and a second switching element having a fourth electrode connected to the second electrode; A first circuit portion provided on the substrate;
A third switching element having a fifth electrode and a sixth electrode; a seventh switching element connected to the sixth electrode; and a fourth switching element having an eighth electrode connected to the sixth electrode; A second circuit portion provided on the substrate;
With
The first switching element is juxtaposed with one of the second switching element and the third switching element in a first direction along the substrate, and intersects the first direction along the substrate. Arranged in parallel with the fourth switching element in the second direction;
The other of the second switching element and the third switching element is juxtaposed with the fourth switching element in the first direction, and the second switching element and the third switching in the second direction. It is juxtaposed with either one of the elements,
The potential of the first electrode and the fifth electrode is higher than the potential of the fourth electrode and the eighth electrode,
The first switching element is juxtaposed with the third switching element in the first direction, is juxtaposed with the fourth switching element in the second direction, and the second switching element is in the first direction. In parallel with the fourth switching element, and in parallel with the third switching element in the second direction,
The line connecting the center of the first switching element and the center of the second switching element intersects the line connecting the center of the third switching element and the center of the fourth switching element on the substrate,
The first circuit unit is a semiconductor device that intersects the second circuit unit on the substrate.

The first circuit unit includes:
A first diode having a first cathode electrode connected to the first electrode and a first anode electrode connected to the second electrode;
A second diode having a second cathode electrode connected to the third electrode and a second anode electrode connected to the fourth electrode;
Further including
The second circuit unit includes:
A third diode having a third cathode electrode connected to the fifth electrode and a third anode electrode connected to the sixth electrode;
A fourth diode having a fourth cathode electrode connected to the seventh electrode and a fourth anode electrode connected to the eighth electrode;
The semiconductor device according to claim 1, further comprising:

The first circuit unit includes:
A first conductor connected to each of the first electrode and the first cathode electrode;
A second conductor provided apart from the first conductor and connected to the third electrode and the second cathode electrode;
A third conductor spaced apart from the second conductor;
A first wiring that electrically connects the second electrode and the second conductor;
A second wiring that electrically connects the first anode electrode and the second conductor;
A third wiring that electrically connects the fourth electrode and the third conductor;
A fourth wiring that electrically connects the second anode electrode and the third conductor;
Further including
The second circuit unit includes:
A fourth conductor connected to each of the fifth electrode and the third cathode electrode;
A fifth conductor provided apart from the fourth conductor and connected to the seventh electrode and the fourth cathode electrode;
A sixth conductor spaced apart from the fifth conductor;
A fifth wiring for electrically connecting the sixth electrode and the fifth conductor;
A sixth wiring that electrically connects the third anode electrode and the fifth conductor;
A seventh wiring electrically connecting the eighth electrode and the sixth conductor;
An eighth wiring that electrically connects the fourth anode electrode and the sixth conductor;
The semiconductor device according to claim 6, further comprising:

The first circuit unit includes:
A first terminal connected to the first conductor;
A second terminal connected to the third conductor;
A first flat conductor connected to the first terminal;
A second flat plate conductor connected to the second terminal;
Further including
The second circuit unit includes:
A third terminal connected to the fourth conductor;
A fourth terminal connected to the sixth conductor;
A third flat plate conductor connected to the third terminal;
A fourth flat plate conductor connected to the fourth terminal;
Further including
The first flat plate conductor is juxtaposed with the fourth flat plate conductor,
The semiconductor device according to claim 7, wherein the second flat plate conductor is juxtaposed with the third flat plate conductor.

A portion of the first flat conductor overlaps a portion of the fourth flat conductor on the substrate;
The semiconductor device according to claim 8, wherein a part of the second flat plate conductor overlaps a part of the third flat plate conductor on the substrate.

The first circuit unit includes:
A first flat conductor electrically connected to the first electrode;
A second flat conductor electrically connected to the fourth electrode;
Further including
The second circuit unit includes:
A third flat plate conductor electrically connected to the fifth electrode;
A fourth plate conductor electrically connected to the eighth electrode;
Further including
The first flat plate conductor is connected to the second flat plate conductor via the first capacitor,
The semiconductor device according to claim 1, wherein the third flat plate conductor is connected to the fourth flat plate conductor via the second capacitor.

11. The direction of at least part of the current flowing in the circuit of the first circuit unit is opposite to the direction of at least part of the current flowing in the circuit of the second circuit unit. 11. Semiconductor device.

An interval between the first switching element and the second switching element is equal to an interval between the third switching element and the fourth switching element,
The semiconductor device according to claim 1, wherein an interval between the first switching element and the fourth switching element is equal to an interval between the second switching element and the third switching element.

A plurality of the circuit units are provided with a set of one first circuit portion and one second circuit portion as a circuit unit,
13. The semiconductor according to claim 1, wherein in each of the plurality of circuit units, a direction of a current flowing through the first circuit unit is opposite to a direction of a current flowing through the second circuit unit. apparatus.