[go: up one dir, main page]

JP5752741B2 - 多層基板および半導体パッケージ - Google Patents

多層基板および半導体パッケージ Download PDF

Info

Publication number
JP5752741B2
JP5752741B2 JP2013103819A JP2013103819A JP5752741B2 JP 5752741 B2 JP5752741 B2 JP 5752741B2 JP 2013103819 A JP2013103819 A JP 2013103819A JP 2013103819 A JP2013103819 A JP 2013103819A JP 5752741 B2 JP5752741 B2 JP 5752741B2
Authority
JP
Japan
Prior art keywords
heat
conductive member
multilayer substrate
anisotropic conductive
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013103819A
Other languages
English (en)
Other versions
JP2014082447A (ja
Inventor
広祐 山下
広祐 山下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujifilm Corp
Original Assignee
Fujifilm Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujifilm Corp filed Critical Fujifilm Corp
Priority to JP2013103819A priority Critical patent/JP5752741B2/ja
Priority to US14/030,148 priority patent/US20140085829A1/en
Priority to CN201310450973.0A priority patent/CN103687275B/zh
Priority to TW102134418A priority patent/TWI583281B/zh
Priority to KR1020130114765A priority patent/KR101705671B1/ko
Publication of JP2014082447A publication Critical patent/JP2014082447A/ja
Application granted granted Critical
Publication of JP5752741B2 publication Critical patent/JP5752741B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0201—Thermal arrangements, e.g. for cooling, heating or preventing overheating
    • H05K1/0203—Cooling of mounted components
    • H05K1/0204—Cooling of mounted components using means for thermal conduction connection in the thickness direction of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/142—Metallic substrates having insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3733—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon having a heterogeneous or anisotropic structure, e.g. powder or fibres in a matrix, wire mesh, porous structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Cooling Or The Like Of Electrical Apparatus (AREA)
  • Insulated Metal Substrates For Printed Circuits (AREA)

Description

本発明は、異方導電性部材を備える多層基板およびこれを用いた半導体パッケージに関する。
半導体実装のトレンドとして三次元の実装技術がある。この技術を用いると、旧世代の配線ルールを用いて作成した半導体素子であっても最新のものと同等の性能を発揮でき、異なる種類の半導体素子間のデータ転送を高速化できる。
このような三次元実装の適用例として、特許文献１の［図６］には、ＩＣチップ（半導体素子）と異方導電膜（異方導電性部材）とを交互に重ねた構成が開示されている。
特開２００９−１６４０９５号公報
異方導電性部材を構成する絶縁性基材の熱伝導率は低く、特に、三次元実装のように、異方導電性部材の両面に半導体素子を設けた半導体パッケージにおいては、半導体素子から発生した熱がこもりやすい。
本発明は、以上の点を鑑みてなされたものであり、異方導電性部材を用いて作製された半導体パッケージの放熱性を良好にすることを目的とする。
本発明者らは、半導体パッケージに用いる異方導電性部材として、特定の多層基板を用いることにより、放熱性を良好にできることを見出し、本発明を完成させた。
すなわち、本発明は、以下の（１）〜（７）を提供する。
（１）アルミニウム基板の陽極酸化皮膜であって厚み方向に貫通孔が設けられた絶縁性基材と、貫通孔に充填された導電性材料からなり互いに絶縁された状態で絶縁性基材を厚み方向に貫通する複数の導通路と、を有する異方導電性部材と、異方導電性部材の少なくとも一面に設けられた熱伝導部を有する熱伝導層と、絶縁性基材中から突出した導電性材料からなる放熱部と、を備える多層基板。
（２）前記熱伝導層は、前記熱伝導部と、導電性材料からなる配線部と、前記熱伝導部と前記配線部とを絶縁する絶縁部とを有する、（１）に記載の多層基板。
（３）前記絶縁部が樹脂である、（２）に記載の多層基板。
（４）前記陽極酸化皮膜中から突出した前記放熱部の高さが３５μｍ以上である、（１）〜（３）のいずれかに記載の多層基板。
（５）前記熱伝導部が、前記陽極酸化皮膜中に埋設されている、（１）〜（４）のいずれかに記載の多層基板。
（６）２枚以上の異方導電性部材の間に熱伝導層を有する、（１）〜（５）のいずれかに記載の多層基板。
（７）（１）〜（６）のいずれかに記載の多層基板と、多層基板の少なくとも一面に設けられた半導体素子とを備える、半導体パッケージ。
本発明によれば、異方導電性部材を用いて作製された半導体パッケージの放熱性を良好にすることができる。
第１の実施形態の多層基板を示す模式図であり、（ａ）は平面図であり、（ｂ）は底面図であり、（ｃ）は（ａ）のＡ−Ａ′線断面図および（ｂ）のＡ−Ａ′線断面図である。 第１の実施形態の多層基板を用いた半導体パッケージを模式的に示す断面図である。 第２の実施形態の半導体パッケージを示す模式図であり、（ａ）は半導体素子を省略した平面図であり、（ｂ）は（ａ）のＢ−Ｂ′線断面図である。 第３の実施形態の半導体パッケージの模式図である。 第４の実施形態の半導体パッケージを模式的に示す断面図である。 第５の実施形態の半導体パッケージを模式的に示す断面図である。 第６の実施形態の半導体パッケージを模式的に示す断面図である。 （ａ）〜（ｄ）は、第１〜２および第４〜６の実施形態における異方導電性部材の製造方法を模式的に示す断面図である。 （ａ）〜（ｆ）は、第３の実施形態における異方導電性部材の製造方法（その１）を模式的に示す断面図である。 （ａ）〜（ｇ）は、第３の実施形態における異方導電性部材の製造方法（その２）を模式的に示す断面図である。 （ａ）〜（ｆ）は、第３の実施形態における異方導電性部材の製造方法（その３）を模式的に示す断面図である。 （ａ）〜（ｇ）は、第３の実施形態における異方導電性部材の製造方法（その４）を模式的に示す断面図である。 （ａ）〜（ｅ）は、第３の実施形態における異方導電性部材の製造方法（その５）を模式的に示す断面図である。 （ａ）〜（ｄ）は、第３の実施形態における異方導電性部材の製造方法（その６）を模式的に示す断面図である。 （ａ）〜（ｄ）は、第３の実施形態における異方導電性部材の製造方法（その７）を模式的に示す断面図である。 （ａ）〜（ｅ）は、第３の実施形態における異方導電性部材の製造方法（その８）を模式的に示す断面図である。
本発明の多層基板は、アルミニウム基板の陽極酸化皮膜であって厚み方向に貫通孔が設けられた絶縁性基材と、上記貫通孔に充填された導電性材料からなり互いに絶縁された状態で上記絶縁性基材を厚み方向に貫通する複数の導通路と、を有する異方導電性部材と、上記異方導電性部材の少なくとも一面に設けられた熱伝導部を有する熱伝導層と、前記絶縁性基材中から突出した上記導電性材料からなる放熱部と、を備える多層基板である。
また、本発明の半導体パッケージは、本発明の多層基板と、上記多層基板の少なくとも一面に設けられた半導体素子とを備える、半導体パッケージである。
以下、本発明の実施形態について説明する。
［第１の実施形態］
〔多層基板〕
図１は、第１の実施形態の多層基板を示す模式図であり、（ａ）は平面図であり、（ｂ）は底面図であり、（ｃ）は（ａ）のＡ−Ａ′線断面図および（ｂ）のＡ−Ａ′線断面図である。
第１の実施形態の多層基板１は、異方導電性部材１１からなる層と、この異方導電性部材１１の一面に設けられた熱伝導層２１とを有する多層基板であり、異方導電性部材１１の一部には、放熱部３１が一体的に設けられている。
＜異方導電性部材＞
異方導電性部材１１は、絶縁性基材１２および導電性材料からなる複数の導通路１３を具備する。導通路１３は、互いに絶縁された状態で絶縁性基材１２を厚み方向に貫通して設けられている。また、導通路１３は、各導通路１３の一端が絶縁性基材１２の一方の面において露出し、各導通路１３の他端が絶縁性基材１２の他方の面において露出した状態で設けられている。なお、導通路１３は、少なくとも絶縁性基材１２内の部分が、絶縁性基材１２の厚み方向と略平行であるのが好ましい。
ここで、絶縁性基材および導通路について説明する。
＜絶縁性基材＞
上記異方導電性部材を構成する上記絶縁性基材は、貫通孔を有するアルミニウム基板の陽極酸化皮膜である。つまり、上記絶縁性基材は、アルミニウム基板を陽極酸化して得られるアルミナ皮膜である。
上記絶縁性基材の厚みは、１〜１０００μｍが好ましく、５〜５００μｍがより好ましく、１０〜３００μｍが更に好ましい。
また、上記絶縁性基材における上記導通路間の幅は、５ｎｍ以上が好ましく、１０〜２００ｎｍがより好ましい。絶縁性基材における導通路間の幅がこの範囲であると、絶縁性基材が絶縁性の隔壁として十分に機能する。
このような上記絶縁性基材としては、例えば、特開２０１２−０８９４８１号公報の段落［００１８］〜［００２５］に記載されている絶縁性基材を採用することができる。
＜アルミニウム基板の陽極酸化皮膜＞
上記絶縁性基材は、アルミニウム基板の陽極酸化皮膜であり、アルミニウム基板を陽極酸化し、陽極酸化により生じたマイクロポアを貫通化することにより製造できる。ここで、陽極酸化および貫通化の処理工程については、後述する異方導電性部材の製造方法において説明する。
なお、マイクロポアはアルミニウム基板の陽極酸化処理時に形成される皮膜中の貫通していない孔を意味し、該マイクロポアを後述する貫通化処理により貫通させた孔を貫通孔と呼ぶ。
（アルミニウム基板）
上記アルミニウム基板としては、特に限定されず、公知のアルミニウム基板を用いることができる。本発明に用いられるアルミニウム基板およびアルミニウム基板に施す各処理工程としては、特許文献１（特開２００９−１６４０９５号公報）の段落［００３９］〜［００５２］に記載したものと同様のものを採用することができる。
＜導通路＞
上記異方導電性部材を構成する上記導通路は、導電性材料からなるものである。
上記導電性材料としては、例えば、電気抵抗率が１０3Ω・ｃｍ以下の材料が挙げられ、その具体例としては、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、ニッケル（Ｎｉ）等の金属や、導電性高分子、カーボンナノチューブ等のいわゆる有機素材が好適に例示される。中でも、電気伝導性の観点から金属が好ましく、中でも銅、金、アルミニウム、ニッケルがより好ましく、銅、金が特に好ましい。
上記導通路は柱状であり、その直径は２０〜４００ｎｍが好ましく、４０〜２００ｎｍがより好ましく、５０〜１００ｎｍが更に好ましい。導通路の直径がこの範囲であると、電気信号を流した際に十分な応答が得ることができる。
上記導通路は、上記絶縁性基材によって互いに絶縁された状態で存在するものであるが、その密度は２００万個／ｍｍ2以上が好ましく、１０００万個／ｍｍ2以上がより好ましく、５０００万個／ｍｍ2以上が更に好ましく、１億個／ｍｍ2以上が特に好ましい。
上記導通路の密度がこの範囲にあることにより、本発明の多層基板は、高集積化が一層進んだ現在においても半導体素子等の電子部品の検査用コネクタや電気的接続部材等として使用できる。
また、隣接する各導通路の中心間距離（以下、「ピッチ」ともいう。）は、２０〜５００ｎｍが好ましく、４０〜２００ｎｍがより好ましく、５０〜１４０ｎｍが更に好ましい。ピッチがこの範囲であると、上記導通路の直径と上記導通路間の幅（絶縁性の隔壁厚）とのバランスがとりやすい。
更に、上記絶縁性基材の厚みに対する上記導通路の中心線の長さ（長さ／厚み）は、１．０〜１．２が好ましく、１．０〜１．０５がより好ましい。上記絶縁性基材の厚みに対する上記導通路の中心線の長さがこの範囲であると、上記導通路が直管構造であると評価でき、電気信号を流した際に１対１の応答を確実に得ることができるため、本発明の多層基板を電子部品の検査用コネクタや電気的接続部材として好適に用いることができる。
上述したように、導通路１３は、各導通路１３の一端が絶縁性基材１２の一方の面において「露出」し、各導通路１３の他端が絶縁性基材１２の他方の面において「露出」した状態で設けられているが、このとき、導通路１３は、各導通路１３の一端が絶縁性基材１２の一方の面において「突出」し、各導通路１３の他端が絶縁性基材１２の他方の面において「突出」した状態で設けられていてもよい。
すなわち、導通路１３は、絶縁性基材１２の主面から突出している部分（以下、「突出部」ともいう）と、絶縁性基材１２内を貫通している部分（以下、「貫通部」ともいう）とを有していてもよい。
更に、導通路１３における突出部の高さは、１０〜１００ｎｍが好ましく、１０〜５０ｎｍがより好ましい。導通路１３の突出部の高さがこの範囲であると、電子部品の電極(パッド）部分との接合性が向上し、安定した抵抗値が得られる。
＜放熱部＞
異方導電性部材１１の一部には、絶縁性基材１２中から突出した放熱部３１が設けられている。放熱部３１は、導通路１３を構成する導電性材料からなる。
放熱部３１の形状としては特に限定されず、例えば、棒状、板状等が挙げられ、なかでも、棒状が好ましい。
放熱部３１により、異方導電性部材１１の表面積が増加し、放熱性が向上する。また、放熱部３１は、異方導電性部材１１の一部に形成されるもであって、別の部材として設けられるものではないため、放熱部３１のための新たなスペースを確保する必要がなく、省スペース化が実現できる。
なお、放熱部３１は、後述するように、異方導電性部材１１にトリミング処理を施すことにより製造されるのが好ましい。トリミング処理では、例えば、異方導電性部材１１の製造後に、異方導電性部材１１の表面の絶縁性基材１２のみを一部除去することで、導通路１３を構成する導電性材料を突出させる。このとき、例えば、上記導電性材料を溶解しないリン酸等の酸水溶液やアルカリ水溶液が好適に用いられる。
放熱部３１の位置は特に限定されないが、多層基板１に設けられる半導体素子４１（図２参照）の外側に形成されるのが好ましい。
また、放熱部３１の面積は、半導体パッケージの放熱性の観点から、多層基板１を平面図または底面図として見た場合に、実装される半導体素子４１（図２参照）に対する割合が、１０％以上であるのが好ましく、３０％以上であるのがより好ましい。放熱部３１の面積の上限値は、特に限定されないが、半導体パッケージのコンパクト性の観点から１００％以下であるのが好ましい。
放熱部３１の高さ（つまり、絶縁性基材１２からの突出量）は、導通路１３のそれよりも大きければ特に限定されないが、良好な放熱性を確保の観点から、１０ｎｍ以上が好ましく、１μｍ以上がより好ましく、３５μｍ以上がさらに好ましく、４０μｍ以上が特に好ましく、５０μｍ以上が最も好ましい。放熱部３１の高さの上限値は、特に限定されないが、絶縁性基材１２の強度の観点から、絶縁性基材１２の厚みの４分の３以下または１００μｍ以下が好ましい。
＜熱伝導層＞
異方導電性部材１１の一面に設けられた熱伝導層２１は、熱を伝える素材からなる熱伝導部２２を有し、さらに、配線部２３および絶縁部２４を有するのが好ましい。したがって、熱伝導層２１は、実質的に、熱伝導部２２、配線部２３、および絶縁部２４により構成されるのが好ましい。
熱伝導層２１の厚みは、特に限定されないが、配線の微細化、導通信頼性、熱伝導性および半導体パッケージのコンパクト性の観点から、０．５〜１０００μｍが好ましく、１〜５００μｍがより好ましく、５〜２５０μｍが特に好ましい。
（熱伝導部）
熱伝導部２２の材料は、熱を伝える素材であれば特に限定されず、その具体例としては、カーボンナノチューブ、ダイヤモンド、ダイヤモンドライクカーボン（ＤＬＣ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、アルミニウム（Ａｌ）、シリコン（Ｓｉ）、マグネシウム（Ｍｇ）、真鍮、ニッケル（Ｎｉ）、鉄（Ｆｅ）、白金（Ｐｔ）、ステンレス鋼等が挙げられ、これらを１種単独で使用してもよく２種以上を併用してもよい。これらのうち、安価であり熱伝導率が高い理由からＣｕを用いるのが好ましい。
熱伝導部２２の形状は、特に限定されず、例えば、パターン形状、ドット形状、後述する配線部２３以外の部分にベタ塗りにされた形状等が挙げられるが、多層基板１に設けられる後述する半導体素子４１（図２参照）と接する内側位置のみならず、この半導体素子４１（図２参照）の外側にも形成され、かつ、この外側に形成された熱伝導部２２に向けて内側の熱伝導部２２から熱移動が可能なように、図１（ａ）に示すように、全体が接続された形状であるのが好ましい。
熱伝導部２２の面積は、面方向の熱伝導性の観点から、多層基板１を平面図または底面図として見た場合に、実装される半導体素子４１（図２参照）に対する割合が、１０％以上であるのが好ましく、３０％以上であるのがより好ましい。熱伝導部２２の面積の上限値は、特に限定されないが、配線部２３が熱伝導部２２と電気的に絶縁できる面積以下であるのが好ましい。
（配線部）
配線部２３は、電気を通す素材である導電性材料からなり、外部接続用の電極となる。すなわち、後述する半導体素子４１（図２参照）の配線と導通路１３と接続する。
配線部２３の材料は、電気を通す素材であれば特に限定されず、その具体例としては、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、ニッケル（Ｎｉ）等が挙げられ、これらを１種単独で使用してもよく２種以上を併用してもよい。
これらのうち、電気抵抗が低い理由からＣｕを用いるのが好ましい。なお、Ｃｕによる配線部２３の表層には、ワイヤボンディングの容易性を高める観点から、Ａｕ層やＮｉ／Ａｕ層を設けていてもよい。
また、配線部２３の材料としては、熱伝導部２２と同じ材料を用いてもよい。この場合、配線部２３と熱伝導部２２とを同時に作製できるため、製造プロセスを簡略化できる。
このほか、上記配線部を用いて本発明の多層基板と半導体素子等とを接続する態様としては、例えば、Ｃ４（Controlled Collapse Chip Connection）バンプ、はんだボール、Ｃｕピラーなどによるフリップチップ接続、導電粒子配列型の異方導電膜（ＡＣＦ）を用いた接続なども挙げられるが、本発明の態様がこれに限定されるものではない。
（絶縁部）
絶縁部２４は、熱伝導部２２と配線部２３とを絶縁するものである。絶縁部２４の材料としては、絶縁性が高い素材であれば特に限定されず、その具体例としては、例えば、空気；ガラス、アルミナなどの無機絶縁体；樹脂などの有機絶縁体；等が挙げられ、これらを１種単独で使用してもよく２種以上を併用してもよい。これらのうち、安価であり熱伝導率が高い理由から樹脂を用いるのが好ましい。
上記樹脂の材質は、熱硬化性樹脂が好ましい。上記熱硬化性樹脂としては、エポキシ樹脂、変性エポキシ樹脂、シリコーン樹脂、変性シリコーン樹脂、アクリレート樹脂、ウレタン樹脂、および、ポリイミド樹脂からなる群から選択される少なくとも１種が好ましく、エポキシ樹脂、変性エポキシ樹脂、シリコーン樹脂、変性シリコーン樹脂がより好ましい。
また、上記樹脂としては、耐熱性、耐候性、耐光性に優れた樹脂を用いることが好ましい。
また、上記樹脂には、所定の機能を持たせるため、フィラー、拡散剤、顔料、蛍光物質、反射性物質、紫外線吸収剤、および、酸化防止剤からなる群から選択される少なくとも１種を混合することもできる。
また、上記樹脂として接着性組成物を用いることもでき、例えば、通称：アンダーフィル材（液体）、ＮＣＰ（ペースト状）、ＮＣＦ（ノンコンダクティブフィルム）（フィルム状）と呼称される半導体用の接着剤が挙げられ、ドライフィルムレジストなども使用できる。
さらに、上記絶縁部としては、上記配線部としても記載した導電粒子配列型の異方導電膜（ＡＣＦ）を使用してもよい。
もっとも、本発明において、上記絶縁部の態様としては、上記のものに限定されない。
〔半導体パッケージ〕
図２は、第１の実施形態の多層基板を用いた半導体パッケージを模式的に示す断面図である。
半導体パッケージ１ａは、上述した多層基板１の両面に半導体素子４１を有する。ここで、半導体素子４１としては、特に限定されず、例えば、ロジックＬＳＩ（例えば、ＡＳＩＣ、ＦＰＧＡ、ＡＳＳＰなど）、マイクロプロセッサ（例えば、ＣＰＵ、ＧＰＵなど）、メモリ（例えば、ＤＲＡＭ、ＨＭＣ（Hybrid Memory Cube）、ＭＲＡＭ（Magnetic RAM：磁気メモリ）とＰＣＭ（Phase-Change Memory：相変化メモリ）、ＲｅＲＡＭ（Resistive RAM：抵抗変化型メモリ）、ＦｅＲＡＭ（Ferroelectric RAM：強誘電体メモリ）、フラッシュ・メモリ（ＮＡＮＤフラッシュ）など）、ＬＥＤ（例えば、携帯端末のマイクロフラッシュ、車載用、プロジェクタ光源、ＬＣＤバックライト、一般照明など）、パワー・デバイス、アナログＩＣ（例えば、ＤＣ−ＤＣコンバータ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）など）、ＭＥＭＳ（例えば、加速度センサ、圧力センサ、振動子、ジャイロセンサなど）、ワイヤレス（例えば、ＧＰＳ、ＦＭ、ＮＦＣ、ＲＦＥＭ、ＭＭＩＣ、ＷＬＡＮなど）、ディスクリート素子、ＢＳＩ、ＣＩＳ、カメラモジュール、ＣＭＯＳ、Passiveデバイス、ＧＡＷフィルタ、ＲＦフィルタ、ＲＦ ＩＰＤ、ＡＰＥ、ＢＢ等が挙げられる。
半導体パッケージ１ａにおいては、より詳細には、一方の半導体素子４１（４１ａ）が有する図示しない配線と、熱伝導層２１の配線部２３とが熱圧着により接続されており、これにより、半導体素子４１（４１ａ）は、熱伝導層２１の熱伝導部２２と接触している。
なお、多層基板１の他面側には、熱伝導部２２と同じ材料からなる熱伝導部２２ａが同様にして形成され、配線部２３と同じ材料からなる配線部２３ａが同様にして形成されている。他方の半導体素子４１（４１ｂ）が有する図示しない配線と配線部２３ａとが熱圧着により接続されており、これにより、半導体素子４１（４１ｂ）は熱伝導部２２ａと接触している。
すなわち、半導体パッケージ１ａは、多層基板１（異方導電性部材１１）の両面に半導体素子４１が設けられた、いわゆる三次元実装の半導体パッケージである。
そして、半導体パッケージ１ａにおいては、半導体素子４１が駆動することにより、両面側の半導体素子４１から熱が発生する。
ところで、図２に示す半導体パッケージ１ａのように、三次元実装の半導体パッケージにおいては、異方導電性部材と、その両面にある半導体素子とが多層構造を形成している。このため、半導体素子から発生した熱は、例えば、半導体素子と異方導電性部材との間の空隙などの多層構造内部にこもりやすい。
このとき、仮に２個の半導体素子に挟まれた異方導電性部材が本発明の熱伝導部２２のみを有する（放熱部３１を備えない）場合、熱伝導部２２による放熱はあり得るものの、熱伝導部２２を介して異方導電性部材が加熱されてしまい、やはり、内部に熱がこもってしまう。
反対に、２個の半導体素子に挟まれた異方導電性部材が本発明の放熱部３１のみを有する（熱伝導部２２を備えない）場合、半導体素子と異方導電性部材との間の空隙にこもった熱は、放熱部３１から放出されず、そのまま留まるため、やはり放熱性が高いとはいえない。
しかしながら、本発明においては、多層基板１が熱伝導部２２と放熱部３１とを組み合わせて有するため、半導体素子４１から多層基板１に向けて発生した熱は、熱伝導部２２を有する異方導電性部材１１を介して放熱部３１から放出されるため、放熱されやすく、熱がこもりにくい。
このように、本発明においては、３次元実装であっても、高い放熱性が得られる。
半導体パッケージ１ａにおいては、半導体素子４１から発生した熱は、半導体素子４１と接触する熱伝導部２２（「熱伝導部２２ａ」も含む。以下同様。）に移動する。熱伝導部２２は熱を伝える素材からなるため、熱伝導部２２においても、熱は放熱されやすい。
特に、図２に示す半導体パッケージ１ａにおいては、異方導電性部材１１の幅（図２中、左右方向の長さ）が半導体素子４１の幅よりも大きく、熱伝導部２２が半導体素子４１の外側にも形成されている。半導体素子４１の外側にも形成された熱伝導部２２は、半導体素子４１の熱を受けにくい位置にあるため冷えやすい。そして、図１（ａ）に示すように、熱伝導部２２が全体的に接続された形状であるため、半導体素子４１から熱伝導部２２に移動した熱は、内側から半導体素子４１の外側に移動して放熱されやすい状態になっている。
さらに、半導体パッケージ１ａにおいては、熱伝導部２２と同様に、放熱部３１が半導体素子４１の外側に設けられているため、熱伝導部２２を介して半導体素子４１の外側に移動した熱は、非常に放熱されやすい。
［第２の実施形態］
図３は、第２の実施形態の半導体パッケージを示す模式図であり、（ａ）は半導体素子を省略した平面図であり、（ｂ）は（ａ）のＢ−Ｂ′線断面図である。第２の実施形態では、第１の実施形態と同一の部分は同じ符号を用い、説明を省略する（以下、同様）。
第２の実施形態においては、熱伝導層２１が異方導電性部材１１の両面に設けられている。そして、両面の熱伝導層２１は、ともに、半導体素子４１の外側にも形成され、かつ、全体が接続された形状である。
もっとも、第１の実施形態とは異なり、多層基板１の一面側においては、最外周部分に熱伝導層２１は形成されておらず、異方導電性部材１１が剥き出しになっている。そして、この異方導電性部材１１の剥き出し部分に、放熱部３１が設けられている。
このような構成において、第２の実施形態では、多層基板１の両面において、半導体素子４１の外側に熱が移動して放熱されやすい状態になっている。
［第３の実施形態］
図４は、第３の実施形態の半導体パッケージの模式図である。第３の実施形態では、熱伝導部２２が異方導電性部材１１に埋設されている。
ところで、第１または第２の実施形態における熱伝導層２１では、微細化と熱伝導性とはトレードオフの関係にある。すなわち、異方導電性部材１１の表面上に設けられた熱伝導層２１を厚くすると、熱伝導部２２も厚くなるため、熱伝導性は向上するが、配線部２３も厚くなり、微細化に反する。一方で、熱伝導層２１を薄くして配線部２３を微細化すると、熱伝導部２２も厚くなり、熱伝導性が相対的に低下する。
しかしながら、第３の実施形態のように、熱伝導部２２を異方導電性部材１１に埋設することで、配線部２３の厚さを変えずに薄くしたまま、熱伝導部２２のみを厚くして熱伝導性を向上させることができる。つまり、微細化と熱伝導性とのトレードオフから脱却できる。
なお、第３の実施形態では、異方導電性部材１１に埋設された熱伝導部２２が半導体素子４１に接触しないため、図４に示すように、熱伝導部２２と半導体素子４１との間に、熱伝導部２２と同じ材料からなる熱伝導部２２ａを設ければよい。
［第４の実施形態］
図５は、第４の実施形態の半導体パッケージを模式的に示す断面図である。第４の実施形態では、２枚の異方導電性部材１１の間に、熱伝導層２１が設けられている。半導体素子４１から発生した熱は、２枚の異方導電性部材１１の間に挟まれた熱伝導層２１に流れ、半導体素子４１の外側から放出される。
［第５の実施形態］
図６は、第５の実施形態の半導体パッケージを模式的に示す断面図である。第５の実施形態では、２枚の異方導電性部材１１におけるそれぞれの外面側に、熱伝導層２１が設けられている。半導体素子４１から発生した熱は、それぞれ近い熱伝導層２１に流れて、半導体素子４１の外側から放出される。
［第６の実施形態］
図７は、第６の実施形態の半導体パッケージを模式的に示す断面図である。第６の実施形態においては、２枚の異方導電性部材１１の間と、２枚の異方導電性部材１１のそれぞれの外面側に、３層の熱伝導層２１が設けられている。このような構成により、放熱性はより向上する。
なお、本発明は、上述した実施形態に限られるものではなく、実装形態としては、例えば、ＳｏＣ、ＳｉＰ、ＰｏＰ、ＰｉＰ、ＣＳＰ、ＴＳＶ等が挙げられる。
より詳細には、例えば、本発明の多層基板は、半導体素子単体のデータ信号や電源の接続に加えて、グランド部や熱伝導部としても使用できる。
また、本発明の多層基板は、２個以上の半導体素子間のデータ信号や電源の接続に加えて、グランド部や熱伝導部としても使用できる。このような態様としては、例えば、以下の例におけるインターポーザとして本発明の多層基板を使用したものが挙げられる。
・３次元ＳｏＣのロジックデバイス（例えば、ホモジニアス基板（インターポーザ上にＦＰＧＡを複数層積層したもの）、ヘテロジニアス基板（インターポーザ上にデジタルデバイスと、アナログデバイスと、ＲＦデバイスと、ＭＥＭＳと、メモリとを積層したもの）など）
・ロジックとメモリとを組み合わせた３次元ＳｉＰ（Ｗｉｄｅ Ｉ／Ｏ）（例えば、インターポーザの上または上下にＣＰＵとＤＲＡＭとを積層したもの、インターポーザの上または上下にＧＰＵとＤＲＡＭとを積層したもの、インターポーザの上または上下にＡＳＩＣ／ＦＰＧＡとＷｉｄｅＩ／Ｏメモリとを積層したもの、インターポーザの上または上下にＡＰＥとＷｉｄｅＩ／Ｏメモリとを積層したもの、等）
・ＳｏＣとＤＲＡＭとを組み合わせた２．５次元ヘテロジニアス基板
また、本発明の多層基板は、半導体パッケージとプリント配線基板（図示せず）との接続にも使用できる。
また、本発明の多層基板は、２個以上の半導体パッケージどうしの接続（ＰｏＰ）にも使用でき、この場合における態様としては、例えば、本発明の多層基板が、その上下面側に配置された２個の半導体パッケージと、所定の配線部を介して接続された態様が挙げられる。
また、本発明の多層基板の用途としては、上述したものに限定されず、例えば、シリコンインターポーザやガラスインターポーザと貼り合わせることで、配線プロセスを簡易化したインターポーザを作成できる。
さらに、本発明の多層基板は、プリント配線基板またはフレキシブル基板とリジッド基板との接続、フレキシブル基板どうしの接続、リジッド基板どうしの接続などにも使用できる。
そして、本発明の多層基板は、検査機器のプローブやヒートシンク単体としても使用可能である。
以上の説明したような、本発明の多層基板および本発明の半導体パッケージが用いられる最終製品としては、特に限定されず、例えば、スマートＴＶ、移動体通信端末、携帯電話、スマートフォン、タブレット端末、デスクトップＰＣ、ノートＰＣ、ネットワーク機器（ルーター、スイッチング）、有線インフラ機器、デジタルカメラ、ゲーム機、コントローラ、データセンター、サーバー、ＨＰＣ、グラフィックカード、ネットワークサーバ、ストレージ、チップセット、車載（電子制御機器、運転支援システム）、カーナビ、ＰＮＤ、照明（一般照明、車載照明、ＬＥＤ照明、ＯＬＥＤ照明）、テレビ、ディスプレイ、ディスプレイ用パネル（液晶パネル、有機ＥＬパネル、電子ペーパー）、音楽再生端末、産業用機器、産業用ロボット、検査装置、医療機器、白物家電、宇宙・航空機用機器、ウェアラブルデバイス等が好適に挙げられる。
次に、上記異方導電性部材の製造方法について説明した後、本発明の多層基板および本発明の半導体パッケージの製造方法についても説明を行う。
［異方導電性部材の製造方法］
上記異方導電性部材の製造方法は、特に制限されないが、以下の工程を備えることが好ましい。
陽極酸化処理工程：上記アルミニウム基板を陽極酸化する工程、
貫通化処理工程：上記陽極酸化処理工程の後に、上記陽極酸化により生じたマイクロポアによる孔を貫通化して上記絶縁性基材を得る工程、および、
充填工程：上記貫通化処理工程の後に、得られた上記絶縁性基材における貫通化した孔の内部に導電性材料を充填して上記異方導電性部材を得る充填工程
以下に、各工程での手順について詳述する。
〔第１〜２および第４〜６の実施形態における異方導電性部材の製造方法〕
図８（ａ）〜（ｄ）は、第１〜２および第４〜６の実施形態における異方導電性部材の製造方法を模式的に示す断面図である。
図８（ａ）〜（ｄ）に示すように、異方導電性部材１１は、アルミニウム基板７の表面に陽極酸化処理を施して陽極酸化皮膜８を形成する陽極酸化処理工程（図８（ａ）および（ｂ）参照）と、アルミニウム基板７を除去し、陽極酸化皮膜８を貫通する貫通化処理工程（図８（ｃ）参照）と、陽極酸化皮膜８の貫通孔９内部に金属１０を充填する充填工程（図８（ｄ）参照）とをこの順に有する製造方法により、作製することができる。
〔第３の実施形態における異方導電性部材の製造方法（その１）〕
図９（ａ）〜（ｆ）は、第３の実施形態における異方導電性部材の製造方法（その１）を模式的に示す断面図である。
図９（ａ）〜（ｆ）に示すように、異方導電性部材１１は、アルミニウム基板７の表面に陽極酸化処理を施して陽極酸化皮膜８を形成する陽極酸化処理工程（図９（ａ）参照）と、陽極酸化皮膜８の表面に所定の開口パターンを有するマスク層６を形成するマスク層形成工程（図９（ｂ）参照）と、マスク層６の開口部に陽極酸化処理を施して陽極酸化皮膜８を形成する陽極酸化処理工程（図９（ｃ）参照）と、マスク層６を除去するマスク層除去工程（図９（ｄ）参照）と、アルミニウム基板７を除去し、陽極酸化皮膜８を貫通する貫通化処理工程（図９（ｅ）参照）と、陽極酸化皮膜８の貫通孔９内部に金属１０を充填する充填工程（図９（ｆ）参照）とをこの順に有する製造方法により、作製することができる。
〔第３の実施形態における異方導電性部材の製造方法（その２）〕
図１０（ａ）〜（ｇ）は、第３の実施形態における異方導電性部材の製造方法（その２）を模式的に示す断面図である。
図１０（ａ）〜（ｇ）に示すように、異方導電性部材１１は、アルミニウム基板７の表面に陽極酸化処理を施して陽極酸化皮膜８を形成する陽極酸化処理工程（図１０（ａ）参照）と、陽極酸化皮膜８の表面に所定の開口パターンを有するマスク層６を形成するマスク層形成工程（図１０（ｂ）参照）と、マスク層６の開口部から陽極酸化皮膜８の一部を除去する皮膜除去工程（図１０（ｃ）参照）と、マスク層６を除去するマスク層除去工程（図１０（ｄ）参照）と、マスク層６を除去した後のアルミニウム基板７に対して第２の陽極酸化処理を施して陽極酸化皮膜８を形成する陽極酸化処理工程（図１０（ｅ）参照）と、アルミニウム基板７を除去し、陽極酸化皮膜８を貫通する貫通化処理工程（図１０（ｆ）参照）と、陽極酸化皮膜８の貫通孔９内部に金属１０を充填する充填工程（図１０（ｇ）参照）とをこの順に有する製造方法により、作製することができる。
〔第３の実施形態における異方導電性部材の製造方法（その３）〕
図１１（ａ）〜（ｆ）は、第３の実施形態における異方導電性部材の製造方法（その３）を模式的に示す断面図である。
図１１（ａ）〜（ｆ）に示すように、異方導電性部材１１は、アルミニウム基板７の表面に陽極酸化処理を施して陽極酸化皮膜８を形成する陽極酸化処理工程（図１１（ａ）参照）と、陽極酸化皮膜８の表面に所定の開口パターンを有するマスク層６を形成するマスク層形成工程（図１１（ｂ）参照）と、マスク層６の開口部から陽極酸化皮膜８の一部を除去する皮膜除去工程（図１１（ｃ）参照）と、マスク層６を除去するマスク層除去工程（図１１（ｄ）参照）と、アルミニウム基板７を除去し、陽極酸化皮膜８を貫通する貫通化処理工程（図１１（ｅ）参照）と、陽極酸化皮膜８の貫通孔９内部に金属１０を充填する充填工程（図１１（ｆ）参照）とをこの順に有する製造方法により、作製することができる。
〔第３の実施形態における異方導電性部材の製造方法（その４）〕
図１２（ａ）〜（ｇ）は、第３の実施形態における異方導電性部材の製造方法（その４）を模式的に示す断面図である。
図１２（ａ）〜（ｇ）に示すように、異方導電性部材１１は、アルミニウム基板７の表面の一部に窪み５を形成する窪み形成工程（図１２（ａ）参照）と、窪み５にマスク層６を形成するマスク層形成工程（図１２（ｂ）参照）と、マスク層６を形成したアルミニウム基板７に陽極酸化処理を施して陽極酸化皮膜８を形成する陽極酸化処理工程（図１２（ｃ）参照）と、マスク層６を除去するマスク層除去工程（図１２（ｄ）参照）と、マスク層６を除去した後のアルミニウム基板７に対して第２の陽極酸化処理を施して陽極酸化皮膜８を形成する陽極酸化処理工程（図１２（ｅ）参照）と、アルミニウム基板７を除去し、陽極酸化皮膜８を貫通する貫通化処理工程（図１２（ｆ）参照）と、陽極酸化皮膜８の貫通孔９内部に金属１０を充填する充填工程（図１２（ｇ）参照）とをこの順に有する製造方法により、作製することができる。
〔第３の実施形態における異方導電性部材の製造方法（その５）〕
図１３（ａ）〜（ｅ）は、第３の実施形態における異方導電性部材の製造方法（その５）を模式的に示す断面図である。
図１３（ａ）〜（ｅ）に示すように、異方導電性部材１１は、アルミニウム基板７の表面の一部に窪み５を形成する窪み形成工程（図１３（ａ）参照）と、アルミニウム基板７に陽極酸化処理を施して陽極酸化皮膜８を形成する陽極酸化処理工程（図１３（ｂ）参照）と、アルミニウム基板７を除去し、陽極酸化皮膜８を貫通する貫通化処理工程（図１３（ｃ）参照）と、陽極酸化皮膜８を平坦にする表面平滑化処理（図１３（ｄ）参照）と、陽極酸化皮膜８の貫通孔９内部に金属１０を充填する充填工程（図１３（ｅ）参照）とをこの順に有する製造方法により、作製することができる。
〔第３の実施形態における異方導電性部材の製造方法（その６）〕
図１４（ａ）〜（ｄ）は、第３の実施形態における異方導電性部材の製造方法（その６）を模式的に示す断面図である。
図１４（ａ）〜（ｄ）に示すように、異方導電性部材１１は、アルミニウム基板７の表面に陽極酸化処理を施して陽極酸化皮膜８を形成する陽極酸化処理工程（図１４（ａ）参照）と、陽極酸化皮膜８の深さ方向の一部に凹部４を形成する凹部形成工程（図１４（ｂ）参照）と、アルミニウム基板７を除去し、陽極酸化皮膜８を貫通する貫通化処理工程（図１４（ｃ）参照）と、陽極酸化皮膜８の貫通孔９内部に金属１０を充填する充填工程（図１４（ｄ）参照）とをこの順に有する製造方法により、作製することができる。
〔第３の実施形態における異方導電性部材の製造方法（その７）〕
図１５（ａ）〜（ｄ）は、第３の実施形態における異方導電性部材の製造方法（その７）を模式的に示す断面図である。
図１５（ａ）〜（ｄ）に示すように、異方導電性部材１１は、アルミニウム基板７の表面に陽極酸化処理を施して陽極酸化皮膜８を形成する陽極酸化処理工程（図１５（ａ）参照）と、アルミニウム基板７を除去し、陽極酸化皮膜８を貫通する貫通化処理工程（図１５（ｂ）参照）と、陽極酸化皮膜８の深さ方向の一部に凹部４を形成する凹部形成工程（図１５（ｃ）参照）と、陽極酸化皮膜８の貫通孔９内部に金属１０を充填する充填工程（図１５（ｄ）参照）とをこの順に有する製造方法により、作製することができる。
〔第３の実施形態における異方導電性部材の製造方法（その８）〕
図１６（ａ）〜（ｅ）は、第３の実施形態における異方導電性部材の製造方法（その８）を模式的に示す断面図である。
図１６（ａ）〜（ｅ）に示すように、異方導電性部材１１は、アルミニウム基板７の表面に陽極酸化処理を施して陽極酸化皮膜８を形成する陽極酸化処理工程（図１６（ａ）参照）と、アルミニウム基板７を除去し、陽極酸化皮膜８を貫通する貫通化処理工程（図１６（ｂ）参照）と、陽極酸化皮膜８の貫通孔９内部に金属１０を充填する充填工程（図１６（ｃ）参照）と、陽極酸化皮膜８の深さ方向の一部に凹部４を形成する凹部形成工程（図１６（ｄ）参照）と、凹部４に金属１０を充填する充填工程（図１６（ｅ）参照）とをこの順に有する製造方法により、作製することができる。
次に、上述異方導電性部材の製造方法が有する各工程について、詳細に説明する。
＜陽極酸化処理工程＞
陽極酸化処理工程で行われる陽極酸化処理は、従来公知の方法を用いることができるが、上記絶縁性基材が、特開２０１２−０８９４８１号公報の段落［００１９］および［００２０］に記載されている式（ｉ）により定義される規則化度が５０％以上となるように配列する貫通孔を有するアルミニウム基板の陽極酸化皮膜であるのが好ましいため、後述する自己規則化法を用いるのが好ましい。
なお、特開２０１２−０８９４８１号公報の段落［００１９］および［００２０］において、式（ｉ）は、以下のように規定されている。
規則化度（％）＝Ｂ／Ａ×１００ （ｉ）
上記式（ｉ）中、Ａは、測定範囲における貫通孔の全数を表す。Ｂは、一の貫通孔の重心を中心とし、他の貫通孔の縁に内接する最も半径が短い円を描いた場合に、その円の内部に上記一の貫通孔以外の貫通孔の重心を６個含むことになる上記一の貫通孔の測定範囲における数を表す。
自己規則化法は、陽極酸化処理により得られる陽極酸化皮膜のマイクロポアが規則的に配列する性質を利用し、規則的な配列をかく乱する要因を取り除くことで、規則性を向上させる方法である。具体的には、高純度のアルミニウムを使用し、電解液の種類に応じた電圧で、長時間（例えば、数時間から十数時間）かけて、低速で陽極酸化皮膜を形成させる。
この方法においては、マイクロポアの径（ポア径）は電圧に依存するので、電圧を制御することにより、ある程度所望のポア径を得ることができる。
自己規則化法によりマイクロポアを形成するには、陽極酸化処理（Ａ）、脱膜処理（Ｂ）および再陽極酸化処理（Ｃ）をこの順に施す方法（自己規則化方法Ｉ）；陽極酸化処理（Ｄ）と酸化皮膜溶解処理（Ｅ）とをこの順に少なくとも１回施す方法（自己規則化方法ＩＩ）；等により形成するのが好ましい。
好適態様である自己規則化方法Ｉおよび自己規則化方法ＩＩにおける各処理の詳細については、特開２０１２−０８９４８１号公報の段落［００７４］〜［０１１３］に記載されている。
＜マスク層形成工程＞
上記マスク層形成工程は、図９〜図１１に示す態様においては、陽極酸化処理工程で形成した陽極酸化皮膜の表面に、所定の開口パターン（開口部）を有するマスク層を形成する工程であり、図１２に示す態様においては、上記アルミニウム基板に形成された窪み部分にマスク層を形成する工程である。
上記マスク層は、図９〜図１１に示す態様においては、例えば、上記陽極酸化皮膜の表面に画像記録層を形成した後に、上記画像記録層に対して露光または加熱によりエネルギーを付与して所定の開口パターンに現像する方法等により形成することができ、図１２に示す態様においては、上記アルミニウム基板に形成された窪み部分に画像記録層を形成した後に、上記画像記録層の全面に対して露光または加熱によりエネルギーを付与して硬化させる方法等により形成することができる。
ここで、上記画像記録層を形成する材料は特に限定されず、従来公知の感光層（フォトレジスト層）や感熱層を形成する材料を用いることができ、必要に応じて、赤外線吸収剤等の添加剤も含有していてもよい。
＜マスク層除去工程＞
上記マスク層除去工程は、上記マスク層を除去する工程である。
ここで、上記マスク層を除去する方法は特に限定されず、例えば、上記マスク層を溶解し、かつ、上記アルミニウム基板および上記陽極酸化皮膜を溶解しない溶液を用いて、上記マスク層溶解し、除去する方法が挙げられる。このような溶液としては、例えば、上記マスク層に感光層や感熱層を用いる場合は、公知の現像液が挙げられる。
＜皮膜除去工程＞
上記皮膜除去工程は、図１０および図１１に示すように、上記マスク層の開口部の下部に存在する陽極酸化皮膜を除去する工程である。
ここで、上記陽極酸化皮膜を除去する方法は特に限定されず、例えば、アルカリエッチング水溶液や酸性水溶液を用いて陽極酸化皮膜を溶解させる方法等が挙げられる。
＜窪み形成工程＞
上記窪み形成工程は、図１２に示すように、上記アルミニウム基板の表面の一部に窪みを形成する工程である。
ここで、上記窪みを形成する方法は特に限定されず、例えば、上記アルミニウム基板に金型をプレスして窪みを形成する方法が挙げられる。
＜凹部形成工程＞
上記凹部形成工程は、図１４〜図１６に示すように、上記陽極酸化皮膜の深さ方向の一部に凹部を形成する工程である。
ここで、上記凹部を形成する方法は特に限定されず、例えば、エッチング処理等により化学的に陽極酸化皮膜を溶解する方法、ダイサー等を用いて陽極酸化皮膜を機械的に削る方法等が挙げられる。
＜水洗処理＞
上述した各処理の工程終了後には水洗を行うのが好ましい。水洗には、純水、井水、水道水等を用いることができる。処理液の次工程への持ち込みを防ぐためにニップ装置を用いてもよい。
＜貫通化処理工程＞
貫通化処理工程は、陽極酸化処理工程の後に、陽極酸化処理により生じたマイクロポアによる孔を貫通化して、貫通孔を有する絶縁性基材を得る工程である。
貫通化処理工程としては、具体的には、例えば、上記陽極酸化処理工程の後に、アルミニウム基板を溶解し、陽極酸化皮膜の底部を除去する方法；上記陽極酸化処理工程の後に、アルミニウム基板およびアルミニウム基板近傍の陽極酸化皮膜を切断する方法；等が挙げられる。
次に、好適態様である前者の方法について詳述する。
（アルミニウム基板の溶解）
上記陽極酸化処理工程の後のアルミニウム基板の溶解は、陽極酸化皮膜（アルミナ）を溶解しにくく、アルミニウムを溶解しやすい処理液を用いる。
すなわち、アルミニウム溶解速度１μｍ／分以上、好ましくは３μｍ／分以上、より好ましくは５μｍ／分以上、および、陽極酸化皮膜溶解速度０．１ｎｍ／分以下、好ましくは０．０５ｎｍ／分以下、より好ましくは０．０１ｎｍ／分以下の条件を有する処理液を用いる。
具体的には、アルミよりもイオン化傾向の低い金属化合物を少なくとも１種含み、かつ、ｐＨが４以下８以上、好ましくは３以下９以上、より好ましくは２以下１０以上の処理液を使用して浸漬処理を行う。
このような処理液としては、酸またはアルカリ水溶液をベースとし、例えば、マンガン、亜鉛、クロム、鉄、カドミウム、コバルト、ニッケル、スズ、鉛、アンチモン、ビスマス、銅、水銀、銀、パラジウム、白金、金の化合物（例えば、塩化白金酸）、これらのフッ化物、これらの塩化物等を配合したものが好ましい。
中でも、酸水溶液ベースが好ましく、塩化物をブレンドするのが好ましい。
特に、塩酸水溶液に塩化水銀をブレンドした処理液（塩酸／塩化水銀）、塩酸水溶液に塩化銅をブレンドした処理液（塩酸／塩化銅）が、処理ラチチュードの観点から好ましい。
なお、このような処理液の組成は特に限定されず、例えば、臭素／メタノール混合物、臭素／エタノール混合物、王水等を用いることができる。
また、このような処理液の酸またはアルカリ濃度は、０．０１〜１０ｍｏｌ／Ｌが好ましく、０．０５〜５ｍｏｌ／Ｌがより好ましい。
更に、このような処理液を用いた処理温度は、−１０℃〜８０℃が好ましく、０℃〜６０℃が好ましい。
アルミニウム基板の溶解は、上記陽極酸化処理工程の後のアルミニウム基板を上述した処理液に接触させることにより行う。接触させる方法は、特に限定されず、例えば、浸せき法、スプレー法が挙げられる。中でも、浸せき法が好ましい。このときの接触時間としては、１０秒〜５時間が好ましく、１分〜３時間がより好ましい。
（陽極酸化皮膜の底部の除去）
アルミニウム基板を溶解した後の陽極酸化皮膜の底部の除去は、酸水溶液またはアルカリ水溶液に浸せきさせることにより行う。底部の陽極酸化皮膜が除去されることにより、マイクロポアが貫通する。
陽極酸化皮膜の底部の除去は、予めｐＨ緩衝液に浸漬させてマイクロポアによる孔の開口側から孔内にｐＨ緩衝液を充填した後に、開口部の逆面、即ち、陽極酸化皮膜の底部に酸水溶液またはアルカリ水溶液に接触させる方法により行うのが好ましい。
酸水溶液を用いる場合は、硫酸、リン酸、硝酸、塩酸等の無機酸またはこれらの混合物の水溶液を用いることが好ましい。酸水溶液の濃度は１〜１０質量％が好ましい。酸水溶液の温度は、２５〜４０℃が好ましい。
一方、アルカリ水溶液を用いる場合は、水酸化ナトリウム、水酸化カリウムおよび水酸化リチウムからなる群から選ばれる少なくとも一つのアルカリの水溶液を用いることが好ましい。アルカリ水溶液の濃度は０．１〜５質量％が好ましい。アルカリ水溶液の温度は、２０〜３５℃が好ましい。
具体的には、例えば、５０ｇ／Ｌ、４０℃のリン酸水溶液や、０．５ｇ／Ｌ、３０℃の水酸化ナトリウム水溶液または０．５ｇ／Ｌ、３０℃の水酸化カリウム水溶液が好適に用いられる。
酸水溶液またはアルカリ水溶液への浸せき時間は、８〜１２０分が好ましく、１０〜９０分がより好ましく、１５〜６０分が更に好ましい。
また、予めｐＨ緩衝液に浸漬させる場合は、上述した酸／アルカリに適宜対応した緩衝液を使用する。
一方、後者のアルミニウム基板およびアルミニウム基板近傍の陽極酸化皮膜を切断する方法としては、アルミニウム基板および陽極酸化皮膜の底部を、レーザー等による切削処理や種々の研磨処理等を用いて物理的に除去する方法が好適に例示される。
＜充填工程＞
充填工程は、上記貫通化処理工程の後に、得られた上記絶縁性基材における貫通化した貫通孔の内部に導電性材料を充填して上記異方導電性部材を得る工程である。
ここで、充填する導電性材料は、異方導電性部材の導通路を構成するものであり、その種類は上述の通りである。
導電性材料として金属を充填する方法としては、電解メッキ法または無電解メッキ法を用いることができる。
なお、電解メッキ処理を施す前に上記絶縁性基材の一方の表面に空隙のない電極膜を形成する処理（電極膜形成処理）を施すのが好ましい。
電極膜を形成する方法は特に限定されないが、例えば、金属の無電解めっき処理、導電性材料（例えば、金属）の直接塗布、等が好ましく、これらの中でも電極膜の均一性、及び操作の簡便性の観点から、無電解めっき処理が好ましい。電極膜形成処理に関して、無電解めっき処理を用いる際には、そのめっき核を酸化皮膜の一方の表面に付与することが好ましい。具体的には、無電解めっきにより付与するべき金属と同種の金属又は金属化合物、あるいは無電解めっきにより付与するべき金属よりもイオン化傾向の高い金属又は金属化合物を、絶縁性基材の一方の表面に付与する方法が好ましい。付与方法としては、金属又は金属化合物を蒸着、スパッタリング、あるいは直接塗布する方法が挙げられるが、特に限定されない。
上記のようにめっき核を付与したのち、無電解めっき処理により電極膜を形成する。処理方法は、温度、時間により電極膜の厚さを制御できる観点から、浸漬法が好ましい。
無電解めっき液の種類としては、従来公知のものを使用することができる。
また、形成される電極膜の通電性を高める観点から、金めっき液、銅めっき液、銀めっき液等、貴金属を有するめっき液が好ましく、経時による電極の安定性すなわち、酸化による劣化を防ぐ観点から、金めっき液がより好ましい。
本発明の製造方法においては、電解メッキ法により金属を充填する場合は、パルス電解または定電位電解の際に休止時間をもうけることが好ましい。休止時間は、１０秒以上必要で、３０〜６０秒であることが好ましい。
また、電解液のかくはんを促進するため、超音波を加えることも望ましい。
更に、電解電圧は、通常２０Ｖ以下であって望ましくは１０Ｖ以下であるが、使用する電解液における目的金属の析出電位を予め測定し、その電位＋１Ｖ以内で定電位電解を行なうことが好ましい。なお、定電位電解を行なう際には、サイクリックボルタンメトリを併用できるものが望ましく、Ｓｏｌａｒｔｒｏｎ社、ＢＡＳ社、北斗電工社、ＩＶＩＵＭ社等のポテンショスタット装置を用いることができる。
金属の充填に使用するメッキ液は、従来公知のメッキ液を用いることができる。
具体的には、銅を析出させる場合には硫酸銅水溶液が一般的に用いられるが、硫酸銅の濃度は、１〜３００ｇ／Ｌが好ましく、１００〜２００ｇ／Ｌがより好ましい。また、電解液中に塩酸を添加すると析出を促進することができる。この場合、塩酸濃度は１０〜２０ｇ／Ｌが好ましい。
また、金を析出させる場合、テトラクロロ金の硫酸溶液を用い、交流電解でメッキを行なうのが望ましい。
なお、無電解メッキ法では、アスペクトの高い孔中に金属を完全に充填するには長時間を要するので、電解メッキ法により金属を充填するのが好ましい。
そして、第３の実施形態においては、図９〜図１６に示すように、この充填工程において、上記熱伝導層における埋設された上記熱伝導部を、併せて形成することができる。
＜封孔処理工程＞
上記充填工程の後、必要に応じて、上記金属が充填された上記絶縁性基材に封孔処理を施し、封孔率が９９％以上となるようにする封孔処理工程を備えていてもよい。封孔率が上記範囲であると、配線不良を抑制できる。
実施される封孔処理としては特に制限されず、沸騰水処理、熱水処理、蒸気処理、ケイ酸ソーダ処理、亜硝酸塩処理、酢酸アンモニウム処理等の公知の方法に従って行うことができる。例えば、特公昭５６−１２５１８号公報、特開平４−４１９４号公報、特開平５−２０２４９６号公報、特開平５−１７９４８２号公報等に記載されている装置および方法で封孔処理を行ってもよい。
＜表面平滑化処理工程＞
上記充填工程の後に、研摩処理（例えば、化学機械研磨処理）によって表面および裏面を平滑化する表面平滑処理工程を具備するのが好ましい。
なかでも、化学機械研磨処理としてＣＭＰ（Chemical Mechanical Polishing）処理を行うことにより、金属を充填させた後の表面および裏面の平滑化と表面に付着した余分な金属を除去することが好ましい。
ＣＭＰ処理には、フジミインコーポレイテッド社製のＰＮＡＮＥＲＬＩＴＥ−７０００、日立化成社製のＧＰＸ ＨＳＣ８００、旭硝子（セイミケミカル）社製のＣＬ−１０００等のＣＭＰスラリーを用いることができる。
なお、陽極酸化皮膜を研磨したくないので、層間絶縁膜やバリアメタル用のスラリーを用いるのは好ましくない。
＜放熱部作製工程＞
そして、本発明においては、上記充填工程または上記表面平滑処理工程の後に、上記異方導電性部材の任意の部位に、放熱部を作製する放熱部作製工程を備える。
上記放熱部作製工程は、導通路が形成された異方導電性部材の表面において、例えばトリミング処理によって、絶縁性基材である陽極酸化皮膜のみを一部除去し、導通路を構成する導電性材料を突出させる工程である。
ここで、トリミング処理は、導通路を構成する導電性材料（例えば、金属）を溶解しない条件であればよく、例えば、異方導電性部材を酸水溶液またはアルカリ水溶液に接触させることにより行う。接触させる方法は、特に限定されず、例えば、浸せき法、スプレー法が挙げられる。中でも、浸せき法が好ましい。
酸水溶液を用いる場合は、硫酸、リン酸、硝酸、塩酸等の無機酸またはこれらの混合物の水溶液を用いることが好ましい。中でも、クロム酸を含有しない水溶液が安全性に優れる点で好ましい。酸水溶液の濃度は１〜１０質量％が好ましい。酸水溶液の温度は、２５〜６０℃が好ましい。
一方、アルカリ水溶液を用いる場合は、水酸化ナトリウム、水酸化カリウムおよび水酸化リチウムからなる群から選ばれる少なくとも１種のアルカリの水溶液を用いることが好ましい。アルカリ水溶液の濃度は０．１〜５質量％が好ましい。アルカリ水溶液の温度は、２０〜３５℃が好ましい。
具体的には、例えば、５０ｇ／Ｌ、４０℃のリン酸水溶液、０．５ｇ／Ｌ、３０℃の水酸化ナトリウム水溶液、０．５ｇ／Ｌ、３０℃の水酸化カリウム水溶液が好適に用いられる。
酸水溶液またはアルカリ水溶液への浸せき時間は、８〜１２０分が好ましく、１０〜９０分がより好ましく、１５〜６０分が更に好ましい。
このようなトリミング処理により、図１〜図７に示すように、異方導電性部材１１に放熱部３１が形成される。
なお、異方導電性部材１１の任意の部位に放熱部３１を形成するためには、例えば、放熱部３１を形成する部位を露出させて、それ以外の部位をマスキングする方法が挙げられる。このとき、例えば、トリミング処理前に、放熱部３１を形成する部位を露出させてマスク層を形成し、トリミング処理後にマスク層を除去してもよく、マスク層の形成および除去については、上記マスク層形成工程および上記マスク層除去工程と同様にして行うことができる。
［多層基板の製造方法］
次に、本発明の多層基板の製造方法について詳細に説明する。
本発明の多層基板は、例えば、上記異方導電性部材の少なくとも一面にマスク層を形成するマスク層形成工程と、熱伝導層を形成する熱伝導層形成工程と、上記マスク層を除去して多層基板を得るマスク層除去工程とをこの順に有する製造方法により、作製することができる。
次に、熱伝導層形成工程について具体的に説明する。なお、上記マスク層形成工程および上記マスク層除去工程は、上記異方導電性部材の製造方法において説明したものと同様の方法で施すことができる。
〔熱伝導層形成工程〕
熱伝導層形成工程は、後述する熱伝導部形成と、配線部形成工程と、絶縁部形成工程とを有するのが好ましい。
＜熱伝導部形成工程＞
上記熱伝導部形成工程は、上記異方導電性部材の少なくとも一面に熱伝導部を形成する工程である。
ここで、異方導電性部材の少なくとも一面に熱伝導部を形成する方法は、例えば、電解めっき処理、無電解めっき処理、置換めっき処理などの種々めっき処理；スパッタリング処理；蒸着処理；等を施す方法が挙げられる。
これらのうち、耐熱性が高い観点から、金属のみの層形成であることが好ましく、厚膜／均一形成化および高密着性の観点から、めっき処理による層形成が特に好ましい。
上記めっき処理は、非導電性物質（異方導電性部材）に対するめっき処理になるため、シード層と呼ばれる還元金属層を設けた後、その金属層を利用して厚い金属層を形成する手法を用いるのが好ましい。
上記シード層は、スパッタリング処理により形成するのが好ましい。また、上記シード層の形成には、無電解めっきが用いてもよく、めっき液としては、主成分（例えば、金属塩、還元剤等）と補助成分（例えば、ｐＨ調整剤、緩衝剤、錯化剤、促進剤、安定剤、改良剤等）から構成される溶液を用いるのが好ましい。なお、めっき液としては、ＳＥ−６５０・６６６・６８０、ＳＥＫ−６７０・７９７、ＳＦＫ−６３（いずれも日本カニゼン社製）、メルプレートＮＩ−４１２８、エンプレートＮＩ−４３３、エンプレートＮＩ−４１１（いずれもメルテックス社製）等の市販品を適宜用いることができる。
また、上記熱伝導部の材料として銅を用いる場合、硫酸、硫酸銅、塩酸、ポリエチレングリコールおよび界面活性剤を主成分とし、その他各種添加剤を加えた種々の電解液を用いることができる。
＜配線部形成工程＞
上記配線部形成工程は、上記異方導電性部材の少なくとも一面に配線部を形成する工程である。
ここで、上記配線部を形成する方法は、例えば、電解めっき処理、無電解めっき処理、置換めっき処理などの種々めっき処理；スパッタリング処理；蒸着処理；等を施す方法が挙げられる。
これらのうち、耐熱性が高い観点から、金属のみの層形成であることが好ましく、厚膜／均一形成化および高密着性の観点から、めっき処理による層形成が特に好ましい。
上記めっき処理は、非導電性物質（異方導電性部材）に対するめっき処理になるため、シード層と呼ばれる還元金属層を設けた後、その金属層を利用して厚い金属層を形成する手法を用いるのが好ましい。
上記シード層は、スパッタリング処理により形成するのが好ましい。また、上記シード層の形成には、無電解めっきが用いてもよく、めっき液としては、主成分（例えば、金属塩、還元剤等）と補助成分（例えば、ｐＨ調整剤、緩衝剤、錯化剤、促進剤、安定剤、改良剤等）から構成される溶液を用いるのが好ましい。なお、めっき液としては、ＳＥ−６５０・６６６・６８０、ＳＥＫ−６７０・７９７、ＳＦＫ−６３（いずれも日本カニゼン社製）、メルプレートＮＩ−４１２８、エンプレートＮＩ−４３３、エンプレートＮＩ−４１１（いずれもメルテックス社製）等の市販品を適宜用いることができる。
また、上記配線部の材料として銅を用いる場合、硫酸、硫酸銅、塩酸、ポリエチレングリコールおよび界面活性剤を主成分とし、その他各種添加剤を加えた種々の電解液を用いることができる。
このようにして形成される配線部は、半導体素子等の実装の設計に応じ、公知の方法でパターン形成される。また、実際に半導体素子等が実装される箇所には、再度金属（半田も含む）を設け、熱圧着や、フリップチップ、ワイヤボンディング等で、接続しやすい用に適宜加工することができる。
好適な金属としては、半田、または、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、ニッケル（Ｎｉ）等の金属素材が好ましく、加熱による半導体素子等の実装の観点では、半田、または、Ｎｉを介してのＡｕ、Ａｇを設ける方法が接続信頼性の観点から好ましい。
具体的には、パターンが形成された銅（Ｃｕ）配線上に、ニッケル（Ｎｉ）を介して金（Ａｕ）を形成する方法としては、Ｎｉストライクめっきを施し、その後にＡｕめっきを施す方法が挙げられる。
ここで、Ｎｉストライクめっきは、Ｃｕ配線の表面酸化層の除去とＡｕ層密着性確保を目的に施される。
また、Ｎｉストライクめっきには、一般的なＮｉ／塩酸混合液を用いてもよく、ＮＩＰＳ−１００（日立化成工業製）等の市販品を用いてもよい。
一方、Ａｕめっきは、Ｎｉストライクめっきを施した後に、ワイヤボンディングや半田の濡れ性を向上させる目的で施される。
また、Ａｕめっきは無電解めっきで生成させるのが好ましく、ＨＧＳ−５４００（日立化成工業社製）、ミクロファブＡｕシリーズ、ガルバノマイスターＧＢシリーズ、プレシャスハブＩＧシリーズ（いずれも田中貴金属社製）等の市販の処理液を用いることができる。
＜絶縁部形成工程＞
上記絶縁部形成工程は、上記絶縁部を形成する工程である。
上記絶縁部を形成する方法としては特に限定されないが、上記絶縁部として上述した樹脂を用いる場合、例えば、ラミネータ装置を用いて上記異方導電性部材の上に積層させる方法、スピンコータ装置を用いて上記異方導電性部材の上に塗布する方法、フリップチップボンディング装置を用いて上記異方導電性部材と上記半導体素子の接合と同時に絶縁部を形成する方法等が挙げられる。
［半導体パッケージの製造方法］
本発明の半導体パッケージの製造方法は、本発明の多層基板の少なくとも一面に上記半導体素子を実装する工程を備える。
本発明の多層基板に半導体素子を実装する場合、加熱による実装を伴うが、半田リフローを含めての熱圧着による実装、およびフリップチップによる実装では、均一かつ確実な実装を施す観点から、最高到達温度は２２０〜３５０℃が好ましく、２４０〜３２０℃がより好ましく、２６０〜３００℃が特に好ましい。
これらの最高到達温度を維持する時間としては、同観点から２秒〜１０分が好ましく、５秒〜５分がより好ましく、１０秒〜３分が特に好ましい。
また、アルミニウム基板と陽極酸化皮膜との熱膨張率差に起因して陽極酸化皮膜内に発生するクラックを抑制する観点から、上記最高到達温度に到達する前に、所望の一定温度で５秒〜１０分、より好ましくは１０秒〜５分、特に好ましくは２０秒〜３分の熱処理を施す方法をとることもできる。所望の一定温度としては、８０〜２００℃であることが好ましく、１００〜１８０℃がより好ましく、１２０〜１６０℃が特に好ましい。
また、ワイヤボンディングでの実装時の温度としては、確実な実装を施す観点から、８０〜３００℃が好ましく、９０〜２５０℃がより好ましく、１００〜２００℃が特に好ましい。加熱時間としては、２秒〜１０分が好ましく、５秒〜５分がより好ましく、１０秒〜３分が特に好ましい。
以下に、実施例を挙げて本発明を具体的に説明する。ただし、本発明はこれらに限定されるものではない。
［実施例１］
〔異方導電性部材の作製〕
＜アルミニウム基板の作製＞
Ｓｉ：０．０６質量％、Ｆｅ：０．３０質量％、Ｃｕ：０．００５質量％、Ｍｎ：０．００１質量％、Ｍｇ：０．００１質量％、Ｚｎ：０．００１質量％、Ｔｉ：０．０３質量％を含有し、残部はＡｌと不可避不純物のアルミニウム合金を用いて溶湯を調製し、溶湯処理およびろ過を行った上で、厚さ５００ｍｍ、幅１２００ｍｍの鋳塊をＤＣ鋳造法で作製した。
次いで、表面を平均１０ｍｍの厚さで面削機により削り取った後、５５０℃で、約５時間均熱保持し、温度４００℃に下がったところで、熱間圧延機を用いて厚さ２．７ｍｍの圧延板とした。
更に、連続焼鈍機を用いて熱処理を５００℃で行った後、冷間圧延で、厚さ１．０ｍｍに仕上げ、ＪＩＳ １０５０材のアルミニウム基板を得た。
このアルミニウム基板を幅１０３０ｍｍにした後、以下に示す電解研磨処理を施した。
＜電解研磨処理＞
上記アルミニウム基板に対して、以下組成の電解研磨液を用いて、電圧２５Ｖ、液温度６５℃、液流速３．０ｍ／ｍｉｎの条件で電解研磨処理を施した。
陰極はカーボン電極とし、電源は、ＧＰ０１１０−３０Ｒ（高砂製作所社製）を用いた。また、電解液の流速は渦式フローモニターＦＬＭ２２−１０ＰＣＷ（ＡＳ ＯＮＥ製）を用いて計測した。
（電解研磨液組成）
・８５質量％リン酸（和光純薬社製試薬） ６６０ｍＬ
・純水 １６０ｍＬ
・硫酸 １５０ｍＬ
・エチレングリコール ３０ｍＬ
＜陽極酸化処理＞
次いで、電解研磨処理後のアルミニウム基板に、特開２００７−２０４８０２号公報に記載の手順にしたがって自己規則化法による陽極酸化処理を施した。
まず、電解研磨処理後のアルミニウム基板に、０．５０ｍｏｌ／Ｌシュウ酸の電解液で、電圧４０Ｖ、液温度１６℃、液流速３．０ｍ／ｍｉｎの条件で、５時間のプレ陽極酸化処理を施した。
その後、プレ陽極酸化処理後のアルミニウム基板を、０．２ｍｏｌ／Ｌ無水クロム酸、０．６ｍｏｌ／Ｌリン酸の混合水溶液（液温：５０℃）に１２時間浸漬させる脱膜処理を施した。
その後、０．５０ｍｏｌ／Ｌシュウ酸の電解液で、電圧４０Ｖ、液温度１６℃、液流速３．０ｍ／ｍｉｎの条件の条件で、１６時間の再陽極酸化処理を施し、膜厚１３０μｍの酸化皮膜を得た。
なお、プレ陽極酸化処理および再陽極酸化処理は、いずれも陰極はステンレス電極とし、電源はＧＰ０１１０−３０Ｒ（高砂製作所社製）を用いた。また、冷却装置にはＮｅｏＣｏｏｌ ＢＤ３６（ヤマト科学社製）、かくはん加温装置にはペアスターラー ＰＳ−１００（ＥＹＥＬＡ社製）を用いた。更に、電解液の流速は渦式フローモニターＦＬＭ２２−１０ＰＣＷ（ＡＳ ＯＮＥ製）を用いて計測した。
＜貫通化処理＞
次いで、２０質量％塩化水銀水溶液（昇汞）に２０℃、３時間浸漬させることによりアルミニウム基板を溶解し、更に、５質量％リン酸に３０℃、３０分間浸漬させることにより陽極酸化皮膜の底部を除去し、貫通孔を有する陽極酸化皮膜を作製した。
ここで、貫通孔の平均孔径は、３０ｎｍであった。平均孔径は、ＦＥ−ＳＥＭ（Ｓ−４８００、日立製作所社）により表面写真（倍率５００００倍）を撮影し、５０点測定した平均値として算出した。
貫通孔の平均深さは、１３０μｍであった。ここで、平均深さは、上記で得られた陽極酸化皮膜を貫通孔の部分で厚さ方向に対してＦＩＢで切削加工し、その断面をＦＥ−ＳＥＭ（Ｓ−４８００、日立製作所社）により表面写真（倍率５００００倍）を撮影し、１０点測定した平均値として算出した。
貫通孔の密度は、約１億個／ｍｍ2であった。ここで、密度は、特開２０１２−０８９４８１号公報の段落［０１５１］に記載されている方法により算出した。
貫通孔の規則化度は、９２％であった。ここで、規則化度は、ＦＥ−ＳＥＭ（Ｓ−４８００、日立製作所社）により表面写真（倍率２００００倍）を撮影し、２μｍ×２μｍの視野で、貫通孔について上記式（ｉ）により定義される規則化度を測定した。
＜加熱処理＞
次いで、上記で得られた陽極酸化皮膜に、温度４００℃で１時間の加熱処理を施した。
＜電極膜形成処理＞
次いで、上記加熱処理後の陽極酸化皮膜の一方の表面に電極膜を形成する処理を施した。すなわち、０．７ｇ／Ｌ塩化金酸水溶液を、一方の表面に塗布し、１４０℃／１分で乾燥させ、更に５００℃／１時間で焼成処理し、金のめっき核を作製した。その後、無電解めっき液としてプレシャスファブＡＣＧ２０００基本液／還元液（日本エレクトロプレイティング・エンジニヤース社製）を用いて、５０℃／１時間浸漬処理し、表面との空隙のない電極膜を形成した。
＜電解めっき処理（金属の充填）＞
次いで、上記電極膜を形成した面に銅電極を密着させ、該銅電極を陰極にし、白金を正極にして電解めっき処理を施した。
実施例１では、以下に示す組成の銅めっき液を使用し、定電流電解を施すことにより、貫通孔に銅が充填された異方導電性部材を作製した。
ここで、定電流電解は、山本鍍金社製のめっき装置を用い、北斗電工社製の電源（ＨＺ−３０００）を用い、めっき液中でサイクリックボルタンメトリを行って析出電位を確認した後に、以下に示す条件で処理を施した。
＜銅めっき液組成＞
・硫酸銅 １００ｇ／Ｌ
・硫酸 ５０ｇ／Ｌ
・塩酸 １５ｇ／Ｌ
・温度 ２５℃
・電流密度 １０Ａ／ｄｍ2
＜研磨処理＞
次いで、作製した異方導電性部材の両面に対して、機械研磨処理を行い、厚さ１１０μｍの異方導電性部材を得た。
ここで、機械的研磨処理に用いる試料台としては、セラミック製冶具（ケメット・ジャパン社製）を用い、試料台に貼り付ける材料としては、アルコワックス（日化精工社製）を用いた。また、研磨剤としては、ＤＰ−懸濁液Ｐ−６μｍ・３μｍ・１μｍ・１／４μｍ（ストルアス製）を順に用いた。
以上のようにして作製した金属が充填された異方導電性部材の貫通孔の封孔率を測定した。具体的には、作製した異方導電性部材の両面をＦＥ−ＳＥＭ（Ｓ−４８００、日立製作所社）で観察し、１０００個の貫通孔の封孔の有無を観察して封孔率を算出し、両面の封孔率から平均値を求めた。結果は、実施例１の異方導電性部材の封孔率は９６％であった。
なお、作製した異方導電性部材を厚さ方向に対してＦＩＢで切削加工し、その断面をＦＥ−ＳＥＭ（Ｓ−４８００、日立製作所社）により表面写真（倍率５００００倍）を撮影し、貫通孔の内部を確認したところ、封孔された貫通孔においては、その内部が金属で完全に充填されていることが分かった。
＜トリミング処理（放熱部の作製）＞
次いで、研磨処理後の異方導電性部材をマスキングしてリン酸溶液に浸漬し、陽極酸化皮膜を選択的に溶解することで、導通路である金属の円柱を突出させ、放熱部を形成した。
リン酸溶液は、上記貫通化処理と同じ液を使い、実施例１では処理時間を１８分とした。なお、後述する実施例２，３，５，６では処理時間を２０分とし、実施例４では処理時間を２５分とした。
〔多層基板の作製（熱伝導層の形成）〕
＜マスク層の形成＞
異方導電性部材の表面に、フォトレジスト（ＦＣ−２３０Ｇ、東洋紡社製）をコートし、所定の開口パターンを付与するべくマスクを介してＵＶ照射を施した。
その後、非照射部をアルカリ現像液で現像することで完全に除去し、異方導電性部材の表面をパターン状に露出させた。
なお、実施例１〜４では、熱伝導部および配線部のパターンを同時に形成した。
＜熱伝導部および配線部の形成＞
Ａｕスパッタリング処理によりシード層を形成した後、電解銅めっき法により厚み５μｍの熱伝導部と配線部を形成させた。
＜マスク層の除去＞
マスク層を形成した異方導電性部材に対して、モノメタノールアミン溶剤を用いてマスク層を除去し、図１に示すような実施例１の多層基板を作製した。
［実施例２］
実施例１のトリミング処理（ただし、処理時間は２０分とした）の後、熱伝導部パターンのマスク層の形成、ＤＬＣ形成、マスク層の除去をこの順に実施することにより、ダイヤモンドライクカーボン（ＤＬＣ）を熱伝導層の熱伝導部として形成した。ＤＬＣの形成にはＤＬＣ成膜装置を使用してイオン化蒸着法により行った。
その後、熱伝導層の配線部のみ実施例１と同様の方法（マスク層の形成、配線部の形成、マスク層の除去）により形成することで、図１に示すような実施例２の多層基板を作製した。
［実施例３］
熱伝導層を異方導電性部材の両面に形成したこと以外は、実施例１と同様の方法により、図３に示すような多層基板を作製した。ただし、トリミング処理の処理時間は２０分とした。
［実施例４］
実施例３の多層基板（ただし、トリミング処理の処理時間は２５分とした）を積層する際に、上下の配線パターンが一致するように位置合わせを行い、スリーボンド製アンダーフィル剤 ＴｈｒｅｅＢｏｎｄ ２２７４Ｂを横から注入し、浸透させ、熱硬化条件：８５℃、４５分間で、アンダーフィル剤を硬化させることにより、図７に示すような実施例４の多層基板を作製した。
［実施例５］
実施例１の陽極酸化処理の後に、熱伝導部パターンのマスク層の形成、エッチングによる凹部の形成、マスク層の除去をこの順に実施することにより、深さ１０μｍの凹部形成処理を行い、以降、熱伝導層の形成までは実施例１と同様の方法で行うことで凹部への金属充填を行い、その後熱伝導層の配線部のみ実施例１と同様の方法（マスク層の形成、配線部の形成、マスク層の除去）により形成することで、図４に示すような実施例５の多層基板を作製した。ただし、トリミング処理の処理時間は２０分とした。
［実施例６］
実施例１のトリミング処理の後、熱伝導部パターンのマスク層の形成、エッチングによる凹部形成、ＤＬＣ形成、マスク層の除去をこの順に実施することにより、深さ１０μｍの凹部にＤＬＣ形成処理を行い、その後熱伝導層の配線部のみ実施例１と同様の方法（マスク層の形成、配線部形成、マスク層の除去）により形成することで、図４に示すような実施例６の多層基板を作製した。ただし、トリミング処理の処理時間は２０分とした。また、ＤＬＣの形成には実施例２と同様の方法を用いた。
［比較例１］
熱伝導層の形成において熱伝導部のパターン形成を行わなかったこと、および、トリミング処理により放熱部を形成しなかったこと以外は、実施例１と同様の方法により多層基板を作製した。なお、比較例１については、下記第１表中の「熱伝導層」および「熱伝導部」の項目には、「−」を記載した。
［評価］
〔放熱部〕
＜放熱部の高さの算出＞
作製した多層基板における放熱部の高さについて、それぞれ面内の４方の４箇所とその間の５箇所の計９箇所を断面方向からのＦＥ−ＳＥＭ（Ｓ−４８００、日立製作所社）の観察により観察し、各箇所の高さを１０点の測定平均値から算出した後、９箇所の高さを平均した。結果を下記第１表に示す。なお、放熱部を形成しなかった比較例１については「−」を記載した（面積についても同様）。
＜放熱部の面積の算出＞
放熱部の面積は、多層基板に設けられる半導体素子（後述）の面積に対する割合で算出した。結果を下記第１表に示す。
〔熱伝導層（熱伝導部）〕
＜熱伝導部の厚みの算出＞
作製した多層基板の熱伝導層の熱伝導部の厚みについて、それぞれ面内の４方の４箇所とその間の５箇所の計９箇所を断面方向からのＦＥ−ＳＥＭ（Ｓ−４８００、日立製作所社）の観察により観察し、各箇所の厚みを１０点の測定平均値から算出した後、９箇所の厚みを平均した。結果を下記第１表に示す。なお、熱伝導部の形成を行わなかった比較例１については「−」を記載した（面積についても同様）。
＜熱伝導部の面積の算出＞
多層基板の熱伝導層における熱伝導部の面積は、多層基板に設けられる半導体素子の面積に対する割合で算出した。結果を下記第１表に示す。
〔半導体パッケージの作製〕
＜半導体素子（ＴＥＧチップ）＞
まず、半導体素子として、ＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）を作製した。なお、ＴＥＧチップ中の抵抗素子は発熱源として、ダイオードは温度センサーとしての役目を果たすように設計した。
＜ＴＥＧチップの実装・絶縁部の形成＞
多層基板の上下に、ＴＥＧチップを、配線パターンが一致するように位置合わせして配置し、スリーボンド社製アンダーフィル剤 ＴｈｒｅｅＢｏｎｄ ２２７４Ｂを多層基板とＴＥＧチップを含む層の横からそれぞれ注入し、浸透させ、熱硬化条件：８５℃、４５分間で、アンダーフィル剤を硬化し、配線層とＴＥＧチップとを接続した。
＜駆動テスト＞
ＴＥＧチップを駆動させ、ＴＥＧチップが５００ｍＷの電力となる点でのジャンクション温度とパッケージ表面温度とを計測した。結果を下記第１表に示す。
なお、ジャンクション温度は、ＴＥＧチップのダイオード順方向電圧を測定し、その温度依存性から算出した。
ジャンクション温度の測定結果から、比較例１よりも各実施例で熱伝導性が向上したことがわかった。
また、放熱部を設けることで、ジャンクション温度が低下すること、パッケージ表面温度とジャンクション温度との差が小さくなることがわかった。これは、パッケージ表面からの放熱性が向上したことを示している。
１：多層基板
１ａ：半導体パッケージ
４：凹部
５：窪み
６：マスク層
７：アルミニウム基板
８：陽極酸化皮膜
９：貫通孔
１０：金属（導電性材料）
１１：異方導電性部材
１２：絶縁性基材
１３：導通路
２１：熱伝導層
２２：熱伝導部
２２ａ：熱伝導部
２３：配線部
２３ａ：配線部
２４：絶縁部
３１：放熱部
４１（４１ａ、４１ｂ）：半導体素子

Claims (9)

  1. アルミニウム基板の陽極酸化皮膜であって厚み方向に貫通孔が設けられた絶縁性基材と、前記貫通孔に充填された導電性材料からなり互いに絶縁された状態で前記絶縁性基材を厚み方向に貫通する複数の導通路と、を有する異方導電性部材と、
    前記異方導電性部材の少なくとも一面に設けられた熱伝導部を有する熱伝導層と、
    前記絶縁性基材中から突出した前記導電性材料からなる放熱部と、
    を備え、
    前記異方導電性部材における前記放熱部が設けられている部分が剥き出しになっている多層基板。
  2. 前記多層基板の少なくとも一方の面に半導体素子が設けられる場合において、
    前記放熱部は、前記半導体素子が設けられる領域の外側に、設けられている、請求項１に記載の多層基板。
  3. 前記半導体素子が前記多層基板の両面に設けられる、請求項２に記載の多層基板。
  4. 前記熱伝導層は、前記熱伝導部と、導電性材料からなる配線部と、前記熱伝導部と前記配線部とを絶縁する絶縁部とを有する、請求項１〜３のいずれか１項に記載の多層基板。
  5. 前記絶縁部が樹脂である、請求項４に記載の多層基板。
  6. 前記陽極酸化皮膜中から突出した前記放熱部の高さが３５μｍ以上である、請求項１〜５のいずれか１項に記載の多層基板。
  7. 前記熱伝導部が、前記陽極酸化皮膜中に埋設されている、請求項１〜６のいずれか１項に記載の多層基板。
  8. ２枚以上の前記異方導電性部材の間に前記熱伝導層を有する、請求項１〜７のいずれか１項に記載の多層基板。
  9. 請求項１〜８のいずれか１項に記載の多層基板と、前記多層基板の少なくとも一面に設けられた半導体素子とを備える、半導体パッケージ。
JP2013103819A 2012-09-26 2013-05-16 多層基板および半導体パッケージ Active JP5752741B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2013103819A JP5752741B2 (ja) 2012-09-26 2013-05-16 多層基板および半導体パッケージ
US14/030,148 US20140085829A1 (en) 2012-09-26 2013-09-18 Multi-layered board and semiconductor package
CN201310450973.0A CN103687275B (zh) 2012-09-26 2013-09-25 多层板和半导体封装
TW102134418A TWI583281B (zh) 2012-09-26 2013-09-25 多層板和半導體封裝
KR1020130114765A KR101705671B1 (ko) 2012-09-26 2013-09-26 다층 기판과 반도체 패키지

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2012212545 2012-09-26
JP2012212545 2012-09-26
JP2013103819A JP5752741B2 (ja) 2012-09-26 2013-05-16 多層基板および半導体パッケージ

Publications (2)

Publication Number Publication Date
JP2014082447A JP2014082447A (ja) 2014-05-08
JP5752741B2 true JP5752741B2 (ja) 2015-07-22

Family

ID=50323165

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013103819A Active JP5752741B2 (ja) 2012-09-26 2013-05-16 多層基板および半導体パッケージ

Country Status (5)

Country Link
US (1) US20140085829A1 (ja)
JP (1) JP5752741B2 (ja)
KR (1) KR101705671B1 (ja)
CN (1) CN103687275B (ja)
TW (1) TWI583281B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11908837B2 (en) 2021-03-16 2024-02-20 Kioxia Corporation Semiconductor device

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014106206A (ja) * 2012-11-29 2014-06-09 Tamagawa Seiki Co Ltd 慣性センサおよびその演算誤差軽減方法
US9601406B2 (en) 2013-03-01 2017-03-21 Intel Corporation Copper nanorod-based thermal interface material (TIM)
WO2015142321A1 (en) * 2014-03-18 2015-09-24 Hewlett Packard Development Company, L.P. Secure element
WO2015171905A1 (en) * 2014-05-08 2015-11-12 Micron Technology, Inc. In-memory lightweight coherency
CN104157580B (zh) * 2014-08-12 2017-06-06 上海航天电子通讯设备研究所 基于铝阳极氧化技术的埋置芯片互连封装方法及结构
CN104201163B (zh) * 2014-08-12 2017-07-04 上海航天电子通讯设备研究所 一种基于铝阳极氧化技术的高密度转接板及其制造方法
US9780044B2 (en) * 2015-04-23 2017-10-03 Palo Alto Research Center Incorporated Transient electronic device with ion-exchanged glass treated interposer
DE102015213999A1 (de) * 2015-07-24 2017-01-26 Robert Bosch Gmbh Herstellungsverfahren für eine mikroelektronische Bauelementanordnung und mikroelektronische Bauelementanordnung
WO2017028430A1 (zh) * 2015-08-18 2017-02-23 江苏诚睿达光电有限公司 一种精制光转换体贴合封装led的工艺方法及精制装备系统
ITUB20153344A1 (it) * 2015-09-02 2017-03-02 St Microelectronics Srl Modulo di potenza elettronico con migliorata dissipazione termica e relativo metodo di fabbricazione
DE102015217426A1 (de) * 2015-09-11 2017-03-16 Zf Friedrichshafen Ag Mehrfunktionale Hochstromleiterplatte
US9624094B1 (en) 2015-11-13 2017-04-18 Cypress Semiconductor Corporation Hydrogen barriers in a copper interconnect process
CN105300371B (zh) * 2015-12-02 2019-02-05 北京七维航测科技股份有限公司 抗冲击角速陀螺灌封工艺
US10614231B1 (en) * 2016-09-15 2020-04-07 Riverside Research Institute Integrated out-of-band security for high security embedded systems
US10490588B2 (en) * 2016-09-16 2019-11-26 Semiconductor Components Industries, Llc Methods and apparatus for a thermal equalizer in an image sensor
CN106776014B (zh) * 2016-11-29 2020-08-18 科大讯飞股份有限公司 异构计算中的并行加速方法及系统
US10375845B2 (en) * 2017-01-06 2019-08-06 Microsoft Technology Licensing, Llc Devices with mounted components
TWI621187B (zh) * 2017-03-07 2018-04-11 力成科技股份有限公司 封裝堆疊結構及其製造方法
JP6717238B2 (ja) * 2017-03-07 2020-07-01 三菱マテリアル株式会社 ヒートシンク付パワーモジュール用基板
JP2019057546A (ja) * 2017-09-19 2019-04-11 東芝メモリ株式会社 半導体記憶装置
JP2019071317A (ja) * 2017-10-06 2019-05-09 住友ベークライト株式会社 構造体、放熱部材および発光装置
CN107645892A (zh) * 2017-10-12 2018-01-30 南京旭羽睿材料科技有限公司 一种基于石墨烯的手机散热薄膜
CN107729704A (zh) * 2017-11-27 2018-02-23 中科亿海微电子科技（苏州）有限公司 基于热仿真的三维fpga器件布局优化的方法
KR102420589B1 (ko) 2017-12-04 2022-07-13 삼성전자주식회사 히트 싱크를 가지는 반도체 패키지
US10481651B2 (en) * 2017-12-07 2019-11-19 Toyota Motor Engineering & Manufacturing North America, Inc. Integrated PCU and GPU cooling system
CN108040425B (zh) * 2017-12-14 2019-09-20 广东长盈精密技术有限公司 电子设备及其电路板
KR102536305B1 (ko) * 2018-01-05 2023-05-24 (주)포인트엔지니어링 마이크로 led 구조체 및 이의 제조방법
CN110325017A (zh) * 2018-03-30 2019-10-11 株式会社安川电机 一种伺服控制器
CN108925027B (zh) * 2018-07-16 2020-10-09 惠州市华星光电技术有限公司 散热结构
JP2020057701A (ja) * 2018-10-02 2020-04-09 シャープ株式会社 電子機器
CN109336047B (zh) * 2018-10-08 2020-07-28 东北大学 一种基于mems工艺的多层结构离子源芯片及质谱分析进样系统
WO2020162614A1 (ja) 2019-02-08 2020-08-13 株式会社村田製作所 モジュール
WO2020240850A1 (ja) * 2019-05-31 2020-12-03 ウルトラメモリ株式会社 半導体モジュール及びその製造方法
KR102608888B1 (ko) * 2019-06-04 2023-12-01 (주)포인트엔지니어링 전기접속용 양극산화막 및 광소자 디스플레이 및 광소자 디스플레이 제조 방법
JP2021019144A (ja) * 2019-07-23 2021-02-15 日立造船株式会社 電気デバイスユニット
US11013991B1 (en) 2019-12-31 2021-05-25 Dell Products L.P. Information handling system controller adaptive haptic feedback
US11097184B2 (en) * 2019-12-31 2021-08-24 Dell Products L.P. Information handling system controller illumination
US11331567B2 (en) 2019-12-31 2022-05-17 Dell Products L.P. Information handling system and game controller trigger
US11338197B2 (en) 2019-12-31 2022-05-24 Dell Products L.P. Information handling system controller distributable hardware and logic management
US11013987B1 (en) 2019-12-31 2021-05-25 Dell Products L.P. Information handling system controller scalable interface
US11097185B2 (en) 2019-12-31 2021-08-24 Dell Products L.P. Detachable information handling system game controller management
US11260291B2 (en) 2019-12-31 2022-03-01 Dell Products L.P. Information handling system and detachable game controller
US11260288B2 (en) 2019-12-31 2022-03-01 Dell Products L.P. Disassemblable information handling system game controller
KR20220014680A (ko) * 2020-07-29 2022-02-07 (주)포인트엔지니어링 양극산화막 기판 베이스, 이를 구비하는 양극산화막 기판부, 이를 구비하는 양극산화막 기반 인터포저 및 이를 구비하는 반도체 패키지
CN214176013U (zh) * 2020-12-23 2021-09-10 迪科特测试科技(苏州)有限公司 半导体结构
JPWO2022181300A1 (ja) * 2021-02-25 2022-09-01
KR20220138732A (ko) * 2021-04-06 2022-10-13 (주)포인트엔지니어링 양극산화막 기반의 전기 연결용 인터포저 및 그 제조방법, 반도체 패키지 및 그 제조방법, 다단 적층형 반도체 소자 및 그 제조방법 및 디스플레이 및 그 제조방법
US11864281B2 (en) 2021-07-08 2024-01-02 ERP Power, LLC Multi-channel LED driver with integrated LEDs having a multilayer structure
US11276315B1 (en) * 2021-07-12 2022-03-15 Beta Air, Llc Electric aircraft configured to implement a layered data network and method to implement a layered data network in electric aircraft
KR20230077866A (ko) * 2021-11-26 2023-06-02 (주)포인트엔지니어링 양극산화막 구조체
CN114222419A (zh) * 2021-12-22 2022-03-22 维沃移动通信有限公司 电路板组件和电子设备
KR20230117007A (ko) * 2022-01-28 2023-08-07 (주)포인트엔지니어링 마이크로 범프 및 이의 제조 방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3154713B2 (ja) * 1990-03-16 2001-04-09 株式会社リコー 異方性導電膜およびその製造方法
JPH0495311A (ja) * 1990-07-31 1992-03-27 Ricoh Co Ltd 多段式異方性導電膜
JPH0495312A (ja) * 1990-07-31 1992-03-27 Ricoh Co Ltd 異方性導電膜
WO2002009194A1 (en) * 2000-07-26 2002-01-31 The Research Foundation Of State University Of New York Method and system for bonding a semiconductor chip onto a carrier using micro-pins
DE102005032489B3 (de) * 2005-07-04 2006-11-16 Schweizer Electronic Ag Leiterplatten-Mehrschichtaufbau mit integriertem elektrischem Bauteil und Herstellungsverfahren
JP2007204802A (ja) 2006-01-31 2007-08-16 Fujifilm Corp 構造体の製造方法
US7911797B2 (en) * 2007-10-25 2011-03-22 Nexxus Lighting Apparatus and methods for thermal management of electronic devices
US7993031B2 (en) * 2007-11-19 2011-08-09 Nexxus Lighting, Inc. Apparatus for housing a light assembly
JP5145110B2 (ja) * 2007-12-10 2013-02-13 富士フイルム株式会社 異方導電性接合パッケージの製造方法
CN101600323A (zh) * 2009-05-13 2009-12-09 郭世明 高效能纳米线导热膜及其制造方法
JP5318797B2 (ja) * 2010-02-23 2013-10-16 新光電気工業株式会社 実装基板および半導体装置
EP2434592A3 (en) 2010-09-24 2014-09-24 Fujifilm Corporation Anisotropically conductive member
JP2013004576A (ja) * 2011-06-13 2013-01-07 Shinko Electric Ind Co Ltd 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11908837B2 (en) 2021-03-16 2024-02-20 Kioxia Corporation Semiconductor device

Also Published As

Publication number Publication date
US20140085829A1 (en) 2014-03-27
CN103687275A (zh) 2014-03-26
TWI583281B (zh) 2017-05-11
CN103687275B (zh) 2018-04-06
KR101705671B1 (ko) 2017-02-22
TW201414392A (zh) 2014-04-01
JP2014082447A (ja) 2014-05-08
KR20140040668A (ko) 2014-04-03

Similar Documents

Publication Publication Date Title
JP5752741B2 (ja) 多層基板および半導体パッケージ
JP5145110B2 (ja) 異方導電性接合パッケージの製造方法
CN113423872B (zh) 阳极氧化处理方法及各向异性导电性部件的制造方法
WO2018173764A1 (ja) 積層デバイス、積層体および積層デバイスの製造方法
JP6798003B2 (ja) 金属充填微細構造体の製造方法
US9799594B2 (en) Microstructure, multilayer wiring board, semiconductor package and microstructure manufacturing method
JP6818707B2 (ja) 金属膜、構造体、複合材料、構造体の製造方法、および複合材料の製造方法
JP6887396B2 (ja) 異方導電性部材の製造方法
WO2021033467A1 (ja) 構造体の製造方法
JP2019149448A (ja) 異方導電性部材、異方導電性部材の製造方法、接合体および電子デバイス
JP7506753B2 (ja) 金属充填微細構造体の製造方法
JP7369797B2 (ja) 金属充填微細構造体の製造方法
WO2021033466A1 (ja) 構造体の製造方法および接合体の製造方法
JP2018037509A (ja) 多層配線基板の製造方法
JP7649400B1 (ja) 異方導電性部材及び接合体
JP7646489B2 (ja) 構造体の製造方法
WO2019065118A1 (ja) 半導体デバイスの製造方法および接合部材

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140819

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140821

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141016

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150512

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150520

R150 Certificate of patent or registration of utility model

Ref document number: 5752741

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250