JP5710945B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置に関し、特に、互いに相補であるビット線対に生じている電位差を増幅するセンスアンプを備えた半導体装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）などの半導体メモリにおいては、メモリセルから読み出された微少な信号を増幅するためにセンスアンプが用いられる。通常、センスアンプは、クロスカップルされた一対のＰチャンネル型のＭＯＳトランジスタと、クロスカップルされた一対のＮチャンネル型のＭＯＳトランジスタからなり、ビット線対の一方をＰチャンネル型のＭＯＳトランジスタによってハイレベルに駆動し、ビット線対の他方をＮチャンネル型のＭＯＳトランジスタによってローレベルに駆動する（特許文献１〜５参照）。

センスアンプによるセンス動作を高速且つ高感度で行うためには、クロスカップルされた一対のトランジスタ（第１と第２のトランジスタ）の特性を正確に一致させる必要があるとともに、Ｐチャンネル型のＭＯＳトランジスタとＮチャンネル型のＭＯＳトランジスタの動作タイミングを正確に一致させることが好ましい。

特開２００４−３１９０８号公報 特開２００４−３４８８９６号公報 特開平４−２２８１７１号公報 特開２００３−７８４０５号公報 特開平２−２４６０８９号公報

特許文献１〜３には、センスアンプを構成するトランジスタのレイアウトが記載されている。しかしながら、特許文献１〜３に記載されたレイアウトでは、所謂クロスカップルされた一対のトランジスタの特性に差が生じることがあり、これによりセンスマージンが減少するという問題があった。例えば、ウェルのエッジからの距離が、一対のトランジスタが含む２つのトランジスタで、夫々異なるからである。

特許文献４，５には、センスアンプを駆動する駆動回路が記載されている。しかしながら、特許文献４に記載された駆動回路では、一対のＰチャンネル型のＭＯＳトランジスタの電源ノードにビット線のハイ側電位を供給し、一対のＮチャンネル型のＭＯＳトランジスタの電源ノードにビット線のロー側電位を供給しているだけであることから、センス動作が遅いという問題がある。これに対し、特許文献５に記載された駆動回路では、一対のＰチャンネル型のＭＯＳトランジスタの電源ノードにビット線のハイ側電位よりも高い電位を供給した後、ビット線のハイ側電位を供給していることから、センス動作の初期におけるセンス速度を高速化することができる。

しかしながら、特許文献５に記載の駆動回路では、一対のＰチャンネル型のＭＯＳトランジスタの電源ノードを駆動する第１の制御信号Ｐ１Ｐによるタイミングと、一対のＮチャンネル型のＭＯＳトランジスタの電源ノードを駆動する第２の制御信号Ｐ１Ｎによるタイミングとを一致させることが困難であり、これらの動作タイミングにスキューが生じるという問題があった。第１の制御信号Ｐ１Ｐと第２の制御信号Ｐ１Ｎの夫々の電圧が異なるからである。

本発明の第１の側面による半導体装置は、第１の第１導電型ウェルと、第２の第１導電型ウェルと、前記第１及び第２の第１導電型ウェルに挟まれた第２導電型ウェルと、前記第１の第１導電型ウェルと前記第２導電型ウェルとの境界を示す第１の素子分離領域と、前記第２の第１導電型ウェルと前記第２導電型ウェルとの境界を示す第２の素子分離領域と、前記第１の素子分離領域に隣接して前記第１の第１導電型ウェルに含まれる第１の第２導電型ドライバトランジスタと、前記第１の素子分離領域に隣接して前記第２導電型ウェルに含まれる第１の第１導電型ドライバトランジスタと、前記第１の第１導電型ウェルに含まれ、前記第１の素子分離領域を基準として前記第１の第２導電型ドライバトランジスタよりも遠くに配置され、互いのゲート電極がクロスカップルされた第１及び第２の第２導電型センストランジスタと、前記第２導電型ウェルに含まれ、前記第１の素子分離領域を基準として前記第１の第１導電型ドライバトランジスタよりも遠くに配置され、互いのゲート電極がクロスカップルされた第１及び第２の第１導電型センストランジスタと、前記第２の素子分離領域に隣接して前記第２の第１導電型ウェルに含まれる第２の第２導電型ドライバトランジスタと、前記第２の素子分離領域に隣接して前記第２導電型ウェルに含まれる第２の第１導電型ドライバトランジスタと、前記第２の第１導電型ウェルに含まれ、前記第２の素子分離領域を基準として前記第２の第２導電型ドライバトランジスタよりも遠くに配置され、互いのゲート電極がクロスカップルされた第３及び第４の第２導電型センストランジスタと、前記第２導電型ウェルに含まれ、前記第２の素子分離領域を基準として前記第２の第１導電型ドライバトランジスタよりも遠くに配置され、互いのゲート電極がクロスカップルされた第３及び第４の第１導電型センストランジスタと、を備え、前記第１及び第２の第２導電型センストランジスタ及び前記第１及び第２の第１導電型センストランジスタは、前記第１の第２導電型ドライバトランジスタ及び前記第１の第１導電型ドライバトランジスタからそれぞれ電源が供給される第１のセンスアンプを構成し、前記第３及び第４の第２導電型センストランジスタ、及び前記第３及び第４の第１導電型センストランジスタは、前記第２の第２導電型ドライバトランジスタ及び前記第２の第１導電型ドライバトランジスタからそれぞれ電源が供給される第２のセンスアンプを構成する、ことを特徴とする。

本発明の第１の他の側面による半導体装置は、第１乃至第４のトランジスタで構成される第１のセンスアンプと、第５乃至代８のトランジスタで構成される第２のセンスアンプと、前記第１と第２のトランジスタに電源を供給する第９のトランジスタと、前記第３と第４のトランジスタに電源を供給する第１０のトランジスタと、前記第５と第６のトランジスタに電源を供給する第１１のトランジスタと、前記第７と第８のトランジスタに電源を供給する第１２のトランジスタと、前記第１、第２、第９のトランジスタを含む第１のウェルと、前記第３乃至第６、第１０、第１１のトランジスタを含む第２のウェルと、前記第８、第９、第１２のトランジスタを含む第３のウェルと、を備え、前記第２のウェルは、前記第１及び第３のウェルに挟まれ、前記第１乃至第３のウェル及び前記第１乃至第８のトランジスタは、第１の方向に展開して配置され、前記第９のトランジスタは、前記第１の方向において、前記第１または第２のランジスタと、前記第１及び第２のウェルの境界と、の間に挟まれ、前記第１０のトランジスタは、前記第１の方向において、前記第３または第４のランジスタと、前記第１及び第２のウェルの境界と、の間に挟まれ、前記第１１のトランジスタは、前記第１の方向において、前記第５または第６のランジスタと、前記第２及び第３のウェルの境界と、の間に挟まれ、前記第１２のトランジスタは、前記第１の方向において、前記第７または第８のランジスタと、前記第２及び第３のウェルの境界と、の間に挟まれる、ことを特徴とする。

本発明の第２の側面による半導体装置は、それぞれの電源ノードが第１のセンスアンプ駆動ラインに共通接続され、ビット線対に生じている電位差に基づいて前記ビット線対の一方を前記第１のセンスアンプ駆動ラインの電位に駆動するクロスカップルされた第１及び第２の第１導電型センストランジスタと、それぞれの電源ノードが第２のセンスアンプ駆動ラインに共通接続され、前記ビット線対に生じている電位差に基づいて前記ビット線対の他方を前記第２のセンスアンプ駆動ラインの電位に駆動するクロスカップルされた第１及び第２の第２導電型センストランジスタと、第１の電位が与えられる第１の電源ラインと前記第１のセンスアンプ駆動ラインとの間に接続された第１のドライバトランジスタと、第２の電位が与えられる第２の電源ラインと前記第２のセンスアンプ駆動ラインとの間に接続された第２のドライバトランジスタと、第３の電位が与えられる第３の電源ラインと前記第１のセンスアンプ駆動ラインとの間に接続された第３のドライバトランジスタと、を備え、前記第１の電位と前記第２の電位との電位差は、前記第３の電位と前記第２の電位との電位差よりも大きく、第１の期間においては、前記第１及び第２のドライバトランジスタが電気的に導通し、前記第３のドライバトランジスタが電気的に非導通し、前記第１の期間に続く第２の期間においては、前記第２及び第３のドライバトランジスタが電気的に導通し、前記第１のドライバトランジスタが電気的に非導通し、前記第１のドライバトランジスタの制御ノードには第１のセンスアンプ駆動信号が供給され、前記第２のドライバトランジスタの制御ノードには第２のセンスアンプ駆動信号が供給され、前記第１のセンスアンプ駆動信号と前記第２のセンスアンプ駆動信号の電圧振幅は互いに等しい、ことを特徴とする。

本発明の第２の他の側面による半導体装置は、互いのドレイン電極と互いのゲート電極とが、それぞれ接続する第１と第２のトランジスタと、互いのドレイン電極と互いのゲート電極とが、それぞれ接続する第３と第４のトランジスタと、互いに接続する前記第１と第２のトランジスタのソース電極と、第１の電位を供給する第１のラインと、の間に接続する第５のトランジスタと、互いに接続する前記第３と第４のトランジスタのソース電極と、第２の電位を供給する第２のラインと、の間に接続する第６のトランジスタと、前記第５のトランジスタのゲート電極に、高電位として前記第１の電位及び低電位として前記第２の電位を有する第１の制御信号を供給する第１のドライバと、前記第６のトランジスタのゲート電極に、高電位として前記第１の電位及び低電位として前記第２の電位を有する第２の制御信号を供給する第２のドライバと、を備えることを特徴とする。

また、本発明によるデータ処理システムは、上記の半導体装置を備えることを特徴とする。

本発明の第１の側面による半導体装置によれば、２つの一対のセンストランジスタとそれぞれ対応する２つの素子分離領域との間に複数のドライバトランジスタが介在することから、複数のセンストランジスタと対応する複数の素子分離領域との距離が、それぞれ確保される。これにより、複数のセンストランジスタは、素子分離領域からの距離によってトランジスタのしきい値が変化するという、素子分離領域の近傍にて生じる現象の影響をほとんど受けないことから、クロスカップルされた一対のトランジスタの特性及び２つの一対のトランジスタ間の特性を正確に一致させることが可能となる。

本発明の第２の側面による半導体装置によれば、センス動作の初期において、第１のセンスアンプ駆動信号と第２のセンスアンプ駆動信号の振幅が互いに等しいことから、第１導電型センストランジスタと第２導電型センストランジスタの動作タイミングにスキューが生じない。

本発明の原理を説明するための模式的なレイアウト図である。 本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。 センスアンプＳＡの回路構成及びレイアウトを説明するための図である。 半導体基板上におけるセンスアンプＳＡのレイアウトを説明するための図であり、（ａ）は略平面図、（ｂ）はＡ−Ａ線に沿った略断面図である。 各トランジスタの接続関係を説明するための図であり、（ａ）は略平面図、（ｂ）はＡ−Ａ線に沿った略断面図である。 Ｎウェルに形成されるＰチャンネル型のＭＯＳトランジスタのしきい値と素子分離領域からの距離との関係を示すグラフである。 第１の比較例によるセンスアンプＳＡのレイアウトを説明するための図であり、（ａ）は略平面図、（ｂ）はＢ−Ｂ線に沿った略断面図である。 第２の比較例によるセンスアンプＳＡのレイアウトを説明するための図であり、（ａ）は略平面図、（ｂ）はＣ−Ｃ線に沿った略断面図である。 センスアンプＳＡ及びセンスアンプ駆動回路１６内の回路の一部を示す図である。 原信号Ｓ１〜Ｓ３を生成する回路を示す図である。 センスアンプＳＡの動作を説明するための動作波形図である。 第１の比較例によるセンスアンプＳＡ及びセンスアンプ駆動回路１６内の回路の一部を示す図である。 第１の比較例によるセンスアンプＳＡの動作を説明するための動作波形図である。 第２の比較例によるセンスアンプＳＡ及びセンスアンプ駆動回路１６内の回路の一部を示す図である。 本発明の好ましい実施形態による半導体装置を用いたデータ処理システム１００の構成を示すブロック図である。

本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、第１の方向に直列に展開して配置された導電型の異なる３つのウェル間のそれぞれの境界線（即ち２つの境界線）にそれぞれ隣接して各ウェルにドライバトランジスタを配置（即ち４つのドライバトトランジスタを配置）し、前記それぞれの境界線からそれぞれ対応する４つのドライバトランジスタよりも離れた位置の各ウェルに、クロスカップルされた一対のセンストランジスタをそれぞれ配置することを技術思想とする。これにより、センストランジスタと境界線と間に一定以上の距離が確保され、且つ効率の良い小面積の回路を実現できる。詳細には、境界線からの距離によってセンストランジスタのしきい値が変化するという、境界線の近傍で生じる現象の影響が低減され、その結果、クロスカップルされた一対のトランジスタ同士、及び複数の前記一対のトランジスタ同士の特性の両方を、正確に一致させることが可能となる。

図１は、本発明の原理を説明するための模式的なレイアウト図である。

図１に示す半導体装置は、第１の方向に直列に展開して配置された２つのＰウェル１ａ，１ｂと、１つのＮウェル２と、これらを分離する２つの境界線とを備える。２つの境界線のそれぞれは、第１の方向において、Ｎウェル２のエッジ３−１とＰウェル１ａ，１ｂのエッジ３−２との間に所定の幅を有する。前記所定の幅を素子分離領域３と呼ぶ。下側に配置される第１のＰウェル１ａには対応する第１の素子分離領域３ａに隣接してＮチャンネル型のドライバトランジスタ４ａが設けられ、Ｎウェル２の下側には第１の素子分離領域３ａに隣接してＰチャンネル型のドライバトランジスタ５ａが設けられている。さらに、第１のＰウェル１ａにはドライバトランジスタ４ａよりも第１の素子分離領域３ａから離れた位置にＮチャンネル型のセンストランジスタ６ａ，７ａが第１の方向に設けられ、Ｎウェル２の下側にはドライバトランジスタ５ａよりも素子分離領域３ａから離れた位置にＰチャンネル型のセンストランジスタ８ａ，９ａが第１の方向に設けられている。上側に配置される第２のＰウェル１ｂには対応する第２の素子分離領域３ａに隣接してＮチャンネル型のドライバトランジスタ４ｂが設けられ、Ｎウェル２の上側には第２の素子分離領域３ｂに隣接してＰチャンネル型のドライバトランジスタ５ｂが設けられている。さらに、第２のＰウェル１ｂにはドライバトランジスタ４ｂよりも第２の素子分離領域３ｂから離れた位置にＮチャンネル型のセンストランジスタ６ｂ，７ｂが第１の方向に設けられ、Ｎウェル２の上側にはドライバトランジスタ５ｂよりも第２の素子分離領域３ｂから離れた位置にＰチャンネル型のセンストランジスタ８ｂ，９ｂが第１の方向に設けられている。尚、図１が示す複数のドライバトランジスタ４ａ，５ａ，４ｂ，５ｂ、並びに複数のセンストランジスタ６ａ乃至９ａ、６ｂ乃至９ｂのそれぞれの領域は、ドレイン及びソース電極に対応する拡散層を示し、ゲート電極を示すゲート層は省略している。

ドライバトランジスタ４ａは、センストランジスタ６ａ，７ａのソース電極（電源ノード）に低位側の電位ＶＳＳを供給する。センストランジスタ６ａ，７ａは回路的に互いのゲート電極が互いのドレイン電極にクロスカップルされており、図示しないビット線対に生じている電位差に基づいてその一方をＶＳＳに駆動する。また、ドライバトランジスタ５ａは、センストランジスタ８ａ，９ａのソース電極（電源ノード）に高位側の電位ＶＤＤを供給する。センストランジスタ８ａ，９ａは回路的に互いのゲート電極が互いのドレイン電極にクロスカップルされており、図示しない前記ビット線対に生じている電位差に基づいてその他方をＶＤＤに駆動する。故に、ドライバトランジスタ４ａ、センストランジスタ６ａ，７ａは、第１のサブグループであり、ドライバトランジスタ５ａ、センストランジスタ８ａ，９ａは、第２のサブグループである。第１と第２のサブグループで、１対のビット線をセンシングするセンスアンプとそのドライバとして第１のグループを構成する。ドライバトランジスタ４ｂ、センストランジスタ６ｂ，７ｂは、第３のサブグループであり、ドライバトランジスタ５ｂ、センストランジスタ８ｂ，９ｂは、第４のサブグループである。第３と第４のサブグループで、１対のビット線をセンシングするセンスアンプとそのドライバとして第２のグループを構成する。

図１に示すように、第１の素子分離領域３ａからセンストランジスタ６ａ，７ａまでの距離は互いに異なっている。同様に、第１の素子分離領域３ａからセンストランジスタ８ａ，９ａまでの距離も互いに異なっている。トランジスタのしきい値電圧は素子分離領域（正確には、それぞれ対応するウェルのエッジ）からの距離によって変化し、その変化量は素子分離領域との距離が近いほど顕著となる。ウェルのエッジの濃度は、ウェルの中心の濃度と異なるからである。しかしながら、図１に示すレイアウトによれば、第１の素子分離領域３ａに隣接してドライバトランジスタ４ａ，５ａが配置されているため、その分、第１の素子分離領域３ａとセンストランジスタ６ａ〜９ａの距離が確保される。このため、第１の素子分離領域との距離によるしきい値の変化（変移量）は、センストランジスタ６ａ〜９ａが配置された領域においては十分に小さくなり、その結果、クロスカップルされた一対のセンストランジスタ６ａ，７ａ及び８ａ，９ａの特性をそれぞれ正確に一致させることが可能となる。尚、ドライバトランジスタ４ａ，５ａは、それぞれしきい値の変化（変移量）が大きいが、センシングを行う２つのトランジスタの２つの閾値の精度までは要求されない。ドライバトランジスタ４ａ，５ａは、それぞれ対応する２つのセンストランジスタへ電源を供給するからであり、前記２つのセンストランジスタの互いの感度は同じであるからである。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図２は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。

本実施形態による半導体装置１０はＤＲＡＭであり、図２に示すようにメモリセルアレイ１１を備えている。メモリセルアレイ１１には、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬが設けられており、その交点にメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、センス回路１４内の対応するセンスアンプＳＡにそれぞれ接続されており、カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプＳＡを介してアンプ回路１５に接続される。センス回路１４の動作は、センスアンプ駆動回路１６によって制御される。

ロウデコーダ１２、カラムデコーダ１３、アンプ回路１５及びセンスアンプ駆動回路１６の動作は、アクセス制御回路２０によって制御される。アクセス制御回路２０には、アドレス端子２１及びコマンド端子２２を介してそれぞれ外部からアドレス信号ＡＤＤ及びコマンド信号ＣＭＤが供給される。アクセス制御回路２０は、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤを受け、これらに基づいてロウデコーダ１２、カラムデコーダ１３、アンプ回路１５及びセンスアンプ駆動回路１６を制御する。

具体的には、コマンド信号ＣＭＤがアクティブ動作を示している場合には、アドレス信号ＡＤＤはロウデコーダ１２に供給される。これに応答して、ロウデコーダ１２はアドレス信号ＡＤＤが示すワード線ＷＬを選択し、これにより、対応するメモリセルＭＣがそれぞれビット線ＢＬに接続される。その後、アクセス制御回路２０は、所定のタイミングでセンスアンプ活性信号ＳＡＥＢを生成し、センスアンプ活性信号ＳＡＥＢから原信号Ｓ１〜Ｓ３を生成し、原信号Ｓ１〜Ｓ３がセンスアンプ駆動回路１６を起動し、センスアンプＳＡを活性化させる。アクセス制御回路２０は、原信号Ｓ１〜Ｓ３を生成する回路を含み、詳細は後述する。

一方、コマンド信号ＣＭＤがリード動作又はライト動作を示している場合には、アドレス信号ＡＤＤはカラムデコーダ１３に供給される。これに応答して、カラムデコーダ１３はアドレス信号ＡＤＤが示すビット線ＢＬをアンプ回路１５に接続する。リード動作時においては、センスアンプＳＡを介してメモリセルアレイ１１から読み出されたリードデータＤＱがアンプ回路１５を介してデータ端子２３から外部に出力される。また、ライト動作時においては、データ端子２３を介して外部から供給されたリードデータＤＱがアンプ回路１５及びセンスアンプＳＡを介してメモリセルＭＣに書き込まれる。

これら各回路ブロックは、それぞれ所定の内部電圧を動作電源として使用する。これら内部電源は、図２に示す電源回路３０によって生成される。電源回路３０は、電源端子３１，３２を介してそれぞれ供給される外部電位ＶＤＤ及び接地電位ＶＳＳを受け、これらに基づいて内部電圧ＶＰＰ，ＶＰＥＲＩ，ＶＡＲＹなどを生成する。尚、本明細書においてＶＤＤ，ＶＰＰ，ＶＰＥＲＩ，ＶＡＲＹとは、当該電位のレベルを示すほか、接地電位ＶＳＳに対する電位差（電圧）をも示す。例えば、「ＶＤＤ」とは、外部電位ＶＤＤの電位レベルそのものを指すほか、接地電位ＶＳＳに対する電位差（電圧）をも示す。ＶＰＰ，ＶＰＥＲＩ，ＶＡＲＹについても同様である。本実施形態では、
ＶＰＰ＞ＶＤＤ＞ＶＰＥＲＩ≒ＶＡＲＹ
である。内部電位ＶＰＰは外部電位ＶＤＤを昇圧することによって生成され、内部電位ＶＰＥＲＩ，ＶＡＲＹは外部電位ＶＤＤを降圧することによって生成される。

内部電圧ＶＰＰは、主にロウデコーダ１２において用いられる電圧である。ロウデコーダ１２は、アドレス信号ＡＤＤに基づき選択したワード線ＷＬをＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタをオンさせる。内部電圧ＶＡＲＹは、センス回路１４において用いられる電圧である。センス回路１４が活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。センス回路１４には、さらに外部電圧ＶＤＤも供給される。内部電圧ＶＰＥＲＩは、アクセス制御回路２０などの大部分の周辺回路の動作電圧として用いられる。これら周辺回路の動作電圧として外部電圧ＶＤＤよりも電圧の低い内部電圧ＶＰＥＲＩを用いることにより、低消費電力化が図られている。

図３は、センスアンプＳＡの回路構成及びレイアウトを説明するための図である。

図３に示すように、メモリセルアレイ１１はマトリクス状にレイアウトされた複数のメモリマット１１ａに分割されている。そして、各メモリマット１１ａのＸ方向における両側には、ワードドライバ列１２ａが配置され、各メモリマット１１ａのＹ方向における両側には、センスアンプ列１４ａが配置される。ワードドライバ列１２ａには、Ｙ方向に配列された複数のワードドライバＳＷＤが含まれており、各ワードドライバＳＷＤはそれぞれ対応するワード線ＷＬを駆動する。また、センスアンプ列１４ａには、Ｘ方向に配列された複数のセンスアンプＳＡが含まれており、各センスアンプＳＡにはそれぞれ対応するビット線対ＢＬＴ，ＢＬＢが接続される。ワードドライバ列１２ａとセンスアンプ列１４ａとが交差するクロスエリアＸＡには、ドライバトランジスタ４３が配置されている。ワード線ＷＬとビット線対ＢＬＴ，ＢＬＢとの夫々の交点には、メモリセルが接続される。

複数のセンスアンプＳＡのうち第１のセンスアンプＳＡは、クロスカップルされた一対のＰチャンネル型のＭＯＳトランジスタ５１，５２と、クロスカップルされた一対のＮチャンネル型のＭＯＳトランジスタ５３，５４とを含む。クロスカップルとは、一方のドレインが他方のゲートに接続され、他方のドレインが一方のゲートに接続された接続関係を指す。複数のセンスアンプＳＡのうち第１のセンスアンプＳＡに物理的に隣接する第２のセンスアンプＳＡは、クロスカップルされた一対のＰチャンネル型のＭＯＳトランジスタ５５，５６と、クロスカップルされた一対のＮチャンネル型のＭＯＳトランジスタ５７，５８とを含む。本発明においては、センスアンプＳＡを構成するこれらのトランジスタをセンストランジスタと呼ぶことがある。センスアンプＳＡを構成するこれらのトランジスタは、ゲート絶縁膜の膜厚が薄い薄膜ゲートトランジスタが用いられている。また、センスアンプＳＡは、対応する第１のメモリマット１１ａのビット線ＢＬＴと、対応する第２のメモリマット１１ａのビット線ＢＬＢと、を対象とするオープンビット線構造である。更に、Ｘ軸方向に展開される複数のセンスアンプのレイアウトは、２つのセンスアンプ（第１及び第２のセンスアンプＳＡ）で所定のレイアウトが描画され、前記所定のレイアウトがＸ軸方向に展開される。つまり、２つのビット線対（４本のビット線）で前記所定のレイアウトが描画される。詳細は、後述（図４）する。

センストランジスタ５１，５２のソースはコモンソースラインＣＳＰに共通接続され、センストランジスタ５３，５４のソースはコモンソースラインＣＳＮに共通接続されている。本発明においては、コモンソースラインを「センスアンプ駆動ライン」と呼ぶことがある。また、センストランジスタ５１，５３のドレインは第１のビット線ＢＬＴに接続され、センストランジスタ５２，５４のドレインは第２のビット線ＢＬＢに接続されている。センストランジスタ５５，５６のソースはコモンソースラインＣＳＰに共通接続され、センストランジスタ５７，５８のソースはコモンソースラインＣＳＮに共通接続されている。また、センストランジスタ５１，５３のドレインは第３のビット線ＢＬＴに接続され、センストランジスタ５２，５４のドレインは第４のビット線ＢＬＢに接続されている。これにより、コモンソースラインＣＳＰ，ＣＳＮにそれぞれ高位側電位及び低位側電位が供給されると、２つのビット線対のそれぞれにおいて、ビット線対ＢＬＴ，ＢＬＢのうち、より電位の高いビット線側が高位側電位に駆動され、より電位の低いビット線側が低位側電位に駆動される。図３に示すように、コモンソースラインＣＳＰ，ＣＳＮは、センスアンプ列１４ａに含まれる複数のセンスアンプＳＡに対して共通接続されている。

コモンソースラインＣＳＰには、２種類のドライバトランジスタ４１，４３が接続されている。ドライバトランジスタ４１は、ゲート絶縁膜の膜厚が薄い薄膜ゲートトランジスタが用いられている。ドライバトランジスタ４３は、ゲート絶縁膜の膜厚が厚い厚膜ゲートトランジスタが用いられている。ドライバトランジスタ４１は、外部電位ＶＤＤが与えられる電源ラインとコモンソースラインＣＳＰとの間に接続されたＰチャンネル型のＭＯＳトランジスタであり、そのゲート電極（制御ノード）にはセンスアンプ駆動信号ＳＡＰ１Ｂが供給される。センスアンプ駆動信号ＳＡＰ１Ｂは、ＶＳＳからＶＤＤまでの振幅を有する信号であり、ＶＳＳレベルが活性レベルである。センスアンプ駆動信号ＳＡＰ１ＢがＶＳＳレベルに活性化すると、コモンソースラインＣＳＰはドライバトランジスタ４１を介して外部電位ＶＤＤに駆動される。一方、ドライバトランジスタ４３は、内部電位ＶＡＲＹが与えられる電源ラインとコモンソースラインＣＳＰとの間に接続されたＮチャンネル型のＭＯＳトランジスタであり、そのゲート電極にはセンスアンプ駆動信号ＳＡＰ２Ｔが供給される。センスアンプ駆動信号ＳＡＰ２Ｔは、ＶＳＳからＶＰＰまでの振幅を有する信号であり、ＶＰＰレベルが活性レベルである。センスアンプ駆動信号ＳＡＰ２ＴがＶＰＰレベルに活性化すると、コモンソースラインＣＳＰはドライバトランジスタ４３を介して内部電位ＶＡＲＹに駆動される。尚、図４で後述するように、トランジスタ４１は、トランジスタ４１ａ及びトランジスタ４１ｂで構成される。トランジスタ４１ａは、第１のセンスアンプに対応し、トランジスタ４１ｂは、第２のセンスアンプに対応している。トランジスタ４２は、トランジスタ４２ａ及びトランジスタ４２ｂで構成される。トランジスタ４２ａは、第１のセンスアンプに対応し、トランジスタ４２ｂは、第２のセンスアンプに対応している。つまり、トランジスタ４１ａ及びトランジスタ４２ａは、奇数である複数のセンスアンプに対応し、トランジスタ４１ｂ及びトランジスタ４２ｂは、偶数である複数のセンスアンプに対応している。

内部電位ＶＡＲＹは、メモリセルＭＣに書き込まれるハイ側の電位に相当する。メモリセルＭＣに書き込まれるロー側の電位はＶＳＳである。したがって、トランジスタ４１がオンすると、ビット線対ＢＬＴ，ＢＬＢの一方は、メモリセルＭＣのハイ側電位ＶＡＲＹよりも高い電位にオーバードライブされることになる。本実施形態では、センス動作の初期においてこのようなオーバードライブを行うことによって、センス動作を高速化している。

コモンソースラインＣＳＮには、ドライバトランジスタ４２が接続されている。ドライバトランジスタ４２は、ゲート絶縁膜の膜厚が薄い薄膜ゲートトランジスタが用いられている。ドライバトランジスタ４２は、外部電位ＶＳＳが与えられる電源ラインとコモンソースラインＣＳＮとの間に接続されたＮチャンネル型のＭＯＳトランジスタであり、そのゲート電極にはセンスアンプ駆動信号ＳＡＮＴが供給される。センスアンプ駆動信号ＳＡＮＴは、ＶＳＳからＶＤＤまでの振幅を有する信号であり、ＶＤＤレベルが活性レベルである。センスアンプ駆動信号ＳＡＮＴがＶＤＤレベルに活性化すると、コモンソースラインＣＳＮはドライバトランジスタ４２を介して外部電位ＶＳＳに駆動される。上述の通り、メモリセルＭＣのハイ側電位はＶＡＲＹであることから、ドライバトランジスタ４２のゲート電極にＶＤＤレベル（＞ＶＡＲＹ）の信号を印加しても、センス速度は実質的に向上しない。しかしながら、本実施形態では敢えてセンスアンプ駆動信号ＳＡＮＴの振幅をＶＳＳからＶＤＤとすることにより、スキューの解消を図っている。これについては後述する。

図４は、半導体基板上におけるセンスアンプＳＡのレイアウトを説明するための図であり、（ａ）は略平面図、（ｂ）はＡ−Ａ線に沿った略断面図である。

図４（ａ），（ｂ）に示すように、センスアンプ列１４ａにはＸ方向に延在するＮウェル６１が設けられており、そのＹ方向における両側にはＸ方向に延在するＰウェル６２，６３が設けられている。つまり、Ｎウェル６１は、２つのＰウェル６２，６３にＹ方向から挟まれている。Ｐウェル６２，６３は、隣接するメモリマット１１ａと共有することができる。

Ｎウェル６１とＰウェル６２との間には、素子分離領域７１が存在する。同様に、Ｎウェル６１とＰウェル６３との間には、素子分離領域７２が存在する。これら素子分離領域７１，７２は、いずれもＸ方向に延在する。

Ｐウェル６２には、素子分離領域７１に隣接し且つ素子分離領域７１に沿って、Ｎチャンネル型のＭＯＳトランジスタ４２ａが設けられている。Ｎチャンネル型のＭＯＳトランジスタ４２ａの拡散層と素子分離領域７１が含むＰウェル６２のエッジとの間は所定の距離があるのは、言うまでもない。トランジスタ４２ａは、図３に示したドライバトランジスタ４２を構成する一部のトランジスタである。同様に、Ｐウェル６３には、素子分離領域７２に隣接し且つ素子分離領域７２に沿って、Ｎチャンネル型のＭＯＳトランジスタ４２ｂが設けられている。Ｎチャンネル型のＭＯＳトランジスタ４２ｂ拡散層と素子分離領域７２が含むＰウェル６３のエッジとの間は所定の距離があるのは、言うまでもない。トランジスタ４２ｂも、図３に示したドライバトランジスタ４２を構成する一部のトランジスタである。トランジスタ４２ａ，４２ｂのゲート電極には、センスアンプ駆動信号ＳＡＮＴ（図３）が共通に供給される。

Ｎウェル６１には、素子分離領域７１に隣接し且つ素子分離領域７１に沿って、Ｐチャンネル型のＭＯＳトランジスタ４１ａが設けられている。Ｐチャンネル型のＭＯＳトランジスタ４１ａの拡散層と素子分離領域７１が含むＮウェル６１のエッジとの間は所定の距離があるのは、言うまでもない。トランジスタ４１ａは、図３に示したドライバトランジスタ４１を構成する一部のトランジスタである。さらに、Ｎウェル６１には、素子分離領域７２に隣接し且つ素子分離領域７２に沿って、Ｐチャンネル型のＭＯＳトランジスタ４１ｂが設けられている。Ｐチャンネル型のＭＯＳトランジスタ４１ｂの拡散層と素子分離領域７２が含むＮウェル６１のエッジとの間は所定の距離があるのは、言うまでもない。トランジスタ４１ｂも、図３に示したドライバトランジスタ４１を構成する一部のトランジスタである。トランジスタ４１ａ，４１ｂのゲート電極には、センスアンプ駆動信号ＳＡＰ１Ｂ（図３）が共通に供給される。

図４（ａ），（ｂ）に示すように、これらドライバトランジスタ４１，４２のゲート電極はＸ方向に延在している。したがって、これらトランジスタがオンした場合の電流の流れる方向はＹ方向となる。即ち、Ｙ方向は、ドライバトランジスタ４１，４２のチャネル長を示す。他方、ドライバトランジスタ４１，４２のゲート長（Ｘ方向の幅）は、任意であるが、図４においては、８つのセンスアンプで共有している。

さらに、Ｐウェル６２には、ドライバトランジスタ４２ａよりも素子分離領域７１から離れた位置にセンストランジスタ５３，５４が配置される。センストランジスタ５３，５４の素子分離領域７１からの距離は互いに異なっている。但し、素子分離領域７１からセンストランジスタ５３，５４までの距離は、Ｄ２以上である。Ｄ２の意味は、図６で後述する。同様に、Ｐウェル６３には、ドライバトランジスタ４２ｂよりも素子分離領域７２から離れた位置にセンストランジスタ５７，５８が配置される。センストランジスタ５７，５８の素子分離領域７２からの距離は互いに異なっている。但し、素子分離領域７２からセンストランジスタ５７，５８までの距離は、Ｄ２以上である。ここで、Ｐウェル６２に配置されたセンストランジスタ５３，５４と、Ｐウェル６３に配置されたセンストランジスタ５７，５８は、互いに異なるセンスアンプＳＡを構成するトランジスタである。後述する図５の複数のビット線の接続から容易に理解できる。

Ｎウェル６１には、ドライバトランジスタ４１ａよりも素子分離領域７１から離れた位置にセンストランジスタ５１，５２が配置される。センストランジスタ５１，５２の素子分離領域７１からの距離は互いに異なっている。但し、素子分離領域７１からセンストランジスタ５１，５２までの距離は、Ｄ２以上である。さらに、Ｎウェル６１には、ドライバトランジスタ４１ｂよりも素子分離領域７２から離れた位置にセンストランジスタ５５，５６が配置される。センストランジスタ５５，５６の素子分離領域７２からの距離は互いに異なっている。但し、素子分離領域７２からセンストランジスタ５５，５６までの距離は、Ｄ２以上である。ここで、素子分離領域７１側に配置されたセンストランジスタ５１，５２と、素子分離領域７２側に配置されたセンストランジスタ５５，５６は、互いに異なるセンスアンプＳＡを構成するトランジスタである。後述する図５の複数のビット線の接続から容易に理解できる。

かかるレイアウトにより、素子分離領域７１，７２と各センストランジスタ５１〜５４，５５〜５８とのそれぞれの間には、必ずドライバトランジスタ４１又は４２が介在することになる。つまり、素子分離領域７１，７２と各センストランジスタ５１〜５４，５５〜５８とのそれぞれの距離が図４（ｂ）に示す距離Ｄ２以上に確保される。距離Ｄ２の意義は、図６で後述する。また、センスアンプＳＡを構成する複数のトランジスタ、及びそれら複数のトランジスタに関連する複数のドライバトランジスタ４１，４２は、薄膜ゲートトランジスタのみが用いられている。よって、距離Ｄ２を有しながらも、センスアンプ列１４ａの面積の増大を抑止している。

図４（ａ），（ｂ）に示すように、センストランジスタ５１〜５４の各ゲート電極（白枠）はＹ方向に延在している。したがって、これらトランジスタがオンした場合の電流の流れる方向はＸ方向となる。

図５は、各トランジスタの接続関係を説明するための図であり、（ａ）は略平面図、（ｂ）はＡ−Ａ線に沿った略断面図である。

図５に示すように、第１のセンスアンプＳＡにおけるセンストランジスタ５１，５３のドレインは第１のビット線ＢＬＴに接続されるとともに、センストランジスタ５２，５４のゲート電極に共通接続される。同様に、第１のセンスアンプＳＡにおけるセンストランジスタ５２，５４のドレインは第２のビット線ＢＬＢに接続されるとともに、センストランジスタ５１，５３のゲート電極に共通接続される。さらに、センストランジスタ５１，５２のソースはドライバトランジスタ４１ａのドレインに接続され、センストランジスタ５３，５４のソースはドライバトランジスタ４２ａのドレインに接続される。尚、センストランジスタ５１，５３の残りのゲート電極は、第１のセンスアンプＳＡの左側に隣接する不図示のセンスアンプに関連するトランジスタのゲートである。センストランジスタ５２，５４の残りのゲート電極は、第１のセンスアンプＳＡの右側に隣接する不図示のセンスアンプに関連するトランジスタのゲートである。更に、第２のセンスアンプＳＡにおけるセンストランジスタ５５，５７のドレインは第３のビット線ＢＬＴに接続されるとともに、センストランジスタ５６，５８のゲート電極に共通接続される。同様に、第２のセンスアンプＳＡにおけるセンストランジスタ５６，５８のドレインは第４のビット線ＢＬＢに接続されるとともに、センストランジスタ５５，５７のゲート電極に共通接続される。さらに、センストランジスタ５５，５６のソースはドライバトランジスタ４１ｂのドレインに接続され、センストランジスタ５７，５８のソースはドライバトランジスタ４２ｂのドレインに接続される。尚、センストランジスタ５６，５８の残りのゲート電極は、第２のセンスアンプＳＡの左側に隣接する不図示のセンスアンプに関連するトランジスタのゲートである。センストランジスタ５５，５７の残りのゲート電極は、第２のセンスアンプＳＡの右側に隣接する不図示のセンスアンプに関連するトランジスタのゲートである。これにより、図３に示したセンスアンプＳＡの回路が実現される。尚、クロスエリアＸＡ（図３）に配置されるドライバトランジスタ４３の出力線は、Ｎウェル６１領域を通過（不図示）し、対応するトランジスタ４１ａ及びトランジスタ４１ｂの夫々のドレイン電極、並びにトランジスタ５１，５２，５５，５６の夫々のソース電極に電気的に接続する。

本実施形態では、Ｙ方向に８個のセンストランジスタが並べて配置されており、これにより、２個のセンスアンプＳＡが構成される。（複数の前記残りのゲート電極は除く）つまり、１ピッチ分のエリアに２個のセンスアンプＳＡがレイアウトされることになる。図５において実線で示しているのが一方のセンスアンプＳＡ（第１のセンスアンプＳＡ）に関連する配線であり、破線で示しているのが他方のセンスアンプＳＡ（第２のセンスアンプＳＡ）に関連する配線である。したがって、図５（ａ），（ｂ）の下側に位置するセンスアンプＳＡ（第１のセンスアンプＳＡ）は、実線で示したビット線対ＢＬＴ，ＢＬＢ（第１のビット線ＢＬＴ，第２のビット線ＢＴＢ）を駆動し、図５（ａ），（ｂ）の上側に位置するセンスアンプＳＡ（第２のセンスアンプＳＡ）は、破線で示したビット線対ＢＬＴ，ＢＬＢ（第３のビット線ＢＬＴ，第４のビット線ＢＴＢ）を駆動する。

図６は、Ｎウェルに形成されるＰチャンネル型のＭＯＳトランジスタのしきい値Ｖｔｈと素子分離領域からの距離Ｄとの関係を示すグラフである。図６に示すように、Ｐチャンネル型のＭＯＳトランジスタのしきい値Ｖｔｈは素子分離領域からの距離が近くなると高くなる。しかも、その変化量は素子分離領域からの距離が約４００ｎｍ未満（Ｄ０）の領域において顕著であり、素子分離領域からの距離が約４００ｎｍ以上（Ｄ１）になるとあまり変化しなくなり、素子分離領域からの距離が約８００ｎｍ以上（Ｄ２）に殆ど変化しなくなる。このような傾向は、Ｐチャンネル型のＭＯＳトランジスタのみならず、Ｎチャンネル型のＭＯＳトランジスタにおいても同様に見られる。但し、それらの安定なしきい値Ｖｔｈの距離は、同じではない場合もある。図４において、素子分離領域７１，７２のそれぞれから全てのセンストランジスタまでの距離は、Ｄ２の距離である。

図７は、第１の比較例によるセンスアンプＳＡのレイアウトを説明するための図であり、（ａ）は略平面図、（ｂ）はＢ−Ｂ線に沿った略断面図である。

図７に示す例では、ドライバトランジスタ４１，４２をいずれもＮチャンネル型のＭＯＳトランジスタによって構成し、これを一方のＰウェル６２のみに配置している。ドライバトランジスタ４１が有する第１のゲート電極は、センストランジスタ５１，５２に関連し、ドライバトランジスタ４１が有する第２のゲート電極は、センストランジスタ５５，５６に関連する。ドライバトランジスタ４２が有する第１のゲート電極は、センストランジスタ５３，５４に関連し、ドライバトランジスタ４２が有する第２のゲート電極は、センストランジスタ５７，５８に関連する。その結果、Ｎウェル６１においては、素子分離領域７１，７２にそれぞれ隣接してセンストランジスタ５１，５５が配置される一方、それぞれ対応するセンストランジスタ５２，５６については素子分離領域７１，７２からやや離れて配置されることになる。

この場合、素子分離領域７１，７２のそれぞれからセンストランジスタ５１，５５までの距離（Ｄ０）と、素子分離領域７１，７２のそれぞれからセンストランジスタ５２，５５までの距離（Ｄ２）が、異なる。Ｄ２は、図４に示した実施形態によるレイアウトが示すＤ２と同じである。しかしながら、センストランジスタ５１，５５において、それぞれ対応する素子分離領域７１，７２までの距離の絶対値Ｄ０と短いため、図６を用いて説明したように、距離の差によって生じるしきい値の差が大きくなる。その結果、本来、同じ特性を有するべき一対のセンストランジスタ５１，５２及び一対のセンストランジスタ５５，５６のそれぞれに無視できない特性差が生じ、これがセンスマージンを悪化させる原因となる。２つの一対のトランジスタ間のセンスマージンの違いも、大きな問題である。

この現象は、Ｐウェル６３に配置されたセンストランジスタ５７，５８についても同様に言える。その一方で、Ｐウェル６２に配置されたセンストランジスタ５３，５４については、素子分離領域７１からの距離がＤ２と遠いため、センストランジスタ５３，５４間の特性差は少なくなる。つまり、センスアンＳＡごとにも特性がばらつくことになる。

図８は、第２の比較例によるセンスアンプＳＡのレイアウトを説明するための図であり、（ａ）は略平面図、（ｂ）はＣ−Ｃ線に沿った略断面図である。

図８に示す例では、本実施形態と同様、ドライバトランジスタ４１，４２をそれぞれＰチャンネル型のＭＯＳトランジスタ及びＮチャンネル型のＭＯＳトランジスタによって構成しているが、いずれも素子分離領域７１側にのみ配置している点において本実施形態と異なる。ドライバトランジスタ４１が有する第１のゲート電極は、センストランジスタ５１，５２に関連し、ドライバトランジスタ４１が有する第２のゲート電極は、センストランジスタ５５，５６に関連する。ドライバトランジスタ４２が有する第１のゲート電極は、センストランジスタ５３，５４に関連し、ドライバトランジスタ４２が有する第２のゲート電極は、センストランジスタ５７，５８に関連する。このため、図面の下側に配置された一方のセンスアンプＳＡについては、各トランジスタ５１〜５４と素子分離領域７１とのそれぞれの距離がＤ３と遠いのに対し、図面の上側に配置された他方のセンスアンプＳＡに関する各トランジスタ５５〜５８については、各トランジスタ５５〜５８と素子分離領域７２とのそれぞれの距離がＤ１と近くなる。

その結果、図面の上側に配置されたセンスアンプＳＡにおいては、素子分離領域７２からの距離の差によって生じるしきい値の差が大きくなり、本来、同じ特性を有するべき一対のセンストランジスタ５５，５６及び一対のセンストランジスタ５７，５８にそれぞれ無視できない特性差が生じ、これがセンスマージンを悪化させる原因となる。

この現象は、ドライバトランジスタ４１，４２に隣接するセンスアンプＳＡにおいては、素子分離領域７１からの各トランジスタ５１〜５４の距離がＤ３と大きいためほとんど生じない。つまり、センスアンＳＡごとにも特性がばらつくことになる。

これらの比較例に対し、本実施形態では、いずれのセンストランジスタ５１〜５４も素子分離領域７１，７２には隣接せず、各センストランジスタ５１〜５４，５５〜５８とそれぞれ対応する素子分離領域７１，７２との間には、必ずドライバトランジスタ４１又は４２が介在する。これにより、素子分離領域７１，７２からの距離は、必ずＤ２以上となり、閾値Ｖｔｈの差に基づくセンスアンプ内の特性差が無視できるレベルにまで小さくなるため、センスマージンを向上させることが可能となる。センスアンプ内の特性差とは、互いにクロスカップルされたＰチャンネル型のＭＯＳトランジスタ同士の第１の特性差、互いにクロスカップルされたＮチャンネル型のＭＯＳトランジスタ同士の第２の特性差、第１の特性差と第２の特性差同士の差を含む。更に、複数のセンスアンプ同士の特性差も抑制できる。

図９は、センスアンプＳＡ及びセンスアンプ駆動回路１６内の回路の一部を示す図である。

図９に示すように、センスアンプ駆動回路１６には、センスアンプ駆動信号ＳＡＰ１Ｂ，ＳＡＮＴ，ＳＡＰ２Ｔをそれぞれ生成する駆動回路８１〜８３が含まれている。駆動回路８１〜８３は、振幅がＶＳＳからＶＰＥＲＩである原信号Ｓ１〜Ｓ３の電圧振幅を変換するレベル変換回路８１ａ〜８３ａを含む。このうち、レベル変換回路８１ａ，８２ａは、振幅がＶＳＳからＶＰＥＲＩである原信号Ｓ１，Ｓ２の振幅をＶＳＳからＶＤＤに変換する回路である。外部電位ＶＤＤは、電源端子３１，３２を介してそれぞれ半導体装置の外部から供給される電位である。また、レベル変換回路８３ａは、振幅がＶＳＳからＶＰＥＲＩである原信号Ｓ３の振幅をＶＳＳからＶＰＰに変換する回路である。ＶＰＰは、ＶＰＥＲＩ及びＶＤＤよりも高い電位である。ＶＤＤは、ＶＰＥＲＩよりも高い電位である。図１０は、アクセス制御回路２０に含まれる原信号Ｓ１〜Ｓ３を生成する回路を示す図であり、いずれもセンスアンプ活性信号ＳＡＥＢに基づいて生成される。センスアンプ活性信号ＳＡＥＢ及び原信号Ｓ１〜Ｓ３は、アクセス制御回路２０（図２）が生成する複数の制御信号である。センスアンプ活性信号ＳＡＥＢは、アクティブ時にＨｉｇｈからＬｏｗへ遷移する信号である。具体的には、原信号Ｓ１はセンスアンプ活性信号ＳＡＥＢの反転信号及び原信号Ｓ３の反転信号を受けるＮＡＮＤゲート回路によって生成され、原信号Ｓ３はセンスアンプ活性信号ＳＡＥＢを複数の遅延素子ＤＬによって遅延させることによって生成され、原信号Ｓ２はセンスアンプ活性信号ＳＡＥＢをスキュー調整用遅延素子ＤＬ０によってタイミング調整することによって生成される。原信号Ｓ１〜Ｓ３を生成する回路は、すべてＶＰＥＲＩの電位が供給される。

これらのレベル変換回路８１ａ〜８３ａによってレベル変換された信号は、それぞれ出力インバータ８１ｂ〜８３ｂを介し、それぞれセンスアンプ駆動信号ＳＡＰ１Ｂ，ＳＡＮＴ，ＳＡＰ２Ｔとして出力される。出力インバータ８１ｂ，８２ｂの電源はＶＤＤ及びＶＳＳであり、出力インバータ８３ｂの電源はＶＰＰ及びＶＳＳである。

このようにして生成されるセンスアンプ駆動信号ＳＡＰ１Ｂ，ＳＡＮＴ，ＳＡＰ２Ｔは、それぞれドライバトランジスタ４１〜４３のゲート電極に供給される。ドライバトランジスタ４１はＰチャンネル型のＭＯＳトランジスタであり、ドライバトランジスタ４２，４３は夫々Ｎチャンネル型のＭＯＳトランジスタである。ここで、ドライバトランジスタ４３については、ゲート電極に印加されるセンスアンプ駆動信号ＳＡＰ２Ｔの高電位側のレベルがＶＰＰレベルであることから、信頼性確保のためにゲート絶縁膜の膜厚が厚い厚膜ゲートトランジスタが用いられている。出力インバータ８３ｂも同様である。レベル変換回路８３ａの出力ノードに関連する一部のトランジスタも同様である。図９においてトランジスタ４３の一部を太線で表示しているのは、当該トランジスタが厚膜ゲートトランジスタであることを意味している。これに対し、ドライバトランジスタ４１，４２については、ゲート電極に印加されるセンスアンプ駆動信号ＳＡＰ１Ｂ，ＳＡＮＴの高電位側のレベルがＶＤＤレベルであることから、ゲート絶縁膜の膜厚が薄い薄膜ゲートトランジスタが用いられている。薄膜ゲートトランジスタは、厚膜ゲートトランジスタよりも電流駆動能力が高いため、センスアンプ駆動信号ＳＡＰ１Ｂ，ＳＡＮＴが活性化すると、コモンソースラインＣＳＰ，ＣＳＮは速やかに駆動される。

図１１は、センスアンプＳＡの動作を説明するための動作波形図である。

図１１に示すように、時刻ｔ０において所定のワード線ＷＬが選択され、ワード線ＷＬがＶＰＰレベルに昇圧されると、これによってビット線対ＢＬＴ，ＢＬＢ間にメモリセルが含む電荷に対応して電位差が生じる。図１１に示す例では、ビット線ＢＬＴのレベルが中間レベルであるＶＡＲＹ／２よりも僅かに上昇している。ビット線ＢＬＢは参照側となるビット線であり、中間レベルＶＡＲＹ／２を維持している。

その後、時刻ｔ１において、センスアンプ駆動信号ＳＡＰ１Ｂ，ＳＡＮＴがそれぞれＶＳＳレベル及びＶＤＤレベルに活性化する。これにより、コモンソースラインＣＳＰについてはＶＤＤレベルにオーバードライブされ、コモンソースラインＣＳＮについてはＶＳＳレベルに駆動される。センスアンプ駆動信号ＳＡＰ１Ｂ，ＳＡＮＴの振幅は互いに等しく、したがって、図９に示したレベル変換回路８１ａとレベル変換回路８２ａの動作遅延量も等しいことから、センスアンプ駆動信号ＳＡＰ１Ｂ，ＳＡＮＴは正しく同時に活性化する。

その後、時刻ｔ２においてセンスアンプ駆動信号ＳＡＰ１ＢがＶＤＤレベルに非活性化するとともに、センスアンプ駆動信号ＳＡＰ２ＴがＶＰＰレベルに活性化する。これにより、コモンソースラインＣＳＰはＶＡＲＹレベルに駆動され、その結果、ビット線ＢＬＴについてはＶＡＲＹレベルとなり、ビット線ＢＬＢについてはＶＳＳレベルとなる。

図１２は、第１の比較例によるセンスアンプＳＡ及びセンスアンプ駆動回路１６内の回路の一部を示す図である。

図１２に示す第１の比較例では、ドライバトランジスタ４１ｘがＮチャンネル型のＭＯＳトランジスタによって構成されており、そのゲート電極に印加されるセンスアンプ駆動信号ＳＡＰ１ＢがＶＳＳレベルからＶＰＰレベルの振幅を有している。このため、ドライバトランジスタ４１ｘとしては厚膜ゲートトランジスタが用いられる。

また、センスアンプ駆動回路１６内においては、振幅がＶＳＳからＶＰＥＲＩである原信号の振幅をＶＳＳからＶＰＰに変換するレベル変換回路８１ｘと、レベル変換回路８１ｘによって変換されたセンスアンプ駆動信号ＳＡＰ１ＢをコモンソースラインＣＳＰに出力する出力インバータ８１ｙが設けられている。一方、センスアンプ駆動信号ＳＡＮＴについては、原信号の振幅ＶＳＳからＶＰＥＲＩのままであり、したがってレベル変換回路を介することなく、出力インバータ８２ｙによってコモンソースラインＣＳＮに出力される。

図１３は、図１２に示した第１の比較例によるセンスアンプＳＡの動作を説明するための動作波形図である。

本例においては、時刻ｔ１において、センスアンプ駆動信号ＳＡＰ１Ｂ，ＳＡＮＴがそれぞれＶＰＰレベル及びＶＰＥＲＩレベルに活性化する。これにより、コモンソースラインＣＳＰについてはＶＤＤレベルにオーバードライブされ、コモンソースラインＣＳＮについてはＶＳＳレベルに駆動される。しかしながら、比較例ではセンスアンプ駆動信号ＳＡＰ１Ｂを生成するパスにはレベル変換回路８１ｘが介在するのに対し、センスアンプ駆動信号ＳＡＮＴを生成するパスにはレベル変換回路が介在しないことから、両者の間にはスキューが生じる。更に、センシングの動作初期に作用するセンスアンプを動作させる２つの信号（ＳＡＮＴ，ＳＡＰ１Ｂ）が、互いに異なる電圧幅の振幅（ＳＡＮＴはＶＳＳ〜ＶＰＥＲＩの振幅幅、ＳＡＰ１ＢはＶＳＳ〜ＶＰＰの振幅幅）であるからである。

図１４は、第２の比較例によるセンスアンプＳＡ及びセンスアンプ駆動回路１６内の回路の一部を示す図である。

図１４に示す第２の比較例では、センスアンプＳＡの回路構成が本実施形態と同じであるが、センスアンプ駆動信号ＳＡＮＴの振幅がＶＳＳレベルからＶＰＥＲＩレベルである点において、本実施形態と相違している。これにより、センスアンプ駆動回路１６からは、原信号Ｓ２の振幅を変換するレベル変換回路が削除されている。本例においても、センスアンプ駆動信号ＳＡＰ１Ｂを生成するパスにはレベル変換回路８１ａが介在するのに対し、センスアンプ駆動信号ＳＡＮＴを生成するパスにはレベル変換回路が介在しないことから、両者の間にはスキューが生じることになる。第１の比較例と同様に、センシングの動作初期に作用するセンスアンプを動作させる２つの信号（ＳＡＮＴ，ＳＡＰ１Ｂ）が、互いに異なる電圧幅の振幅（ＳＡＮＴはＶＳＳ〜ＶＰＥＲＩの振幅幅、ＳＡＰ１ＢはＶＳＳ〜ＶＤＤの振幅幅）であるからである。

これら比較例に対し、本実施形態においては、コモンソースラインＣＳＰ，ＣＳＮが同一な電圧の振幅幅（ＳＡＮＴはＶＳＳ〜ＶＤＤの振幅幅、ＳＡＰ１ＢはＶＳＳ〜ＶＤＤの振幅幅）で駆動されることから、スキューが生じずにセンスアンプのセンスマージンを拡大することが可能となる。尚、本実施形態においては、ＳＡＮＴとＳＡＰ１Ｂの夫々の波形のクロスポイントをＶＡＲＹ／２またはＶＤＤ／２にすることがベストモードであるが、必ずしもそれらのクロスポイント電位でなければならない訳ではない。ＳＡＮＴとＳＡＰ１Ｂが、同一な電圧の振幅幅でそれぞれスウィング（遷移）することが重要であり、この視点において本実施形態においては、スキューが生じていない。更に、本実施形態においては、ＳＡＮＴのＨｉｇｈ側の電位がＶＤＤであり、第２の比較例（図１４）が示すＳＡＮＴのＨｉｇｈ側の電位ＶＰＥＲＩと異なっている点に特徴がある。ドライバトランジスタ４２のゲート電極に供給される電位が、本願が示すＶＤＤでも第２の比較例が示すＶＰＥＲＩであっても、センスアンプの動作初期の特性にはさほど影響は生じない。それにも拘らず、本実施形態において、ＳＡＮＴのＨｉｇｈ側電位がＶＤＤであることは、前述のＳＡＰ１Ｂとのスキューを抑止するからである。

図１５は、本発明の好ましい実施形態による半導体装置を用いたデータ処理システム１００の構成を示すブロック図であり、本実施形態による半導体装置がＤＲＡＭである場合を示している。

図１５に示すデータ処理システム１００は、データプロセッサ１２０と、本実施形態による半導体装置（ＤＲＡＭ）１３０が、システムバス１１０を介して相互に接続された構成を有している。データプロセッサ１２０としては、例えば、マイクロプロセッサ（ＭＰＵ）、ディジタルシグナルプロセッサ（ＤＳＰ）などを含まれるが、これらに限定されない。図１５においては簡単のため、システムバス１１０を介してデータプロセッサ１２０とＤＲＡＭ１３０とが接続されているが、システムバス１１０を介さずにローカルなバスによってこれらが接続されていても構わない。

また、図１５には、簡単のためシステムバス１１０が１組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに設けられていても構わない。また、図１５に示すデータ処理システムでは、ストレージデバイス１４０、Ｉ／Ｏデバイス１５０、ＲＯＭ１６０がシステムバス１１０に接続されているが、これらは必ずしも必須の構成要素ではない。

ストレージデバイス１４０としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどが挙げられる。また、Ｉ／Ｏデバイス１５０としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどが挙げられる。また、Ｉ／Ｏデバイス１５０は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。さらに、図１５に示す各構成要素は、簡単のため１つずつ描かれているが、これに限定されるものではなく、１又は２以上の構成要素が複数個設けられていても構わない。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

本願の技術思想は、様々な回路形式（CMOS型、カレントミラー型等）の入力回路に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式限られない。

本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。

また、トランジスタとして電界効果トランジスタ（Field Effect Transistor; FET）を用いる場合には、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。

更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。

また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

以下、本発明のその他の諸態様を付記としてまとめて記載する。
（付記１）
それぞれの電源ノードが第１のセンスアンプ駆動ラインに共通接続され、ビット線対に生じている電位差に基づいて前記ビット線対の一方を前記第１のセンスアンプ駆動ラインの電位に駆動するクロスカップルされた第１及び第２の第１導電型センストランジスタと、
それぞれの電源ノードが第２のセンスアンプ駆動ラインに共通接続され、前記ビット線対に生じている電位差に基づいて前記ビット線対の他方を前記第２のセンスアンプ駆動ラインの電位に駆動するクロスカップルされた第１及び第２の第２導電型センストランジスタと、
第１の電位が与えられる第１の電源ラインと前記第１のセンスアンプ駆動ラインとの間に接続された第１のドライバトランジスタと、
第２の電位が与えられる第２の電源ラインと前記第２のセンスアンプ駆動ラインとの間に接続された第２のドライバトランジスタと、
第３の電位が与えられる第３の電源ラインと前記第１のセンスアンプ駆動ラインとの間に接続された第３のドライバトランジスタと、を備え、
前記第１の電位と前記第２の電位との電位差は、前記第３の電位と前記第２の電位との電位差よりも大きく、
第１の期間においては、前記第１及び第２のドライバトランジスタが電気的に導通し、前記第３のドライバトランジスタが電気的に非導通し、
前記第１の期間に続く第２の期間においては、前記第２及び第３のドライバトランジスタが電気的に導通し、前記第１のドライバトランジスタが電気的に非導通し、
前記第１のドライバトランジスタの制御ノードには第１のセンスアンプ駆動信号が供給され、
前記第２のドライバトランジスタの制御ノードには第２のセンスアンプ駆動信号が供給され、
前記第１のセンスアンプ駆動信号と前記第２のセンスアンプ駆動信号の電圧振幅は互いに等しい、ことを特徴とする半導体装置。
（付記２）
前記第１のドライバトランジスタは第１導電型のトランジスタであり、前記第２のドライバトランジスタは第２導電型のトランジスタである、ことを特徴とする付記１に記載の半導体装置。
（付記３）
前記第１及び第２のセンスアンプ駆動信号は、いずれも前記第１の電位と前記第２の電位の電位差を示す電圧振幅を有している、ことを特徴とする付記２に記載の半導体装置。
（付記４）
前記第１の電位は外部から供給される外部電位であり、前記第３の電位は前記第１の電位を降圧させた内部電位である、ことを特徴とする付記２又は３に記載の半導体装置。
（付記５）
第４の電位と前記第２の電位の電圧振幅を有する第１の原信号をレベル変換し、前記第１の電位と前記第２の電位の電圧振幅を有する前記第１のセンスアンプ駆動信号を生成する第１のレベル変換回路と、
前記第４の電位と前記第２の電位の電圧振幅を有する第２の原信号をレベル変換し、前記第１の電位と前記第２の電位の電圧振幅を有する前記第２のセンスアンプ駆動信号を生成する第２のレベル変換回路と、をさらに備えることを特徴とする付記３又は４に記載の半導体装置。
（付記６）
前記第３のドライバトランジスタの制御ノードには第３のセンスアンプ駆動信号が供給され、
前記第３のセンスアンプ駆動信号は、前記第１の電位よりも高い第５の電位と前記第２の電位の電圧振幅を有している、ことを特徴とする付記１乃至６のいずれか一項に記載の半導体装置。
（付記７）
第４の電位と前記第２の電位の電圧振幅を有する第３の原信号をレベル変換し、前記第５の電位と前記第２の電位の電圧振幅を有する前記第３のセンスアンプ駆動信号を生成する第３のレベル変換回路と、をさらに備えることを特徴とする付記６に記載の半導体装置。
（付記８）
前記第４の電位は、前記第１の電位を降圧させた内部電位である、ことを特徴とする付記５または７に記載の半導体装置。
（付記９）
前記第１及び第２のドライバトランジスタは、それぞれ前記第１及び第２のセンスアンプ駆動信号に基づいて同時に活性化する、ことを特徴とする付記５に記載の半導体装置。
（付記１０）
前記第１及び第２のドライバトランジスタのゲート膜厚は互いに等しい、ことを特徴とする付記１乃至６のいずれか一項に記載の半導体装置。
（付記１１）
前記第３のドライバトランジスタのゲート膜厚は、前記第１及び第２のドライバトランジスタのゲート膜厚よりも厚い、ことを特徴とする付記１０に記載の半導体装置。
（付記１２）
互いのドレイン電極と互いのゲート電極とが、それぞれ接続する第１と第２のトランジスタと、
互いのドレイン電極と互いのゲート電極とが、それぞれ接続する第３と第４のトランジスタと、
互いに接続する前記第１と第２のトランジスタのソース電極と、第１の電位を供給する第１のラインと、の間に接続する第５のトランジスタと、
互いに接続する前記第３と第４のトランジスタのソース電極と、第２の電位を供給する第２のラインと、の間に接続する第６のトランジスタと、
前記第５のトランジスタのゲート電極に、高電位として前記第１の電位及び低電位として前記第２の電位を有する第１の制御信号を供給する第１のドライバと、
前記第６のトランジスタのゲート電極に、高電位として前記第１の電位及び低電位として前記第２の電位を有する第２の制御信号を供給する第２のドライバと、を備えることを特徴とする半導体装置。
（付記１３）
更に、高電位として前記第１の電位よりも低く前記第２の電位よりも高い第３の電位及び低電位として前記第２の電位を有する第３の制御信号を、前記第１の電位及び前記第２の電位の電圧振幅に変換して前記第１のドライバに供給する第１のレベル変換回路と、
更に、高電位として前記第３の電位及び低電位として前記第２の電位を有する第４の制御信号を、前記第１の電位及び前記第２の電位の電圧振幅に変換して前記第２のドライバに供給する第２のレベル変換回路と、を備えることを特徴とする付記１２に記載の半導体装置。
（付記１４）
更に、互いに接続する前記第１と第２のトランジスタのソース電極と、前記第１の電位よりも低く前記第２の電位よりも高い第４の電位を供給する第３のラインと、の間に接続する第７のトランジスタと、
前記第７のトランジスタのゲート電極に、前記第１の電位よりも高い第５の電位及び低電位として前記第２の電位を有する第５の制御信号を供給する第３のドライバと、を備えることを特徴とする付記１３に記載の半導体装置。
（付記１５）
更に、高電位として前記第３の電位及び低電位として前記第２の電位を有する第６の制御信号を、前記第５の電位及び前記第２の電位の電圧振幅に変換して前記第３のドライバに供給する第３のレベル変換回路と、を備えることを特徴とする付記１４に記載の半導体装置。
（付記１６）
前記第１乃至第６のトランジスタは、第１のゲート絶縁膜の膜厚で構成され、
前記第７のトランジスタは、前記第１のゲート絶縁膜の膜厚よりも厚い第２のゲート絶縁膜の膜厚で構成される、ことを特徴とする付記１４または１５に記載の半導体装置。
（付記１７）
更に、互いに接続する前記第１と第３トランジスタのドレイン電極に接続する第１のビット線と、
互いに接続する前記第２と第４のトランジスタのドレイン電極に接続する第２のビット線と、を備え、
前記第１乃至第４のトランジスタは、前記第１と第２のビット線にそれぞれ接続する第１と第２のメモリセルの情報をセンシングするセンスアンプである、ことを特徴とする付記１２乃至１６のいずれか一項に記載の半導体装置。
（付記１８）
前記半導体装置は、第１の領域に配置された複数の前記センスアンプを含み、
前記第５と第６のトランジスタは、前記第１の領域に配置され、
前記第７のトランジスタは、前記第１の領域と異なる第２の領域に配置される、ことを特徴とする付記１７に記載の半導体装置。
（付記１９）
前記第１乃至第３のドライバ及び前記第１乃至第３のレベル変換回路は、前記第１と第２の領域と異なる第３の領域に配置される、ことを特徴とする付記１８に記載の半導体装置。
（付記２０）
前記第１の電位は、前記半導体装置に供給される外部電位である、ことを特徴とする付記１２乃至１９のいずれか一項に記載の半導体装置。

１，２ ウェル
３ａ，３ｂ，３−１，３−２ 素子分離領域
４ａ，５ａ，４ｂ，５ｂ ドライバトランジスタ
６ａ〜９ａ，６ｂ〜９ｂ センストランジスタ
１０ 半導体装置
１１ メモリセルアレイ
１１ａ メモリマット
１２ ロウデコーダ
１２ａ ワードドライバ列
１３ カラムデコーダ
１４ センス回路
１４ａ センスアンプ列
１５ アンプ回路
１６ センスアンプ駆動回路
２０ アクセス制御回路
２１ アドレス端子
２２ コマンド端子
２３ データ端子
３０ 電源回路
３１，３２ 電源端子
４１〜４３ ドライバトランジスタ
５１〜５４, ５５〜５８ センストランジスタ
６１〜６３ ウェル
７１，７２ 素子分離領域
８１〜８３ 駆動回路
８１ａ〜８３ａ レベル変換回路
８１ｂ〜８３ｂ 出力インバータ
第１ＢＬＴ，第２ＢＬＢ，第３ＢＬＴ，第４ＢＬＢ ビット線対
ＣＳＰ，ＣＳＮ コモンソースライン
ＳＡ センスアンプ
ＭＣ メモリセル
ＷＬ ワード線

Claims (20)

1. 第１の第１導電型ウェルと、
   第２の第１導電型ウェルと、
   前記第１及び第２の第１導電型ウェルに挟まれた第２導電型ウェルと、
   前記第１の第１導電型ウェルと前記第２導電型ウェルとの境界を示す第１の素子分離領域と、
   前記第２の第１導電型ウェルと前記第２導電型ウェルとの境界を示す第２の素子分離領域と、
   前記第１の素子分離領域に隣接して前記第１の第１導電型ウェルに含まれる第１の第２導電型ドライバトランジスタと、
   前記第１の素子分離領域に隣接して前記第２導電型ウェルに含まれる第１の第１導電型ドライバトランジスタと、
   前記第１の第１導電型ウェルに含まれ、前記第１の素子分離領域を基準として前記第１の第２導電型ドライバトランジスタよりも遠くに配置され、互いのゲート電極がクロスカップルされた第１及び第２の第２導電型センストランジスタと、
   前記第２導電型ウェルに含まれ、前記第１の素子分離領域を基準として前記第１の第１導電型ドライバトランジスタよりも遠くに配置され、互いのゲート電極がクロスカップルされた第１及び第２の第１導電型センストランジスタと、
   前記第２の素子分離領域に隣接して前記第２の第１導電型ウェルに含まれる第２の第２導電型ドライバトランジスタと、
   前記第２の素子分離領域に隣接して前記第２導電型ウェルに含まれる第２の第１導電型ドライバトランジスタと、
   前記第２の第１導電型ウェルに含まれ、前記第２の素子分離領域を基準として前記第２の第２導電型ドライバトランジスタよりも遠くに配置され、互いのゲート電極がクロスカップルされた第３及び第４の第２導電型センストランジスタと、
   前記第２導電型ウェルに含まれ、前記第２の素子分離領域を基準として前記第２の第１導電型ドライバトランジスタよりも遠くに配置され、互いのゲート電極がクロスカップルされた第３及び第４の第１導電型センストランジスタと、を備え、
   前記第１及び第２の第２導電型センストランジスタ及び前記第１及び第２の第１導電型センストランジスタは、前記第１の第２導電型ドライバトランジスタ及び前記第１の第１導電型ドライバトランジスタからそれぞれ電源が供給される第１のセンスアンプを構成し、
   前記第３及び第４の第２導電型センストランジスタ、及び前記第３及び第４の第１導電型センストランジスタは、前記第２の第２導電型ドライバトランジスタ及び前記第２の第１導電型ドライバトランジスタからそれぞれ電源が供給される第２のセンスアンプを構成する、ことを特徴とする半導体装置。
2. 前記第１及び第２の第１導電型ウェル、並びに前記第２導電型ウェルは、第１の方向に配置される、ことを特徴とする請求項１に記載の半導体装置。
3. 前記第１及び第２の第２導電型センストランジスタ、第１及び第２の第１導電型センストランジスタ、第３及び第４の第２導電型センストランジスタ、及び第３及び第４の第１導電型センストランジスタは、前記第１の方向に配置される、ことを特徴とする請求項２に記載の半導体装置。
4. 前記第１及び第２の第１導電型センストランジスタは、前記第１の素子分離領域までの距離が互いに異なり、
   前記第１及び第２の第２導電型センストランジスタは、前記第１の素子分離領域までの距離が互いに異なり、
   前記第３及び第４の第１導電型センストランジスタは、前記第２の素子分離領域までの距離が互いに異なり、
   前記第３及び第４の第２導電型センストランジスタは、前記第２の素子分離領域までの距離が互いに異なる、ことを特徴とする請求項３に記載の半導体装置。
5. 前記第１のセンスアンプは、前記第１の方向に延在する第１のビット線対に接続され、
   前記第２のセンスアンプは、前記第１の方向に延在する第２のビット線対に接続され、
   前記第１の方向に直交する第２の方向おいて、前記第１及び前記第２のセンスアンプを合わせた所定の長さを一つの展開の基礎として、前記第１及び前記第２のセンスアンプが一つのレイアウトパータンで描画される、ことを特徴とする請求項４に記載の半導体装置。
6. 前記第１の第１導電型ドライバトランジスタは、前記第１及び第２の第１導電型センストランジスタのそれぞれの電源ノードに、第１の電位を供給し、
   前記第１の第２導電型ドライバトランジスタは、前記第１及び第２の第２導電型センストランジスタのそれぞれの電源ノードに、第２の電位を供給し、
   前記第２の第１導電型ドライバトランジスタは、前記第３及び第４の第１導電型センストランジスタのそれぞれの電源ノードに、前記第１の電位を供給し、
   前記第２の第２導電型ドライバトランジスタは、前記第３及び第４の第２導電型センストランジスタのそれぞれの電源ノードに、前記第２の電位を供給し、
   前記第１及び第２の第１導電型センストランジスタは、前記第１のビット線対に生じている電位差に基づいて前記第１のビット線対の一方を前記第１の電位に駆動し、
   前記第１及び第２の第２導電型センストランジスタは、前記第１のビット線対に生じている電位差に基づいて前記第１のビット線対の他方を前記第２の電位に駆動し、
   前記第３及び第４の第１導電型センストランジスタは、前記第２のビット線対に生じている電位差に基づいて前記第２のビット線対の一方を前記第１の電位に駆動し、
   前記第３及び第４の第２導電型センストランジスタは、前記第２のビット線対に生じている電位差に基づいて前記第２のビット線対の他方を前記第２の電位に駆動する、ことを特徴とする請求項５に記載の半導体装置。
7. 前記第１乃至第４の第１導電型センストランジスタ及び前記第１乃至第４の第２導電型センストランジスタがそれぞれ流す電流の方向は、前記第１及び第２の素子分離領域の延在方向と等しく、
   前記第１及び第２の第１導電型ドライバトランジスタ及び前記第１及び第２の第２導電型ドライバトランジスタがそれぞれ流す電流の方向は、前記第１及び第２の素子分離領域の延在方向と直交する、ことを特徴とする請求項２乃至６のいずれか一項に記載の半導体装置。
8. 前記第１及び第２の第１導電型ウェルはＰ型のウェルであり、
   前記第２導電型ウェルはＮ型のウェルであり、
   前記第１及び第２の第１導電型ドライバトランジスタ並びに前記第１乃至第４の第１導電型センストランジスタはＰチャンネル型の電界効果トランジスタであり、
   前記第１及び第２の第２導電型ドライバトランジスタ並びに前記第１乃至第４の第２導電型センストランジスタはＮチャンネル型の電界効果トランジスタである、ことを特徴とする請求項２乃至７のいずれか一項に記載の半導体装置。
9. 前記第１乃至第４の第１導電型センストランジスタの電源ノードに第３の電位を供給する第３のドライバトランジスタを、さらに備え、
   前記第１の第１導電型ドライバトランジスタは、前記第１及び第２の第１導電型センストランジスタのそれぞれの電源ノードに、第１の電位を供給し、
   前記第１の第２導電型ドライバトランジスタは、前記第１及び第２の第２導電型センストランジスタのそれぞれの電源ノードに、第２の電位を供給し、
   前記第２の第１導電型ドライバトランジスタは、前記第３及び第４の第１導電型センストランジスタのそれぞれの電源ノードに、前記第１の電位を供給し、
   前記第２の第２導電型ドライバトランジスタは、前記第３及び第４の第２導電型センストランジスタのそれぞれの電源ノードに、前記第２の電位を供給し、
   前記第１の電位と前記第２の電位との電位差は、前記第３の電位と前記第２の電位との電位差よりも大きい、ことを特徴とする請求項２乃至８のいずれか一項に記載の半導体装置。
10. 前記第３のドライバトランジスタは、前記第１及び第２の第１導電型ドライバトランジスタが電気的に非導通した後に導通する、ことを特徴とする請求項９に記載の半導体装置。
11. 前記第１の電位は外部から供給される外部電位であり、前記第３の電位は前記第１の電位を降圧させた内部電位である、ことを特徴とする請求項１０に記載の半導体装置。
12. 前記第１及び第２の第１導電型ドライバトランジスタの制御ノードには第１のセンスアンプ駆動信号が共通に供給され、
    前記第１及び第２の第２導電型ドライバトランジスタの制御ノードには第２のセンスアンプ駆動信号が共通に供給され、
    前記第１のセンスアンプ駆動信号と前記第２のセンスアンプ駆動信号の振幅は互いに等しい、ことを特徴とする請求項１０又は１１に記載の半導体装置。
13. 前記第１及び第２のセンスアンプ駆動信号は、いずれも前記第１の電位から前記第２の電位までの振幅を有している、ことを特徴とする請求項１２に記載の半導体装置。
14. 前記第１及び第２の第１導電型ドライバトランジスタを構成する第１のゲート膜厚と、前記第１及び第２の第２導電型ドライバトランジスタを構成する第２のゲート膜厚は、互いに等しい、ことを特徴とする請求項１０乃至１３のいずれか一項に記載の半導体装置。
15. 前記第１及び第２の第２導電型センストランジスタ、前記第１及び第２の第１導電型センストランジスタ、前記第３及び第４の第２導電型センストランジスタ、及び前記第３及び第４の第１導電型センストランジスタのゲート膜厚を構成する第３のゲート膜厚は、前記第１及び第２のゲート膜厚に等しい、ことを特徴とする請求項１４に記載の半導体装置。
16. 前記第３のドライバトランジスタのゲート膜厚を構成する第４のゲート膜厚は、前記第１及び第２のゲート膜厚よりも厚い、ことを特徴とする請求項１４または１５に記載の半導体装置。
17. 第１乃至第４のトランジスタで構成される第１のセンスアンプと、
    第５乃至代８のトランジスタで構成される第２のセンスアンプと、
    前記第１と第２のトランジスタに電源を供給する第９のトランジスタと、
    前記第３と第４のトランジスタに電源を供給する第１０のトランジスタと、
    前記第５と第６のトランジスタに電源を供給する第１１のトランジスタと、
    前記第７と第８のトランジスタに電源を供給する第１２のトランジスタと、
    前記第１、第２、第９のトランジスタを含む第１のウェルと、
    前記第３乃至第６、第１０、第１１のトランジスタを含む第２のウェルと、
    前記第７、第８、第１２のトランジスタを含む第３のウェルと、を備え、
    前記第２のウェルは、前記第１及び第３のウェルに挟まれ、
    前記第１乃至第３のウェル及び前記第１乃至第８のトランジスタは、第１の方向に展開して配置され、
    前記第９のトランジスタは、前記第１の方向において、前記第１または第２のトランジスタと、前記第１及び第２のウェルの境界と、の間に挟まれ、
    前記第１０のトランジスタは、前記第１の方向において、前記第３または第４のトランジスタと、前記第１及び第２のウェルの境界と、の間に挟まれ、
    前記第１１のトランジスタは、前記第１の方向において、前記第５または第６のトランジスタと、前記第２及び第３のウェルの境界と、の間に挟まれ、
    前記第１２のトランジスタは、前記第１の方向において、前記第７または第８のトランジスタと、前記第２及び第３のウェルの境界と、の間に挟まれる、ことを特徴とする半導体装置。
18. 前記第１及び第２のトランジスタの夫々のゲート電極は、互いのドレイン電極に接続し、
    前記第３及び第４のトランジスタの夫々のゲート電極は、互いのドレイン電極に接続し、
    前記第５及び第６のトランジスタの夫々のゲート電極は、互いのドレイン電極に接続し、
    前記第７及び第８のトランジスタの夫々のゲート電極は、互いのドレイン電極に接続し、
    前記第１及び第４のトランジスタ夫々のドレイン電極は、前記第１の方向に延在する第１のビット線に接続し、
    前記第２及び第３のトランジスタ夫々のドレイン電極は、前記第１の方向に延在する第２のビット線に接続し、
    前記第５及び第８のトランジスタ夫々のドレイン電極は、前記第１の方向に延在する第３のビット線に接続し、
    前記第６及び第７のトランジスタ夫々のドレイン電極は、前記第１の方向に延在する第４のビット線に接続し、
    前記第１の方向に直交する第２の方向おいて、前記第１及び前記第２のセンスアンプを合わせた所定の長さを一つの展開の基礎として、前記第１及び前記第２のセンスアンプが一つのレイアウトパータンで描画される、ことを特徴とする請求項１７に記載の半導体装置。
19. 前記第９乃至第１２のトランジスタの夫々のゲート電極は、前記第１の方向に直交する第２の方向延在し、
    前記第１乃至第８のトランジスタの夫々の電極は、前記第１の方向に延在する、ことを特徴とする請求項１８に記載の半導体装置。
20. 更に、複数の第１のメモリセルを有し、前記第２のウェルとの間で前記第１のウェルを挟むように配置される第１のメモリセルアレイと、
    複数の第２のメモリセルを有し、前記第２のウェルとの間で前記第３のウェルを挟むように配置される第２のメモリセルアレイと、を備え、
    前記第１及び第４のビット線のそれぞれは、夫々対応する前記複数の第１のメモリセルに接続し、前記第２及び第３のビット線のそれぞれは、夫々対応する前記複数の第２のメモリセルに接続し、よって前記第１乃至第４のビット線が前記第１及び第２のセンスアンプに対してオープンビット線である、ことを特徴とする請求項１９に記載の半導体装置。

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